CN114256289A - 忆阻器及其制备方法 - Google Patents

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Abstract

一种忆阻器及其制备方法。该忆阻器包括至少一个忆阻单元，至少一个忆阻单元中的每个包括晶体管和至少一个忆阻元件，晶体管包括源极和漏极；至少一个忆阻元件中的每个包括第一电极、阻变层、第二电极以及钝化层，第一电极与源极或漏极电连接；阻变层在第一电极和第二电极之间；钝化层至少覆盖阻变层的侧壁。该钝化层可以避免阻变层和与其相邻的介质层或绝缘层之间产生离子相互扩散的问题，并且在忆阻器包括多个忆阻单元时，还可以避免忆多个阻单元在工作过程中产生串扰而对忆阻器的整体性能产生不良影响。

Description

忆阻器及其制备方法
技术领域
本公开的实施例涉及一种忆阻器及其制备方法。
背景技术
记忆电阻器，简称忆阻器(Memristor)，是表示磁通与电荷关系的电路器件。忆阻具有电阻的量纲，但和电阻不同的是，忆阻的阻值是由流经它的电荷确定。因此，通过测定忆阻的阻值，便可知道流经它的电荷量，从而具有记忆电荷的作用。另外，忆阻器还具有结构简单，功耗低等优点，因此已越来越多地受到学术界和产业界的关注。
发明内容
本公开至少一实施例提供一种忆阻器，该忆阻器包括至少一个忆阻单元，所述至少一个忆阻单元中的每个包括晶体管以及至少一个忆阻元件，晶体管包括源极和漏极；至少一个忆阻元件中的每个包括第一电极、阻变层、第二电极以及钝化层；第一电极与所述源极或所述漏极电连接；阻变层在所述第一电极和所述第二电极之间；钝化层至少覆盖所述阻变层的侧壁。
例如，本公开至少一实施例提供的忆阻器中，所述钝化层的介电常数k≤10。
例如，本公开至少一实施例提供的忆阻器中，所述钝化层的材料包括SiNx、SiCN、AlN、BN和TaN中的至少一种。
例如，本公开至少一实施例提供的忆阻器中，所述钝化层的厚度为10nm-100nm。
例如，本公开至少一实施例提供的忆阻器中，所述至少一个忆阻元件中的每个还包括盖帽层，所述盖帽层在所述阻变层和所述第二电极之间，所述盖帽层的材料包括金属或金属氧化物。
例如，本公开至少一实施例提供的忆阻器中，所述金属包括Ti、Hf和Ta中的至少一种，所述金属氧化物包括TaOx、AlOx和SiOx中的至少一种。
例如，本公开至少一实施例提供的忆阻器还包括绝缘层，其中，所述绝缘层覆盖所述至少一个忆阻单元，所述绝缘层的厚度为100nm-1000nm。
例如，本公开至少一实施例提供的忆阻器还包括走线层，其中，所述走线层设置在所述绝缘层的远离所述至少一个忆阻单元的一侧，所述绝缘层具有暴露所述第二电极的第一通孔，所述走线层通过所述第一通孔与所述第二电极电连接。
例如，本公开至少一实施例提供的忆阻器还包括保护钝化层，其中，所述保护钝化层设置在所述走线层的远离所述绝缘层的一侧，所述保护钝化层具有暴露所述走线层的第二通孔，用于形成接口。
例如，本公开至少一实施例提供的忆阻器中，所述至少一个忆阻单元包括多个忆阻单元，所述多个忆阻单元排布为阵列。
例如，本公开至少一实施例提供的忆阻器中，所述第一电极的材料包括TiN、W、Pt和Pd中的至少一种，所述第一电极的厚度为10nm-100nm；所述阻变层的材料包括HfOx、TaOx和TiOx中的至少一种，所述阻变层的厚度为2nm-100nm；所述第二电极的材料包括TiN，Ti，Al和W中的至少一种，所述第二电极的厚度为10nm-100nm。
本公开至少一实施例还提供一种忆阻器的制备方法，包括：形成至少一个忆阻单元，其中，所述至少一个忆阻单元中的每个包括：晶体管，包括源极和漏极；以及至少一个忆阻元件，其中，形成所述至少一个忆阻元件中的每个包括：形成第一电极，所述第一电极与所述源极或漏极电连接；形成第二电极；在所述第一电极和所述第二电极之间形成阻变层；以及形成钝化层，所述钝化层至少覆盖所述阻变层的侧壁。
例如，本公开至少一实施例提供的忆阻器的制备方法中，形成至少一个忆阻元件包括：在所述晶体管上依次形成第一电极材料层、阻变材料层以及第二电极材料层；对所述第一电极材料层、阻变材料层以及第二电极材料层进行构图，以形成所述至少一个忆阻元件的第一电极、阻变层以及第二电极；在形成有所述至少一个忆阻元件的所述晶体管上形成钝化材料层；以及对所述钝化材料层进行构图，以形成所述钝化层，所述钝化层至少具有暴露所述第二电极的第一通孔。
例如，本公开至少一实施例提供的忆阻器的制备方法还包括形成绝缘层，所述绝缘层覆盖所述至少一个忆阻单元，其中，形成至少一个忆阻元件包括：在所述晶体管上依次形成第一电极材料层、阻变材料层以及第二电极材料层；对所述第一电极材料层、阻变材料层以及第二电极材料层进行构图，以形成所述至少一个忆阻元件的第一电极、阻变层以及第二电极；在形成有所述至少一个忆阻元件的所述晶体管上依次形成钝化材料层以及绝缘材料层；以及对所述钝化材料层以及所述绝缘材料层进行构图，以形成所述钝化层和所述绝缘层，所述钝化层和所述绝缘层具有暴露所述第二电极的第一通孔。
例如，本公开至少一实施例提供的忆阻器的制备方法还包括在所述绝缘层的远离所述至少一个忆阻单元的一侧形成走线层，其中，形成所述走线层包括：在所述绝缘层的远离所述至少一个忆阻单元的一侧形成走线材料层，以及对所述走线材料层进行构图，以形成所述走线层，所述走线层通过所述第一通孔与所述第二电极电连接。
例如，本公开至少一实施例提供的忆阻器的制备方法还包括在所述走线层的远离所述绝缘层的一侧形成保护钝化层，其中，形成所述保护钝化层包括：在所述走线层的远离所述绝缘层的一侧形成保护钝化材料层，以及对所述保护钝化材料层进行构图，以形成所述保护钝化层，所述保护钝化层具有暴露所述走线层的第二通孔，用于形成接口。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开至少一实施例提供的忆阻器的平面示意图；
图2为图1中的忆阻器沿A-A线的截面示意图；
图3为图1中的忆阻器沿A-A线的另一截面示意图；
图4为图1中的忆阻器沿A-A线的再一截面示意图；以及
图5A-5I为本公开至少一实施例提供的一种忆阻器在制备过程中的截面示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
示例性地，忆阻器中的阻变层周围为介质材料/绝缘材料，在制备过程中，可以通过在介质材料/绝缘材料形成的介质层/绝缘层中形成通孔，然后将阻变材料填充在该通孔中以形成阻变层，且通过通孔的形状以及大小限定了阻变层的形状以及大小。此时，阻变层四周被介质材料/绝缘材料环绕，且阻变层与介质材料/绝缘材料接触。
本公开的发明人发现，在上述忆阻器中，在电场和热场驱动下，忆阻器中的离子会发生移动，其中，阻变层中的离子再分布会受形成通孔的介质层/绝缘层的影响，比如阻变层中的离子会扩散到介质层/绝缘层中，或者，介质层/绝缘层中的离子会扩散进阻变层。随着器件尺寸的缩小，这种离子相互扩散效应将会越发严重的影响忆阻器的性能。
本公开至少一实施例提供一种忆阻器及其制备方法。该忆阻器包括至少一个忆阻单元，至少一个忆阻单元中的每个包括晶体管和至少一个忆阻元件，晶体管包括源极和漏极；至少一个忆阻元件中的每个包括第一电极、阻变层、第二电极以及钝化层，第一电极与源极或漏极电连接；阻变层在第一电极和第二电极之间；钝化层至少覆盖阻变层的侧壁。该钝化层可以避免阻变层和与其相邻的介质层或绝缘层之间产生离子相互扩散的问题，并且可以阻止忆阻元件在阻变过程中产生的热量向外扩散，另外，在忆阻器包括多个忆阻单元时，还可以避免多个忆阻单元在工作过程中产生串扰而对忆阻器的整体性能产生不良影响，使忆阻器具有长久稳定性，其性能不会随时间退化。
下面，结合附图，通过几个具体的实施例对本公开实施例提供的忆阻器及其制备方法进行说明。
本公开至少一实施例提供一种忆阻器，图1示出了该忆阻器的平面示意图，图2示出了图1中的忆阻器沿A-A线的截面示意图。
如图1所示，该忆阻器包括至少一个忆阻单元10，例如多个忆阻单元10，在一些实施例中，该多个忆阻单元10可以排布为阵列。图1中示出六个忆阻单元10作为示例，但本公开的实施例对忆阻单元10的数量不做限定，在其他实施例中，忆阻单元10的数量例如也可以为两个、三个或者四个等。
如图2所示，每个忆阻单元10包括晶体管以及至少一个忆阻元件，即每个忆阻单元10包括一个晶体管以及与该晶体管电连接的一个或多个忆阻元件。图2中示出一个忆阻元件110作为示例，在其他实施例中，每个忆阻单元10也可以包括一个晶体管以及与该晶体管电连接的两个、三个或者四个忆阻元件等。
如图2所示，晶体管包括源极1021和漏极1022，当然，该晶体管还可以包括未示出在图中的栅极、有源层等结构，例如，有源层与栅极之间设置有栅极绝缘层，当栅极被施加电压时，在有源层内形成沟道来连接源极和漏极，这些结构可以参见常规设计，本公开的实施例对此不做限定。
例如，晶体管所在的层102为CMOS(Complementary Metal Oxide Semiconductor)电路层，CMOS电路层可以包括多个金属层和绝缘层的叠层，以形成相应的电路图案或晶体管等元件。例如，当忆阻器包括多个忆阻单元10时，CMOS电路层可以包括多个晶体管，该多个晶体管可以为薄膜晶体管等任意形式的晶体管，且该多个晶体管的结构可以相同也可以不同，本公开的实施例对CMOS电路层的具体形式不作限定。
如图2所示，每个忆阻元件110包括第一电极111、阻变层112、第二电极113以及钝化层114。第一电极111与源极1021或漏极1022电连接(图中示出为第一电极111通过电路图案1042与漏极1022电连接，备选地，第一电极111也可以直接连接到源极1021或漏极1022)，阻变层112在第一电极111和第二电极113之间，钝化层114至少覆盖阻变层112的侧壁，例如，钝化层114围绕阻变层112的侧壁设置。
这里，应该注意的是，阻变层的侧壁是指阻变层的除与上层的结构层(例如，第二电极113或盖帽层115)和下层的结构层(例如第一电极111)直接接触的表面之外的表面，例如，附图中垂直于衬底101的表面的方向上的侧壁。
由此，该钝化层至少将阻变层112和与其相邻的绝缘层105(稍后详细介绍)间隔开，以避免阻变层112和绝缘层105之间产生离子相互扩散的问题，并且可以阻止忆阻元件在阻变过程中产生的热量向外扩散，另外，在忆阻器包括多个忆阻单元10时，该钝化层还可以避免多个忆阻单元10在工作过程中产生串扰而对忆阻器的整体性能产生不良影响，从而提高忆阻器的准确性，并使忆阻器具有长久稳定性，其性能不会随时间退化。
例如，在一些实施例中，如图2所示，钝化层114可以不仅形成在阻变层112的侧壁，还可以形成为覆盖第一电极111和第二电极113的侧壁，且整体形成为进一步覆盖第二电极113的部分顶表面和绝缘层104的上表面，在另一些实施例中，钝化层114可以仅形成在阻变层112的侧壁；或者，如图3所示，钝化层114可以形成在第一电极111、阻变层112和第二电极113叠层的侧壁；或者，如图4所示，钝化层114可以形成在第一电极111、阻变层112和第二电极113叠层的侧壁以及绝缘层104的上表面，且暴露第二电极113的整个顶表面。本公开的实施例对钝化层114的设置位置不做具体限定，只要可以实现避免阻变层112和绝缘层105之间产生离子扩散即可。
例如，在一些实施例中，钝化层114采用低介电常数(low-k)的材料，例如，钝化层114的介电常数k≤10，例如k≤5，或者k≤2.8。由此避免在忆阻器中以钝化层114作为介电层产生较大的寄生电容，进而避免对忆阻器的整体性能产生不良影响。
例如，在一些实施例中，钝化层114的材料可以包括SiNx、SiCN、AlN、BN和TaN中的至少一种。这些材料均具有较低的介电常数，并且这些材料耐高温，化学性能稳定，且能够有效避免阻变层112和绝缘层105之间产生离子相互扩散，例如阻止阻变层112和绝缘层105之间产生氧扩散等。
例如，在一些实施例中，钝化层114的厚度可以为10nm-100nm，例如20nm、30nm、50nm或者70nm等。该厚度的钝化层114即可有效避免阻变层112和绝缘层105之间产生离子相互扩散的问题。
需要注意的是，本公开的实施例中，钝化层114的厚度指的是该钝化层114在垂直于其所处的表面的方向的尺寸。例如，在图2中，形成在水平表面的部分钝化层(例如图2中左侧虚线框圈出的部分钝化层)的厚度指该部分钝化层在竖直方向的尺寸，形成在竖直表面的部分钝化层(例如图2中右侧虚线框圈出的形成在阻变层112侧壁的部分钝化层)的厚度指该部分钝化层在水平方向的尺寸。
例如，在一些实施例中，第一电极111的材料可以包括TiN、W、Pt和Pd中的至少一种，第一电极111的厚度(即第一电极111在图中竖直方向的尺寸)可以为10nm-100nm，例如30nm、40nm、50nm或者70nm等。阻变层112的材料可以包括HfOx、TaOx和TiOx中的至少一种，阻变层112的厚度(即阻变层112在图中竖直方向的尺寸)可以为2nm-100nm，例如5nm、10nm、30nm、50nm或者70nm等。第二电极113的材料可以包括TiN，Ti，Al和W中的至少一种，第二电极113的厚度(即第二电极113在图中竖直方向的尺寸)可以为10nm-100nm，例如20nm、40nm、70nm或者80nm等。
例如，在一些实施例中，如图2所示，每个忆阻元件10还可以包括盖帽层115，盖帽层115设置在阻变层112和第二电极113之间。盖帽层115的材料可以包括金属或金属氧化物。该盖帽层115的设置可以使忆阻元件10的性能更加稳定。
例如，形成盖帽层115的金属可以包括Ti、Hf和Ta中的至少一种，形成盖帽层115的金属氧化物可以包括TaOx、AlOx和SiOx中的至少一种。例如，盖帽层115的厚度(即盖帽层115在图中竖直方向的尺寸)可以为2nm-100nm，例如20nm、50nm、70nm或者80nm等。
例如，如图2所示，忆阻器还可以包括绝缘层105，绝缘层105覆盖至少一个忆阻单元10，绝缘层105的厚度可以为100nm-1000nm，例如300nm、500nm或者700nm等，从而平坦化以及保护至少一个忆阻单元10。例如，绝缘层105的材料可以为氧化硅(SiO2)等绝缘材料。
例如，如图2所示，忆阻器还可以包括走线层，走线层设置在绝缘层105的远离至少一个忆阻单元10的一侧，绝缘层105具有暴露第二电极115的第一通孔1051，走线层通过第一通孔1051与第二电极113电连接。
例如，走线层可以包括第一走线图案1061和第二走线图案1062，第一走线图案1061通过导电结构1043以及电路图案1041与晶体管的源极1021电连接，第二走线图案1062通过形成在第一通孔1051中的导电结构与第二电极113电连接。另外，阻变元件110的第一电极111通过导电结构1044与电路图案1042电连接，进而与漏极1022电连接。
例如，电路图案1041和电路图案1042可以为驱动电路的部分图案，例如可以包括多个走线层和绝缘层的叠层，本公开的实施例对此不做具体限定。
如图2所示，电路图案1041和电路图案1042的远离衬底101的一侧形成有绝缘层104，该绝缘层104中具有暴露电路图案1041和电路图案1042的通孔，导电结构1043和1044形成在该通孔中。电路图案1041和电路图案1042的靠近衬底101的一侧形成有绝缘层103，绝缘层103中具有暴露源极和漏极的通孔，电路图案1041和电路图案1042分别通过该通孔与源极1021和漏极1022电连接。
例如，走线层可以包括铜(Cu)、铝(Al)、银(Al)等金属材料或其合金材料。电路图案1041和电路图案1042可以包括铜(Cu)、铝(Al)、银(Al)等金属材料或其合金材料。各个导电结构可以包括钨(W)等金属材料。绝缘层103和绝缘层104可以包括氧化硅(SiO2)等绝缘材料。本公开的实施例对各个功能层的材料不作具体限定。
例如，如图2所示，忆阻器还可以包括保护钝化层107，保护钝化层107设置在走线层的远离绝缘层105的一侧，保护钝化层107具有暴露走线层的第二通孔1081和1082，第二通孔1081和1082用于形成接口，以使得该忆阻器可以通过该接口与外部电路电连接。
例如，保护钝化层107的材料可以包括氧化硅、氮化硅等绝缘材料，保护钝化层107的厚度可以为50nm-2000nm，例如100nm、500nm等。
本公开实施例提供的上述忆阻器的制备过程可以与CMOS电路的制备工艺兼容，因此方便了忆阻器的制备。
本公开至少一实施例还提供一种忆阻器的制备方法，该制备方法包括：形成至少一个忆阻单元，该至少一个忆阻单元中的每个包括晶体管以及至少一个忆阻元件，晶体管包括源极和漏极；其中，形成至少一个忆阻元件中的每个包括：形成第一电极，该第一电极与源极或漏极电连接；形成第二电极；在第一电极和第二电极之间形成阻变层；以及形成钝化层，该钝化层至少覆盖阻变层的侧壁。
下面，结合图5A-图5I，并以图2所示的忆阻器为例，对本公开实施例提供的忆阻器的制备方法进行详细介绍。
如图5A所示，首先提供具有CMOS电路层102的衬底101，例如具有CMOS电路层102的硅衬底等。该具有CMOS电路层102的衬底101可以是直接购买的，或者是自制的。在自制CMOS电路层102时，需要将CMOS电路层102的各个功能层通过例如构图工艺形成在衬底101上，该形成方式可以参考相关技术，本公开的实施例对此不做具体限定。
例如，CMOS电路层102上形成有绝缘层103，通过构图工艺在绝缘层103中形成暴露晶体管的源极1021和漏极1022的通孔，然后在绝缘层103上采用例如溅射等方式形成电路材料层，该电路材料层填充了绝缘层103的通孔，然后对该电路材料层进行构图工艺以形成电路图案1041和1042，此时，电路图案1041和1042分别通过通孔与源极1021和漏极1022电连接。
例如，在一些实施例中，当电路图案1041和1042包括多个金属层和绝缘层的叠层时，可以进行多次构图工艺以形成电路图案1041和1042。
需要说明的是，本公开的实施例中，一次构图工艺可以包括光刻胶的形成、曝光、显影以及刻蚀等工序，这些工序可以参考相关技术，本公开的实施例对此不做具体限定。
然后，在电路图案1041和1042上采用例如涂覆或者沉积等工艺形成绝缘层104，并通过构图工艺在绝缘层104中形成暴露电路图案1041和1042的通孔，然后在通孔中填充导电材料。例如钨，以形成导电结构1043的部分以及导电结构1044。
然后，在绝缘层104上形成至少一个忆阻元件。
如图5B所示，可以采用物理气相沉积(PVD)或者原子层沉积(ALD)等沉积法在晶体管上方的绝缘层104上依次形成第一电极材料层1110、阻变材料层1120以及第二电极材料层1130，然后对第一电极材料层1110、阻变材料层1120以及第二电极材料层1130进行构图工艺，以形成至少一个忆阻元件的第一电极111、阻变层112以及第二电极113，即形成如图5C所示的忆阻元件的“小岛”。
例如，当忆阻器包括多个忆阻元件时，多个忆阻元件的第一电极111、阻变层112以及第二电极113可以采用相同的构图工艺同时形成。
例如，第一电极材料层110可以包括TiN、W、Pt和Pd中的至少一种，第一电极材料层110的形成厚度可以为10nm-100nm，例如40nm、50nm或者70nm等。阻变材料层1120可以包括HfOx、TaOx和TiOx中的至少一种，阻变材料层1120的形成厚度可以为2nm-100nm，例如5nm、10nm、30nm、50nm或者70nm等。第二电极材料层1130的材料可以包括TiN，Ti，Al和W中的至少一种，第二电极材料层1130的形成厚度可以为10nm-100nm，例如20nm、50nm、70nm或者80nm等。
类似地，当忆阻元件还包括盖帽层115时，阻变材料层1120以及第二电极材料层1130之间还沉积有盖帽材料层1150，此时，需要在绝缘层104上依次形成第一电极材料层1110、阻变材料层1120、盖帽材料层1150以及第二电极材料层1130，然后对第一电极材料层1110、阻变材料层1120、盖帽材料层1150以及第二电极材料层1130进行构图工艺，以形成至少一个忆阻元件的第一电极111、阻变层112、盖帽层115以及第二电极113的叠层，如图5C所示。
例如，盖帽层115的形成厚度可以为2nm-100nm，例如20nm、50nm、70nm或者80nm等。
如图5D所示，可以采用化学气相沉积(例如等离子体增强化学气相沉积，PECVD)等沉积法在形成有至少一个忆阻元件的衬底上形成钝化材料层1140，然后对钝化材料层1140进行构图，以形成钝化层114，此时，如图5E1所示，该钝化层114至少具有暴露第二电极113以及导电结构1043的通孔1141。
备选地，对钝化材料层进行构图1140进行构图还可以形成如图3所示的结构，构图后的114可以形成在第一电极111、阻变层112和第二电极113叠层的侧壁；或者，对钝化材料层进行构图1140进行构图还可以形成如图4所示的结构，钝化层114可以形成在第一电极111、阻变层112和第二电极113叠层的侧壁以及绝缘层104的上表面，且暴露第二电极113的整个顶表面；或者构图后的114可以仅覆盖阻变层112的侧壁。
由此，可将钝化层114形成在所需的位置。
例如，钝化材料层1140采用低介电常数(low-k)的材料，例如包括SiNx、SiCN、AlN、BN和TaN中的至少一种。例如，钝化材料层1140的形成厚度可以为10nm-100nm，例如20nm、30nm、50nm或者70nm等。
另外，在另一些实施例中，钝化层114的上方形成有绝缘层105，此时，钝化层114和绝缘层105可以通过同一构图工艺形成暴露第二电极113的通孔。
例如，如图5E2所示，在形成有至少一个忆阻元件的晶体管上依次形成钝化材料层1140以及绝缘材料层1050，例如，绝缘材料层1050可以采用溅射(例如磁控溅射)或者化学气相沉积(例如PECVD)等方法形成。然后，对钝化材料层1140以及绝缘材料层1150进行构图，以形成钝化层114和绝缘层105，如图5F所示。此时，钝化层114和绝缘层105具有暴露第二电极的第一通孔1051以及暴露导电结构1043的通孔1052。之后，在第一通孔1051以及通孔1052中填充例如钨材料以形成导电结构。
例如，绝缘材料层1050的形成厚度可以为100nm-1000nm，例如300nm、500nm或者700nm等，从而平坦化以及保护至少一个忆阻单元10。例如，绝缘材料层1050可以包括氧化硅(SiO2)等绝缘材料。
例如，在一些示例中，在绝缘材料层1050形成好后，还可以对绝缘材料层1050进行化学机械研磨(CMP)，以平坦化绝缘材料层1050的表面。在第一通孔1051以及通孔1052中填充例如钨材料以形成导电结构后，也可以采用化学机械研磨平坦化导电结构的表面，以使其与绝缘层105齐平。
例如，如图5G和图5H所示，忆阻器的制备方法还包括在绝缘层105的远离至少一个忆阻单元的一侧形成走线层，形成走线层包括：采用例如物理气相沉积或者溅射等方法在绝缘层105的远离至少一个忆阻单元的一侧形成走线材料层1060，如图5G所示，然后对走线材料层1060进行构图，以形成走线层，如图5H所示，该走线层包括第一走线图案1061和第二走线图案1062，第一走线图案1061通过导电结构1043以及电路图案1041与晶体管的源极1021电连接，第二走线图案1062通过形成在第一通孔1051中的导电结构与第二电极113电连接。
例如，走线层的材料可以为铜(Cu)、铝(Al)、银(Al)等金属材料或其合金材料。
例如，如图5I所示，忆阻器的制备方法还包括在走线层的远离绝缘层105的一侧形成保护钝化层107。形成保护钝化层107包括：采用例如沉积或溅射等方法在走线层的远离绝缘层105的一侧形成保护钝化材料层，以及对保护钝化材料层进行构图，以形成保护钝化层，此时，该保护钝化层具有暴露走线层的第二通孔1081和1082，用于形成接口。
例如，通过对第二通孔1081和1082进行表面处理，以形成接口，用于连接外部电路。
上述忆阻器的制备方法可以与CMOS电路的制备工艺兼容，并且通过上述方法制备忆阻器可以提高忆阻器的成品率和性能稳定性，制备得到的忆阻器也可以实现利用钝化层将阻变层和与其相邻的绝缘层间隔开，以避免阻变层和绝缘层之间产生离子相互扩散的问题，并且可以阻止忆阻元件在阻变过程中产生的热量向外扩散，另外，在忆阻器包括多个忆阻单元时，该钝化层还可以避免多个忆阻单元在工作过程中产生串扰而对忆阻器的整体性能产生不良影响，从而提高忆阻器的准确性，并使忆阻器具有长久稳定性，其性能不会随时间退化。
还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种忆阻器，包括：至少一个忆阻单元，所述至少一个忆阻单元中的每个包括：
晶体管，包括源极和漏极；以及
至少一个忆阻元件，所述至少一个忆阻元件中的每个包括：
第一电极，与所述源极或所述漏极电连接；
第二电极；
阻变层，在所述第一电极和所述第二电极之间；以及
钝化层，至少覆盖所述阻变层的侧壁。
2.根据权利要求1所述的忆阻器，其中，所述钝化层的介电常数k≤10。
3.根据权利要求1所述的忆阻器，其中，所述钝化层的材料包括SiNx、SiCN、AlN、BN和TaN中的至少一种。
4.根据权利要求1所述的忆阻器，其中，所述钝化层的厚度为10nm-100nm。
5.根据权利要求1-4任一所述的忆阻器，其中，所述至少一个忆阻元件中的每个还包括盖帽层，
所述盖帽层在所述阻变层和所述第二电极之间，所述盖帽层的材料包括金属或金属氧化物。
6.根据权利要求5所述的忆阻器，其中，所述金属包括Ti、Hf和Ta中的至少一种，所述金属氧化物包括TaOx、AlOx和SiOx中的至少一种。
7.根据权利要求1-4任一所述的忆阻器，还包括绝缘层(即SiO2层)，
其中，所述绝缘层覆盖所述至少一个忆阻单元，所述绝缘层的厚度为100nm-1000nm。
8.根据权利要求7所述的忆阻器，还包括走线层，
其中，所述走线层设置在所述绝缘层的远离所述至少一个忆阻单元的一侧，所述绝缘层具有暴露所述第二电极的第一通孔，所述走线层通过所述第一通孔与所述第二电极电连接。
9.根据权利要求8所述的忆阻器，还包括保护钝化层，
其中，所述保护钝化层设置在所述走线层的远离所述绝缘层的一侧，所述保护钝化层具有暴露所述走线层的第二通孔，用于形成接口。
10.一种忆阻器的制备方法，包括：形成至少一个忆阻单元，其中，所述至少一个忆阻单元中的每个包括：
晶体管，包括源极和漏极；以及
至少一个忆阻元件，其中，形成所述至少一个忆阻元件中的每个包括：
形成第一电极，所述第一电极与所述源极或漏极电连接；
形成第二电极；
在所述第一电极和所述第二电极之间形成阻变层；以及
形成钝化层，所述钝化层至少覆盖所述阻变层的侧壁。
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