JP2008085204A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】 相変化素子のリセット電流を低減できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 ＰＲＡＭメモリセル４０は相変化素子ＳＲ１及びメモリトランジスタから構成される。相変化素子ＳＲ１は下部電極膜１０、相変化膜１３、及び上部電極膜１４から構成され、下部電極膜１０は配線層８及びビア７を介してメモリトランジスタのドレインに接続される。相変化素子ＳＲ１にリセットパルス或いはセットパルスが印加されるときに、相変化膜１３が下部電極膜１０に接する部分が発熱する。発熱部の周囲には、絶縁膜１２を介して発熱部から放射される熱輻射を反射し、熱輻射の散逸を抑制及びシールドするタングステン或いはアルミニウムからなる輻射シールド膜１１が設けられる。
【選択図】 図３
【解決手段】 ＰＲＡＭメモリセル４０は相変化素子ＳＲ１及びメモリトランジスタから構成される。相変化素子ＳＲ１は下部電極膜１０、相変化膜１３、及び上部電極膜１４から構成され、下部電極膜１０は配線層８及びビア７を介してメモリトランジスタのドレインに接続される。相変化素子ＳＲ１にリセットパルス或いはセットパルスが印加されるときに、相変化膜１３が下部電極膜１０に接する部分が発熱する。発熱部の周囲には、絶縁膜１２を介して発熱部から放射される熱輻射を反射し、熱輻射の散逸を抑制及びシールドするタングステン或いはアルミニウムからなる輻射シールド膜１１が設けられる。
【選択図】 図３
Description
本発明は、不揮発性メモリデバイスに関する。
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＲＡＭ（Phase Change Random Access Memory）、或いはＲＲＡＭ（Resistive Random Access Memory）などがある。ＰＲＡＭ（相変化メモリ）は、相変化素子の結晶状態の違いで情報を記録する。具体的には、抵抗の低い“１”の状態である多結晶状態から抵抗の高い“０”の状態であるアモルファス状態に変化させる場合（リセット動作）、比較的大きな電流（リセット電流）を相変化素子に流し、相変化素子を溶融させ、急激に相変化素子を冷却する。一方、抵抗の高い“０”の状態であるアモルファス状態から抵抗の低い“１”の状態である多結晶状態に変化させる場合（セット動作）、比較的小さな電流（セット電流）を相変化素子に流し、相変化素子を融点以下の結晶化温度に保持する（例えば、特許文献１参照。）。
特許文献１などに記載されているＰＲＡＭ（相変化メモリ）では、メモリセル内の相変化素子に流すリセット電流が、例えば０．５から１ｍＡと大きく、発生するジュール熱等により相変化メモリの高集積化が困難となる問題点がある。また、低い電圧で情報の正確な書き込み及び読み出しが困難となる問題点がある。
特開２００４−１５８８５４号公報（頁１４、図１及び２）
本発明は、リセット電流を低減できる半導体記憶装置及びその製造方法を提供する。
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上に設けられる相変化素子と、前記相変化素子の相変化膜が前記相変化素子の電極膜に接する発熱部の周囲に設けられ、前記発熱部から放射される熱輻射の散逸を抑制する輻射シールド膜とを具備することを特徴とする。
更に、本発明の一態様の半導体記憶装置の製造方法は、メモリトランジスタ、相変化素子、及び発熱部から放射される熱輻射の散逸を抑制する輻射シールド膜を有し、前記メモリトランジスタのドレイン或いはソースに接続される配線層を形成し、前記配線層上に層間絶縁膜を形成する工程と、前記配線層上の前記層間絶縁膜をエッチングし、前記配線層を露呈する開口部を形成する工程と、前記開口部の側面部分に、前記輻射シールド膜を形成する工程と、前記開口部の側面部分に、前記輻射シールド膜を覆うように絶縁膜を形成する工程と、前記輻射シールド膜及び前記絶縁膜が形成されていない前記開口部に前記相変化素子の下部電極膜を形成する工程と、前記下部電極膜上に、相変化膜及び前記相変化素子の上部電極膜を積層形成する工程とを具備することを特徴とする。
本発明によれば、リセット電流を低減できる半導体記憶装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１はＰＲＡＭメモリセルを示す回路図、図２は相変化素子のセット及びリセット動作を示す図、図３は相変化メモリのメモリセル部を示す断面図である。本実施例では、相変化膜と下部電極膜が接する発熱部から放射される熱輻射の散逸を抑制及びシールドする輻射シールド膜を設けている。
図１に示すように、ＰＲＡＭ（Phase Change Random Access Memory）メモリセル４０は、相変化素子ＳＲ１とメモリトランジスタとしてのトランジスタＴＲ１から構成される。なお、ＰＲＡＭは相変化メモリとも呼称される。トランジスタＴＲ１は、例えばＮｃｈ ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）から構成され、ゲートがワード線ＷＬに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。相変化素子ＳＲ１は、一端がビット線ＢＬに接続され、他端がトランジスタＴＲ１のドレインに接続される。なお、トランジスタＴＲ１のソースが低電位側電源（接地電位）Ｖｓｓの代わりにプレート線に接続されて、ＰＲＡＭメモリセルが使用される場合がある。また、メモリトランジスタとプレート線に相変化素子を設け、メモリセルトランジスタのドレインをビット線に接続されて、ＰＲＡＭメモリセルが使用される場合があり、この場合はメモリセルトランジスタのソースが相変化素子に接続される。
図２に示すように、相変化素子ＳＲ１では、抵抗の低い“１”の状態である多結晶状態から抵抗の高い“０”の状態であるアモルファス状態に変化させる場合（リセット動作）、相変化素子ＳＲ１に、例えば１ｎｓ未満の期間ｔ１のリセットパルス信号を印加し、比較的大きな電流（リセット電流）を相変化素子ＳＲ１に流すことにより相変化素子ＳＲ１を融点（Ｔｍ）以上にし、急激に相変化素子ＳＲ１を冷却する。
一方、抵抗の高い“０”の状態であるアモルファス状態から抵抗の低い“１”の状態である多結晶状態に変化させる場合（セット動作）、相変化素子ＳＲ１に、例えば１０ｎｓ以上の期間ｔ２のリセットパルス信号を印加し、比較的小さな電流（セット電流）を相変化素子ＳＲ１に流し、相変化素子ＳＲ１を融点以下、結晶化温度（Ｔｃ）以上に所定期間保持する。
図３に示すように、ＰＲＡＭメモリセル４０では、メモリトランジスタを分離するＳＴＩ（Shallow Trench Isolation）２が半導体基板１上部に埋設される。ＳＴＩ２の表面は半導体基板１表面と同じ高さに形成される。ＳＴＩ２の間に、半導体基板１とは逆導電型のメモリトランジスタのソース／ドレイン領域３が選択的に設けられる。ソース／ドレイン領域３間の上部にゲート絶縁膜４を介してトランジスタＴＲ１のゲート電極となるゲート電極膜５が選択的に設けられる。層間絶縁膜６がＳＴＩ２、ソース／ドレイン領域３、ゲート絶縁膜４、及びゲート電極膜５４を覆うように設けられる。
ソース／ドレイン領域３の一部を露出するように、ソース／ドレイン領域３上の層間絶縁膜６に開口部が設けられ、開口部にビア（プラグ）７が埋設される。ビア（プラグ）６上には、ビア（プラグ）６と接続される配線層８が設けられる。なお、トランジスタＴＲ１の右側の配線層８が低電位側電源Ｖｓｓに接続され、トランジスタＴＲ１の左側の配線層８上に相変化素子ＳＲ１が設けられる。
層間絶縁膜９が層間絶縁膜６及び相変化素子ＳＲ１を除く領域の配線層８を覆うように設けられる。相変化素子ＳＲ１の下部電極膜１０が配線層８上に設けられ、相変化膜１３が下部電極膜１０上に設けられる。絶縁膜１２が下部電極膜１０の両側面及び相変化膜１３の下部両側面に設けられる。輻射シールド膜１１は発熱部と絶縁膜１２を介して設けられる。上部電極膜１４が相変化膜１３上に設けられる。
層間絶縁膜９及び上部電極膜１４上には、層間絶縁膜１５が設けられる。上部電極膜１４の一部を露出するように、層間絶縁膜１５に開口部が設けられ、開口部にビア（プラグ）１６が埋設される。層間絶縁膜１５及びビア（プラグ）１６上には、ビア（プラグ）１６と接続されるビット線ＢＬとなる配線層１７が設けられる。
ここで、相変化素子ＳＲ１にリセットパルス或いはセットパルスが印加されると、相変化膜１３が下部電極膜１０に接する部分が発熱部となる。輻射シールド膜１１が発熱部から放射される熱輻射の散逸を抑制及びシールドする。このため、輻射シールド膜１１の発熱部に相対向する面は熱輻射を反射させるように鏡面にするのが好ましい。輻射シールド膜１１は、発熱部から放射される熱輻射の散逸を抑制及びシールドするように円筒形や、上部或いは下部と発熱部との距離を短くするために上部或いは下部をＲ状の形状にした円筒形などにするのが好ましい。なお、円筒形の代わりに四角柱や多角柱（中央部が空洞）にしてもよい。
次に、相変化メモリの製造方法について、図４乃至図９を参照して説明する。図４乃至図９は相変化メモリの製造工程を示す断面図である。
図４に示すように、まず、半導体基板１上部にＳＴＩ２を埋め込む。半導体基板１上にゲート絶縁膜４及びゲート電極膜５を選択的に積層形成する。積層されたゲート絶縁膜４及びゲート電極膜５の間の半導体基板１上にソース／ドレイン領域３を形成する。ＳＴＩ２、ソース／ドレイン領域３、ゲート絶縁膜４、及びゲート電極膜５上に層間絶縁膜６を形成する。ソース／ドレイン領域３上の層間絶縁膜６をエッチングし、ソース／ドレイン領域３の一部が露呈された開口部に、例えばＷ（タングステン）からなるビア（プラグ）７を埋設する。
ビア（プラグ）７上に配線層８を形成し、層間絶縁膜６及び配線層８上に層間絶縁膜９を形成する。相変化素子ＳＲ１形成部の配線層８上の層間絶縁膜９をエッチングし、配線層８の一部が露呈された開口部を形成する。この開口部及び層間絶縁膜９上に輻射シールド膜１１を形成する。ここで、輻射シールド膜１１にはＷ（タングステン）を用いているが、ＡＬ（アルミニウム）などの熱輻射の散逸を抑制及びシールドする金属等を用いてもよい。
次に、図５に示すように、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて輻射シールド膜１１をエッチングし、開口部の側面部分（側面の上部を除く）に輻射シールド膜１１を残置する。ＲＩＥは、層間絶縁膜９に対して輻射シールド膜１１のエッチング速度が大きくできる（選択比が大きい）条件を用いるのが好ましい。
続いて、図６に示すように、配線層８、層間絶縁膜９、及び残置された輻射シールド膜１１上に絶縁膜１２を形成する。この絶縁膜１２を、例えばＲＩＥ法を用いてエッチングし、輻射シールド膜１１を覆うように開口部の側面部分に絶縁膜１２を残置する。この結果、配線層８上の開口部は狭くなる。狭くなった開口部上に下部電極膜１０を形成する。
そして、図７に示すように、層間絶縁膜９、下部電極膜１０、残置された絶縁膜１２上に再度絶縁膜１２を形成する。この絶縁膜１２を、例えばＲＩＥ法を用いてエッチングし、下部電極膜１０の上端部に絶縁膜１２を残置する。
次に、図８に示すように、層間絶縁膜９、下部電極膜１０、絶縁膜１２上に相変化膜１３及び上部電極膜１４を積層形成する。ここで、下部電極膜１０及び上部電極膜１４には、ＴｉＮ（窒化チタン）を用いているが、ＴｉＡｌＮ（窒化チタンアルミニウム）、ＴｉＳｉＮ（窒化チタンシリコン）、ＴａＡｌＮ（窒化タンタルアルミニウム）、或いはＴａＳｉＮ（窒化タンタルシリコン）などを用いてもよい。絶縁膜１２には、ＳｉＯＮ膜を用いているが、シリコン酸化膜（ＳｉＯ２）、ＳｉＮ膜（シリコン窒化膜）、或いはＳｉＯＣなどのＬｏｗ−ｋ材を用いてもよい。相変化膜１３には、ＧＳＴ（ＧｅＳｂＴｅ カルコゲナイト）を用いているが、ＡｓＳｂＴｅ、ＳｅＳｂＴｅ、或いはその添加物（Ｏ（酸素）、Ｎ（窒素）或いはＳｉ（シリコン）が添加されたもの）などを用いてもよい。
続いて、図９に示すように、積層された相変化膜１３及び上部電極膜１４を、例えばＲＩＥ法を用いてエッチングし、相変化素子ＳＲ１部分の相変化膜１３及び上部電極膜１４を残置する。層間絶縁膜９、相変化膜１３、及び上部電極膜１４上に再度層間絶縁膜９を形成し、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜９を上部電極膜１４が露呈するまで研磨する。
そして、層間絶縁膜９及び上部電極膜１４上に層間絶縁膜１５を形成する。上部電極膜１４の一部を露出するように、層間絶縁膜１５に開口部を儲け、開口部にビア（プラグ）１６を埋設する。層間絶縁膜１５及びビア（プラグ）１６上に、ビア（プラグ）１６に接続するビット線ＢＬとなる配線層１７を形成する。配線層１７を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、ＰＲＡＭが完成する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、ＰＲＡＭメモリセル４０に相変化素子ＳＲ１及びメモリトランジスタが設けられる。相変化素子ＳＲ１は下部電極膜１０、相変化膜１３、及び上部電極膜１４から構成され、下部電極膜１０は配線層８及びビア７を介してメモリトランジスタのドレインに接続される。相変化素子ＳＲ１にリセットパルス或いはセットパルスが印加されるときに、相変化膜１３が下部電極膜１０に接する部分が発熱する。リセットパルス印加時には比較的大きな電流であるリセット電流が相変化素子ＳＲ１に流れ、相変化膜１３が溶融されアモルファス状態に変化する。一方、セットパルス印加時には比較的小さな電流であるセット電流が相変化素子ＳＲ１に流れ、相変化膜１３が結晶化され他結晶状態に変化する。発熱部の周囲には、絶縁膜１２を介して発熱部から放射される熱輻射を反射し、熱輻射の散逸を抑制及びシールドする輻射シールド膜１１が設けられる。
このため、相変化素子ＳＲ１を抵抗の低い“１”の状態である多結晶状態から抵抗の低い“０”の状態であるアモルファス状態に変化させる比較的大きな電流であるリセット電流を低減することができる。また、相変化素子ＳＲ１を抵抗の高い“０”の状態であるアモルファス状態から抵抗の低い“１”の状態である多結晶状態に変化させる比較的小さな電流であるセット電流を低減することができる。したがって、相変化メモリの高集積化ができ、低い電圧で情報の正確な書き込み及び読み出しができる。更に、書き込み及び読み出し時の消費電流を低減できるのでＣＭＯＳ回路などを容易にオンチップ化することができる。
なお、本実施例では、ＲＩＥ法を２度用いて下部電極膜１０と輻射シールド膜１１の間に絶縁膜１２を形成しているが、１回目のＲＩＥ法だけで残置・形成してもよい。
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１０は相変化メモリの相変化素子を示す断面図である。本実施例では、相変化膜と下部電極膜が接する発熱部から放射される熱輻射の散逸を抑制及びシールドする輻射シールド膜の設置場所を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１０に示すように、ＰＲＡＭメモリセルでは、配線層８上に相変化素子ＳＲ１ａが設けられる。本実施例のＰＲＡＭセルでは、配線層８より下側の部分は実施例１と同じ構造なので、図示及び説明を省略する。
側面を層間絶縁膜２１で覆われた配線層８上に相変化素子ＳＲ１ａの下部電極膜１０が設けられ、相変化膜１３及び相変化素子ＳＲ１ａの上部電極膜１４が下部電極膜１０上に積層形成される。絶縁膜１２が下部電極膜１０の両側面及び相変化膜１３の下部両側面に設けられる。上部電極膜１４上の中央部にはビア（プラグ）１６が設けられ、ビア（プラグ）１６の両端部には絶縁膜２４が設けられる。輻射シールド膜１１は、層間絶縁膜２２中に埋め込まれ、その両端部は層間絶縁膜２１の上側に設けられ、その両側面部は層間絶縁膜２２を介して相変化素子ＳＲ１ａと相対向して設けられ、その上面部は、層間絶縁膜２２を介して上部電極膜と相対向して設けられ、ビア（プラグ）１６とは絶縁膜２４により離間形成される。層間絶縁膜２２及びビア（プラグ）１６上には、ビア（プラグ）１６と接続されるビット線ＢＬとなる配線層１７が設けられる。
ここで、相変化素子ＳＲ１ａにリセットパルス或いはセットパルスが印加されると、相変化膜１３が下部電極膜１０に接する部分が発熱部となる。輻射シールド膜１１が発熱部から放射される熱輻射の散逸を抑制及びシールドする。このため、輻射シールド膜１１の発熱部に相対向する面（特に側面部分）は鏡面にするのが好ましい。輻射シールド膜１１は、発熱部から放射される熱輻射の散逸を抑制及びシールドするように側面部分を円筒形にするのが好ましい。なお、円筒形の代わりに側面部分を四角柱や多角柱（中央部が空洞）にしてもよい。
次に、相変化メモリの製造方法について、図１１乃至１４を参照して説明する。図１１乃至１４は相変化メモリの製造工程を示す断面図である。ここでは、ＰＲＡＭメモリセルのトランジスタの形成及びビア（プラグ）７までの工程は実施例１と同様なので説明を省略する。
図１１に示すように、ビア（プラグ）７上に配線層８を形成し、配線層８の側面に層間絶縁膜２１を形成する。配線層８及び層間絶縁膜２１上に層間絶縁膜２２を形成する。配線層８上の層間絶縁膜２２をエッチングし、配線層８が露呈する開口部を設ける。この開口部の底部に相変化素子ＳＲ１ａの下部電極膜１０を埋設する。下部電極膜１０及び層間絶縁膜２２上に絶縁膜１２を形成する。この絶縁膜１２を、例えば、ＲＩＥ法を用いてエッチングし、開口部の側面部分に絶縁膜１２を残置する。下部電極膜１０、絶縁膜１２、及び層間絶縁膜２２上に、相変化膜１３及び相変化素子ＳＲ１ａの上部電極膜１４を積層形成する。
続いて、図１２に示すように、上部電極膜１４、相変化膜１３及び層間絶縁膜２２を、例えばＲＩＥ法を用いてエッチングし、相変化素子ＳＲ１ａ部の上部電極膜１４及び相変化膜１３を設ける。
そして、図１３に示すように、上部電極膜１４、相変化膜１３及び層間絶縁膜２１上に層間絶縁膜２２を形成し、この層間絶縁膜２２上に輻射シールド膜１１を形成する。なお、この層間絶縁膜２２は、上部電極膜１４及び相変化膜１３と輻射シールド膜１１とを絶縁分離する。
次に、図１４に示すように、輻射シールド膜１１上に層間絶縁膜２２を形成する。上部電極膜１４上の層間絶縁膜２２及び輻射シールド膜１１を、例えばＲＩＥ法を用いてエッチングし、上部電極膜１４を露呈するように開口部を設ける。
そして、層間絶縁膜２２及び開口部上に絶縁膜２４を形成し、この絶縁膜２４を、例えばＲＩＥ法を用いてエッチングし、開口部の側面に絶縁膜２４を残置する。側面に絶縁膜２４が形成された開口部にビア（プラグ）１６を埋設する。ビア（プラグ）１６及び層間絶縁膜２２上に、ビア（プラグ）１６と接続するビット線ＢＬとなる配線層１７を形成する。配線層１７を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、ＰＲＡＭが完成する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、ＰＲＡＭメモリセルに相変化素子ＳＲ１ａ及びメモリトランジスタが設けられる。相変化素子ＳＲ１ａは下部電極膜１０、相変化膜１３、及び上部電極膜１４から構成される。相変化素子ＳＲ１ａにリセットパルス或いはセットパルスが印加されるときに、相変化膜１３が下部電極膜１０に接する部分が発熱する。リセットパルス印加時には比較的大きな電流であるリセット電流が相変化素子ＳＲ１ａに流れ、相変化膜１３が溶融されアモルファス状態に変化する。一方、セットパルス印加時には比較的小さな電流であるセット電流が相変化素子ＳＲ１ａに流れ、相変化膜１３が結晶化され他結晶状態に変化する。発熱部の両側及び上部には絶縁膜１２及び層間絶縁膜２２を介して発熱部から放射される熱輻射を反射し、熱輻射の散逸を抑制及びシールドする輻射シールド膜１１が設けられる。
このため、相変化素子ＳＲ１ａを抵抗の低い“１”の状態である多結晶状態から抵抗の低い“０”の状態であるアモルファス状態に変化させる比較的大きな電流であるリセット電流を低減することができる。また、相変化素子ＳＲ１ａを抵抗の高い“０”の状態であるアモルファス状態から抵抗の低い“１”の状態である多結晶状態に変化させる比較的小さな電流であるセット電流を低減することができる。したがって、相変化メモリの高集積化ができ、低い電圧で情報の正確な書き込み及び読み出しができる。
本実施例では、輻射シールド膜１１の両端部を略下部電極膜１０と同じ高さに形成しているが、輻射シールド膜１１の両端部を層間絶縁膜２１中に形成して下部電極膜１０よりも半導体基板１側（下部電極膜１０よりも低く）に形成してもよい。
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１５は相変化メモリの相変化素子を示す断面図である。本実施例では、相変化膜と下部電極膜が接する発熱部から放射される熱輻射の散逸を抑制及びシールドする輻射シールド膜の構造を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１５に示すように、ＰＲＡＭメモリセルでは、配線層８上に相変化素子ＳＲ１ｂが設けられる。本実施例のＰＲＡＭセルでは、配線層８より下側の部分は実施例１と同じ構造なので、図示及び説明を省略する。
配線層８上に相変化素子ＳＲ１ａの下部電極膜１０が設けられ、相変化膜１３及び相変化素子ＳＲ１ｂの上部電極膜１４が下部電極膜１０上に積層形成される。
横方向に周期的に設けられた輻射シールド膜１１ａ／絶縁膜１２ａが発熱部と絶縁膜１２ａを介して設けられる。配線層８上の絶縁膜１２ａの側面には層間絶縁膜９が設けられる。
ここでは、輻射シールド膜１１ａが５回繰り返し（周期的に５層）形成され、輻射シールド膜１１ａの膜厚Ｔ１は、例えば１ｎｍで形成され、輻射シールド膜１１ａと輻射シールド膜１１ａの間隔Ｔ２は、例えば１ｎｍで形成される。このため、効率よく熱輻射を反射でき、熱輻射の散逸を抑制及びシールドすることが可能となる。輻射シールド膜１１ａは、相変化膜１３が下部電極膜１０と接する発熱部とは、１０ｎｍ以上離間形成されているので発熱部よりも比較的低温に維持できるので、輻射シールド膜１１ａに比較的融点の低い金属を使用することが可能となる。横方向に周期的に設けられた輻射シールド膜１１ａ／絶縁膜１２ａは、円筒形に発熱部を取り囲むのが好ましい。なお、円筒形の代わりに四角柱や多角柱にしてもよい。
上述したように、本実施例の半導体記憶装置では、ＰＲＡＭメモリセルに相変化素子ＳＲ１ｂ及びメモリトランジスタが設けられる。相変化素子ＳＲ１ｂは下部電極膜１０、相変化膜１３、及び上部電極膜１４から構成される。相変化素子ＳＲ１ｂにリセットパルス或いはセットパルスが印加されるときに、相変化膜１３が下部電極膜１０に接する部分が発熱する。リセットパルス印加時には比較的大きな電流であるリセット電流が相変化素子ＳＲ１ｂに流れ、相変化膜１３が溶融されアモルファス状態に変化する。一方、セットパルス印加時には比較的小さな電流であるセット電流が相変化素子ＳＲ１ｂに流れ、相変化膜１３が結晶化され他結晶状態に変化する。発熱部の周囲には、絶縁膜１２ａを介して輻射シールド膜１１ａが周期的に繰り返し形成され、周期的に形成された絶縁膜１２ａが発熱部から放射される熱輻射を反射し、熱輻射の散逸を抑制及びシールドする。
このため、相変化素子ＳＲ１ｂを抵抗の低い“１”の状態である多結晶状態から抵抗の低い“０”の状態であるアモルファス状態に変化させる比較的大きな電流であるリセット電流を低減することができる。また、相変化素子ＳＲ１ｂを抵抗の高い“０”の状態であるアモルファス状態から抵抗の低い“１”の状態である多結晶状態に変化させる比較的小さな電流であるセット電流を低減することができる。したがって、相変化メモリの高集積化ができ、低い電圧で情報の正確な書き込み及び読み出しができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、本実施例では、ＰＲＡＭメモリセルに輻射シールド膜を適用しているが、チェーン型のＰＲＡＭにも適用できる。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体基板と、前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜と、前記ゲート電極膜を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、前記メモリトランジスタのドレインに接続される下部電極膜、相変化膜、及び上部電極膜から構成される相変化素子と、前記相変化膜が前記下部電極膜に接する発熱部の側面及び上側に設けられ、前記発熱部から放射される熱輻射の散逸を抑制する輻射シールド膜とを具備する半導体記憶装置。
（付記１） 半導体基板と、前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜と、前記ゲート電極膜を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、前記メモリトランジスタのドレインに接続される下部電極膜、相変化膜、及び上部電極膜から構成される相変化素子と、前記相変化膜が前記下部電極膜に接する発熱部の側面及び上側に設けられ、前記発熱部から放射される熱輻射の散逸を抑制する輻射シールド膜とを具備する半導体記憶装置。
（付記２） 前記輻射シールド膜は、タングステン或いはアルミニウムからなり、絶縁膜を介して前記発熱部の周囲に設けられ、前記側面部分が円筒形或いは多角柱の形状を有する付記１に記載の半導体記憶装置。
（付記３） 前記絶縁膜は、ＳｉＯＮ膜、シリコン酸化膜、或いはＬｏｗ−ｋ材料膜から構成される付記１又は２に記載の半導体記憶装置。
（付記４） 前記上部電極膜及び前記下部電極膜は、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＡｌＮ、或いはＴａＳｉＮから構成される付記１乃至３のいずれかに記載の半導体記憶装置。
（付記５） 前記相変化膜は、ＧｅＳｂＴｅ、ＡｓＳｂＴｅ、ＳｅＳｂＴｅ、或いはその添加物であり、前記添加物は酸素、窒素、又はシリコンである付記１乃至４のいずれかに記載の半導体記憶装置。
（付記６） メモリトランジスタ、相変化素子、及び発熱部から放射される熱輻射の散逸を抑制する輻射シールド膜を有する半導体記憶装置の製造方法であって、前記メモリトランジスタのドレイン或いはソースに接続される配線層を形成し、前記配線層上に第１の層間絶縁膜を形成する工程と、前記配線層上の前記層間絶縁膜をエッチングし、前記配線層を露呈する開口部を形成する工程と、前記開口部に、前記相変化素子の下部電極膜を形成する工程と、前記下部電極膜が設けられた前記開口部の側面部分に、絶縁膜を形成する工程と、前記絶縁膜が形成されていない前記下部電極膜上に相変化膜及び前記相変化素子の上部電極膜を積層形成する工程と、前記第１の層間絶縁膜、前記相変化膜、及び前記上部電極膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜上に輻射シールド膜を形成する工程とを具備する半導体記憶装置の製造方法。
１ 半導体基板
２ ＳＴＩ
３ ソース／ドレイン領域
４ ゲート絶縁膜
５ ゲート電極膜
６、９、１５、２１、２２ 層間絶縁膜
７、１６ ビア（プラグ）
８、１７ 配線層
１０ 下部電極膜
１１、１１ａ 輻射シールド膜
１２、１２ａ、２４ 絶縁膜
１３ 相変化膜
１４ 上部電極膜
４０ ＰＲＡＭメモリセル
ＢＬ ビット線
ＳＲ１、ＳＲ１ａ、ＳＲ１ｂ 相変化素子
Ｔ１ 膜厚
Ｔ２ 間隔
ＴＲ１ トランジスタ
Ｖｓｓ 低電位側電源（接地電位）
ＷＬ ワード線
２ ＳＴＩ
３ ソース／ドレイン領域
４ ゲート絶縁膜
５ ゲート電極膜
６、９、１５、２１、２２ 層間絶縁膜
７、１６ ビア（プラグ）
８、１７ 配線層
１０ 下部電極膜
１１、１１ａ 輻射シールド膜
１２、１２ａ、２４ 絶縁膜
１３ 相変化膜
１４ 上部電極膜
４０ ＰＲＡＭメモリセル
ＢＬ ビット線
ＳＲ１、ＳＲ１ａ、ＳＲ１ｂ 相変化素子
Ｔ１ 膜厚
Ｔ２ 間隔
ＴＲ１ トランジスタ
Ｖｓｓ 低電位側電源（接地電位）
ＷＬ ワード線
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられる相変化素子と、
前記相変化素子の相変化膜が前記相変化素子の電極膜に接する発熱部の周囲に設けられ、前記発熱部から放射される熱輻射の散逸を抑制する輻射シールド膜と、
を具備することを特徴とする半導体記憶装置。 - 前記輻射シールド膜は、金属膜からなり、前記発熱部と絶縁膜を介して設けられ、円筒形或いは多角柱の形状を有することを特徴とする請求項１に記載の半導体記憶装置。
- 前記輻射シールド膜は、金属膜からなり、前記発熱部と絶縁膜を介して等間隔に複数設けられる請求項１に記載の半導体記憶装置。
- 半導体基板と、
前記半導体基板上に設けられ、ゲート絶縁膜を介して設けられるゲート電極膜と、前記ゲート電極膜を挟んで前記半導体基板上に設けられるソース及びドレインとを有するメモリトランジスタと、
前記メモリトランジスタのドレインに接続される下部電極膜、相変化膜、及び上部電極膜から構成される相変化素子と、
前記相変化膜が前記下部電極膜に接する発熱部の周囲に設けられ、前記発熱部から放射される熱輻射の散逸を抑制する輻射シールド膜と、
を具備することを特徴とする半導体記憶装置。 - メモリトランジスタ、相変化素子、及び発熱部から放射される熱輻射の散逸を抑制する輻射シールド膜を有し、
前記メモリトランジスタのドレイン或いはソースに接続される配線層を形成し、前記配線層上に層間絶縁膜を形成する工程と、
前記配線層上の前記層間絶縁膜をエッチングし、前記配線層を露呈する開口部を形成する工程と、
前記開口部の側面部分に、前記輻射シールド膜を形成する工程と、
前記開口部の側面部分に、前記輻射シールド膜を覆うように絶縁膜を形成する工程と、
前記輻射シールド膜及び前記絶縁膜が形成されていない前記開口部に前記相変化素子の下部電極膜を形成する工程と、
前記下部電極膜上に、相変化膜及び前記相変化素子の上部電極膜を積層形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008172236A (ja) * | 2007-01-08 | 2008-07-24 | Samsung Electronics Co Ltd | プログラムボリュームの間に位置する熱的伝導体を含むメモリ装置 |
| JP2008283163A (ja) * | 2007-05-14 | 2008-11-20 | Ind Technol Res Inst | 相変化メモリ素子 |
| WO2009142165A1 (ja) * | 2008-05-20 | 2009-11-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2010027835A (ja) * | 2008-07-18 | 2010-02-04 | Renesas Technology Corp | 不揮発性記憶装置およびその製造方法 |
| KR100967682B1 (ko) | 2007-08-09 | 2010-07-07 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
| JP2012517102A (ja) * | 2009-02-04 | 2012-07-26 | マイクロン テクノロジー， インク． | ガスクラスターイオンビームを用いてメモリセルを形成する方法 |
| US8426838B2 (en) | 2008-01-25 | 2013-04-23 | Higgs Opl. Capital Llc | Phase-change memory |
| US8604457B2 (en) | 2008-11-12 | 2013-12-10 | Higgs Opl. Capital Llc | Phase-change memory element |
| US10403817B2 (en) | 2017-06-27 | 2019-09-03 | Samsung Electronics Co., Ltd. | Memory device with memory cell pillar having resistive memory layer with wedge memory portion and body memory portion, and method of fabricating the same |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085204A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US8134857B2 (en) * | 2008-06-27 | 2012-03-13 | Macronix International Co., Ltd. | Methods for high speed reading operation of phase change memory and device employing same |
| US7791925B2 (en) * | 2008-10-31 | 2010-09-07 | Seagate Technology, Llc | Structures for resistive random access memory cells |
| US8012790B2 (en) * | 2009-08-28 | 2011-09-06 | International Business Machines Corporation | Chemical mechanical polishing stop layer for fully amorphous phase change memory pore cell |
| US8283202B2 (en) | 2009-08-28 | 2012-10-09 | International Business Machines Corporation | Single mask adder phase change memory element |
| US8283650B2 (en) | 2009-08-28 | 2012-10-09 | International Business Machines Corporation | Flat lower bottom electrode for phase change memory cell |
| JP2011091156A (ja) * | 2009-10-21 | 2011-05-06 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US8129268B2 (en) | 2009-11-16 | 2012-03-06 | International Business Machines Corporation | Self-aligned lower bottom electrode |
| US7943420B1 (en) * | 2009-11-25 | 2011-05-17 | International Business Machines Corporation | Single mask adder phase change memory element |
| US9130162B2 (en) * | 2012-12-20 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistance variable memory structure and method of forming the same |
| US9299927B2 (en) * | 2013-08-16 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell having resistance variable film and method of making the same |
| KR20150021362A (ko) * | 2013-08-20 | 2015-03-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제조 방법 |
| JP6523047B2 (ja) * | 2015-05-29 | 2019-05-29 | 三菱重工機械システム株式会社 | シールド体、及び超伝導加速器 |
| US11088203B2 (en) | 2019-07-29 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D RRAM cell structure for reducing forming and set voltages |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166758A (en) * | 1991-01-18 | 1992-11-24 | Energy Conversion Devices, Inc. | Electrically erasable phase change memory |
| US5296716A (en) * | 1991-01-18 | 1994-03-22 | Energy Conversion Devices, Inc. | Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom |
| US5837564A (en) * | 1995-11-01 | 1998-11-17 | Micron Technology, Inc. | Method for optimal crystallization to obtain high electrical performance from chalcogenides |
| US5687112A (en) * | 1996-04-19 | 1997-11-11 | Energy Conversion Devices, Inc. | Multibit single cell memory element having tapered contact |
| US6969866B1 (en) * | 1997-10-01 | 2005-11-29 | Ovonyx, Inc. | Electrically programmable memory element with improved contacts |
| US6507061B1 (en) | 2001-08-31 | 2003-01-14 | Intel Corporation | Multiple layer phase-change memory |
| KR100481865B1 (ko) | 2002-11-01 | 2005-04-11 | 삼성전자주식회사 | 상변환 기억소자 및 그 제조방법 |
| US6795338B2 (en) * | 2002-12-13 | 2004-09-21 | Intel Corporation | Memory having access devices using phase change material such as chalcogenide |
| US7414883B2 (en) * | 2006-04-20 | 2008-08-19 | Intel Corporation | Programming a normally single phase chalcogenide material for use as a memory or FPLA |
| JP2008085204A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100790449B1 (ko) * | 2006-10-31 | 2008-01-02 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
-
2006
- 2006-09-28 JP JP2006265561A patent/JP2008085204A/ja active Pending
-
2007
- 2007-09-27 US US11/905,079 patent/US7808816B2/en active Active
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008172236A (ja) * | 2007-01-08 | 2008-07-24 | Samsung Electronics Co Ltd | プログラムボリュームの間に位置する熱的伝導体を含むメモリ装置 |
| JP2008283163A (ja) * | 2007-05-14 | 2008-11-20 | Ind Technol Res Inst | 相変化メモリ素子 |
| KR100967682B1 (ko) | 2007-08-09 | 2010-07-07 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
| US8716099B2 (en) | 2008-01-25 | 2014-05-06 | Higgs Opl. Capital Llc | Phase-change memory |
| US8426838B2 (en) | 2008-01-25 | 2013-04-23 | Higgs Opl. Capital Llc | Phase-change memory |
| US9087985B2 (en) | 2008-01-25 | 2015-07-21 | Higgs Opl.Capital Llc | Phase-change memory |
| WO2009142165A1 (ja) * | 2008-05-20 | 2009-11-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2010027835A (ja) * | 2008-07-18 | 2010-02-04 | Renesas Technology Corp | 不揮発性記憶装置およびその製造方法 |
| US9245924B2 (en) | 2008-11-12 | 2016-01-26 | Higgs Opl. Capital Llc | Phase change memory element |
| US8884260B2 (en) | 2008-11-12 | 2014-11-11 | Higgs Opl. Capital Llc | Phase change memory element |
| US8604457B2 (en) | 2008-11-12 | 2013-12-10 | Higgs Opl. Capital Llc | Phase-change memory element |
| US9735352B2 (en) | 2008-11-12 | 2017-08-15 | Gula Consulting Limited Liability Company | Phase change memory element |
| US10573807B2 (en) | 2008-11-12 | 2020-02-25 | Gula Consulting Limited Liability Company | Phase change memory element |
| US8614499B2 (en) | 2009-02-04 | 2013-12-24 | Micron Technology, Inc. | Memory cell having heater material and variable resistance material embedded within insulating material |
| JP2012517102A (ja) * | 2009-02-04 | 2012-07-26 | マイクロン テクノロジー， インク． | ガスクラスターイオンビームを用いてメモリセルを形成する方法 |
| US10403817B2 (en) | 2017-06-27 | 2019-09-03 | Samsung Electronics Co., Ltd. | Memory device with memory cell pillar having resistive memory layer with wedge memory portion and body memory portion, and method of fabricating the same |
| US10916700B2 (en) | 2017-06-27 | 2021-02-09 | Samsung Electronics Co., Ltd. | Memory device with memory cell pillar having resistive memory layer with wedge memory portion and body memory portion, and method of fabricating the same |
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