KR20150021362A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

하부구조가 형성된 반도체 기판 상에 형성되는 데이터 저장층과, 반도체 기판에서 데이터 저장층의 적어도 일측에 형성되는 전극 구조체를 포함하고, 전극 구조체는 메탈 패턴과, 메탈 패턴의 표면에 형성되는 그래핀 패턴을 포함하는 반도체 장치를 개시한다. 개시된 반도체 장치는 메탈 패턴과, 메탈 패턴의 표면에 형성되는 그래핀 패턴을 포함하는 전극 구조체를 형성함에 따라, 전류 허용밀도가 우수한 그래핀 고유 특성에 의해 전극의 전체 저항을 감소시킬 수 있으며, 선택 셀의 가열 패턴에 줄열 발생 시 그래핀 패턴에 의해 신속하게 방열시키므로 인접 셀에 영향을 미치는 것을 감소시킬 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor Device And Method of Manufacturing The same}
본 발명은 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 가변 저항 소자를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 활발히 진행되고 있다.
이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터 저장층에 데이터를 저장하는 반도체 장치가 있다. 이러한 반도체 장치는 RRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
상기의 반도체 장치는 상술한 바와 같이 데이터 저장층에 전압 또는 전류를 흐르게 하여 데이터를 저장하게 하는 전극을 포함하는데, 전극은 전기 전도도가 우수한 알루미늄(Al) 또는 텅스텐(W)을 주로 이용하여 왔다. 최근에는 알루미늄 또는 텅스텐 보다 전기 전도도가 월등히 우수하고 저항이 낮은 구리를 사용하고자 하는 연구가 활발히 진행되고 있다.
그러나, 종래에는 반도체 장치의 축소화(Shrink) 추세에 따라 전극의 재료로 구리를 사용함에도 불구하고 메탈 저항의 증가로 인해 셀 어레이(Cell Array)의 매트 사이즈(MAT size)가 감소되고 이에 따라 셀 효율(Cell efficiency)이 감소하게 된다.
또한, 종래에는 반도체 장치의 축소화(Shrink) 추세에 따라 반도체 장치의 다수의 셀 중 선택된 셀의 데이터 저장층에 전압 또는 전류를 흐르게 하여 데이터를 저장하는 과정에서 선택된 셀뿐만 아니라 인접 셀에 영향을 미칠 수 있다.
따라서 최근의 반도체 장치는 메탈 저항을 감소시킬 수 있는 방법 및 선택 셀에 데이터를 저장하는 과정에서 인접 셀에 영향이 미치는 것을 방지할 수 있는 방법이 요구되고 있다.
본 발명의 실시예는 전극의 저항을 감소시킬 수 있는 반도체 장치를 제공한다.
또, 본 발명의 실시예는 선택된 셀에 데이터를 저장하는 과정에서 인접 셀에 영향을 미치는 것을 감소시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 하부구조가 형성된 반도체 기판 상에 형성되는 데이터 저장층과, 상기 반도체 기판에서 상기 데이터 저장층의 적어도 일측에 형성되는 전극 구조체를 포함하고,
상기 전극 구조체는 메탈 패턴과, 상기 메탈 패턴의 표면에 형성되는 그래핀 패턴을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 하부 구조가 형성된 반도체 기판을 제공하는 단계; 및 상기 반도체 기판 상에 전극 구조체를 형성하는 단계; 포함하고,
상기 전극 구조체를 형성하는 단계는, 상기 반도체 기판 상에 메탈 패턴을 형성하고, 상기 메탈 패턴의 적어도 일면에 그래핀 패턴을 형성하는 과정을 포함하는 것을 특징으로 한다.
본 기술에 의하면, 구리 재질의 메탈 패턴과, 메탈 패턴의 표면에 형성되는 그래핀 패턴을 포함하는 전극 구조체를 형성함에 따라, 전류 허용밀도가 우수한 그래핀 고유 특성에 의해 전극의 전체 저항을 감소시킬 수 있다.
또, 본 기술에 의하면, 구리 재질의 메탈 패턴과, 메탈 패턴의 표면에 형성되는 그래핀 패턴과, 그래핀 패턴에 가둠 구조로 마련되는 가열 패턴을 포함하는 전극 구조체를 형성함에 따라, 선택 셀의 가열 패턴에 줄열 발생 시 그래핀 패턴에 의해 신속하게 방열시키므로 인접 셀에 영향을 미치는 것을 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도 3의 또 다른 실시예를 예로 들어 도시한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼고게나이드(Chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zr) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨대, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또, 가변 저항 소자는 두 개의 자성층 사이에 터널 배리어층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있다. 터널 배리어층은 Al2O3 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
한편, 본 발명의 실시예들에서는 반도체 장치 중 상변화 메모리 장치를 예를 들어 설명할 것이다. 본 발명의 반도체 장치는, 하부구조가 형성된 반도체 기판과, 하부구조 상에 형성되는 데이터 저장층 즉, 상변화 물질 패턴과, 데이터 저장층의 적어도 일측에 형성되는 전극 구조체를 포함한다. 본 발명에서는 전극 구조체의 위치에 따라 다양한 실시예를 구현할 수 있으며, 이하에서는 전극 구조체의 위치에 따른 실시예들을 구체적으로 설명할 것이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 워드라인(미도시) 및 스위칭소자(115)를 포함하는 하부구조가 형성된 반도체 기판(110)과, 이 스위칭 소자(115) 상에 순차적으로 형성되는 하부전극(120)과, 데이터 저장층 예컨대, 상변화 물질 패턴(130)과, 상부전극(140)을 포함한다.
하부전극(120)은 스위칭 소자(115)를 포함하는 전체 구조 상에 형성되는 층간 절연막(113)을 패터닝하여 형성된 홀 내에 배치될 수 있다. 이와 같이 형성된 홀에는 스위칭 소자(115)가 노출될 수 있다.
구체적으로, 하부전극(120)은 스위칭 소자(115) 상에 형성되는 제1메탈 패턴(121)과, 이 제1메탈 패턴(121) 상에 형성되는 제1그래핀 패턴(123)과, 이 제1그래핀 패턴(123)의 내측에 배치되는 가열 패턴(125)과, 이 가열 패턴(125) 내에 매립되는 절연막(127)을 포함하는 전극 구조체로 이루어질 수 있다.
상기의 제1메탈 패턴(121)은 전기 전도도가 우수하고 저항이 낮은 구리(Cu)의 재질로 이루어질 수 있다. 이러한 구리 재질의 제1메탈 패턴(121)은 도시된 바와 같이 홀 내에서 가열 패턴(125)을 가둘(Confined) 수 있도록 상면이 개방된 원통형상으로 형성될 수 있다.
제1그래핀 패턴(123)은 화학기상증착(CVD) 방법에 의해 구리 재질의 제1메탈 패턴(121)의 표면에 형성될 수 있다. 즉, 제1그래핀 패턴(123)은 제1메탈 패턴(121)의 내측면 및 바닥면의 상면에 형성되어 가열 패턴(125)을 실질적으로 가둘 수 있도록 마련된다.
이와 같은 제1그래핀 패턴(123)을 구성하는 그래핀은 통상적으로 전하 이동도와 열전도도가 높은 물질이다. 그래핀은 그래파이트(Graphite)”와 화학에서 탄소 이중결합을 가진 분자를 뜻하는 접미사인 “ene”을 결합하여 만든 용어로서, 탄소가 육각형의 형태로 서로 연결된 벌집 모양의 2차원 평면 구조를 이루는 물질이다.
이러한 그래핀은 200,000 cm2/Vs의 전하 이동도 값을 훨씬 상회하는 값을 가져 초고속 트랜지스터로 널리 이용될 수 있다.
한편, 하기의 표는 그래핀을 포함하는 금속 및 코팅 물질의 열전도를 나타낸 것이다.
Metal / Coating Material Thermal conductivity (W/(m*K)
Graphene (4840±440)~(5300±480)
Carbon nanotube(SW) 3500
Carbon nanotube(MW) 3180
Diamond(natural) 2200
Silver 429
Copper 401
Gold 318
Aluminum 237
Lead 35.3
Stainless steel 12.11~45.0
Ice 2
Concrete, Stone 1.7
Soil 1.5
Glass 1.1
Water(liquid) 0.6
Epoxy(silica-filled) 0.3
Rubber 0.16
TiAlN (75:25) 0.05
TiAlN (50:50) 0.07
즉, 상기의 표에서 나타낸 바와 같이, 그래핀의 열전도도는 열전도 측면에서 가장 우수하다고 알려져 있는 탄소 나노 튜브보다 높은 값을 가지며 방열 특성이 우수하다.
가열 패턴(125)은 상술한 바와 같이 전기 전도도와 열 전도도가 높은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 이루어질 수 있다. 이러한 가열 패턴(125)은 도시된 바와 같이 제1그래핀 패턴(123)의 내측에서 링형상으로 형성될 수 있다.
그리고 링형상의 가열 패턴(125)의 내측에는 상술한 바와 같이 절연막(127)이 매립될 수 있다.
상변화 물질 패턴(130)은 하부전극(120) 상에 상변화 물질층을 형성하고, 이 상변화 물질층 상에 형성되는 하드 마스크(미도시)를 식각 장벽으로 사용하여 식각함으로써 이루어진다. 이때의 상변화 물질층은 상술한 바와 같이 GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질일 수 있다.
상부전극(140)은 상변화 물질 패턴(130) 상에 형성되는 것으로서, 공지된 통상적인 것이므로 구체적인 설명을 생략한다.
도 2를 참조하면, 본 발명의 이 실시예에 따른 반도체 장치는, 워드라인(미도시) 및 스위칭소자(215)를 포함하는 하부구조가 형성된 반도체 기판(210)과, 이 스위칭 소자(215) 상에 순차적으로 형성되는 하부전극(220)과, 데이터 저장층 예컨대, 상변화 물질 패턴(230)과, 상부전극(240)을 포함한다.
하부전극(220)은 스위칭 소자(215)를 포함하는 전체 구조 상에 형성되는 층간 절연막(213)을 패터닝하여 형성된 홀 내에 배치될 수 있다. 이와 같이 형성된 홀에는 스위칭 소자(215)가 노출될 수 있다.
상기의 하부전극(220)은 스위칭 소자(215) 상에 형성되는데, 전기 전도도와 열 전도도가 높은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 이루어질 수 있다. 이러한 하부 전극(220)은 도시된 바와 같이 홀 내에서 링 형상으로 형성될 수 있으며, 하부 전극(220)의 내외측에는 절연막이 매립될 수 있다.
상변화 물질 패턴(230)은 하부전극(220) 상에 상변화 물질층을 형성하고, 이 상변화 물질층 상에 형성되는 하드 마스크(미도시)를 식각 장벽으로 사용하여 식각함으로써 이루어진다. 이때의 상변화 물질층은 상술한 바와 같이 GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질일 수 있다.
상부전극(240)은 상변화 물질 패턴(230) 상에 형성되는 제2메탈 패턴(241)과, 이 제2메탈 패턴(241)의 표면에 형성되는 제2그래핀 패턴(243)을 포함하는 전극 구조체로 이루어질 수 있다.
제2메탈 패턴(241)은 제1메탈 패턴(221)과 마찬가지로 전기 전도도가 우수하고 저항이 낮은 구리(Cu)의 재질로 이루어질 수 있다.
제2그래핀 패턴(243)은 화학기상증착(CVD) 방법에 의해 구리재질의 제2메탈 패턴(241)의 표면에 그래핀층을 형성함에 따라 형성할 수 있다. 이와 같은 제2그래핀 패턴(243)을 포함하는 상부전극(340)은 구리의 재질로만 이루어진 메탈 패턴과 비교할 때 전류 허용밀도가 매우 높으므로 메탈저항을 감소시킬 수 있다.
도 3을 참조하면, 본 발명의 삼 실시예에 따른 반도체 장치는, 워드라인(미도시) 및 스위칭소자(315)를 포함하는 하부구조가 형성된 반도체 기판(310)과, 이 스위칭 소자(315) 상에 순차적으로 형성되는 하부전극(320)과, 데이터 저장층 예컨대, 상변화 물질 패턴(330)과, 상부전극(340)을 포함한다.
본 발명의 삼 실시예의 하부전극(320)은 일 실시예의 하부전극(120)과 동일하고, 상부전극(340)은 이 실시예의 상부전극(240)과 동일함에 따라 구체적인 설명을 생략한다.
한편, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 살펴보면 다음과 같다. 이때, 본 발명의 반도체 장치의 제조 방법은 상기의 삼 실시예의 반도체 장치를 예로 들어 설명한다.
도 4a를 참조하면, 스위칭 소자(315)를 포함하는 하부구조를 갖는 반도체 기판(310)을 제공한다. 그리고 스위칭 소자(315) 사이를 제1층간 절연막(313A)으로 매립하고, 스위칭 소자(315) 표면이 노출되도록 제1층간 절연막(313A)를 평탄화한다.
다음으로 도 4b를 참조하면, 스위칭 소자(315) 상에 제1메탈 패턴(321)을 형성한다. 제1메탈 패턴(321)은 전기 전도성 및 열 전도성이 뛰어난 구리의 재질로 형성될 수 있다.
상기의 구리 재질의 제1메탈 패턴(321)은 다마신 공정을 통해 형성할 수 있다.
구체적으로, 전체 구조 상에 제2층간 절연막(313B)을 형성하고, 하드 마스크(미도시)를 식각 마스크로 하여 스위칭 소자(315)가 노출되도록 제2층간 절연막(313B)을 패터닝을 형성하여 하부전극 콘택홀을 형성한다. 그리고 패터닝된 제2층간 절연막(313B)을 포함하는 전체 구조 상에 메탈층 즉, 구리층을 증착하고, 패터닝된 하부전극 콘택홀 내부의 구리층을 제외한 나머지 구리층을 예를 들어, CMP(Chemical Mechanical Polishing) 방법을 통해 제거함에 따라 형성될 수 있다.
다시 말하면, 제1메탈 패턴(321)은 층간 절연막(313)을 패터닝하여 형성되는 홀 내에서 상면이 개방된 원통형상으로 마련될 수 있다.
다음으로 도 4c를 참조하면, 제1메탈 패턴(321)의 표면에 예를 들어, CVD 방법을 이용하여 제1그래핀 패턴(323)을 형성한다. 이러한 제1그래핀 패턴(323)은 제1메탈 패턴(321)과 마찬가지로 상면이 개방된 원통형상으로 마련되어 후속하는 가열 패턴(325)을 실질적으로 가두는 형상으로 마련된다. 다시 말하면 제1그래핀 패턴(323)은 후속하는 가열 패턴(325)과 직접 접촉될 수 있다.
상기의 제1그래핀 패턴(323)은 제1메탈 패턴(321) 즉, 구리층을 촉매층으로 활용하여 약 1000℃의 고온에서 메탄(CH4)과 수소(H2)의 혼합가스와 반응시켜 적절한 양의 탄소가 구리층에 녹아 들어가거나 흡착되게 한다. 그리고 냉각을 통하여 구리층에 포함되는 탄소원자들을 표면에서 결정화시킴으로써 그래핀 결정구조를 형성될 수 있다.
그리고 제1그래핀 패턴(323)은 촉매의 종류와 두께, 반응시간, 냉각속도, 반응가스의 농도 등을 조절함으로써 그래핀 층수를 조절하는 것이 가능하다. 다시 말하면 제1그래핀 패턴(323)은 적어도 하나의 층으로 이루어질 수 있다.
이후 도 4d를 참조하면, 제1그래핀 패턴(323)의 내측에 가둠 구조의 가열 패턴(325)을 형성한다. 이러한 가열 패턴(325)은 상술한 바와 같이 제1그래핀 패턴(323)의 내측벽에 도전물질을 매립함에 따라 형성될 수 있다. 이때의 도전물질은 전기 전도도와 열 전도도가 높은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 이루어질 수 있다.
그리고 상기의 가열 패턴(325)은 도시된 바와 같이 제1그래핀 패턴(323) 내측벽에만 비등방성 전면식각을 통해 잔류시키고 내부에 절연막(327)을 매립함으로써 링 형상으로 형성될 수 있다.
따라서 본 발명의 실시예에서는 가열 패턴(325) 보다 열전도율이 높은 물질로 이루어진 제1그래핀 패턴(323)이 가열 패턴(325)을 가두는 형상으로 마련됨에 따라, 가열 패턴(325)과 상변화 물질 패턴(330)의 계면에서 발생된 줄열이 분산되지 않고 대부분 하측의 스위칭 소자(315) 측으로 신속하게 방출되도록 유도한다.
이로 인해 선택 셀에서 발생되는 줄열은 대부분 하측의 스위칭 소자(315) 측으로 신속하게 유도됨에 따라 인접 셀의 상변화 물질 패턴(330)으로 전달되지 않아 셀 간의 써멀 디스터번스(Thermal Disturbance)를 발생시키지 않게 한다.
또, 선택 셀에서 발생되는 줄열을 하측의 스위칭 소자(115) 측으로 신속하게 유도함에 따라 펄스(Pulse)를 사용하여 상변화 물질 패턴(130)을 급격하게 냉각시킬 때 필요한 리셋 전류(Reset Current)를 감소시킬 수 있다.
다음으로 도 4e를 참조하면, 제1메탈 패턴(321), 제1그래핀 패턴(323) 및 가열 패턴(325)으로 이루어진 하부전극(320) 상에 데이터 저장층 즉, 상변화 물질 패턴(330)을 형성한다. 이러한 상변화 물질 패턴(330)의 형성 방법은 공지된 기술이므로 구체적인 설명을 생략한다.
다음으로 도 4f를 참조하면, 상변화 물질 패턴(330)을 포함하는 전체 구조 상에 제2메탈 패턴(341)을 형성한다. 상기의 제2메탈 패턴(341)은 제1메탈 패턴(321)과 마찬가지로 전기 전도성 및 열 전도성이 뛰어난 구리의 재질로 다마신 공정을 통해 형성될 수 있다.
다음으로 도 4g를 참조하면, 제2메탈 패턴(341) 상에 CVD 방법을 이용하여 제2그래핀 패턴(343)을 형성한다.
따라서 상기의 방법으로 형성되는 제2그래핀 패턴(343)을 포함하는 상부전극(340)은 구리의 재질로만 이루어진 메탈 패턴과 비교할 때 전류 허용밀도가 매우 높으므로 메탈저항을 감소시킬 수 있다.
특히, 상변화 메모리 장치는 상부전극(340)의 형성 시 구리 재질로 이루어진 제2메탈 패턴(341)에 제2그래핀 패턴(343)을 형성함에 따라, 상부전극(340)의 전체저항을 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기의 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110,210,310: 반도체 기판 120,220,230: 하부전극
121,321: 제1메탈 패턴 123,323: 제1그래핀 패턴
125,225,325: 가열 패턴 127,227,327: 절연막
130,230,330: 상변화 물질 패턴 140,240,340: 상부전극
241,341: 제2메탈 패턴 243,343: 제2그래핀 패턴

Claims (16)

  1. 하부구조가 형성된 반도체 기판 상에 형성되는 데이터 저장층과,
    상기 반도체 기판에서 상기 데이터 저장층의 적어도 일측에 형성되는 전극 구조체를 포함하고,
    상기 전극 구조체는 메탈 패턴과, 상기 메탈 패턴의 표면에 형성되는 그래핀 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 메탈 패턴은 구리 재질로 이루어지고,
    상기 그래핀 패턴은 상기 구리 재질의 메탈 패턴에 CVD 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 데이터 저장층은 상변화 물질 패턴을 포함하고,
    상기 전극 구조체는 상기 데이터 저장층의 하측에 배치되는 하부전극을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 하부전극은 상기 상변화 물질 패턴과 접촉되어 전류 인가 시 줄열을 발생시키는 가열 패턴과, 상기 가열 패턴을 가두는 형상으로 마련되는 제1메탈 패턴과, 상기 제1메탈 패턴과 상기 가열 패턴의 사이에 개제되는 제1그래핀 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1메탈 패턴과 상기 제1그래핀 패턴은 상기 상변화 물질 패턴과 접촉되는 측의 상면이 개방된 원통형상으로 형성된 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 데이터 저장층은 상변화 물질 패턴을 포함하고,
    상기 전극 구조체는 상기 데이터 저장층의 상측에 배치되는 상부전극을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 상부전극은 상기 데이터 저장층 상에 형성되는 제2메탈 패턴과, 상기 제2메탈 패턴의 상면에 형성되는 제2그래핀 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제3항에 있어서,
    상기 전극 구조체는 상기 상기 데이터 저장층의 상측에 배치되는 상부전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 상부전극은 상기 데이터 저장층 상에 형성되는 제2메탈 패턴과, 상기 제2메탈 패턴의 상면에 형성되는 제2그래핀 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 하부 구조가 형성된 반도체 기판을 제공하는 단계; 및
    상기 하부 구조 상에 전극 구조체를 형성하는 단계;를 포함하고,
    상기 전극 구조체를 형성하는 단계는,
    상기 반도체 기판 상에 메탈 패턴을 형성하고,
    상기 메탈 패턴의 적어도 일면에 그래핀 패턴을 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 메탈 패턴은 구리 재질로 이루어지고,
    상기 그래핀 패턴은 상기 구리 재질의 메탈 패턴에 CVD 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 전극 구조체는 하부전극을 포함하고,
    상기 전극 구조체를 형성하는 단계 후에는 상기 전극 구조체 상에 데이터 저장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 전극 구조체를 형성하는 단계는,
    상기 그래핀 패턴의 형성 후 상기 그래핀 패턴에 의해 가둠 구조로 마련되는 가열 패턴을 형성하는 과정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 가열 패턴은 적어도 일면이 상기 데이터 저장층과 접촉되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 전극 구조체는 상부전극을 더 포함하고,
    상기 전극 구조체를 형성하는 단계 전에는 상기 반도체 기판 상에 데이터 저장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 전극 구조체는 상부전극을 포함하고,
    상기 전극 구조체를 형성하는 단계 전에는 상기 반도체 기판 상에 데이터 저장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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