JP7062545B2 - 記憶素子 - Google Patents
記憶素子 Download PDFInfo
- Publication number
- JP7062545B2 JP7062545B2 JP2018137142A JP2018137142A JP7062545B2 JP 7062545 B2 JP7062545 B2 JP 7062545B2 JP 2018137142 A JP2018137142 A JP 2018137142A JP 2018137142 A JP2018137142 A JP 2018137142A JP 7062545 B2 JP7062545 B2 JP 7062545B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- conductive
- layer portion
- resistance changing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000003860 storage Methods 0.000 claims description 77
- 238000009413 insulation Methods 0.000 claims description 12
- 239000010410 layer Substances 0.000 description 191
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 57
- 229910021389 graphene Inorganic materials 0.000 description 41
- 229910002804 graphite Inorganic materials 0.000 description 15
- 239000010439 graphite Substances 0.000 description 15
- 230000008859 change Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000017525 heat dissipation Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000087 stabilizing effect Effects 0.000 description 4
- -1 chalcogenide compound Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- QIBVQUQUTLXVOH-UHFFFAOYSA-J [Se](=O)(=O)([O-])[O-].[Mo+4].[Se](=O)(=O)([O-])[O-] Chemical compound [Se](=O)(=O)([O-])[O-].[Mo+4].[Se](=O)(=O)([O-])[O-] QIBVQUQUTLXVOH-UHFFFAOYSA-J 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- CWQXQMHSOZUFJS-UHFFFAOYSA-N molybdenum disulfide Chemical compound S=[Mo]=S CWQXQMHSOZUFJS-UHFFFAOYSA-N 0.000 description 1
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- ITRNXVSDJBHYNJ-UHFFFAOYSA-N tungsten disulfide Chemical compound S=[W]=S ITRNXVSDJBHYNJ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Magnetic active materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/861—Thermal details
- H10N70/8616—Thermal insulation means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
本発明の実施形態は、記憶素子に関する。
例えば、抵抗変化層を用いた記憶素子がある。記憶素子において、安定した動作が望まれる。
本発明の実施形態は、動作を安定にできる記憶素子を提供する。
本発明の実施形態によれば、記憶素子は、第１導電部、第２導電部、第１抵抗変化部、第１領域及び絶縁部を含む。第１導電部から前記第２導電部への方向は、第１方向に沿う。第１抵抗変化部は、前記第１導電部と前記第２導電部との間に設けられる。前記第１抵抗変化部から前記第１領域への第２方向は、前記第１方向と交差する。前記絶縁部は、前記第２方向において前記第１抵抗変化部と前記第１領域との間に設けられる。前記第１領域は、第１層部分と、前記第２方向において前記第１層部分と前記第１抵抗変化部との間に設けられた第２層部分と、を含む。前記第１層部分と前記第２層部分との間の前記第２方向に沿う第１距離は、前記第１層部分における前記第２方向と交差する第１軸方向に沿う第１格子長よりも長く、前記第２層部分における前記第２方向と交差する第２軸方向に沿う第２格子長よりも長い。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）～図１（ｃ）は、第１実施形態に係る記憶素子を例示する模式的断面図である。
図１（ｂ）及び図１（ｃ）は、図１（ａ）の一部を拡大して模式的に図示している。
図１（ａ）～図１（ｃ）は、第１実施形態に係る記憶素子を例示する模式的断面図である。
図１（ｂ）及び図１（ｃ）は、図１（ａ）の一部を拡大して模式的に図示している。
図１（ａ）に示すように、実施形態に係る記憶素子１１０は、第１導電部５１、第２導電部５２、第１抵抗変化部１１、第１領域２１及び絶縁部６０を含む。
第１導電部５１から第２導電部５２への方向は、第１方向に沿う。第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第１抵抗変化部１１は、第１導電部５１と第２導電部５２との間に設けられる。第１抵抗変化部１１は、第１導電部５１及び第２導電部５２と電気的に接続される。この例では、第１抵抗変化部１１は、第１導電部５１及び第２導電部５２と接する。実施形態において、第１抵抗変化部１１と第１導電部５１との間に別の層が設けられても良い。第１抵抗変化部１１と第２導電部５２との間に別の層が設けられても良い。
図１（ａ）に示すように、制御部７０が、第１導電部５１及び第２導電部５２と電気的に接続されても良い。例えば、制御部７０により、第１導電部５１と第２導電部５２との間に電圧（例えばパルス電圧）が印加される。例えば、この電圧の条件により、第１抵抗変化部１１の電気抵抗が変化する。異なる電気抵抗を有する複数の状態が、記憶される情報に対応する。
例えば、電圧の条件により、第１抵抗変化部１１の相状態が変化しても良い。例えば、第１パルス電圧が印加されると、第１抵抗変化部１１において、第１状態が形成される。第２パルス電圧が印加されると、第１抵抗変化部１１において、第２状態が形成される。例えば、第１パルス電圧のパルス長は、第２パルス電圧のパルス長よりも短い。例えば、第１パルス電圧のパルス高さは、第２パルス電圧のパルス高さよりも低い。この場合、例えば、第２状態における結晶性は、第１状態における結晶性よりも低い。第１状態は、例えば、実質的にアモルファスでも良い。例えば、パルス電圧の印加により第１抵抗変化部１１の温度が上昇し、その後に温度が低下する。この温度変化の条件に応じて、の上記の第１状態または第２状態が生成される。
１つの例において、第１抵抗変化部１１は、カルコゲナイド化合物を含む。第１抵抗変化部１１は、例えば、Ｇｅ－Ｓｂ－Ｔｅ系カルコゲナイド化合物（ＧＳＴ）を含む。例えば、第１抵抗変化部１１は、Ｇｅ２Ｓｂ２Ｔｅ５を含んでも良い。第１抵抗変化部１１の他の材料の例については、後述する。
第１導電部５１及び第２導電部５２の少なくともいずれかは、金属（例えばタングステンなど）を含む。これらの導電部の他の材料の例については、後述する。
第１抵抗変化部１１は、例えば、１つのメモリセルとして機能する。第１導電部５１及び第２導電部５２の少なくともいずれかは、メモリセルに含まれても良い。第１抵抗変化部１１は、第１積層体ＳＢ１に含まれる。第１積層体ＳＢ１に、第１導電部５１及び第２導電部５２の少なくとも一方が含まれても良い。後述するように、複数の積層体が設けられても良い。
制御部７０は、実施形態に係る記憶素子（または記憶装置）に含まれても良い。
既に説明したように、記憶素子１１０においては、第１領域２１が設けられている。第１抵抗変化部１１から第１領域２１への第２方向は、第１方向（Ｚ軸方向）と交差する。この例では、第２方向は、Ｘ軸方向に対応する。
絶縁部６０は、第１絶縁領域６１を含む。第１絶縁領域６１は、第２方向（例えばＸ軸方向）において、第１抵抗変化部１１と第１領域２１との間に設けられる。
絶縁部６０は、例えば、酸化シリコンなどを含む。絶縁部６０の材料の他の例については、後述する。
図１（ｂ）に示すように、第１領域２１は、第１層部分２１ａ及び第２層部分２１ｂを含む。第２層部分２１ｂは、第２方向（例えばＸ軸方向）において、第１層部分２１ａと第１抵抗変化部１１との間に設けられる。このように、第１領域２１は、複数の層部分２１Ｌを含む。複数の層部分２１Ｌの隣り合う２つが、第１層部分２１ａ及び第２層部分２１ｂに対応する。
これらの層部分２１Ｌのそれぞれの少なくとも一部は、結晶領域を有する。第１層部分２１ａは、第２方向（例えば、Ｘ軸方向）と交差する第１軸方向に沿う第１格子長Ｌ１を有する。１つの例において、第１軸方向は、例えば、Ｚ－Ｙ平面に沿う。第２層部分２１ｂは、第２方向（Ｘ軸方向）と交差する第２軸方向に沿う第２格子長Ｌ２を有する。１つの例において、第２軸方向は、例えば、Ｚ－Ｙ平面に沿う。第１軸方向は、第２軸方向と実質的に平行でも良く、交差しても良い。第１軸方向及び第２軸方向は、例えば、Ｚ軸方向成分を含んでも良い。格子長は、例えば、格子定数である。格子長は、２つの格子点の間の距離である。第２格子長Ｌ２は、第１格子長Ｌ１と同じでも良い。
第１層部分２１ａと第２層部分２１ｂとの間の第２方向（Ｚ軸方向）に沿う第１距離ｄ１は、第１層部分２１ａにおける第１格子長Ｌ１よりも長い。第１距離ｄ１は、第２層部分２１ｂにおける第２格子長Ｌ２よりも長い。上記の第１距離ｄ１は、第１層部分２１ａに含まれる１つの格子の第２方向（Ｘ軸方向）に沿う位置と、第２層部分２１ｂに含まれる１つの格子の第２方向（Ｘ軸方向）に沿う位置と、の間の第２方向（Ｘ軸方向）に沿う距離に対応する。第１距離ｄ１は、例えば、複数の層部分２１Ｌの層間距離に対応する。
このように、第１領域２１において、第１層部分２１ａ及び第２層部分２１ｂが設けられる。これらの部分の間の距離（Ｘ軸方向に沿う距離）は、これらの層における格子長（格子定数）よりも長い。これにより、第１領域２１におけるＸ軸方向に沿う熱伝導率は、第１領域２１におけるＺ－Ｙ平面に沿う熱伝導率よりも低くなる。第１領域２１第１領域２１の熱伝導率は、異方性を有する。１つの例において、第１領域２１は、熱バリアとして機能する。
例えば、第１領域２１を設けることで、第１抵抗変化部１１の熱は、Ｘ軸方向に沿って伝導し難い。例えば、第１抵抗変化部１１の熱が散逸することが抑制できる。これにより、例えば、第１抵抗変化部１１の温度を効率的に上昇させることができる。例えば、第１抵抗変化部１１への、周りからの温度の影響が抑制できる。一方、例えば、第１抵抗変化部１１における、Ｚ－Ｙ平面に沿う温度の均一性が向上する。これにより、第１抵抗変化部１１の電気抵抗の状態が制御し易くできる。例えば、第１抵抗変化部１１の温度の低下の過程において、第１導電部５１及び第２導電部５２を介した放熱が抑制される。
実施形態によれば、動作を安定にできる記憶素子を提供できる。
図１（ａ）に示すように、第１対向領域２１Ａがさらに設けられても良い。例えば、第２方向（この例ではＸ軸方向）において、第１対向領域２１Ａと第１領域２１との間に、第１抵抗変化部１１が設けられる。
図１（ａ）に示すように、絶縁部６０は、第１対向絶縁領域６１Ａを含む。第１対向絶縁領域６１Ａは、第２方向（例えばＸ軸方向）において、第１対向領域２１Ａと第１抵抗変化部１１との間に設けられる。
図１（ｃ）に示すように、第１対向領域２１Ａは、第１対向層部分２１ａＡ及び第２対向層部分２１ｂＡを含む。第２対向層部分２１ｂＡは、第２方向（例えばＸ軸方向）において、第１対向層部分２１ａＡと第１抵抗変化部１１との間に設けられる。第１対向層部分２１ａＡ及び第２対向層部分２１ｂＡは、第１対向領域２１Ａに設けられる複数の層部分２１ＬＡの２つである。
第１対向層部分２１ａＡは、第２方向（例えばＸ軸方向）と交差する軸方向に沿う格子長ＬＡ１を有する。第２対向層部分２１ｂＡは、第２方向と交差する軸方向に沿う格子長ＬＡ２を有する。第１対向層部分２１ａＡと第２対向層部分２１ｂＡとの間の第２方向（Ｘ軸方向）に沿う距離ｄＡ１は、第１対向層部分２１ａＡにおける格子長ＬＡ１よりも長い。距離ｄＡ１は、第２対向層部分２１ｂＡにおける格子長ＬＡ２よりも長い。
第１対向領域２１Ａにおいても、例えば、熱伝導率に異方性が設けられる。例えば、第１抵抗変化部１１の温度を効率的に上昇させることができる。例えば、第１抵抗変化部１１への、周りからの温度の影響が抑制できる。例えば、第１抵抗変化部１１におけるＺ－Ｙ平面に沿う温度の均一性が向上する。例えば、第１抵抗変化部１１の温度の低下の過程において、第１導電部５１及び第２導電部５２を介した放熱が抑制される。例えば、第１抵抗変化部１１の電気抵抗の状態が制御し易くできる。動作をより安定にできる。
以下、第１領域２１の例について説明する。
図２（ａ）及び図２（ｂ）は、第１実施形態に係る記憶素子の一部を例示する模式図である。
この例では、第１領域２１は、第１グラファイト２１Ｇを含む。図２（ｂ）に示すように、第１領域２１に含まれる複数の層部分２１Ｌのそれぞれは、グラフェンを含む。例えば、第１層部分２１ａの少なくとも一部及び第２層部分２１ｂの少なくとも一部のそれぞれは、グラフェンを含む。これらの層部分が、第２方向（例えば、Ｘ軸方向）に沿って積層される。複数の層部分２１ＬのＸ軸方向に沿う距離（格子間のＸ軸方向に沿う距離）が第１距離ｄ１に対応する。
この例では、第１領域２１は、第１グラファイト２１Ｇを含む。図２（ｂ）に示すように、第１領域２１に含まれる複数の層部分２１Ｌのそれぞれは、グラフェンを含む。例えば、第１層部分２１ａの少なくとも一部及び第２層部分２１ｂの少なくとも一部のそれぞれは、グラフェンを含む。これらの層部分が、第２方向（例えば、Ｘ軸方向）に沿って積層される。複数の層部分２１ＬのＸ軸方向に沿う距離（格子間のＸ軸方向に沿う距離）が第１距離ｄ１に対応する。
図２（ａ）は、複数の層部分２１Ｌの１つを例示している。例えば、第１層部分２１ａは、複数の六員環を含む。例えば、第２層部分２１ｂは、複数の六員環を含む。例えば、六員環に含まれる１つの辺の２つの格子間の距離が、第１格子長Ｌ１または第２格子長Ｌ２に対応する。
このように、１つの例において、第１層部分２１ａは、グラフェンを含む。この場合、第１格子長Ｌ１は、第１層部分２１ａのグラフェンの格子長に対応する。例えば、第２層部分２１ｂは、グラフェンを含む。この場合、第２格子長Ｌ２は、第２層部分２１ｂのグラフェンの格子長に対応する。
例えば、第１格子長Ｌ１及び第２格子長Ｌ２のそれぞれは、０．１ｎｍ以上０．２ｎｍ以下である。第１領域２１が、グラファイトを含む場合、第１距離ｄ１は、例えば、０．２ｎｍを超え１ｎｍ以下である。
実施形態において、第１領域２１が第１グラファイト２１Ｇを含む場合、第２方向（例えばＸ軸方向）は、第１グラファイト２１Ｇの層面（図２（ｂ）に示す例においてはＺ－Ｙ平面）と交差する。
実施形態において、第１領域２１に１つのグラフェン（例えば第１グラフェン）が設けられても良い。１つのグラフェンは、例えば、第１層部分２１ａまたは第２層部分２１ｂである。例えば、第２方向（Ｘ軸方向）は、第１グラフェンの層面と交差する。
実施形態において、格子長（第１格子長Ｌ１及び第２格子長Ｌ２など）、及び、層間距離（第１距離ｄ１など）に関する情報は、例えば、ＴＥＭ像などにより得られる。第１領域２１における結晶構造に関する情報は、例えば、Ｘ線回折分析などにより得られる。
実施形態において、第１対向領域２１Ａには、第１領域２１の構成が適用できる。第１対向層部分２１ａＡにおける格子長ＬＡ１は、第１格子長Ｌ１と実質的に同様でも良い。第２対向層部分２１ｂＡにおける格子長ＬＡ２は、第２格子長Ｌ２と実質的に同様でも良い。第１対向層部分２１ａＡと第２対向層部分２１ｂＡとの間の第２方向に沿う距離ｄＡ１は、第１距離ｄ１と実質的に同様でも良い。
図３（ａ）～図３（ｃ）は、第１実施形態に係る記憶素子を例示する模式的断面図である。
図３（ｂ）及び図３（ｃ）は、図３（ａ）の一部を拡大して模式的に図示している。
図３（ｂ）及び図３（ｃ）は、図３（ａ）の一部を拡大して模式的に図示している。
図３（ａ）に示すように、実施形態に係る記憶素子１１１は、第１導電部５１、第２導電部５２、第１抵抗変化部１１、第１領域２１及び絶縁部６０に加えて、第２領域２２及び第３領域２３を含む。実施形態において、第２領域２２及び第３領域２３の一方が設けられても良い。記憶素子１１１における、第１導電部５１、第２導電部５２、第１抵抗変化部１１、第１領域２１及び絶縁部６０については、記憶素子１１０におけるそれらと同様の構成が適用できる。以下、第２領域２２及び第３領域２３の例について説明する。
図３（ａ）に示すように、第２領域２２は、第１方向（Ｚ軸方向）において、第１抵抗変化部１１と第１導電部５１との間に設けられる。
図３（ｃ）に示すように、第２領域２２は、第３層部分２２ｃ及び第４層部分２２ｄを含む、第４層部分２２ｄは、第１方向（Ｚ軸方向）において、第３層部分２２ｃと第１抵抗変化部１１との間に設けられる。例えば、第２領域２２は、複数の層部分２２Ｌを含む。複数の層部分２２Ｌの隣り合う２つが、第３層部分２２ｃ及び第４層部分２２ｄに対応する。
第３層部分２２ｃは、第１方向（Ｚ軸方向）交差する第３軸方向に沿う第３格子長Ｌ３を有する。第４層部分２２ｄは、第１方向（Ｚ軸方向）と交差する第４軸方向に沿う第４格子長Ｌ４を有する。第３層部分２２ｃと第４層部分２２ｄとの間の第１方向（Ｚ軸方向）に沿う第２距離ｄ２は、第３層部分２２ｃにおける第３格子長Ｌ３よりも長い。第２距離ｄ２は、第４層部分２２ｄにおける第４格子長Ｌ４よりも長い。
第２距離ｄ２は、第３層部分２２ｃに含まれる１つの格子の第１方向（Ｚ軸方向）に沿う位置と、第４層部分２２ｄに含まれる１つの格子の第１方向（Ｚ軸方向）に沿う位置と、の間の第１方向に沿う距離に対応する。第２距離ｄ２は、例えば、複数の層部分２２Ｌの層間距離に対応する。
例えば、第２領域２２の熱伝導率は、異方性を有する。例えば、第２領域２２を設けることで、第１抵抗変化部１１の熱は、Ｚ軸方向に沿って第１導電部５１に伝導し難い。例えば、第１抵抗変化部１１からの放熱を効率的に抑制できる。例えば、第１抵抗変化部１１のＸ－Ｙ平面に沿う温度の均一性が向上する。動作をより安定にできる。
図３（ａ）に示すように、第３領域２３は、第１方向（Ｚ軸方向）において、第１抵抗変化部１１と第２導電部５２との間に設けられる。
図３（ｂ）に示すように、第３領域２３は、第５層部分２３ｅ及び第６層部分２３ｆを含む。第６層部分２３ｆは、第１方向（Ｚ軸方向）において、第５層部分２３ｅと第１抵抗変化部１１との間に設けられる。例えば、第３領域２３は、複数の層部分２３Ｌを含む。複数の層部分２３Ｌの隣り合う２つが、第５層部分２３ｅ及び第６層部分２３ｆに対応する。
第５層部分２３ｅは、第１方向（Ｚ軸方向）と交差する第５軸方向に沿う第５格子長Ｌ５を有する。第６層部分２３ｆは、第１方向（Ｚ軸方向）と交差する第６軸方向に沿う第６格子長Ｌ６を有する。第５層部分２３ｅと第６層部分２３ｆとの間の第１方向（Ｚ軸方向）に沿う第３距離ｄ３は、第５層部分２３ｅにおける第５格子長Ｌ５よりも長い。第３距離ｄ３は、第６層部分２３ｆにおける第６格子長Ｌ６よりも長い。
第３距離ｄ３は、第５層部分２３ｅに含まれる１つの格子の第１方向（Ｚ軸方向）に沿う位置と、第６層部分２３ｆに含まれる１つの格子の第１方向（Ｚ軸方向）に沿う位置と、の間の第１方向に沿う距離に対応する。第３距離ｄ３は、例えば、複数の層部分２３Ｌの層間距離に対応する。
例えば、第３領域２３の熱伝導率は、異方性を有する。例えば、第３領域２３を設けることで、第１抵抗変化部１１の熱は、Ｚ軸方向に沿って第２導電部５２に伝導し難い。例えば、第１抵抗変化部１１からの放熱を効率的に抑制できる。例えば、第１抵抗変化部１１のＸ－Ｙ平面に沿う温度の均一性が向上する。動作をより安定にできる。
図４（ａ）及び図４（ｂ）は、第１実施形態に係る記憶素子の一部を例示する模式図である。
この例では、第２領域２２は、第２グラファイト２２Ｇを含む。図４（ｂ）に示すように、第２領域２２に含まれる複数の層部分２２Ｌのそれぞれは、グラフェンを含む。例えば、第３層部分２２ｃの少なくとも一部及び第４層部分２２ｄ少なくとも一部のそれぞれは、グラフェンを含む。これらの層部分が、第１方向（例えば、Ｚ軸方向）に沿って積層される。複数の層部分２２Ｌの間のＺ軸方向に沿う距離（格子間のＺ軸方向に沿う距離）が第２距離ｄ２に対応する。
この例では、第２領域２２は、第２グラファイト２２Ｇを含む。図４（ｂ）に示すように、第２領域２２に含まれる複数の層部分２２Ｌのそれぞれは、グラフェンを含む。例えば、第３層部分２２ｃの少なくとも一部及び第４層部分２２ｄ少なくとも一部のそれぞれは、グラフェンを含む。これらの層部分が、第１方向（例えば、Ｚ軸方向）に沿って積層される。複数の層部分２２Ｌの間のＺ軸方向に沿う距離（格子間のＺ軸方向に沿う距離）が第２距離ｄ２に対応する。
図４（ａ）に示すように、例えば、第３層部分２２ｃは、グラフェンを含む。第３格子長Ｌ３は、第３層部分２２ｃのそのグラフェンの格子長に対応する。例えば、第４層部分２２ｄは、グラフェンを含む。第４格子長Ｌ４は、第４層部分２２ｄのそのグラフェンの格子長に対応する。
実施形態において、第２領域２２が第２グラファイト２２Ｇを含む場合、第１方向（例えばＺ軸方向）は、第２グラファイト２２Ｇの層面（図４（ｂ）に示す例においてはＸ－Ｙ平面）と交差する。
実施形態において、第２領域２２に１つのグラフェン（例えば第２グラフェン）が設けられても良い。１つのグラフェンは、例えば、第３層部分２２ｃまたは第４層部分２２ｄに対応する。第１方向（Ｘ軸方向）は、第２グラフェンの層面と交差する。
図５（ａ）及び図５（ｂ）は、第１実施形態に係る記憶素子の一部を例示する模式図である。
この例では、第３領域２３は、第３グラファイト２３Ｇを含む。図５（ｂ）に示すように、第３領域２３に含まれる複数の層部分２３Ｌのそれぞれは、グラフェンを含む。例えば、第５層部分２３ｅ少なくとも一部及び第６層部分２３ｆ少なくとも一部のそれぞれは、グラフェンを含む。これらの層部分が、第１方向（例えば、Ｚ軸方向）に沿って積層される。複数の層部分２３Ｌの間のＺ軸方向に沿う距離（格子間のＺ軸方向に沿う距離）が第３距離ｄ３に対応する。
この例では、第３領域２３は、第３グラファイト２３Ｇを含む。図５（ｂ）に示すように、第３領域２３に含まれる複数の層部分２３Ｌのそれぞれは、グラフェンを含む。例えば、第５層部分２３ｅ少なくとも一部及び第６層部分２３ｆ少なくとも一部のそれぞれは、グラフェンを含む。これらの層部分が、第１方向（例えば、Ｚ軸方向）に沿って積層される。複数の層部分２３Ｌの間のＺ軸方向に沿う距離（格子間のＺ軸方向に沿う距離）が第３距離ｄ３に対応する。
図５（ａ）に示すように、例えば、第５層部分２３ｅは、グラフェンを含む。第５格子長Ｌ５は、第５層部分２３ｅのそのグラフェンの格子長に対応する。例えば、第６層部分２３ｆは、グラフェンを含む。第６格子長Ｌ６は、第６層部分２３ｆのそのグラフェンの格子長に対応する。
実施形態において、第３領域２３が第３グラファイト２３Ｇを含む場合、第１方向（例えばＺ軸方向）は、第３グラファイト２３Ｇの層面（図５（ｂ）に示す例においてはＸ－Ｙ平面）と交差する。
実施形態において、第３領域２３に、１つのグラフェン（例えば、第３グラフェン）が設けられても良い。１つのグラフェンは、例えば、第５層部分２３ｅまたは第６層部分２３ｆに対応する。第１方向（Ｘ軸方向）は、例えば、第３グラフェンの層面と交差する。
第３格子長Ｌ３及び第５格子長Ｌ５は、第１格子長Ｌ１と同じでも良い。第４格子長Ｌ４及び第６格子長Ｌ６は、第２格子長Ｌ２と同じでも良い。第２距離ｄ２及び第３距離ｄ３の少なくともいずれかは、第１距離ｄ１と同じでも良い。
図６は、第１実施形態に係る記憶素子を例示する模式的断面図である。
図６に示すように、実施形態に係る記憶素子１１２は、第１導電部５１、第２導電部５２、第１抵抗変化部１１、第１領域２１及び絶縁部６０に加えて、第３導電部５３、第４導電部５４及び第２抵抗変化部１２を含む。記憶素子１１２における第１導電部５１、第２導電部５２、第１抵抗変化部１１及び第１領域２１は、記憶素子１１０におけるそれらと同様であるので、説明を省略する。以下、第３導電部５３、第４導電部５４及び第２抵抗変化部１２の例について説明する。
図６に示すように、実施形態に係る記憶素子１１２は、第１導電部５１、第２導電部５２、第１抵抗変化部１１、第１領域２１及び絶縁部６０に加えて、第３導電部５３、第４導電部５４及び第２抵抗変化部１２を含む。記憶素子１１２における第１導電部５１、第２導電部５２、第１抵抗変化部１１及び第１領域２１は、記憶素子１１０におけるそれらと同様であるので、説明を省略する。以下、第３導電部５３、第４導電部５４及び第２抵抗変化部１２の例について説明する。
第３導電部５３から第４導電部５４への方向は、第１方向（Ｚ軸方向）に沿う。第２抵抗変化部１２は、第３導電部５３と第４導電部５４との間に設けられる。例えば、第２方向（Ｘ軸方向）において、第１抵抗変化部１１と第２抵抗変化部１２との間に第１領域２１が設けられる。
絶縁部６０は、第２方向（Ｘ軸方向）において第１抵抗変化部１１と第２抵抗変化部１２との間に設けられた絶縁領域６５を含む。
例えば、第３導電部５３及び第４導電部５４は、制御部７０と電気的に接続される。
第２抵抗変化部１２は、例えば、別の１つのメモリセルとして機能する。第３導電部５３及び第４導電部５４の少なくともいずれかは、メモリセルに含まれても良い。第２抵抗変化部１２は、第２積層体ＳＢ２に含まれる。第２積層体ＳＢ２に第３導電部５３及び第４導電部５４の少なくとも一方が含まれても良い。
例えば、第１領域２１が設けられることで、第１抵抗変化部１１の熱が第２抵抗変化部１２に伝わり難い。第２抵抗変化部１２の熱が、第１抵抗変化部１１に伝わり難い。動作を安定にできる記憶素子が提供できる。
（第２実施形態）
図７（ａ）～図７（ｃ）は、第２実施形態に係る記憶素子を例示する模式的断面図である。
図７（ｂ）及び図７（ｃ）は、図７（ａ）の一部を拡大して模式的に図示している。
図７（ａ）～図７（ｃ）は、第２実施形態に係る記憶素子を例示する模式的断面図である。
図７（ｂ）及び図７（ｃ）は、図７（ａ）の一部を拡大して模式的に図示している。
図７（ａ）に示すように、実施形態に係る記憶素子１２０は、第１導電部５１、第２導電部５２、第１抵抗変化部１１、第１領域２１及び絶縁部６０に加えて、第３導電部５３、第４導電部５４、第２抵抗変化部１２及び第４領域２４を含む。記憶素子１２０における第１導電部５１、第２導電部５２、第１抵抗変化部１１及び第１領域２１については、記憶素子１１０におけるそれらと同様であるので、説明を省略する。以下、第３導電部５３、第４導電部５４、第２抵抗変化部１２及び第４領域２４の例について説明する。
記憶素子１２０における、第３導電部５３、第４導電部５４及び第２抵抗変化部１２は、記憶素子１１２におけるそれらと同様でも良い。例えば、第３導電部５３から第４導電部５４への方向は、第１方向（Ｚ軸方向）に沿う。第２抵抗変化部１２は、第３導電部５３と第４導電部５４との間に設けられる。例えば、第２方向（Ｘ軸方向）において、第１抵抗変化部１１と第２抵抗変化部１２との間に第１領域２１が設けられる。
例えば、第２抵抗変化部１２から第４領域２４への方向は、第２方向（例えばＸ軸方向）に沿う。この例では、第１抵抗変化部１１と第４領域２４との間に、第２抵抗変化部１２が設けられる。
絶縁部６０は、第２絶縁領域６２を含む。第２絶縁領域６２は、第２方向（Ｘ軸方向）において、第２抵抗変化部１２と第４領域２４との間に設けられる。
図７（ｃ）に示すように、第４領域２４は、第７層部分２４ｇ及び第８層部分２４ｈを含む。第８層部分２４ｈは、第２方向（例えばＸ軸方向）において、第２抵抗変化部１２と第７層部分２４ｇとの間に設けられる。第４領域２４に複数の層部分２４Ｌが設けられる。例えば、複数の層部分２４Ｌの隣り合う２つが、第７層部分２４ｇ及び第８層部分２４ｈに対応する。
第７層部分２４ｇは、第２方向（Ｘ軸方向）と交差する第７軸方向に沿う第７格子長Ｌ７を有する。第８層部分２４ｈは、第２方向と交差する第８軸方向に沿う第８格子長Ｌ８を有る。１つの例において、第７軸方向は、Ｚ－Ｙ平面に沿う。１つの例において、第８軸方向は、Ｚ－Ｙ平面に沿う。
第７層部分２４ｇと第８層部分２４ｈとの間の第２方向（Ｘ軸方向）に沿う第４距離ｄ４は、第７層部分２４ｇにおける第７格子長Ｌ７よりも長い。第４距離ｄ４は、第８層部分２４ｈにおける第８格子長Ｌ８よりも長い。
第４領域２４におけるＸ軸方向に沿う熱伝導率は、第４領域２４におけるＺ－Ｙ平面に沿う熱伝導率よりも低くなる。第２抵抗変化部１２において、動作を安定にできる。
図７（ａ）に示すように、記憶素子１２０においては、第２対向領域２２Ａがさらに設けられている。第２方向（例えばＸ軸方向）において、第２対向領域２２Ａと第４領域２４との間に、第２抵抗変化部１２が設けられる。
この例では、絶縁部６０は、第２対向絶縁領域６２Ａをさらに含む。第２対向絶縁領域６２Ａは、第２方向（例えばＸ軸方向）において、第２対向領域２２Ａと第２抵抗変化部１２との間に設けられる。
図７（ｂ）に示すように、第２対向領域２２Ａは、第３対向層部分２２ｃＡ及び第４対向層部分２２ｄＡを含む。第４対向層部分２２ｄＡは、第２方向（例えばＸ軸方向）において、第３対向層部分２２ｃＡと第２抵抗変化部１２との間に設けられる。第２対向領域２２Ａにおいて、複数の層部分２２ＬＡが設けられる。複数の層部分２２ＬＡの隣り合う２つが、第３対向層部分２２ｃＡ及び第４対向層部分２２ｄＡに対応する。
第３対向層部分２２ｃＡは、第２方向（例えばＸ軸方向）と交差する軸方向に沿う格子長ＬＡ３を有する。第４対向層部分２２ｄＡは、第２方向と交差する軸方向に沿う格子長ＬＡ４を有する。第３対向層部分２２ｃＡと第４対向層部分２２ｄＡとの間の第２方向（例えばＸ軸方向）に沿う距離ｄＡ２は、第３対向層部分２２ｃＡにおける格子長ＬＡ３よりも長い。距離ｄＡ２は、第４対向層部分２２ｄＡにおける格子長ＬＡ４よりも長い。第２対向領域２２Ａにおいて、例えば、熱伝導率の異方性が設けられる。
図７（ａ）に示すように、絶縁部６０は、第３絶縁領域６３を含む。第３絶縁領域６３は、例えば、第２方向（例えばＸ軸方向）において、第１領域２１と第２対向領域２２Ａとの間に設けられる。
図８（ａ）～図８（ｃ）は、第２実施形態に係る記憶素子を例示する模式的断面図である。
図８（ｂ）及び図８（ｃ）は、図８（ａ）の一部を拡大して模式的に図示している。
図８（ｂ）及び図８（ｃ）は、図８（ａ）の一部を拡大して模式的に図示している。
図８（ａ）に示すように、実施形態に係る記憶素子１２１は、第１導電部５１、第２導電部５２、第１抵抗変化部１１、第１領域２１、絶縁部６０、第２領域２２、第３領域２３及び第４領域２４に加えて、第５領域２５及び第６領域２６を含む。実施形態において、第５領域２５及び第６領域２６の一方が設けられても良い。
記憶素子１２１について、記憶素子１２０と同様の構成の説明は、省略する。以下、第５領域２５及び第６領域２６の例について説明する。
図８（ａ）に示すように、第５領域２５は、第１方向（Ｚ軸方向）において、第２抵抗変化部１２と第３導電部５３との間に設けられる。
図８（ｃ）に示すように、第５領域２５は、第９層部分２５ｉ及び第１０層部分２５ｊを含む。第１０層部分２５ｊは、第１方向（Ｚ軸方向）において、第９層部分２５ｉと第２抵抗変化部１２との間に設けられる。
第９層部分２５ｉは、第１方向（Ｚ軸方向）と交差する第９軸方向に沿う第９格子長Ｌ９を有する。第１０層部分２５ｊは、第１方向と交差する第１０軸方向に沿う第１０格子長Ｌ１０を有する。
第９層部分２５ｉと第１０層部分２５ｊとの間の第１方向（Ｚ軸方向）に沿う第５距離ｄ５は、第９層部分２５ｉにおける第９格子長Ｌ９よりも長い。第５距離ｄ５は、第１０層部分２５ｊにおける第１０格子長Ｌ１０よりも長い。
図８（ａ）に示すように、第６領域２６は、第１方向（Ｚ軸方向）において、第２抵抗変化部１２と第４導電部５４との間に設けられる。
図８（ｂ）に示すように、第６領域２６は、第１１層部分２６ｋ及び第１２層部分２６ｌを含む。第１２層部分２６ｌは、第１方向（Ｚ軸方向）において、第１１層部分２６ｋと第２抵抗変化部１２との間に設けられる。
第１１層部分２６ｋは、第１方向（Ｚ軸方向）と交差する第１１軸方向に沿う第１１格子長Ｌ１１を有する。第１２層部分２６ｌは、第１方向と交差する第１２軸方向に沿う第１２格子長Ｌ１２を有する。
第１１層部分２６ｋと第１２層部分２６ｌとの間の第１方向（Ｚ軸方向）に沿う第６距離ｄ６は、第１１層部分２６ｋにおける第１１格子長Ｌ１１よりも長い。第６距離ｄ６は、第１２層部分２６ｌにおける第１２格子長Ｌ１２よりも長い。
例えば、第５領域２５及び第６領域２６において、Ｚ軸方向に沿う熱伝導率は、Ｘ－Ｙ平面に沿う熱伝導率よりも低くなる。これらの領域において、例えば、熱伝導率の異方性が設けられる。例えば、第２抵抗変化部１２おいて、動作を安定にできる。
図９は、第２実施形態に係る記憶素子を例示する模式的断面図である。
図９に示すように、記憶素子１２２においては、第２導電部５２の一部と、第１導電部５１と、の間に、第１抵抗変化部１１が設けられる。第２導電部５２の別の一部と、第３導電部５３と、の間に、第２抵抗変化部１２が設けられる。記憶素子１２２におけるこれ以外の構成は、記憶素子１２０の構成と同様である。
図９に示すように、記憶素子１２２においては、第２導電部５２の一部と、第１導電部５１と、の間に、第１抵抗変化部１１が設けられる。第２導電部５２の別の一部と、第３導電部５３と、の間に、第２抵抗変化部１２が設けられる。記憶素子１２２におけるこれ以外の構成は、記憶素子１２０の構成と同様である。
図１０は、第２実施形態に係る記憶素子を例示する模式的断面図である。
図１０に示すように、記憶素子１２３においては、第２導電部５２の一部と、第１導電部５１と、の間に、第１抵抗変化部１１が設けられる。第２導電部５２の別の一部と、第３導電部５３と、の間に、第２抵抗変化部１２が設けられる。記憶素子１２３におけるこれ以外の構成は、記憶素子１２１の構成と同様である。第２導電部５２の上記の一部と、第１抵抗変化部１１と、の間に、第３領域２３が設けられる。第２導電部５２の上記の別の一部と、第２抵抗変化部１２と、の間に、第６領域２６が設けられる。
図１０に示すように、記憶素子１２３においては、第２導電部５２の一部と、第１導電部５１と、の間に、第１抵抗変化部１１が設けられる。第２導電部５２の別の一部と、第３導電部５３と、の間に、第２抵抗変化部１２が設けられる。記憶素子１２３におけるこれ以外の構成は、記憶素子１２１の構成と同様である。第２導電部５２の上記の一部と、第１抵抗変化部１１と、の間に、第３領域２３が設けられる。第２導電部５２の上記の別の一部と、第２抵抗変化部１２と、の間に、第６領域２６が設けられる。
記憶素子１２２及び１２３において、第１導電部５１及び第３導電部５３は、例えば、Ｙ軸方向に沿って延びる。第２導電部５２は、Ｘ軸方向に沿って延びる。
記憶素子１１２、及び、１２０～１２３において、第４領域２４、第２対向領域２２Ａ、第５領域２５及び第６領域２６は、例えば、グラファイトを含む。これらの領域に、１つのグラフェンが設けられても良い。
図１１（ａ）及び図１１（ｂ）は、第２実施形態に係る記憶素子を例示する模式的斜視図である。
これらの図において、図の見やすさのために、絶縁部６０は省略されている。さらに、第１～第６領域２１～２６、第１対向領域２１Ａ及び第２対向領域２２Ａは省略されている。
これらの図において、図の見やすさのために、絶縁部６０は省略されている。さらに、第１～第６領域２１～２６、第１対向領域２１Ａ及び第２対向領域２２Ａは省略されている。
図１１（ａ）に示すように、記憶装置２１０において、複数の第１配線８１が設けられる。この例では、複数の第１配線８１は、Ｙ軸方向に沿って延び、Ｘ軸方向に沿って並ぶ。この例では、複数の第２配線８２が設けられる。複数の第２配線８２は、Ｘ軸方向に沿って延び、Ｙ軸方向に沿って並ぶ。複数の第１配線８１と複数の第２配線８２との間に、積層体ＳＢが設けられる。積層体ＳＢ（例えば第１積層体ＳＢ１）は、導電部（例えば、第１導電部５１及び第２導電部５２）及び抵抗変化部（例えば第１抵抗変化部１１）を含む。
図１１（ｂ）に示すようにて、記憶装置２１１において、第１導電部５１及び第３導電部５３はＹ軸方向に沿って延びる。第２導電部５２、導電部５２Ａ及び導電部５２Ｂは、Ｘ軸方向に沿って延びる。第１導電部５１及び第３導電部５３は、例えば、複数の第１配線に対応する。第２導電部５２、導電部５２Ａ及び導電部５２Ｂは、例えば、複数の第２配線に対応する。複数の第１配線と複数の第２配線との間に、積層体ＳＢが設けられる。積層体ＳＢは、抵抗変化部を含む。
実施形態において、抵抗変化部（例えば第１抵抗変化部１１）は、例えば、ゲルマニウム、テルル、アンチモン、セレン、ヒ素、シリコン、ビスマス及びスズよりなる群から選択された少なくとも１つを含んでも良い。
第１～第４導電部５１～５４の少なくともいずれかは、例えば、タングステン、モリブデン、アルミニウム、炭素、銅及びチタンよりなる群から選択された少なくとも１つを含んでも良い。
実施形態において、絶縁部６０は、例えば、シリコン、アルミニウム、ハフニウム及びチタンよりなる群から選択された少なくとも１つの第１元素と、酸素及び窒素よりなる群から選択された少なくとも１つの第２元素と、を含んでも良い。
実施形態において、第１～第６領域２１～２６の少なくともいずれかは、例えば、グラフェンを含んでも良い。第１～第６領域２１～２６の少なくともいずれかは、例えば、グラファイトを含んでも良い。第１～第６領域２１～２６の少なくともいずれかは、例えば、二硫化モリブデン、窒化ホウ素、二硫化タングステン、セレン化タングステン、セレン化モリブデン、及び、リンよりなる群から選択された少なくとも１つを含んでも良い。
以下、１つの例として、第１領域２１の特性の例について説明する。
図１２（ａ）及び図１２（ｂ）は、記憶素子の特性を例示するグラフ図である。
これらの図は、記憶素子における温度の変化のシミュレーション結果の例を示す。シミュレーションの第１モデルＭＤ－１においては、第１領域２１として、グラフェンが設けられる。グラフェンの面は、Ｚ－Ｙ平面に沿う（図１（ａ）参照）。Ｘ軸方向において、第１抵抗変化部１１と第１領域２１との間に、第１絶縁領域６１が設けられる。第１絶縁領域６１のＸ軸方向に沿う厚さは２ｎｍである。第１領域２１のＸ軸方向に沿う厚さは、２ｎｍである。第１絶縁領域６１は酸化シリコンである。一方、第２モデルＭＤ－２においては、第１抵抗変化部１１の周りに酸化シリコンの絶縁部６０が設けられ、第１領域２１及び第１絶縁領域６１が設けられない。これらのモデルにおいて、酸化シリコンの熱伝導率は、１．３８Ｗ／ｍＫとされる。グラファイトのＸ軸方向に沿う熱伝導率は、０．０６Ｗ／ｍＫ（実測値）とされる。
これらの図は、記憶素子における温度の変化のシミュレーション結果の例を示す。シミュレーションの第１モデルＭＤ－１においては、第１領域２１として、グラフェンが設けられる。グラフェンの面は、Ｚ－Ｙ平面に沿う（図１（ａ）参照）。Ｘ軸方向において、第１抵抗変化部１１と第１領域２１との間に、第１絶縁領域６１が設けられる。第１絶縁領域６１のＸ軸方向に沿う厚さは２ｎｍである。第１領域２１のＸ軸方向に沿う厚さは、２ｎｍである。第１絶縁領域６１は酸化シリコンである。一方、第２モデルＭＤ－２においては、第１抵抗変化部１１の周りに酸化シリコンの絶縁部６０が設けられ、第１領域２１及び第１絶縁領域６１が設けられない。これらのモデルにおいて、酸化シリコンの熱伝導率は、１．３８Ｗ／ｍＫとされる。グラファイトのＸ軸方向に沿う熱伝導率は、０．０６Ｗ／ｍＫ（実測値）とされる。
図１２（ａ）は、第１モデルＭＤ－１に対応する。図１２（ｂ）は、第２モデルＭＤ－２に対応する。これらの図の横軸は、時間ｔｍ（ｎｓ）に対応する。縦軸は、温度Ｔｐ（℃）である。これらの図には、３つの位置における温度Ｔｐの変化のシミュレーション結果が例示されている。３つの位置において、第１抵抗変化部１１のＸ軸方向の端からの距離ｄｓは、１０ｎｍ、２０ｎｍまたは１００ｎｍである。
図１２（ａ）及び図１２（ｂ）から分かるように、第１モデルＭＤ－１においては、第２モデルＭＤ－２に比べて、温度Ｔｐの上昇が遅い。第１領域２１を設けることで、第１抵抗変化部１１からの離れた位置における温度Ｔｐの上昇が抑制される。第１抵抗変化部１１の熱の散逸が抑制される。第１抵抗変化部１１の温度の制御性が向上する。例えば、他のメモリセルからの熱の影響が抑制される。第１領域２１は、例えば、熱バリアとして機能する。
（第３実施形態）
本実施形態は、記憶素子の製造方法に係る。
図１３（ａ）～図１３（ｆ）は、第３実施形態に係る記憶素子の製造方法を例示する模式的断面図である。
図１３（ａ）に示すように、第１導電部５１となる層、第２領域２２となる層、第１抵抗変化部１２となる層、及び、第３領域２３となる層を含む積層膜を形成し、この積層膜を加工する。第２領域２２となる層、及び、第３領域２３となる層は、例えばグラフェン（またはグラファイトなど）を含む。第２領域２２となる層、及び、第３領域２３となる層は、例えば、ＣＶＤ（chemical vapor deposition）などにより形成できる。加工後の積層膜に、絶縁膜６０Ｆとして酸化シリコン膜を形成する。
本実施形態は、記憶素子の製造方法に係る。
図１３（ａ）～図１３（ｆ）は、第３実施形態に係る記憶素子の製造方法を例示する模式的断面図である。
図１３（ａ）に示すように、第１導電部５１となる層、第２領域２２となる層、第１抵抗変化部１２となる層、及び、第３領域２３となる層を含む積層膜を形成し、この積層膜を加工する。第２領域２２となる層、及び、第３領域２３となる層は、例えばグラフェン（またはグラファイトなど）を含む。第２領域２２となる層、及び、第３領域２３となる層は、例えば、ＣＶＤ（chemical vapor deposition）などにより形成できる。加工後の積層膜に、絶縁膜６０Ｆとして酸化シリコン膜を形成する。
図１３（ｂ）に示すように、例えば、絶縁膜６０Ｆの上面及び側面にグラフェンＧ３を形成する。グラフェンＧ３は、例えば、ＣＶＤなどにより形成できる。
図１３（ｃ）に示すように、グラフェンＧ３の一部を除去する。絶縁膜６０Ｆの側面に設けられたグラフェンＧ３が残る。残ったグラフェンＧ３が第１領域２１となる。
図１３（ｄ）に示すように、絶縁膜６０Ｇを形成する。絶縁膜６０Ｇは、例えば、層間絶縁膜となる。
図１３（ｅ）に示すように、絶縁膜６０Ｇを例えばＣＭＰ（chemical mechanical polishing）などにより除去して、第２導電部５２を露出させる。
図１３（ｆ）に示すように、絶縁膜６０Ｈ及び電極ＥＬを形成する。電極ＥＬは、第２導電部５２と電気的に接続される。
上記の製造方法などにより、例えば、実施形態に係る記憶素子が製造できる。
実施形態によれば、動作を安定にできる記憶素子が提供できる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、記憶素子に含まれる導電部、抵抗変化部、領域、絶縁部及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した記憶素子を基にして、当業者が適宜設計変更して実施し得る全ての記憶素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１、１２…第１、第２抵抗変化部、 ２１～２６…第１～第６領域、 ２１Ａ、２２Ａ…第１、第２対向領域、 ２１Ｇ～２３Ｇ…第１～第３グラファイト、 ２１Ｌ～２６Ｌ、２１ＬＡ、２２ＬＡ…層部分、 ２１ａ、２１ｂ…第１、第２層部分、 ２１ａＡ、２１ｂＡ…第１、第２対向層部分、 ２２Ａ…第１対向領域、 ２２ｃＡ、２２ｄＡ…第３、第４対向層部分、 ２２ｃ、２２ｄ…第３、第４層部分、 ２３ｅ、２３ｆ…第５、第６層部分、 ２４ｇ、２４ｈ…第７、第８層部分、 ２５ｉ、２５ｊ…第９、第１０層部分、 ２６ｋ、２６ｌ…第１１、第１２層部分、 ５１～５４…第１～第４導電部、 ５２Ａ、５２Ｂ…導電部、 ６０…絶縁部、 ６０Ｆ、６０Ｇ、６０Ｈ…絶縁膜、 ６１～６３…第１～第３絶縁領域、 ６１Ａ、６２Ａ…第１、第２対向絶縁領域、 ６５…絶縁領域、 ７０…制御部、 ８１、８２…第１、第２配線、 １１０～１１２、１２０～１２３…記憶素子、 ２１１、２１２…記憶装置、 ＥＬ…電極、 Ｇ３…グラフェン、 Ｌ１～Ｌ１２…第１～第１２格子長、 ＬＡ１～ＬＡ４…格子長、 ＭＤ－１、ＭＤ－２…第１、第２モデル、 ＳＢ…積層体、 ＳＢ１、ＳＢ２…第１、第２積層体、 Ｔｐ…温度、 ｄ１～ｄ６…第１～第６距離、 ｄＡ１、ｄＡ２、ｄｓ…距離、 ｔｍ…時間
Claims (10)
- 第１導電部と、
第２導電部であって、前記第１導電部から前記第２導電部への方向は、第１方向に沿う前記第２導電部と、
前記第１導電部と前記第２導電部との間に設けられた第１抵抗変化部と、
第１領域であって、前記第１抵抗変化部から前記第１領域への第２方向は、前記第１方向と交差した、前記第１領域と、
絶縁部と、
を備え、
前記絶縁部は、前記第２方向において前記第１抵抗変化部と前記第１領域との間に設けられた第１絶縁領域を含み、
前記第１領域は、
第１層部分と、
前記第２方向において前記第１層部分と前記第１抵抗変化部との間に設けられた第２層部分と、
を含み、
前記第１層部分と前記第２層部分との間の前記第２方向に沿う第１距離は、前記第１層部分における前記第２方向と交差する第１軸方向に沿う第１格子長よりも長く、前記第２層部分における前記第２方向と交差する第２軸方向に沿う第２格子長よりも長く、
前記第１方向において前記第１抵抗変化部と前記第１導電部との間に設けられた第２領域をさらに備え、
前記第２領域は、
第３層部分と、
前記第１方向において前記第３層部分と前記第１抵抗変化部との間に設けられた第４層部分と、
を含み、
前記第３層部分と前記第４層部分との間の前記第１方向に沿う第２距離は、前記第３層部分における前記第１方向と交差する第３軸方向に沿う第３格子長よりも長く、前記第４層部分における前記第１方向と交差する第４軸方向に沿う第４格子長よりも長い、記憶素子。 - 前記第１方向において前記第１抵抗変化部と前記第２導電部との間に設けられた第３領域をさらに備え、
前記第３領域は、
第５層部分と、
前記第１方向において前記第５層部分と前記第１抵抗変化部との間に設けられた第６層部分と、
を含み、
前記第５層部分と前記第６層部分との間の前記第１方向に沿う第３距離は、前記第５層部分における前記第１方向と交差する第５軸方向に沿う第５格子長よりも長く、前記第６層部分における前記第１方向と交差する第６軸方向に沿う第６格子長よりも長い、請求項１記載の記憶素子。 - 第１導電部と、
第２導電部であって、前記第１導電部から前記第２導電部への方向は、第１方向に沿う前記第２導電部と、
前記第１導電部と前記第２導電部との間に設けられた第１抵抗変化部と、
第１領域であって、前記第１抵抗変化部から前記第１領域への第２方向は、前記第１方向と交差した、前記第１領域と、
絶縁部と、
を備え、
前記絶縁部は、前記第２方向において前記第１抵抗変化部と前記第１領域との間に設けられた第１絶縁領域を含み、
前記第１領域は、
第１層部分と、
前記第２方向において前記第１層部分と前記第１抵抗変化部との間に設けられた第２層部分と、
を含み、
前記第１層部分と前記第２層部分との間の前記第２方向に沿う第１距離は、前記第１層部分における前記第２方向と交差する第１軸方向に沿う第１格子長よりも長く、前記第２層部分における前記第２方向と交差する第２軸方向に沿う第２格子長よりも長く、
前記第１方向において前記第１抵抗変化部と前記第２導電部との間に設けられた第３領域をさらに備え、
前記第３領域は、
第５層部分と、
前記第１方向において前記第５層部分と前記第１抵抗変化部との間に設けられた第６層部分と、
を含み、
前記第５層部分と前記第６層部分との間の前記第１方向に沿う第３距離は、前記第５層部分における前記第１方向と交差する第５軸方向に沿う第５格子長よりも長く、前記第６層部分における前記第１方向と交差する第６軸方向に沿う第６格子長よりも長い、記憶素子。 - 第３導電部と、
第４導電部であって、前記第３導電部から前記第４導電部への方向は、前記第１方向に沿う前記第４導電部と、
前記第３導電部と前記第４導電部との間に設けられた第２抵抗変化部と、
をさらに備え、
前記第２方向において、前記第１抵抗変化部と前記第２抵抗変化部との間に前記第１領域が設けられ、
前記絶縁部は、前記第２方向において前記第１領域と前記第２抵抗変化部との間に設けられた絶縁領域をさらに含む、請求項１～３のいずれか１つに記載の記憶素子。 - 第１導電部と、
第２導電部であって、前記第１導電部から前記第２導電部への方向は、第１方向に沿う前記第２導電部と、
前記第１導電部と前記第２導電部との間に設けられた第１抵抗変化部と、
第１領域であって、前記第１抵抗変化部から前記第１領域への第２方向は、前記第１方向と交差した、前記第１領域と、
絶縁部と、
を備え、
前記絶縁部は、前記第２方向において前記第１抵抗変化部と前記第１領域との間に設けられた第１絶縁領域を含み、
前記第１領域は、
第１層部分と、
前記第２方向において前記第１層部分と前記第１抵抗変化部との間に設けられた第２層部分と、
を含み、
前記第１層部分と前記第２層部分との間の前記第２方向に沿う第１距離は、前記第１層部分における前記第２方向と交差する第１軸方向に沿う第１格子長よりも長く、前記第２層部分における前記第２方向と交差する第２軸方向に沿う第２格子長よりも長く、
第３導電部と、
第４導電部であって、前記第３導電部から前記第４導電部への方向は、前記第１方向に沿う前記第４導電部と、
前記第３導電部と前記第４導電部との間に設けられた第２抵抗変化部と、
をさらに備え、
前記第２方向において、前記第１抵抗変化部と前記第２抵抗変化部との間に前記第１領域が設けられ、
前記絶縁部は、前記第２方向において前記第１領域と前記第２抵抗変化部との間に設けられた絶縁領域をさらに含む、記憶素子。 - 前記第１方向において前記第２抵抗変化部と前記第３導電部との間に設けられた第５領域をさらに備え、
前記第５領域は、
第９層部分と、
前記第１方向において前記第９層部分と前記第２抵抗変化部との間に設けられた第１０層部分と、
を含み、
前記第９層部分と前記第１０層部分との間の前記第１方向に沿う第５距離は、前記第９層部分における前記第１方向と交差する第９軸方向に沿う第９格子長よりも長く、前記第１０層部分における前記第１方向と交差する第１０軸方向に沿う第１０格子長よりも長い、請求項４または５に記載の記憶素子。 - 第３導電部と、
第４導電部であって、前記第３導電部から前記第４導電部への方向は、前記第１方向に沿う前記第４導電部と、
前記第３導電部と前記第４導電部との間に設けられた第２抵抗変化部と、
第４領域であって、前記第２抵抗変化部から前記第４領域への方向は、前記第２方向に沿う、前記第４領域と、
をさらに備え、
前記絶縁部は、前記第２方向において前記第２抵抗変化部と前記第４領域との間に設けられた第２絶縁領域を含み、
前記第４領域は、
第７層部分と、
前記第２方向において前記第２抵抗変化部と前記第７層部分との間に設けられた第８層部分と、
を含み、
前記第７層部分と前記第８層部分との間の前記第２方向に沿う第４距離は、前記第７層部分における前記第２方向と交差する第７軸方向に沿う第７格子長よりも長く、前記第８層部分における前記第２方向と交差する第８軸方向に沿う第８格子長よりも長い、請求項１～３のいずれか１つに記載の記憶素子。 - 第１導電部と、
第２導電部であって、前記第１導電部から前記第２導電部への方向は、第１方向に沿う前記第２導電部と、
前記第１導電部と前記第２導電部との間に設けられた第１抵抗変化部と、
第１領域であって、前記第１抵抗変化部から前記第１領域への第２方向は、前記第１方向と交差した、前記第１領域と、
絶縁部と、
を備え、
前記絶縁部は、前記第２方向において前記第１抵抗変化部と前記第１領域との間に設けられた第１絶縁領域を含み、
前記第１領域は、
第１層部分と、
前記第２方向において前記第１層部分と前記第１抵抗変化部との間に設けられた第２層部分と、
を含み、
前記第１層部分と前記第２層部分との間の前記第２方向に沿う第１距離は、前記第１層部分における前記第２方向と交差する第１軸方向に沿う第１格子長よりも長く、前記第２層部分における前記第２方向と交差する第２軸方向に沿う第２格子長よりも長く、
第３導電部と、
第４導電部であって、前記第３導電部から前記第４導電部への方向は、前記第１方向に沿う前記第４導電部と、
前記第３導電部と前記第４導電部との間に設けられた第２抵抗変化部と、
第４領域であって、前記第２抵抗変化部から前記第４領域への方向は、前記第２方向に沿う、前記第４領域と、
をさらに備え、
前記絶縁部は、前記第２方向において前記第２抵抗変化部と前記第４領域との間に設けられた第２絶縁領域を含み、
前記第４領域は、
第７層部分と、
前記第２方向において前記第２抵抗変化部と前記第７層部分との間に設けられた第８層部分と、
を含み、
前記第７層部分と前記第８層部分との間の前記第２方向に沿う第４距離は、前記第７層部分における前記第２方向と交差する第７軸方向に沿う第７格子長よりも長く、前記第８層部分における前記第２方向と交差する第８軸方向に沿う第８格子長よりも長く、
前記第１方向において前記第２抵抗変化部と前記第３導電部との間に設けられた第５領域をさらに備え、
前記第５領域は、
第９層部分と、
前記第１方向において前記第９層部分と前記第２抵抗変化部との間に設けられた第１０層部分と、
を含み、
前記第９層部分と前記第１０層部分との間の前記第１方向に沿う第５距離は、前記第９層部分における前記第１方向と交差する第９軸方向に沿う第９格子長よりも長く、前記第１０層部分における前記第１方向と交差する第１０軸方向に沿う第１０格子長よりも長い、記憶素子。 - 前記第１方向において前記第２抵抗変化部と前記第４導電部との間に設けられた第６領域をさらに備え、
前記第６領域は、
第１１層部分と、
前記第１方向において前記第１１層部分と前記第２抵抗変化部との間に設けられた第１２層部分と、
を含み、
前記第１１層部分と前記第１２層部分との間の前記第１方向に沿う第６距離は、前記第１１層部分における前記第１方向と交差する第１１軸方向に沿う第１１格子長よりも長く、前記第１２層部分における前記第１方向と交差する第１２軸方向に沿う第１２格子長よりも長い、請求項４～８のいずれか１つに記載の記憶素子。 - 第１導電部と、
第２導電部であって、前記第１導電部から前記第２導電部への方向は、第１方向に沿う前記第２導電部と、
前記第１導電部と前記第２導電部との間に設けられた第１抵抗変化部と、
第１領域であって、前記第１抵抗変化部から前記第１領域への第２方向は、前記第１方向と交差した、前記第１領域と、
絶縁部と、
を備え、
前記絶縁部は、前記第２方向において前記第１抵抗変化部と前記第１領域との間に設けられた第１絶縁領域を含み、
前記第１領域は、
第１層部分と、
前記第２方向において前記第１層部分と前記第１抵抗変化部との間に設けられた第２層部分と、
を含み、
前記第１層部分と前記第２層部分との間の前記第２方向に沿う第１距離は、前記第１層部分における前記第２方向と交差する第１軸方向に沿う第１格子長よりも長く、前記第２層部分における前記第２方向と交差する第２軸方向に沿う第２格子長よりも長く、
第３導電部と、
第４導電部であって、前記第３導電部から前記第４導電部への方向は、前記第１方向に沿う前記第４導電部と、
前記第３導電部と前記第４導電部との間に設けられた第２抵抗変化部と、
第４領域であって、前記第２抵抗変化部から前記第４領域への方向は、前記第２方向に沿う、前記第４領域と、
をさらに備え、
前記絶縁部は、前記第２方向において前記第２抵抗変化部と前記第４領域との間に設けられた第２絶縁領域を含み、
前記第４領域は、
第７層部分と、
前記第２方向において前記第２抵抗変化部と前記第７層部分との間に設けられた第８層部分と、
を含み、
前記第７層部分と前記第８層部分との間の前記第２方向に沿う第４距離は、前記第７層部分における前記第２方向と交差する第７軸方向に沿う第７格子長よりも長く、前記第８層部分における前記第２方向と交差する第８軸方向に沿う第８格子長よりも長く、
前記第１方向において前記第２抵抗変化部と前記第４導電部との間に設けられた第６領域をさらに備え、
前記第６領域は、
第１１層部分と、
前記第１方向において前記第１１層部分と前記第２抵抗変化部との間に設けられた第１２層部分と、
を含み、
前記第１１層部分と前記第１２層部分との間の前記第１方向に沿う第６距離は、前記第１１層部分における前記第１方向と交差する第１１軸方向に沿う第１１格子長よりも長く、前記第１２層部分における前記第１方向と交差する第１２軸方向に沿う第１２格子長よりも長い、記憶素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018137142A JP7062545B2 (ja) | 2018-07-20 | 2018-07-20 | 記憶素子 |
| CN201910142954.9A CN110739392B (zh) | 2018-07-20 | 2019-02-26 | 存储装置 |
| TW108106687A TWI709966B (zh) | 2018-07-20 | 2019-02-27 | 記憶裝置 |
| TW109119741A TWI752524B (zh) | 2018-07-20 | 2019-02-27 | 記憶裝置 |
| US16/299,660 US10644068B2 (en) | 2018-07-20 | 2019-03-12 | Memory device |
| US16/827,782 US11114503B2 (en) | 2018-07-20 | 2020-03-24 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018137142A JP7062545B2 (ja) | 2018-07-20 | 2018-07-20 | 記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020013968A JP2020013968A (ja) | 2020-01-23 |
| JP7062545B2 true JP7062545B2 (ja) | 2022-05-06 |
Family
ID=69161165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018137142A Active JP7062545B2 (ja) | 2018-07-20 | 2018-07-20 | 記憶素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US10644068B2 (ja) |
| JP (1) | JP7062545B2 (ja) |
| CN (1) | CN110739392B (ja) |
| TW (2) | TWI709966B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240026683A (ko) | 2022-08-22 | 2024-02-29 | 엘지전자 주식회사 | 공기청정기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243169A (ja) | 2006-02-07 | 2007-09-20 | Qimonda Ag | 遮熱機構を有する相変化メモリセル |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394088B2 (en) | 2005-11-15 | 2008-07-01 | Macronix International Co., Ltd. | Thermally contained/insulated phase change memory device and method (combined) |
| TW200847398A (en) | 2007-05-16 | 2008-12-01 | Ind Tech Res Inst | Phase-change memory element |
| JP4792010B2 (ja) * | 2007-06-12 | 2011-10-12 | 株式会社東芝 | 情報記録再生装置 |
| JP5161911B2 (ja) * | 2010-03-25 | 2013-03-13 | 株式会社東芝 | 抵抗変化メモリ |
| JP2013045892A (ja) | 2011-08-24 | 2013-03-04 | National Institute Of Advanced Industrial & Technology | 不揮発性半導体記憶装置 |
| US8710481B2 (en) * | 2012-01-23 | 2014-04-29 | Sandisk 3D Llc | Non-volatile memory cell containing a nano-rail electrode |
| KR101925449B1 (ko) * | 2012-11-29 | 2018-12-05 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| US9536840B2 (en) | 2013-02-12 | 2017-01-03 | Qualcomm Incorporated | Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods |
| US9153777B2 (en) | 2013-06-03 | 2015-10-06 | Micron Technology, Inc. | Thermally optimized phase change memory cells and methods of fabricating the same |
| KR20150021362A (ko) | 2013-08-20 | 2015-03-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102237826B1 (ko) * | 2014-07-18 | 2021-04-08 | 삼성전자주식회사 | 그래핀 소자와 그 제조 및 동작방법과 그래핀 소자를 포함하는 전자장치 |
| US20160104840A1 (en) * | 2014-10-10 | 2016-04-14 | Beth Cook | Resistive memory with a thermally insulating region |
| US9634245B2 (en) | 2015-01-09 | 2017-04-25 | Micron Technology, Inc. | Structures incorporating and methods of forming metal lines including carbon |
-
2018
- 2018-07-20 JP JP2018137142A patent/JP7062545B2/ja active Active
-
2019
- 2019-02-26 CN CN201910142954.9A patent/CN110739392B/zh active Active
- 2019-02-27 TW TW108106687A patent/TWI709966B/zh active
- 2019-02-27 TW TW109119741A patent/TWI752524B/zh active
- 2019-03-12 US US16/299,660 patent/US10644068B2/en active Active
-
2020
- 2020-03-24 US US16/827,782 patent/US11114503B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243169A (ja) | 2006-02-07 | 2007-09-20 | Qimonda Ag | 遮熱機構を有する相変化メモリセル |
Non-Patent Citations (1)
| Title |
|---|
| Y. Ni, Y. Chalopin, S. Volz，Few layer graphene based superlattices as efficient thermal insulators，Applied Physics Letters，米国，AIP publishing LLC.，2013年10月01日，141905-1～141905-5 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2020013968A (ja) | 2020-01-23 |
| TWI709966B (zh) | 2020-11-11 |
| TW202044255A (zh) | 2020-12-01 |
| US20200227479A1 (en) | 2020-07-16 |
| US10644068B2 (en) | 2020-05-05 |
| TW202008364A (zh) | 2020-02-16 |
| CN110739392A (zh) | 2020-01-31 |
| CN110739392B (zh) | 2023-11-03 |
| US20200027923A1 (en) | 2020-01-23 |
| US11114503B2 (en) | 2021-09-07 |
| TWI752524B (zh) | 2022-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3125291B1 (en) | Multilayer structure including diffusion barrier layer and device including the multilayer structure | |
| US10153429B2 (en) | Memory device | |
| JP2016192514A (ja) | 記憶装置及びその製造方法 | |
| JP2006080523A (ja) | アンチモン前駆体、相変化メモリ素子およびその製造方法 | |
| CN105870320B (zh) | 存储装置 | |
| JP7062545B2 (ja) | 記憶素子 | |
| JP5160086B2 (ja) | フラーレン層を具備した相変化メモリ素子の製造方法 | |
| US20140166065A1 (en) | Structure of thermoelectric film | |
| KR102526647B1 (ko) | 그래핀이 삽입된 상변화 메모리 소자 및 그 제조방법 | |
| US20240324479A1 (en) | Switch device and memory unit | |
| KR101171256B1 (ko) | 저항 소자를 구비하는 반도체 메모리 장치 | |
| KR102304301B1 (ko) | 저항변화 물질막, 이를 포함하는 저항변화 메모리 장치 | |
| Choi et al. | Simulation-based analysis of novel phase change memory structure with separated program and read paths for low program current and endurance enhancement | |
| KR101864028B1 (ko) | 스핀트로닉스 소자 및 이의 제조 방법 | |
| CN111009544A (zh) | 包括数据存储图案的半导体器件 | |
| US20220399489A1 (en) | Storage device | |
| Li et al. | Internal reverse-biased p–n junctions: A possible origin of the high resistance in chalcogenide superlattice for interfacial phase change memory | |
| WO2023089957A1 (ja) | 記憶素子及び記憶装置 | |
| TWI807314B (zh) | 半導體記憶裝置及半導體記憶裝置之製造方法 | |
| US11856880B2 (en) | Semiconductor storage device | |
| CN112436008B (zh) | 半导体存储装置及其制造方法 | |
| US9812639B2 (en) | Non-volatile memory device | |
| JP2013058581A (ja) | 相変化メモリ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180905 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210317 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220128 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220311 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220324 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220420 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 7062545 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |