CN111009544A - 包括数据存储图案的半导体器件 - Google Patents

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Abstract

提供了包括数据存储图案的半导体器件。该半导体器件包括：第一金属布线，设置在衬底上并且在第一方向上延伸；第二金属布线，设置在第一金属布线之上；多个可变电阻结构，每个可变电阻结构包括交替地堆叠在第一金属布线和第二金属布线之间的多个电极和多个可变电阻图案，其中所述多个可变电阻图案由具有相同成分的可变电阻材料形成，并且所述多个电极具有不同的材料特性，诸如不同的电阻率。

Description

包括数据存储图案的半导体器件
技术领域
本发明构思的示例实施方式涉及半导体器件，更具体地，涉及包括数据存储图案的半导体器件。
背景技术
根据诸如存储器件等的半导体器件的高性能和低功耗，已经开发了诸如相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)等的下一代存储器件。这样的下一代存储器件可以具有根据电流或电压而改变的电阻值，并且使用即使当电流或电压供应中断时也能够保持电阻值的数据存储材料形成。已经开发了包括排列成三维结构的存储单元的存储器件，以增大下一代存储器件的集成度。
发明内容
本发明构思的各种各样的示例实施方式提供了包括数据存储图案的半导体器件。
实施方式提供了能够在提高集成度的同时容易地实现多级(multilevel)单元的半导体器件。
根据示例实施方式，提供了一种半导体器件，其可以包括：第一导电线，设置在衬底上并且在第一方向上延伸；第二导电线，设置在第一导电线上并且在第二方向上延伸；以及第一数据存储结构，设置在第一导电线和第二导电线之间。第一数据存储结构可以包括顺序堆叠的第一电极、第一数据存储图案、第二电极、第二数据存储图案、第三电极、第三数据存储图案、第四电极、第四数据存储图案和第五电极。第一电极、第二电极、第三电极、第四电极和第五电极可以具有不同的电阻率。
根据示例实施方式，提供了一种半导体器件，其可以包括：第一金属布线，设置在衬底上并且在第一方向上延伸；第二金属布线，设置在第一金属布线之上并且在不同于第一方向的第二方向上延伸；以及第一数据存储结构，在第一金属布线和第二金属布线之间，并且包括顺序堆叠的第一电极、第一数据存储图案、第二电极、第二数据存储图案和第三电极，其中第一电极、第二电极和第三电极包括硅并且具有不同的硅含量。
根据示例实施方式，提供了一种半导体器件，其可以包括：第一金属布线，设置在衬底上并且在第一方向上延伸；第二金属布线，设置在第一金属布线之上并且在不同于第一方向的第二方向上延伸；以及第一数据存储结构，在第一金属布线和第二金属布线之间，并且包括顺序堆叠的第一电极、第一数据存储图案、第二电极、第二数据存储图案、第三电极、第三数据存储图案、第四电极、第四数据存储图案和第五电极，其中第一电极、第二电极、第三电极、第四电极和第五电极包括硅，第一电极的硅含量低于第五电极的硅含量，并且大于第三电极的硅含量。
附图说明
以上和另外的方面将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据一示例实施方式的半导体器件的透视图；
图2和图3是示出根据示例实施方式的半导体器件的部分部件的视图；
图4和图5是示出根据示例实施方式的半导体器件的部分部件的视图；
图6是示出根据一示例实施方式的半导体器件的透视图；
图7是示出根据一示例实施方式的半导体器件的透视图；
图8是示出根据一示例实施方式的半导体器件的透视图；以及
图9和图10是示出根据示例实施方式的半导体器件的模拟结果的视图。
具体实施方式
以下描述的本发明构思的实施方式都是示例性的，因而本发明构思不限于下面公开的这些实施方式，并且可以实现为各种其它形式的实施方式。
将理解，当一元件或层被称为“在”另一元件或层“上方”、“在”另一元件或层“之上”、“在”另一元件或层“上”、“连接到”另一元件或层、或者“联接到”另一元件或层时，它可以直接在所述另一元件或层上方、直接在所述另一元件或层之上、直接在所述另一元件或层上、直接连接到所述另一元件或层、或者直接联接到所述另一元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接在”另一元件或层“上方”、“直接在”另一元件或层“之上”、“直接在”另一元件或层“上”、“直接连接到”另一元件或层、或者“直接联接到”另一元件或层时，不存在居间元件或层。同样的标号始终指同样的元件。当在此使用时，术语“和/或”包括一个或更多个相关所列举项目的任何及所有组合。
为了描述的容易，诸如“在……下面”、“在……之下”、“下部”、“在……上方”、“在……之上”、“上部”等的空间关系术语可以在此用于描述如图中所示的一个元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除图中所绘的取向之外，空间关系术语旨在还涵盖装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“之下”或“下面”的元件将取向“在”所述另外的元件或特征“之上”。因此，术语“在……之下”能涵盖上下两个方向。装置可以被另行取向(旋转90度或处于另外的取向)，且这里使用的空间关系描述语被相应地解释。
图1是示出根据一实施方式的半导体器件1的透视图。图2是示出半导体器件1的数据存储结构MD的视图，图3是示出半导体器件1的选择器结构SD的视图。
参照图1、图2和图3，半导体器件1可以包括在衬底3之上的存储区域ST。半导体器件1可以包括在衬底3和存储区域ST之间的第一导电线10以及在存储区域ST上的第二导电线50。衬底3可以是可由诸如硅(Si)等的半导体材料形成的半导体衬底。
第一导电线10可以设置在衬底3上的基础绝缘层6上，并且可以具有在平行于衬底3的表面的第一方向X上延伸的线形形状。基础绝缘层6可以由诸如硅氧化物等的绝缘材料形成。第二导电线50可以具有平行于衬底3的表面并且在垂直于第一方向X的第二方向Y上延伸的线形形状。第一导电线10可以被称为第一金属布线，第二导电线50可以被称为第二金属布线。
半导体器件1可以具有外围电路区域设置在存储区域ST之下的结构。在衬底3上，可以设置构成外围电路的电路晶体管和电路布线。基础绝缘层6可以覆盖电路晶体管和电路布线。
第一导电线10和第二导电线50可以连接到外围电路区域的电路布线。
第一导电线10和第二导电线50可以包括阻挡层和导电层。阻挡层可以包括诸如TiN等的金属氮化物，导电层可以包括诸如钨等的金属材料。
存储区域ST可以包括串联连接在第一导电线10和第二导电线50之间的数据存储结构MD和选择器结构SD。数据存储结构MD可以被称为可变电阻结构，选择器结构SD可以被称为开关结构。数据存储结构MD和选择器结构SD可以形成存储单元结构。
数据存储结构MD可以设置在第一导电线10上，选择器结构SD可以设置在数据存储结构MD上。第一导电线10和第二导电线50之间的剩余空间可以用绝缘材料填充。
每个数据存储结构MD可以包括顺序堆叠的第一电极11、第一数据存储图案21、第二电极12、第二数据存储图案22、第三电极13、第三数据存储图案23、第四电极14、第四数据存储图案24和第五电极15。第一至第四数据存储图案21、22、23和24可以被称为第一至第四可变电阻图案。第一至第五电极11、12、13、14和15可以被称为第一至第五加热器。
例如，数据存储结构MD可以具有四边形柱形状。或者，数据存储结构MD可以具有圆柱形状、椭圆柱形状或多边形柱形状。就数据存储结构MD而言，第一电极11、第一数据存储图案21、第二电极12、第二数据存储图案22、第三电极13、第三数据存储图案23、第四电极14、第四数据存储图案24和第五电极15可以具有相同的宽度或面积。第一电极11、第一数据存储图案21、第二电极12、第二数据存储图案22、第三电极13、第三数据存储图案23、第四电极14、第四数据存储图案24和第五电极15可以具有彼此垂直地对准且彼此共面的侧表面。
在一实施方式中，第一至第四数据存储图案21、22、23和24可以由能够利用电阻变化存储信息的材料形成。例如，第一至第四数据存储图案21、22、23和24可以由相变存储材料形成，在相变存储材料中取决于加热温度和施加电流的时间，相可以从具有高电阻率的非晶相改变为具有低电阻率的晶相或者从晶相改变为非晶相。相变存储材料可以被称为可变电阻材料。第一至第四数据存储图案21、22、23和24可以由具有相同成分的可变电阻材料形成。相变存储材料可以是包括锗(Ge)、锑(Sb)和/或碲(Te)的硫族化物材料。相变存储材料可以是包括Te和硒(Se)中的至少一种以及锗(Ge)、锑(Sb)、铋(Bi)、铅(Pb)、锡(Sn)、砷(As)、硫(S)、硅(Si)、磷(P)、氧(O)、氮(N)和铟(In)中的至少一种的材料。相变存储材料还可以被提供为In-Sb-Te(IST)材料、Bi-Sb-Te(BST)材料或通过GeTe-SbTe的重复层叠而形成的超晶格材料。
第一至第四数据存储图案21、22、23和24可以包括与第一至第五电极11、12、13、14和15相邻设置的掺杂区域。掺杂区域可以包括硼(B)、砷(As)等。
第一至第五电极11、12、13、14和15可以由具有不同电阻率的导电材料形成。第一至第五电极11、12、13、14和15可以由具有不同功函数的导电材料形成。
第一电极11可以具有第一电阻率，第二电极12可以具有第二电阻率，第三电极13可以具有第三电阻率，第四电极14可以具有第四电阻率，第五电极15可以具有第五电阻率。
在一示例实施方式中，在第一至第五电阻率之中，第五电阻率可以最高，并且第二电阻率可以最低。第一电阻率可以低于第五电阻率并且可以高于第三电阻率，第四电阻率可以低于第三电阻率并且可以高于第二电阻率。详细地，电阻率的大小可以按第五电阻率、第一电阻率、第三电阻率、第四电阻率和第二电阻率的顺序降低。换言之，电阻率可以按第五电极、第一电极、第三电极、第四电极和第二电极的顺序降低。例如，第五电极15的第五电阻率可以是7.6至9.4mΩ·cm，第一电极11的第一电阻率可以是6.1至7.6mΩ·cm，第三电极13的第三电阻率可以是2.3至3.1mΩ·cm，第四电极14的第四电阻率可以是1.7至2.2mΩ·cm，第二电极12的第二电阻率可以是1.0至1.3mΩ·cm。
第一至第五电极11、12、13、14和15可以由包括TiN、TiAlN、TaN、WN、MoN、TiSiN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TaSiN、TaAlN、TiON、TiAlON、WON、TaON或其组合的导电材料和/或碳基导电材料形成。在这种情况下，碳基导电材料可以是包括C、CN、TiCN、TaCN、TiSiCN或其组合的材料。
例如，第一至第五电极11、12、13、14和15可以包括含有不同含量的硅(Si)的钛硅氮化物(TiSiN)。第一电极11可以包含第一硅含量，第二电极12可以包含第二硅含量，第三电极13可以包含第三硅含量，第四电极14可以包含第四硅含量，第五电极15可以包含第五硅含量。例如，在第一至第五硅含量之中，第五硅含量可以最大，并且第二硅含量可以最低。第一硅含量可以低于第五硅含量并且可以大于第三硅含量，并且第四硅含量可以低于第三硅含量并且可以大于第二硅含量。详细地，第五硅含量、第一硅含量、第三硅含量、第四硅含量和第二硅含量可以按此顺序减小。例如，硅含量可以按第五电极、第一电极、第三电极、第四电极和第二电极的顺序降低。例如，第五电极15的第五硅含量可以是22.5至27.5at％，第一电极11的第一硅含量可以是19.8至24.2at％，第三电极13的第三硅含量可以是13.5至16.5at％，第四电极14的第四硅含量可以是11.7至14.3at％，第二电极12的第二硅含量可以是9.9至12.1at％。
在一示例实施方式中，在第一至第五电阻率之中，第一电阻率可以最高，并且第四电阻率可以最低。第五电阻率可以低于第一电阻率并且高于第三电阻率，而第二电阻率可以低于第三电阻率并且高于第四电阻率。详细地，电阻率大小可以按第一电阻率、第五电阻率、第三电阻率、第二电阻率和第四电阻率的顺序减小。例如，电阻率可以按第一电极、第五电极、第三电极、第二电极和第四电极的顺序降低。例如，第一电极11的第一电阻率可以是7.6至9.4mΩ·cm，第五电极15的第五电阻率可以是6.1至7.6mΩ·cm，第三电极13的第三电阻率可以是2.3至3.1mΩ·cm，第二电极12的第二电阻率可以是1.7至2.2mΩ·cm，第四电极14的第四电阻率可以是1.0至1.3mΩ·cm。
在一示例实施方式中，在第一至第五硅含量之中，第一硅含量可以最大，并且第四硅含量可以最低。第五硅含量可以低于第一硅含量并且大于第三硅含量，而第二硅含量可以低于第三硅含量并且大于第四硅含量。详细地，第一硅含量、第五硅含量、第三硅含量、第二硅含量和第四硅含量可以按此顺序减小。例如，硅含量可以按第一电极、第五电极、第三电极、第二电极和第四电极的顺序降低。例如，第一电极11的第一硅含量可以是22.5至27.5at％，第五电极15的第五硅含量可以是19.8至24.2at％，第三电极13的第三硅含量可以是13.5至16.5at％，第二电极12的第二硅含量可以是11.7至14.3at％，第四电极14的第四硅含量可以是9.9至12.1at％。
每个数据存储结构MD被示出为包括五个电极和四个数据存储图案作为示例，但其实施方式不限于此。
每个选择器结构SD可以包括顺序堆叠的下选择电极31、选择器41和上选择电极32。下选择电极31可以被称为下开关电极，选择器41可以被称为开关，上选择电极32可以被称为上开关电极。
选择器结构SD可以具有例如四边形柱形状。或者，选择器结构SD可以具有圆柱形状、椭圆柱形状或多边形柱形状。就选择器结构SD而言，下选择电极31、选择器41和上选择电极32的宽度或面积可以彼此相同。下选择电极31、选择器41和上选择电极32的侧表面可以彼此垂直地对准且彼此共面。
选择器41可以由阈值开关材料形成。例如，选择器41可以由双向阈值开关(OTS)材料形成。选择器结构SD可以是阈值开关器件。
选择器41可以由与可用于第一至第四数据存储图案21、22、23和24的硫族化物材料不同的基于硫族化物的材料形成。例如，第一至第四数据存储图案21、22、23和24可以由诸如Ge、Sb和/或Te的合金等的相变存储材料形成，在该相变存储材料中在半导体器件1的操作期间，相可以从晶相变为非晶相或者从非晶相变为晶相，选择器41可以由能够在半导体器件1的操作期间保持非晶相的基于硫族化物的双向阈值开关(OTS)材料形成。即使当施加具有等于或大于阈值电压的大小的电压并因此其断开状态切换到导通状态时，如上所述的选择器41也可以保持非晶相。
选择器41可以由包括As、S、Se、Te和Ge中的至少两种的合金材料以及添加到该合金材料中能够在相对更高的温度下保持非晶相的诸如Si、N等的额外元素形成。或者，选择器41可以包括以下之中的任一种合金材料：包含Te、As、Ge和Si的合金材料、包含Ge、Te和Pb的合金材料、包含Ge、Se和Te的合金材料、包含Al、As和Te的合金材料、包含Se、As、Ge和Si的合金材料、包含Se、As、Ge和C的合金材料、包含Se、Te、Ge和Si的合金材料、包含Ge、Sb、Te和Se的合金材料、包含Ge、Bi、Te和Se的合金材料、包含Ge、As、Sb和Se的合金材料、包含Ge、As、Bi和Te的合金材料、以及包含Ge、As、Bi和Se的合金材料。选择器41可以由包括以下中的任一种的材料形成：AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiIn、AsTeGeSiSbS、AsTeGeSiIn、AsTeGeSiIP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiIn、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、AsTeGeSi、ZnTe、N处理的OTS、TeAsGeSi、GeTePb、GeSeTe、AlAsTe、SeAsGeSi、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、AsSe、AsSeGe、AsSeGeTe、AsGeTeSi和GexSe1-x。
每个选择器结构SD还可以包括设置在上选择电极32和选择器41之间的上界面图案、以及设置在下选择电极31和选择器41之间的下界面图案。上界面图案和下界面图案可以由例如碳形成。
在一示例实施方式中，第一导电线10可以是字线，第二导电线50可以是位线。或者，第一导电线10可以是位线，第二导电线50可以是字线。
图4和图5是示出根据实施方式的半导体器件的一些部件的视图。图4和图5是示出图2的数据存储结构MD和图3的选择器结构SD的修改示例的视图。
参照图4和图5，数据存储结构MD'和选择器结构SD'的形状可以不同于图2和图3的数据存储结构MD和选择器结构SD的形状。数据存储结构MD'和选择器结构SD'的除形状以外的其余部分可以与数据存储结构MD和选择器结构SD相同。
数据存储结构MD'可以包括顺序堆叠的第一电极11、第一数据存储图案21'、第二电极12、第二数据存储图案22'、第三电极13、第三数据存储图案23'、第四电极14、第四数据存储图案24'和第五电极15。第一至第四数据存储图案21'、22'、23'和24'可以被称为第一至第四可变电阻图案。
就数据存储结构MD'而言，第一电极11的侧表面、第二电极12的侧表面、第三电极13的侧表面、第四电极14的侧表面和第五电极15的侧表面可以比第一数据存储图案21'、第二数据存储图案22'、第三数据存储图案23'和第四数据存储图案24'的侧表面突出得更远。
选择器结构SD'可以包括顺序堆叠的下选择电极31、选择器41'和上选择电极32。下选择电极31可以被称为下开关电极，选择器41'可以被称为开关，上选择电极32可以被称为上开关电极。
就选择器结构SD'而言，下选择电极31的侧表面和上选择电极32的侧表面可以比选择器41'的侧表面突出得更远。
或者，在一实施方式中，就数据存储结构MD'而言，第一数据存储图案21'的侧表面、第二数据存储图案22'的侧表面、第三数据存储图案23'的侧表面和第四数据存储图案24'的侧表面可以比第一电极11、第二电极12、第三电极13、第四电极14和第五电极15的侧表面突出得更远。就选择器结构SD'而言，选择器41'的侧表面可以比下选择电极31和上选择电极32的侧表面突出得更远。
图6是示出根据一实施方式的半导体器件1A的透视图。
参照图6，半导体器件1A的存储区域ST'可以包括串联连接在第一导电线10和第二导电线50之间的数据存储结构MD和选择器结构SD。
就半导体器件1A而言，以与图1的半导体器件1不同的方式，选择器结构SD可以设置在第一导电线10上，并且数据存储结构MD可以设置在选择器结构SD上。
除选择器结构SD和数据存储结构MD的位置以外，半导体器件1A与半导体器件1相同，因而将省略重复描述。
图7是示出根据一实施方式的半导体器件1B的透视图。参照图7，半导体器件1B可以包括堆叠在衬底3之上的第一存储区域ST1和第二存储区域ST2。半导体器件1B可以包括在衬底3和第一存储区域ST1之间的第一导电线10、在第一存储区域ST1和第二存储区域ST2之间的第二导电线50以及在第二存储区域ST2上的第三导电线110。
第一导电线10可以设置在衬底3上的基础绝缘层6上，并且可以具有在平行于衬底3的表面的第一方向X上延伸的线形形状。第二导电线50可以具有平行于衬底3的表面并且在垂直于第一方向X的第二方向Y上延伸的线形形状。第三导电线110可以具有在第一方向X上延伸的线形形状。第三导电线50可以被称为第三金属布线。
第一存储区域ST1可以包括串联连接在第一导电线10和第二导电线50之间的第一数据存储结构MD1和第一选择器结构SD1。第一数据存储结构MD1可以设置在第一导电线10上，并且第一选择器结构SD1可以设置在第一数据存储结构MD1上。第二存储区域ST2可以包括串联连接在第二导电线50和第三导电线110之间的第二数据存储结构MD2和第二选择器结构SD2。第二数据存储结构MD2可以设置在第二导电线50上，并且第二选择器结构SD2可以设置在第二数据存储结构MD2上。
第一数据存储结构MD1和第二数据存储结构MD2可以与图2的数据存储结构MD相同，并且可以被修改为具有与图4的数据存储结构MD'相同的结构。第一数据存储结构MD1和第二数据存储结构MD2可以包括顺序堆叠的第一电极11、第一数据存储图案21、第二电极12、第二数据存储图案22、第三电极13、第三数据存储图案23、第四电极14、第四数据存储图案24和第五电极15。在第二数据存储结构MD2中，第一电极11、第一数据存储图案21、第二电极12、第二数据存储图案22、第三电极13、第三数据存储图案23、第四电极14、第四数据存储图案24和第五电极15可以分别被称为第六电极、第六数据存储图案、第七电极、第七数据存储图案、第八电极、第八数据存储图案、第九电极、第九数据存储图案和第十电极。
第一选择器结构SD1和第二选择器结构SD2可以与图3的选择器结构SD相同，并且可以被修改为具有与图5的选择器结构SD'的结构相同的结构。
图8是示出根据一实施方式的半导体器件1C的透视图。
参照图8，半导体器件1C可以包括堆叠在衬底3上的第一存储区域ST1'和第二存储区域ST2'。半导体器件1C可以包括在衬底3和第一存储区域ST1'之间的第一导电线10、在第一存储区域ST1'和第二存储区域ST2'之间的第二导电线50、以及在第二存储区域ST2'上的第三导电线110。
就半导体器件1C而言，与图7的半导体器件1B不同，第一选择器结构SD1可以首先设置在第一导电线10上，并且第一数据存储结构MD1可以设置在第一选择器结构SD1上。第二选择器结构SD2可以首先设置在第二导电线50上，并且第二数据存储结构MD2可以设置在第二选择器结构SD2上。
图9和图10示出了针对根据一示例实施方式的半导体器件的模拟结果。
图9示出了根据程序电流IPGM相对于图2的数据存储结构MD的施加而模拟相变的结果。图10示出了根据程序电流IPGM相对于图2的数据存储结构MD的施加而模拟电阻变化的结果。
参照图9和图10，当施加66μA的第一电流时，具有最高的电阻率的第五电极15可以首先被加热，第四数据存储图案24的一部分可以发生相变，并且数据存储结构MD的电阻可以增大(操作(a))。接着，当施加73μA的第二电流时，第四数据存储图案24的相变区域可以扩展，具有第二高的电阻率的第一电极11可以被加热，第一数据存储图案21的一部分可以发生相变，并且数据存储结构MD的电阻可以进一步增大(操作(b))。接着，当施加77μA的第三电流时，第四数据存储图案24和第一数据存储图案21的相变区域可以进一步扩展，并且数据存储结构MD的电阻可以进一步增大操作(c))。接着，当施加82μA的第四电流时，第四数据存储图案24的整个区域可以发生相变，第一数据存储图案21的相变区域可以进一步扩展，具有第三高的电阻率的第三电极13可以被加热，并且第三数据存储图案23和第二数据存储图案22的部分区域也可以开始发生相变。数据存储结构MD的电阻可以进一步增大(操作(d))。接着，当施加87μA的第五电流时，第一数据存储图案21的相变区域可以进一步扩展，具有第四高的电阻率的第四电极14可以被加热，并因此第三数据存储图案23的上部区域可以额外地发生相变。数据存储结构MD的电阻可以进一步增大(操作(e))。接着，当施加91μA的第六电流时，第三数据存储图案23的整个区域和第一数据存储图案21的大部分可以发生相变，并且具有第五高的电阻率的第二电极12可以被加热，使得第二数据存储图案22的下部区域进一步发生相变。数据存储结构MD的电阻可以进一步增大(操作(f))。
如上所述，通过按特定顺序在数据存储图案之间设置具有不同电阻率的多个电极(加热器)，根据上述实施方式的半导体器件可以实现稳定的多级单元。
如上所述，根据实施方式，通过按特定顺序在数据存储图案之间设置具有不同电阻率的多个电极(加热器)，可以提供可容易地实现多级单元并且可提高集成度的半导体器件。
虽然已经在上面显示并描述了各种各样的实施方式，但是对本领域技术人员将明显的是，可以进行修改和变化而不脱离本发明构思的如由所附权利要求限定的范围。
本申请要求享有2018年10月5日在韩国知识产权局提交的韩国专利申请第10-2018-0118975号的优先权，其公开通过引用全文合并于此。

Claims (19)

1.一种半导体器件，包括：
第一导电线，设置在衬底上并且在第一方向上延伸；
第二导电线，设置在所述第一导电线上并且在第二方向上延伸；以及
第一数据存储结构，设置在所述第一导电线和所述第二导电线之间，
其中所述第一数据存储结构包括顺序堆叠的第一电极、第一数据存储图案、第二电极、第二数据存储图案、第三电极、第三数据存储图案、第四电极、第四数据存储图案和第五电极，以及
其中所述第一电极、所述第二电极、所述第三电极、所述第四电极和所述第五电极具有不同的电阻率。
2.根据权利要求1所述的半导体器件，其中所述第一电极具有第一电阻率，所述第二电极具有第二电阻率，所述第三电极具有第三电阻率，所述第四电极具有第四电阻率，所述第五电极具有第五电阻率，在所述第一电阻率至所述第五电阻率之中，所述第五电阻率最高并且所述第二电阻率最低。
3.根据权利要求2所述的半导体器件，其中所述第一电阻率低于所述第五电阻率，并且高于所述第三电阻率，以及
其中所述第四电阻率低于所述第三电阻率，并且高于所述第二电阻率。
4.根据权利要求1所述的半导体器件，其中所述第一电极具有第一电阻率，所述第二电极具有第二电阻率，所述第三电极具有第三电阻率，所述第四电极具有第四电阻率，所述第五电极具有第五电阻率，在所述第一电阻率至所述第五电阻率之中，所述第一电阻率最高并且所述第四电阻率最低。
5.根据权利要求4所述的半导体器件，其中所述第五电阻率低于所述第一电阻率，并且高于所述第三电阻率，以及
所述第二电阻率低于所述第三电阻率，并且高于所述第四电阻率。
6.根据权利要求1所述的半导体器件，其中所述第一电极、所述第二电极、所述第三电极、所述第四电极和所述第五电极包括包含不同硅(Si)含量的钛硅氮化物(TiSiN)。
7.根据权利要求6所述的半导体器件，其中所述第一电极包含第一硅含量，所述第二电极包含第二硅含量，所述第三电极包含第三硅含量，所述第四电极包含第四硅含量，所述第五电极包含第五硅含量，
在所述第一硅含量至所述第五硅含量之中，所述第五硅含量最大并且所述第二硅含量最低，
所述第一硅含量低于所述第五硅含量，并且大于所述第三硅含量，以及
所述第四硅含量低于所述第三硅含量，并且大于所述第二硅含量。
8.根据权利要求6所述的半导体器件，其中所述第一电极包含第一硅含量，所述第二电极包含第二硅含量，所述第三电极包含第三硅含量，所述第四电极包含第四硅含量，所述第五电极包含第五硅含量，
在所述第一硅含量至所述第五硅含量之中，所述第一硅含量最大并且所述第四硅含量最低，
所述第五硅含量低于所述第一硅含量，并且大于所述第三硅含量，以及
所述第二硅含量低于所述第三硅含量，并且大于所述第四硅含量。
9.根据权利要求1所述的半导体器件，其中所述第一电极的侧表面、所述第一数据存储图案的侧表面、所述第二电极的侧表面、所述第二数据存储图案的侧表面、所述第三电极的侧表面、所述第三数据存储图案的侧表面、所述第四电极的侧表面、所述第四数据存储图案的侧表面和所述第五电极的侧表面彼此共面。
10.根据权利要求1所述的半导体器件，其中所述第一电极的侧表面、所述第二电极的侧表面、所述第三电极的侧表面、所述第四电极的侧表面和所述第五电极的侧表面比所述第一数据存储图案的侧表面、所述第二数据存储图案的侧表面、所述第三数据存储图案的侧表面和所述第四数据存储图案的侧表面突出得更远。
11.根据权利要求1所述的半导体器件，还包括第一选择器结构，其设置在所述第一导电线和所述第二导电线之间，并且串联连接到所述第一数据存储结构，
其中所述第一选择器结构包括第一下选择电极、第一选择器层和第一上选择电极。
12.根据权利要求1所述的半导体器件，还包括：
第三导电线，设置在所述第二导电线上并且在所述第一方向上延伸；以及
第二数据存储结构，设置在所述第二导电线和所述第三导电线之间，
其中所述第二数据存储结构包括顺序设置的第六电极、第六数据存储图案、第七电极、第七数据存储图案、第八电极、第八数据存储图案、第九电极、第九数据存储图案和第十电极，以及
其中所述第六电极、所述第七电极、所述第八电极、所述第九电极和所述第十电极具有不同的电阻率。
13.根据权利要求12所述的半导体器件，还包括第二选择器结构，其设置在所述第二导电线和所述第三导电线之间，并且串联连接到所述第二数据存储结构，
其中所述第二选择器结构是阈值开关器件。
14.根据权利要求1所述的半导体器件，其中所述第一数据存储图案、所述第二数据存储图案、所述第三数据存储图案和所述第四数据存储图案由具有相同成分的可变电阻材料形成。
15.一种半导体器件，包括：
第一金属布线，设置在衬底上并且在第一方向上延伸；
第二金属布线，设置在所述第一金属布线之上并且在不同于所述第一方向的第二方向上延伸；以及
第一数据存储结构，在所述第一金属布线和所述第二金属布线之间，并且包括顺序堆叠的第一电极、第一数据存储图案、第二电极、第二数据存储图案和第三电极，
其中所述第一电极、所述第二电极和所述第三电极包括硅并且具有不同的硅含量。
16.根据权利要求15所述的半导体器件，其中所述第一电极的硅含量低于所述第三电极的硅含量，并且大于所述第二电极的硅含量。
17.根据权利要求15所述的半导体器件，所述第一电极、所述第二电极和所述第三电极包括钛硅氮化物(TiSiN)。
18.一种半导体器件，包括：
第一金属布线，设置在衬底上并且在第一方向上延伸；
第二金属布线，设置在所述第一金属布线之上并且在不同于所述第一方向的第二方向上延伸；以及
第一数据存储结构，在所述第一金属布线和所述第二金属布线之间，并且包括顺序堆叠的第一电极、第一数据存储图案、第二电极、第二数据存储图案、第三电极、第三数据存储图案、第四电极、第四数据存储图案和第五电极，
其中所述第一电极、所述第二电极、所述第三电极、所述第四电极和所述第五电极包括硅，以及
所述第一电极的硅含量低于所述第五电极的硅含量，并且大于所述第三电极的硅含量。
19.根据权利要求18所述的半导体器件，其中所述第四电极的硅含量低于所述第三电极的硅含量，并且大于所述第二电极的硅含量。
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