KR20200039879A - 정보 저장 패턴을 포함하는 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예는 정보 저장 패턴을 포함하는 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에 배치되며 상기 기판의 표면과 평행한 제1 방향으로 연장되는 제1 도전성 라인, 상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직하며 상기 기판의 표면과 평행한 제2 방향으로 연장되는 제2 도전성 라인, 및 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 제1 정보 저장 구조체를 포함한다. 여기서, 상기 제1 정보 저장 구조체는 순차적으로 적층된 제1 전극, 제1 정보 저장 패턴, 제2 전극, 제2 정보 저장 패턴, 제3 전극, 제3 정보 저장 패턴, 제4 전극, 제4 정보 저장 패턴 및 제5 전극을 포함하고, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 제4 전극 및 제5 전극은 서로 다른 비저항을 가질 수 있다.

Description

정보 저장 패턴을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING DATA STORAGE PATTERN}
본 발명의 기술적 사상은 반도체 소자, 특히 정보 저장 패턴을 포함하는 반도체 소자에 관한 것이다.
메모리 소자 등과 같은 반도체 소자의 고성능화 및 저전력화 추세에 따라 PRAM, RRAM 등과 같은 차세대 메모리 소자들이 개발되고 있다. 이러한 차세대 메모리 소자들은 전류 또는 전압에 따라 저항 값이 변화할 수 있으며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지할 수 있는 정보 저장 물질을 이용하여 형성하고 있다. 이러한 차세대 메모리 소자들의 집적도를 증가시키기 위하여 3차원 구조로 배열되는 메모리 셀들을 포함하는 메모리 소자들이 개발되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 정보 저장 패턴을 포함하는 반도체 소자를 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려는 과제는 멀티 레벨 셀을 용이하게 구현할 수 있고, 집적도를 향상시킬 수 있는 반도체 소자를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에 배치되며 상기 기판의 표면과 평행한 제1 방향으로 연장되는 제1 도전성 라인, 상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직하며 상기 기판의 표면과 평행한 제2 방향으로 연장되는 제2 도전성 라인, 및 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 제1 정보 저장 구조체를 포함한다. 여기서, 상기 제1 정보 저장 구조체는 순차적으로 적층된 제1 전극, 제1 정보 저장 패턴, 제2 전극, 제2 정보 저장 패턴, 제3 전극, 제3 정보 저장 패턴, 제4 전극, 제4 정보 저장 패턴 및 제5 전극을 포함하고, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 제4 전극 및 제5 전극은 서로 다른 비저항을 가질 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에 배치되며 제1 방향으로 연장되는 제1 금속 배선, 상기 제1 금속 배선 상에 순차적으로 적층된 제1 전극, 제1 가변 저항 패턴, 제2 전극, 제2 가변 저항 패턴, 제3 전극, 제3 가변 저항 패턴, 제4 전극, 제4 가변 저항 패턴 및 제5 전극을 포함하는 제1 가변 저항 구조체, 및 상기 제1 가변 저항 구조체 상에 배치되고 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 금속 배선을 포함한다. 여기서, 상기 제1 가변 저항 패턴, 상기 제2 가변 저항 패턴, 상기 제3 가변 저항 패턴, 및 상기 제4 가변 저항 패턴은 동일한 조성의 가변 저항 물질로 형성되고, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 제4 전극 및 제5 전극은 서로 다른 비저항을 가질 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에서 제1 방향으로 연장되는 제1 도전성 라인, 상기 제1 도전성 라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인, 상기 제2 도전성 라인 상에서 상기 제1 방향으로 연장되는 제3 도전성 라인, 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 제1 정보 저장 구조체, 상기 제2 도전성 라인과 상기 제3 도전성 라인 사이에 배치되는 제2 정보 저장 구조체를 포함한다. 여기서, 상기 제1 정보 저장 구조체는 순차적으로 적층된 제1 전극, 제1 정보 저장 패턴, 제2 전극, 제2 정보 저장 패턴, 제3 전극, 제3 정보 저장 패턴, 제4 전극, 제4 정보 저장 패턴 및 제5 전극을 포함하고, 상기 제2 정보 저장 구조체는 순차적으로 적층된 제6 전극, 제6 정보 저장 패턴, 제7 전극, 제7 정보 저장 패턴, 제8 전극, 제8 정보 저장 패턴, 제9 전극, 제9 정보 저장 패턴 및 제10 전극을 포함하고, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 제4 전극 및 제5 전극은 서로 다른 비저항을 가지고, 상기 제6 전극, 상기 제7 전극, 상기 제8 전극, 제9 전극 및 제10 전극은 서로 다른 비저항을 가질 수 있다.
본 발명의 실시예들에 따르면, 비저항이 다른 복수의 전극들(히터들)을 특정한 순서로 정보 저장 패턴들 사이에 배치함으로써, 멀티 레벨 셀을 용이하게 구현할 수 있고, 집적도를 향상시킬 수 있는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성 요소들을 설명하기 위한 도면들이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성 요소들을 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 소자를 시뮬레이션한 결과를 설명하는 도면들이다.
이하에서, 도면들을 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(1)를 나타내는 사시도이다. 도 2는 상기 반도체 소자(1)의 정보 저장 구조체(MD)를 설명하기 위한 도면이고, 도 3은 상기 반도체 소자(1)의 셀렉터 구조체(SD)를 설명하기 위한 도면이다.
도 1, 도 2 및 도 3을 참조하면, 상기 반도체 소자(1)는 기판(3) 상의 메모리 영역(ST)을 포함할 수 있다. 상기 기판(3)과 상기 메모리 영역(ST) 사이의 제1 도전성 라인(10), 상기 메모리 영역(ST) 상의 제2 도전성 라인(50)을 포함할 수 있다. 상기 기판(3)은 실리콘(Si) 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다.
상기 제1 도전성 라인(10)은 상기 기판(3) 상의 베이스 절연층(6) 상에 배치될 수 있으며, 상기 기판(3)의 표면과 평행한 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 베이스 절연층(6)은 실리콘 산화물 등의 절연성 물질로 형성될 수 있다. 상기 제2 도전성 라인(50)은 상기 기판(3)의 표면과 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제1 도전성 라인(10)은 제1 금속 배선으로 지칭될 수 있고, 상기 제2 도전성 라인(50)은 제2 금속 배선으로 지칭될 수 있다.
상기 반도체 소자(1)는 상기 메모리 영역(ST) 아래에 주변 회로 영역이 배치된 구조를 가질 수 있다. 상기 기판(3) 상에는 주변 회로들을 구성하는 회로 트랜지스터들 및 회로 배선들이 배치될 수 있다. 상기 베이스 절연층(6)이 상기 회로 트랜지스터들 및 상기 회로 배선들을 덮을 수 있다.
상기 제1 도전성 라인(10) 및 상기 제2 도전성 라인(50)은 상기 주변 회로 영역의 상기 회로 배선들에 연결될 수 있다.
상기 제1 도전성 라인들(10) 및 상기 제2 도전성 라인들(50)은 적층된 배리어층 및 도전층을 포함할 수 있다. 상기 배리어층은 TiN 등의 금속 질화물을 포함할 수 있고, 상기 도전층은 텅스텐 등의 금속 물질을 포함할 수 있다.
상기 메모리 영역(ST)은 상기 제1 도전성 라인(10)과 상기 제2 도전성 라인(50) 사이에 직렬 연결된 정보 저장 구조체(MD) 및 셀렉터 구조체(SD)를 포함할 수 있다. 상기 정보 저장 구조체(MD)는 가변 저항 구조체로 지칭되고, 셀렉터 구조체(SD)는 스위치 구조체로 지칭될 수 있다. 정보 저장 구조체(MD) 및 셀렉터 구조체(SD)는 메모리 셀 구조체를 이룰 수 있다.
상기 제1 도전성 라인들(10) 상에 상기 정보 저장 구조체들(MD)이 배치되고, 상기 정보 저장 구조체들(MD) 상에 셀렉터 구조체들(SD)이 배치될 수 있다. 상기 제1 도전성 라인들(10)과 상기 제2 도전성 라인들(50) 사이의 나머지 공간들은 절연 물질로 채워질 수 있다.
각각의 상기 정보 저장 구조체들(MD)은 차례로 적층된 제1 전극(11), 제1 정보 저장 패턴(21), 제2 전극(12), 제2 정보 저장 패턴(22), 제3 전극(13), 제3 정보 저장 패턴(23), 제4 전극(14), 제4 정보 저장 패턴(24) 및 제5 전극(15)을 포함할 수 있다. 상기 제1 내지 제4 정보 저장 패턴들(21, 22, 23, 24)은 제1 내지 제4 가변 저항 패턴으로 지칭될 수 있다. 상기 제1 내지 제5 전극들(11, 12, 13, 14, 15)은 제1 내지 제5 히터들로 지칭될 수 있다.
상기 정보 저장 구조체들(MD)은 예를 들어, 사각 기둥 형상을 가질 수 있다. 이와 달리, 상기 정보 저장 구조체들(MD)은 원기둥 형상, 타원 기둥 형상, 또는 다각 기둥 형상을 가질 수 있다. 상기 정보 저장 구조체들(MD)의 경우, 제1 전극(11), 제1 정보 저장 패턴(21), 제2 전극(12), 제2 정보 저장 패턴(22), 제3 전극(13), 제3 정보 저장 패턴(23), 제4 전극(14), 제4 정보 저장 패턴(24) 및 제5 전극(15)의 폭들 또는 면적들은 서로 동일할 수 있다. 제1 전극(11), 제1 정보 저장 패턴(21), 제2 전극(12), 제2 정보 저장 패턴(22), 제3 전극(13), 제3 정보 저장 패턴(23), 제4 전극(14), 제4 정보 저장 패턴(24) 및 제5 전극(15)의 측면들은 수직으로 정렬되고 공면을 이룰 수 있다.
일 실시예에서, 상기 제1 내지 제4 정보 저장 패턴들(21, 22, 23, 24)은 저항 변화를 이용하여 정보를 저장할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 제1 내지 제4 정보 저장 패턴들(21, 22, 23, 24)은 인가되는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비결정상에서 비저항이 낮은 결정상으로 또는 결정상에서 비결정상으로 상변화가 가능한 상변화 메모리 물질로 형성될 수 있다. 상기 상변화 메모리 물질은 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질일 수 있다. 상기 상변화 메모리 물질은 Te 또는 Se 중 적어도 하나의 원소와, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 또는 In 중 적어도 하나의 원소를 포함하는 물질일 수도 있다. 상기 상변화 메모리 물질은 GsTe-SbTe의 반복 적층으로 형성될 수 있는 초격자(supper lattice) 구조의 물질, IST(In-Sb-Te) 물질, 또는 BST(Bi-Sb-Te) 물질로 형성될 수도 있다.
상기 제1 내지 제4 정보 저장 패턴들(21, 22, 23, 24)은 상기 제1 내지 제5 전극들(11, 12, 13, 14, 15)과 인접하게 배치된 도핑 영역들을 더 포함할 수 있다. 상기 도핑 영역들은 B, As 등을 포함할 수 있다.
상기 제1 내지 제5 전극들(11, 12, 13, 14, 15)은 서로 다른 비저항을 가지는 도전성 물질로 형성될 수 있다. 상기 제1 내지 제5 전극들(11, 12, 13, 14, 15)은 서로 다른 일함수들(work functions)을 가지는 도전성 물질로 형성될 수 있다.
상기 제1 전극(11)은 제1 비저항을 가지고, 상기 제2 전극(12)은 제2 비저항을 가지고, 상기 제3 전극(13)은 제3 비저항을 가지고, 상기 제4 전극(14)은 제4 비저항을 가지고, 상기 제5 전극(15)은 제5 비저항을 가질 수 있다.
일 실시예에서, 상기 제1 내지 제5 비저항 중에 상기 제5 비저항은 가장 크고 상기 제2 비저항은 가장 작을 수 있다. 그리고, 상기 제1 비저항은 상기 제5 비저항보다 작고 상기 제3 비저항보다 크고, 상기 제4 비저항은 상기 제3 비저항보다 작고 상기 제2 비저항보다 클 수 있다. 정리하면, 상기 제5 비저항, 상기 제1 비저항, 상기 제3 비저항, 상기 제4 비저항 및 상기 제2 비저항 순으로 크기가 감소할 수 있다. 즉, 상기 제5 전극, 상기 제1 전극, 상기 제3 전극, 상기 제4 전극 및 상기 제2 전극 순으로 비저항이 감소할 수 있다. 예를 들어, 상기 제5 전극(15)의 상기 제5 비저항은 7.6 ~ 9.4 mΩ·㎝이고, 상기 제1 전극(11)의 상기 제1 비저항은 6.1 ~ 7.6 mΩ·㎝이고, 상기 제3 전극(13)의 상기 제3 비저항은 2.3 ~ 3.1 mΩ·㎝이고, 상기 제4 전극(14)의 상기 제4 비저항은 1.7 ~ 2.2 mΩ·㎝이고, 상기 제2 전극(12)의 상기 제2 비저항은 1.0 ~ 1.3 mΩ·㎝일 수 있다.
상기 제1 내지 제5 전극들(11, 12, 13, 14, 15)은 TiN, TiAlN, TaN, WN, MoN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 또는 이들의 조합을 포함하는 도전성 물질, 및/또는 탄소(carbon) 계열의 도전성 물질로 형성될 수 있다. 여기서, 탄소 계열의 도전성 물질은 C, CN, TiCN, TaCN, TiSiCN 또는 이들의 조합을 포함하는 물질일 수 있다.
예를 들어, 상기 제1 내지 제5 전극들(11, 12, 13, 14, 15)은 서로 다른 실리콘 함량(Si)을 포함하는 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다. 상기 제1 전극(11)은 제1 실리콘 함량을 포함하고, 상기 제2 전극(12)은 제2 실리콘 함량을 포함하고, 상기 제3 전극(13)은 제3 실리콘 함량을 포함하고, 상기 제4 전극(14)은 제4 실리콘 함량을 포함하고, 상기 제5 전극(15)은 제5 실리콘 함량을 포함할 수 있다. 예를 들어, 상기 제1 내지 제5 실리콘 함량 중에 상기 제5 실리콘 함량이 가장 크고, 상기 제2 실리콘 함량이 가장 작을 수 있다. 그리고, 상기 제1 실리콘 함량은 상기 제5 실리콘 함량보다 작고 상기 제3 실리콘 함량보다 크고, 상기 제4 실리콘 함량은 상기 제3 실리콘 함량보다 작고 상기 제2 실리콘 함량보다 클 수 있다. 정리하면, 상기 제5 실리콘 함량, 상기 제1 실리콘 함량, 상기 제3 실리콘 함량, 상기 제4 실리콘 함량 및 상기 제2 실리콘 함량 순으로 크기가 감소할 수 있다. 즉, 상기 제5 전극, 상기 제1 전극, 상기 제3 전극, 상기 제4 전극 및 상기 제2 전극 순으로 실리콘 함량이 감소할 수 있다. 예를 들어, 상기 제5 전극(15)의 상기 제5 실리콘 함량은 22.5 ~ 27.5 at%이고, 상기 제1 전극(11)의 상기 제1 실리콘 함량은 19.8 ~ 24.2 at%이고, 상기 제3 전극(13)의 상기 제3 실리콘 함량은 13.5 ~ 16.5 at%이고, 상기 제4 전극(14)의 상기 제4 실리콘 함량은 11.7 ~ 14.3 at%이고, 상기 제2 전극(12)의 상기 제2 실리콘 함량은 9.9 ~ 12.1 at%일 수 있다.
일 실시예에서, 상기 제1 내지 제5 비저항 중에 상기 제1 비저항은 가장 크고 상기 제4 비저항은 가장 작을 수 있다. 그리고, 상기 제5 비저항은 상기 제1 비저항보다 작고 상기 제3 비저항보다 크고, 상기 제2 비저항은 상기 제3 비저항보다 작고 상기 제4 비저항보다 클 수 있다. 정리하면, 상기 제1 비저항, 상기 제5 비저항, 상기 제3 비저항, 상기 제2 비저항 및 상기 제4 비저항 순으로 크기가 감소할 수 있다. 즉, 상기 제1 전극, 상기 제5 전극, 상기 제3 전극, 상기 제2 전극 및 상기 제4 전극 순으로 비저항이 감소할 수 있다. 예를 들어, 상기 제1 전극(11)의 상기 제1 비저항은 7.6 ~ 9.4 mΩ·㎝이고, 상기 제5 전극(15)의 상기 제5 비저항은 6.1 ~ 7.6 mΩ·㎝이고, 상기 제3 전극(13)의 상기 제3 비저항은 2.3 ~ 3.1 mΩ·㎝이고, 상기 제2 전극(12)의 상기 제2 비저항은 1.7 ~ 2.2 mΩ·㎝이고, 상기 제4 전극(14)의 상기 제4 비저항은 1.0 ~ 1.3 mΩ·㎝일 수 있다.
일 실시예에서, 상기 제1 내지 제5 실리콘 함량 중에 상기 제5 실리콘 함량이 가장 크고, 상기 제2 실리콘 함량이 가장 작을 수 있다. 그리고, 상기 제1 실리콘 함량은 상기 제5 실리콘 함량보다 작고 상기 제3 실리콘 함량보다 크고, 상기 제4 실리콘 함량은 상기 제3 실리콘 함량보다 작고 상기 제2 실리콘 함량보다 클 수 있다. 정리하면, 상기 제1 실리콘 함량, 상기 제5 실리콘 함량, 상기 제3 실리콘 함량, 상기 제2 실리콘 함량 및 상기 제4 실리콘 함량 순으로 크기가 감소할 수 있다. 즉, 상기 제1 전극, 상기 제5 전극, 상기 제3 전극, 상기 제2 전극 및 상기 제4 전극 순으로 실리콘 함량이 감소할 수 있다. 예를 들어, 상기 제1 전극(11)의 상기 제1 실리콘 함량은 22.5 ~ 27.5 at%이고, 상기 제5 전극(15)의 상기 제5 실리콘 함량은 19.8 ~ 24.2 at%이고, 상기 제3 전극(13)의 상기 제3 실리콘 함량은 13.5 ~ 16.5 at%이고, 상기 제2 전극(12)의 상기 제2 실리콘 함량은 11.7 ~ 14.3 at%이고, 상기 제4 전극(14)의 상기 제4 실리콘 함량은 9.9 ~ 12.1 at%일 수 있다.
각각의 상기 셀렉터 구조체들(SD)은 차례로 적층되는 셀렉터 하부 전극(31), 셀렉터(41) 및 셀렉터 상부 전극(32)을 포함할 수 있다. 셀렉터 하부 전극(31)은 스위치 하부 전극으로 지칭되고, 셀렉터(41)는 스위치로 지칭되고, 셀렉터 상부 전극(32)은 스위치 상부 전극으로 지칭될 수 있다.
상기 셀렉터 구조체들(SD)은 예를 들어, 사각 기둥 형상을 가질 수 있다. 이와 달리, 상기 셀렉터 구조체들(SD)은 원기둥 형상, 타원 기둥 형상, 또는 다각 기둥 형상을 가질 수 있다. 상기 셀렉터 구조체들(SD)의 경우, 셀렉터 하부 전극(31), 셀렉터(41) 및 셀렉터 상부 전극(32)의 폭들 또는 면적들은 서로 동일할 수 있다. 셀렉터 하부 전극(31), 셀렉터(41) 및 셀렉터 상부 전극(32)의 측면들은 수직으로 정렬되고 공면을 이룰 수 있다.
상기 셀렉터들(41)은 임계 스위칭(threshold switching) 물질로 형성될 수 있다. 예를 들어, 상기 셀렉터들(41)은 오보닉 임계 스위칭 (ovonic threshold switching) 물질로 형성될 수 있다. 상기 셀렉터 구조체들(SD)은 임계 스위칭 소자들일 수 있다.
상기 셀렉터들(41)은 상기 제1 내지 제4 정보 저장 패턴들(21, 22, 23, 24)에 이용될 수 있는 칼코게나이드 물질과 다른 칼코게나이드 계열의 물질로 형성될 수 있다. 예를 들어, 상기 제1 내지 제4 정보 저장 패턴들(21, 22, 23, 24)은 상기 반도체 소자(1)의 동작 시에 결정질 상(crystalline phase)에서 비정질 상(amorphous phase)으로 상변화하거나, 또는 비정질 상에서 결정질 상로 상변화할 수 있는 상변화 메모리 물질(e.g, Ge, Sb 및/또는 Te의 합금(alloy) 등)로 형성될 수 있고, 상기 셀렉터들(41)은 상기 반도체 소자(1)의 동작 시에 비정질 상을 유지할 수 있는 칼코게나이드 계열의 오버닉 임계 스위칭 물질로 형성될 수 있다. 상기 셀렉터들(41)은 임계 전압(Vth) 이상의 크기를 갖는 전압이 인가되어 오프 상태에서 온 상태로 스위칭되더라도, 비정질 상을 유지할 수 있다.
상기 셀렉터들(41)은 As, S, Se, Te 또는 Ge 중 적어도 2개 이상의 원소들을 포함하는 합금 물질(alloy material) 또는 이들 합금 물질에 비결정 상을 보다 높은 온도에서 유지시킬 수 있는 추가 원소(e.g, Si 또는 N 등)를 포함할 수 있다. 또는, 상기 셀렉터들(41)은 Te, As, Ge 및 Si을 포함하는 합금 물질, Ge, Te 및 Pb를 포함하는 합금 물질, Ge, Se 및 Te를 포함하는 합금 물질, Al, As 및 Te를 포함하는 합금 물질, Se, As, Ge 및 Si을 포함하는 합금 물질, Se, As, Ge 및 C을 포함하는 합금 물질, Se, Te, Ge 및 Si을 포함하는 합금 물질, Ge, Sb, Te 및 Se를 포함하는 합금 물질, Ge, Bi, Te 및 Se를 포함하는 합금 물질, Ge, As, Sb 및 Se를 포함하는 합금 물질, Ge, As, Bi 및 Te를 포함하는 합금 물질, 또는 Ge, As, Bi 및 Se를 포함하는 합금 물질 중 어느 하나의 합금 물질로 형성될 수 있다. 상기 셀렉터들(41)은 AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiIn, AsTeGeSiSbS, AsTeGeSiIn, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34 . 5Ge15 . 5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiIn, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, AsTeGeSi, ZnTe, N-treatmented OTS, TeAsGeSi, GeTePb, GeSeTe, AlAsTe, SeAsGeSi, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, AsSe, AsSeGe, AsSeGeTe, AsGeTeSi, 또는 GexSe1 -x 중 어느 하나를 포함하는 물질로 형성될 수 있다.
각각의 상기 셀렉터 구조체들(SD)은 상기 셀렉터 상부 전극(32)과 상기 셀렉터(41) 사이에 배치되는 상부 계면 패턴, 및 상기 셀렉터 하부 전극(31)과 상기 셀렉터(41) 사이에 배치되는 하부 계면 패턴을 더 포함할 수 있다. 상기 상부 계면 패턴 및 상기 하부 계면 패턴은 예를 들어, 카본(carbon)으로 이루어질 수 있다.
일 실시예에서, 상기 제1 도전성 라인들(10)은 워드라인들이고, 상기 제2 도전성 라인들(50)은 비트라인들일 수 있다. 이와 달리, 상기 제1 도전성 라인들(10)은 비트라인들이고, 상기 제2 도전성 라인들(50)은 워드라인들일 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성 요소들을 설명하기 위한 도면들이다. 도 4 및 도 5는 도 2의 정보 저장 구조체(MD) 및 도 3의 셀렉터 구조체(SD)의 변형 예를 나타내는 도면들이다.
도 4 및 도 5를 참조하면, 정보 저장 구조체(MD') 및 셀렉터 구조체(SD')의 형상들이 도 2 및 도 3의 정보 저장 구조체(MD) 및 셀렉터 구조체(SD)의 형상들과 다를 수 있다. 정보 저장 구조체(MD') 및 셀렉터 구조체(SD')의 형상 이외의 나머지 부분들은 정보 저장 구조체(MD) 및 셀렉터 구조체(SD)와 동일하다.
상기 정보 저장 구조체(MD')는 차례로 적층된 제1 전극(11), 제1 정보 저장 패턴(21'), 제2 전극(12), 제2 정보 저장 패턴(22'), 제3 전극(13), 제3 정보 저장 패턴(23'), 제4 전극(14), 제4 정보 저장 패턴(24') 및 제5 전극(15)을 포함할 수 있다. 상기 제1 내지 제4 정보 저장 패턴들(21', 22', 23', 24')은 제1 내지 제4 가변 저항 패턴으로 지칭될 수 있다.
상기 정보 저장 구조체(MD')의 경우, 상기 제1 전극(11)의 측면, 상기 제2 전극(12)의 측면, 제3 전극(13)의 측면, 제4 전극(14)의 측면, 제5 전극(15)의 측면은 상기 제1 정보 저장 패턴(21')의 측면, 상기 제2 정보 저장 패턴(22')의 측면, 제3 정보 저장 패턴(23')의 측면, 및 제4 정보 저장 패턴(24')의 측면보다 돌출될 수 있다.
상기 셀렉터 구조체(SD')는 차례로 적층되는 셀렉터 하부 전극(31), 셀렉터(41') 및 셀렉터 상부 전극(32)을 포함할 수 있다. 셀렉터 하부 전극(31)은 스위치 하부 전극으로 지칭되고, 셀렉터(41')는 스위치로 지칭되고, 셀렉터 상부 전극(32)은 스위치 상부 전극으로 지칭될 수 있다.
상기 셀렉터 구조체(SD')의 경우, 셀렉터 하부 전극(31)의 측면, 및 셀렉터 상부 전극(32)의 측면은 셀렉터(41')의 측면보다 돌출될 수 있다.
이와 달리, 일 실시예에서, 상기 정보 저장 구조체(MD')의 경우, 상기 제1 정보 저장 패턴(21')의 측면, 상기 제2 정보 저장 패턴(22')의 측면, 제3 정보 저장 패턴(23')의 측면, 및 제4 정보 저장 패턴(24')의 측면이 상기 제1 전극(11)의 측면, 상기 제2 전극(12)의 측면, 제3 전극(13)의 측면, 제4 전극(14)의 측면, 제5 전극(15)의 측면보다 돌출될 수 있다. 상기 셀렉터 구조체(SD')의 경우, 셀렉터(41')의 측면이 셀렉터 하부 전극(31)의 측면, 및 셀렉터 상부 전극(32)의 측면보다 돌출될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자(1A)를 나타내는 사시도이다.
도 6을 참조하면, 상기 반도체 소자(1A)의 상기 메모리 영역(ST')은 상기 제1 도전성 라인(10)과 상기 제2 도전성 라인(50) 사이에 직렬 연결된 정보 저장 구조체(MD) 및 셀렉터 구조체(SD)를 포함할 수 있다.
상기 반도체 소자(1A)의 경우, 도 1의 상기 반도체 소자(1)와 달리, 상기 제1 도전성 라인들(10) 상에 상기 셀렉터 구조체들(SD)이 배치되고, 상기 셀렉터 구조체들(SD) 상에 상기 정보 저장 구조체들(MD)이 배치될 수 있다.
상기 셀렉터 구조체들(SD) 및 상기 정보 저장 구조체들(MD)의 위치를 제외하고, 상기 반도체 소자(1A)는 상기 반도체 소자(1)와 동일하므로 반복되는 설명은 생략한다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자(1B)를 나타내는 사시도이다. 도 7을 참조하면, 상기 반도체 소자(1B)는 기판(3) 상에 적층된 제1 메모리 영역(ST1) 및 제2 메모리 영역(ST2)을 포함할 수 있다. 상기 기판(3)과 상기 제1 메모리 영역(ST1) 사이의 제1 도전성 라인(10), 상기 제1 메모리 영역(ST1)과 상기 제2 메모리 영역(ST2) 사이의 제2 도전성 라인(50), 및 상기 제2 메모리 영역(ST2) 상의 제3 도전성 라인(110)을 포함할 수 있다.
상기 제1 도전성 라인(10)은 상기 기판(3) 상의 베이스 절연층(6) 상에 배치될 수 있으며, 상기 기판(3)의 표면과 평행한 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제2 도전성 라인(50)은 상기 기판(3)의 표면과 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제3 도전성 라인(110)은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제3 도전성 라인(50)은 제3 금속 배선으로 지칭될 수 있다.
상기 제1 메모리 영역(ST1)은 상기 제1 도전성 라인(10)과 상기 제2 도전성 라인(50) 사이에 직렬 연결된 제1 정보 저장 구조체(MD1) 및 제1 셀렉터 구조체(SD1)를 포함할 수 있다. 제1 정보 저장 구조체(MD1)는 상기 제1 도전성 라인(10) 상에 배치되고, 상기 제1 정보 저장 구조체(MD1) 상에 제1 셀렉터 구조체(SD1)가 배치될 수 있다. 상기 제2 메모리 영역(ST2)은 상기 제2 도전성 라인(50)과 상기 제3 도전성 라인(110) 사이에 직렬 연결된 제2 정보 저장 구조체(MD2) 및 제2 셀렉터 구조체(SD2)를 포함할 수 있다. 제2 정보 저장 구조체(MD2)는 상기 제2 도전성 라인(50) 상에 배치되고, 상기 제2 정보 저장 구조체(MD2) 상에 제2 셀렉터 구조체(SD2)가 배치될 수 있다.
상기 제1 정보 저장 구조체(MD1) 및 제2 정보 저장 구조체(MD2)는 도 2 의 정보 저장 구조체(MD)와 동일하며, 도 4의 정보 저장 구조체(MD')와 동일하게 변형될 수 있다. 상기 제1 정보 저장 구조체(MD1) 및 제2 정보 저장 구조체(MD2)는 차례로 적층된 제1 전극(11), 제1 정보 저장 패턴(21), 제2 전극(12), 제2 정보 저장 패턴(22), 제3 전극(13), 제3 정보 저장 패턴(23), 제4 전극(14), 제4 정보 저장 패턴(24) 및 제5 전극(15)을 포함할 수 있다. 제2 정보 저장 구조체(MD2)의 제1 전극(11), 제1 정보 저장 패턴(21, 21'), 제2 전극(12), 제2 정보 저장 패턴(22, 22'), 제3 전극(13), 제3 정보 저장 패턴(23, 23'), 제4 전극(14), 제4 정보 저장 패턴(24, 24') 및 제5 전극(15)은 각각 제6 전극, 제6 정보 저장 패턴, 제7 전극, 제7 정보 저장 패턴, 제8 전극, 제8 정보 저장 패턴, 제9 전극, 제9 정보 저장 패턴 및 제10 전극으로 지칭될 수 있다.
상기 제1 셀렉터 구조체(SD1) 및 제2 셀렉터 구조체(SD2)는 도 3 의 셀렉터 구조체(SD)와 동일하며, 도 5의 셀렉터 구조체(SD')와 동일하게 변형될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자(1C)를 나타내는 사시도이다.
도 8을 참조하면, 상기 반도체 소자(1C)는 기판(3) 상에 적층된 제1 메모리 영역(ST1') 및 제2 메모리 영역(ST2')을 포함할 수 있다. 상기 기판(3)과 상기 제1 메모리 영역(ST1') 사이의 제1 도전성 라인(10), 상기 제1 메모리 영역(ST1')과 상기 제2 메모리 영역(ST2') 사이의 제2 도전성 라인(50), 및 상기 제2 메모리 영역(ST2') 상의 제3 도전성 라인(110)을 포함할 수 있다.
상기 반도체 소자(1C)의 경우, 도 7의 상기 반도체 소자(1B)와 달리, 상기 제1 도전성 라인들(10) 상에 상기 제1 셀렉터 구조체들(SD1)이 먼저 배치되고, 상기 제1 셀렉터 구조체들(SD1) 상에 상기 제1 정보 저장 구조체들(MD1)이 배치될 수 있다. 상기 제2 도전성 라인들(50) 상에 상기 제2 셀렉터 구조체들(SD2)이 먼저 배치되고, 상기 제2 셀렉터 구조체들(SD2) 상에 상기 제2 정보 저장 구조체들(MD2)이 배치될 수 있다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 소자에 대해 시뮬레이션한 결과들이다.
도 9는 도 2의 정보 저장 구조체(MD)에 대해 프로그램 전류(IPGM) 인가에 따른 상 변화를 시뮬레이션한 결과이고, 도 10은 도 2의 정보 저장 구조체(MD)에 대해 프로그램 전류(IPGM) 인가에 따른 저항 변화를 시뮬레이션한 결과이다.
도 9 및 도 10을 참조하면, 제1 전류(66 uA)를 인가하였을 때, 가장 비저항이 큰 제5 전극(15)이 먼저 가열되고 제4 정보 저장 패턴(24)의 일부 영역이 상변화되고, 정보 저장 구조체(MD)의 저항이 증가된다((a) 단계). 다음으로, 제2 전류(73 uA)를 인가하였을 때, 제4 정보 저장 패턴(24)의 상변화 영역이 확장되고, 2번째로 비저항이 큰 제1 전극(11)이 가열되고 제1 정보 저장 패턴(21)의 일부 영역이 상변화되고, 정보 저장 구조체(MD)의 저항은 더 증가된다((b) 단계). 다음으로, 제3 전류(77 uA)를 인가하였을 때, 제4 정보 저장 패턴(24) 및 제1 정보 저장 패턴(21)의 상변화 영역이 더 확장되고, 정보 저장 구조체(MD)의 저항은 더 증가된다((c) 단계). 다음으로, 제4 전류(82 uA)를 인가하였을 때, 제4 정보 저장 패턴(24)의 전 영역이 상변화되고 제1 정보 저장 패턴(21)의 상변화 영역이 더 확장되고, 3번째로 비저항이 큰 제3 전극(13)이 가열되어 제3 정보 저장 패턴(23) 및 제2 정보 저장 패턴(22)의 일부 영역도 상변화되기 시작한다. 정보 저장 구조체(MD)의 저항은 더 증가된다((d) 단계). 다음으로, 제5 전류(87 uA)를 인가하였을 때, 제1 정보 저장 패턴(21)의 상변화 영역이 더 확장되고, 4번째로 비저항이 큰 제4 전극(14)이 가열되어 제3 정보 저장 패턴(23)의 상부 영역이 추가로 상변화된다. 정보 저장 구조체(MD)의 저항은 더 증가된다((e) 단계). 다음으로, 제6 전류(91 uA)를 인가하였을 때, 제3 정보 저장 패턴(23)의 전 영역과 제1 정보 저장 패턴(21)의 대부분이 상변화되고, 5번째로 비저항이 큰 제2 전극(12)이 가열되어 제2 정보 저장 패턴(22)의 하부 영역이 추가로 상변화된다. 정보 저장 구조체(MD)의 저항은 더 증가된다((f) 단계).
상술한 바와 같이 비저항이 서로 다른 복수의 전극들(히터들)을 특정한 순서로 정보 저장 패턴들 사이에 배치함으로써, 본 발명의 실시예들에 따른 반도체 소자들은 안정적인 멀티 레벨 셀들을 구현할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3: 기판, 6: 베이스 절연층, 10: 제1 도전성 라인, 11, 12, 13, 14, 15: 제1 내지 제5 전극, 21, 22, 23, 24: 제1 내지 제4 정보 저장 패턴, 50: 제2 도전성 라인, MD: 정보 저장 구조체, SD: 셀렉터 구조체, ST: 메모리 영역

Claims (10)

  1. 기판 상에 배치되며 상기 기판의 표면과 평행한 제1 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직하며 상기 기판의 표면과 평행한 제2 방향으로 연장되는 제2 도전성 라인; 및
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되며 제1 정보 저장 구조체를 포함하고,
    상기 제1 정보 저장 구조체는 순차적으로 적층된 제1 전극, 제1 정보 저장 패턴, 제2 전극, 제2 정보 저장 패턴, 제3 전극, 제3 정보 저장 패턴, 제4 전극, 제4 정보 저장 패턴 및 제5 전극을 포함하고,
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 제4 전극 및 제5 전극은 서로 다른 비저항을 가지는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 전극은 제1 비저항을 가지고, 상기 제2 전극은 제2 비저항을 가지고, 상기 제3 전극은 제3 비저항을 가지고, 상기 제4 전극은 제4 비저항을 가지고, 상기 제5 전극은 제5 비저항을 가지고,
    상기 제1 내지 제5 비저항 중에 상기 제5 비저항은 가장 크고 상기 제2 비저항은 가장 작고,
    상기 제1 비저항은 상기 제5 비저항보다 작고 상기 제3 비저항보다 크고,
    상기 제4 비저항은 상기 제3 비저항보다 작고 상기 제2 비저항보다 큰 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 전극은 제1 비저항을 가지고, 상기 제2 전극은 제2 비저항을 가지고, 상기 제3 전극은 제3 비저항을 가지고, 상기 제4 전극은 제4 비저항을 가지고, 상기 제5 전극은 제5 비저항을 가지고,
    상기 제1 내지 제5 비저항 중에 상기 제1 비저항이 가장 크고, 상기 제4 비저항이 가장 작고,
    상기 제5 비저항이 상기 제1 비저항보다 작고 상기 제3 비저항보다 크고,
    상기 제2 비저항은 상기 제3 비저항보다 작고 상기 제4 비저항보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 제4 전극 및 제5 전극은 서로 다른 실리콘 함량(Si)을 포함하는 티타늄 실리콘 질화물(TiSiN)을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 전극은 제1 실리콘 함량을 포함하고, 상기 제2 전극은 제2 실리콘 함량을 포함하고, 상기 제3 전극은 제3 실리콘 함량을 포함하고, 상기 제4 전극은 제4 실리콘 함량을 포함하고, 상기 제5 전극은 제5 실리콘 함량을 포함하고,
    상기 제1 내지 제5 실리콘 함량 중에 상기 제5 실리콘 함량이 가장 크고, 상기 제2 실리콘 함량이 가장 작고,
    상기 제1 실리콘 함량은 상기 제5 실리콘 함량보다 작고 상기 제3 실리콘 함량보다 크고,
    상기 제4 실리콘 함량은 상기 제3 실리콘 함량보다 작고 상기 제2 실리콘 함량보다 큰 반도체 소자.
  6. 제4항에 있어서,
    상기 제1 전극은 제1 실리콘 함량을 포함하고, 상기 제2 전극은 제2 실리콘 함량을 포함하고, 상기 제3 전극은 제3 실리콘 함량을 포함하고, 상기 제4 전극은 제4 실리콘 함량을 포함하고, 상기 제5 전극은 제5 실리콘 함량을 포함하고,
    상기 제1 내지 제5 실리콘 함량 중에 상기 제1 실리콘 함량이 가장 크고, 상기 제4 실리콘 함량이 가장 작고,
    상기 제5 실리콘 함량은 상기 제1 실리콘 함량보다 작고 상기 제3 실리콘 함량보다 크고,
    상기 제2 실리콘 함량은 상기 제3 실리콘 함량보다 작고 상기 제4 실리콘 함량보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되고, 상기 제1 정보 저장 구조체와 직렬 연결되는 제1 셀렉터 구조체를 더 포함하고,
    상기 제1 셀렉터 구조체는 제1 셀렉터 하부 전극, 제1 셀렉터층 및 제1 셀렉터 상부 전극을 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제2 도전성 라인 상에 배치되고, 상기 제1 방향으로 연장되는 제3 도전성 라인; 및
    상기 제2 도전성 라인과 상기 제3 도전성 라인 사이에 배치되는 제2 정보 저장 구조체를 포함하고,
    상기 제2 정보 저장 구조체는 순차적으로 적층된 제6 전극, 제6 정보 저장 패턴, 제7 전극, 제7 정보 저장 패턴, 제8 전극, 제8 정보 저장 패턴, 제9 전극, 제9 정보 저장 패턴 및 제10 전극을 포함하고,
    상기 제6 전극, 상기 제7 전극, 상기 제8 전극, 제9 전극 및 제10 전극은 서로 다른 비저항을 가지는 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 도전성 라인과 상기 제3 도전성 라인 사이에 배치되고, 상기 제2 정보 저장 구조체와 직렬 연결되는 제2 셀렉터 구조체를 더 포함하고,
    상기 제2 셀렉터 구조체는 임계 스위칭 소자인 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 정보 저장 패턴, 상기 제2 정보 저장 패턴, 상기 제3 정보 저장 패턴, 및 상기 제4 정보 저장 패턴은 동일한 조성의 가변 저항 물질로 형성되는 반도체 소자.
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