KR102577244B1 - 스위칭 소자, 가변 저항 메모리 장치 및 그의 제조방법 - Google Patents
스위칭 소자, 가변 저항 메모리 장치 및 그의 제조방법 Download PDFInfo
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Abstract
본 발명의 실시 예들에 따른 스위칭 소자는 하부 배리어 전극, 상기 하부 배리어 전극 상의 스위칭 패턴 그리고 상기 스위칭 패턴 상의 상부 배리어 전극을 포함한다. 상기 하부 배리어 전극은 제 1 하부 배리어 전극, 그리고 상기 제 1 하부 배리어 전극과 상기 스위칭 패턴 사이에 배치되고, 상기 제 1 하부 배리어 전극의 밀도와 다른 밀도를 갖는 제 2 하부 배리어 전극을 포함할 수 있다.
Description
본 발명은 반도체에 관한 것으로, 보다 상세하게는 스위칭 소자, 가변 저항 메모리 장치 및 그의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 확산 결함을 방지할 수 있는 스위칭 소자를 제공하는데 있다.
또한, 본 발명의 다른 과제는 쓰러짐 결함 및/또는 이탈 결함을 방지할 수 있는 스위칭 소자의 제조방법을 제공하는 데 있다.
본 발명의 개념에 따른 스위칭 소자는 기판 상의 하부 배리어 전극; 상기 하부 배리어 전극 상의 스위칭 패턴; 그리고 상기 스위칭 패턴 상의 상부 배리어 전극을 포함한다. 여기서, 상기 하부 배리어 전극은: 제 1 하부 배리어 전극; 그리고 상기 제 1 하부 배리어 전극과 상기 스위칭 패턴 사이에 배치되고, 상기 제 1 하부 배리어 전극의 밀도와 다른 밀도를 갖는 제 2 하부 배리어 전극을 포함할 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 장치는 제 1 방향으로 연장하는 제 1 도전 라인; 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 도전 라인; 상기 제 1 및 제 2 도전 라인들 사이에 배치된 가변 저항 구조체; 그리고 상기 가변 저항 구조체와 상기 제 2 도전 라인 사이에 배치된 스위칭 소자를 포함한다. 여기서, 상기 스위칭 소자는: 하부 배리어 전극; 상기 하부 배리어 전극 상의 스위칭 패턴; 그리고 상기 스위칭 패턴 상의 상부 배리어 전극을 포함할 수 있다. 상기 하부 배리어 전극은: 제 1 하부 배리어 전극; 그리고 상기 제 1 하부 배리어 전극과 상기 스위칭 패턴 사이에 배치되고, 상기 제 1 하부 배리어 전극의 밀도와 다른 밀도를 갖는 제 2 하부 배리어 전극을 포함할 수 있다.
본 발명의 개념에 따른 스위칭 소자의 제조 방법은 기판 상에 하부 배리어 층을 형성하는 단계; 상기 하부 배리어 층 상에 스위칭 층을 형성하는 단계; 상기 스위칭 층 상에 상부 배리어 층을 형성하는 단계; 그리고 상기 하부 배리어 층, 상기 스위칭 층 및 상기 상부 배리어 층의 일부를 제거하여 스위칭 소자를 형성하는 단계를 포함한다. 여기서, 상기 하부 배리어 층을 형성하는 단계는: 제 1 하부 배리어 층을 형성하는 단계; 그리고 상기 제 1 하부 배리어 층 상에 상기 제 1 하부 배리어 층의 밀도와 다른 밀도를 갖는 제 2 하부 배리어 층을 형성하는 단계를 포함할 수 있다.
본 발명의 개념에 따른 스위칭 소자는 배리어 전극을 이용하여 확산 결함을 방지하거나 최소화할 수 있다. 또한, 본 발명의 개념에 따른 스위칭 소자의 제조방법은 배리어 전극의 접착력을 증가시켜 소자의 쓰러짐 결함 및/또는 이탈 결함을 방지하거나 최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2는 도 1의 메모리 셀 스택을 보여주는 회로도이다.
도 3은 도 2의 제 1 및 제 2 도전 라인들과 메모리 셀의 일 예를 보여주는 평면도이다.
도 4는 도 3의 I-I'선 및 II-II'선에 따른 단면도이다.
도 5는 도 3의 I-I' 선 및 II-II' 선상의 스위칭 소자의 일 예를 보여주는 단면도이다.
도 6은 도 3의 가변 저항 메모리 장치의 제조방법을 보여주는 플로우 챠트이다.
도 7 내지 도 15는 도 3의 I-I'선 및 II-II'선에 따른 공정 단면도들이다.
도 16은 도 6의 스위칭 소자를 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 17은 도 13의 하부 배리어 층과 상부 배리어 층을 증착하기 위한 박막 증착 장비를 보여주는 도면이다.
도 18은 일반적인 스위칭 소자의 식각 공정의 문제점을 보여주는 단면도이다.
도 2는 도 1의 메모리 셀 스택을 보여주는 회로도이다.
도 3은 도 2의 제 1 및 제 2 도전 라인들과 메모리 셀의 일 예를 보여주는 평면도이다.
도 4는 도 3의 I-I'선 및 II-II'선에 따른 단면도이다.
도 5는 도 3의 I-I' 선 및 II-II' 선상의 스위칭 소자의 일 예를 보여주는 단면도이다.
도 6은 도 3의 가변 저항 메모리 장치의 제조방법을 보여주는 플로우 챠트이다.
도 7 내지 도 15는 도 3의 I-I'선 및 II-II'선에 따른 공정 단면도들이다.
도 16은 도 6의 스위칭 소자를 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 17은 도 13의 하부 배리어 층과 상부 배리어 층을 증착하기 위한 박막 증착 장비를 보여주는 도면이다.
도 18은 일반적인 스위칭 소자의 식각 공정의 문제점을 보여주는 단면도이다.
도 1은 본 발명의 실시 예들에 따른 가변 저항 메모리 장치(100)의 개념도이다.
도 1을 참조하면, 본 발명의 실시 예들에 다른 가변 저항 메모리 장치(100)는 기판(W) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA) 각각은 2차원적으로 배열된 복수의 가변 저항 메모리 셀들을 포함할 수 있다. 본 발명의 실시 예들에 따른 가변 저항 메모리 장치(100)는 복수개의 메모리 셀 스택들(MCA) 사이에 배치되고 상기 가변 저항 메모리 셀들의 기입(writing), 독출(reading) 및 소거(erasing)를 위한 복수의 도전 라인들(미도시)을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 도 1의 메모리 셀 스택(MCA)을 보여주는 회로도이다. 도 2에는 제 1 메모리 셀 스택(MCA1)이 도시되었다. 제 1 메모리 셀 스택(MCA1)은 제 1 도전 라인(CL1)과 제 2 도전 라인(CL2)의 교차점에 메모리 셀(MC)을 포함할 수 있다. 도시를 생략하였으나, 상기 제 1 메모리 셀 스택(MCA1) 상에 제 2 메모리 셀 스택이 제공될 수 있다. 상기 제 2 메모리 셀 스택은 상기 제 1 메모리 셀 스택(MCA1)과 유사하게 제 3 도전 라인과 제 4 도전 라인의 교차점에 제공된 메모리 셀을 포함할 수 있다. 일 예로, 상기 제 3 도전 라인은 상기 제 2 도전 라인(CL2)과 수직으로 이격된 별개의 도전 라인일 수 있다. 이와는 달리, 상기 제 2 메모리 셀 스택은 상기 제 1 메모리 셀 스택(MCA1)과 상기 제 2 도전 라인(CL2)을 공유할 수 있으며, 이 경우 상기 제 3 도전 라인은 상기 제 2 도전 라인(CL2)에 해당할 수 있다. 제 1 메모리 셀 스택(MCA1)을 구성하는 복수개의 메모리 셀들(MC)은 기판(W) 상에 행 및 열을 이루며 2차원적으로 배열될 수 있다.
도 3은 도 2의 제 1 및 제 2 도전 라인들(CL1, CL2)과 메모리 셀(MC)의 일 예를 보여준다. 도 4는 도 3의 I-I' 선 및 II-II' 선에 따른 단면도이다.
도 3 및 도 4를 참조하여, 기판(W) 상에서 제 1 및 제 2 도전 라인들(CL1, CL2)이 제 1 및 제 2 방향들(D1, D2)로 각각 연장할 수 있다. 상기 기판(W)은 단결정 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(W)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 상기 제 1 도전 라인(CL1)은 워드 라인이고, 상기 제 2 도전 라인(CL2)은 비트 라인일 수 있다. 이와 달리, 상기 제 1 도전 라인(CL1)은 비트 라인이고, 상기 제 2 도전 라인(CL2)은 워드 라인일 수 있다. 상기 제 1 및 제 2 도전 라인들(CL1, CL2)은 구리 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다. 추가적으로, 상기 제 1 및 제 2 도전 라인들(CL1, CL2)은 TiN 또는 WN과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 제 1 도전 라인(CL1)은 하부 절연막(105) 내에 제공될 수 있다. 상기 제 2 도전 라인(CL2)은 상부 절연막(119) 내에 제공될 수 있다. 일 예로, 상기 하부 절연막(105)과 상기 상부 절연막(119)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제 1 도전 라인(CL1) 및 상기 제 2 도전 라인(CL2) 사이에 메모리 셀(MC)이 배치될 수 있다. 일 예로, 상기 메모리 셀(MC)은 가변 저항 구조체(CR), 및 스위칭 소자(SW)를 포함할 수 있다. 상기 가변 저항 구조체(CR)는 제 1 도전 라인(CL1)에 연결될 수 있다. 상기 가변 저항 구조체(CR)는 저장된 정보(data)에 따라 복수의 저항 값들을 갖는 저항 소자일 수 있다. 상기 스위칭 소자(SW)는 제 2 도전 라인(CL2)에 연결될 수 있다. 상기 스위칭 소자(SW)는 그의 문턱 전압(Vth)보다 높은 전압에 의존하여 상기 제 2 도전 라인(CL2)을 상기 가변 저항 구조체(CR)에 접속(access)시킬 수 있다. 상기 메모리 셀(MC)은 상기 가변 저항 구조체(CR) 및 상기 스위칭 소자(SW) 사이에 중간 전극(ME)을 포함할 수 있다. 상기 가변 저항 구조체(CR)는 상기 스위칭 소자(SW)와 상기 기판(W) 사이에 제공될 수 있다. 이와는 달리, 상기 스위칭 소자(SW)는 상기 가변 저항 구조체(CR)와 상기 기판(W) 사이에 제공될 수 있다. 이하, 설명의 간소화를 위하여 상기 가변 저항 구조체(CR)가 제 1 도전 라인(CL1)과 상기 스위칭 소자(SW) 사이에 제공되는 것으로 설명되나 이에 한정되지 않는다.
상기 가변 저항 구조체(CR)는 상기 제 1 도전 라인(CL1) 상의 제 1 내지 제 3 층간 절연막들(111, 113, 115) 내에 형성된 리세스 영역(RS) 내에 제공될 수 있다. 일 예로, 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 평면적 관점에서, 복수개의 리세스 영역들(RS)은 상기 제 1 도전 라인(CL1)과 상기 제 2 도전 라인(CL2)의 교차점에 배치되어 2차원적 배열을 이룰 수 있다. 이와는 달리, 상기 가변 저항 구조체(CR)는 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 연장하는 라인 형상을 가질 수 있다.
상기 가변 저항 구조체(CR)는 정보 저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 장치(100)가 상변화 메모리 장치(Phase change memory device)인 경우, 상기 가변 저항 구조체(CR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다.
일 예로, 상기 가변 저항 구조체(CR)의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 상기 가변 저항 구조체(CR)는 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 가변 저항 구조체(CR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 구조체(CR)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 상기 가변 저항 구조체(CR)는 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.
다른 실시예에 있어서, 상기 가변 저항 구조체(CR)는 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 가변 저항 구조체(CR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항 구조체(CR)이 전이금속 산화물들을 포함하는 경우, 상기 가변 저항 구조체(CR)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다. 다른 실시예에 있어서, 상기 가변 저항 구조체(CR)는 도전성 금속 산화물과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속산화물, 터널 절연막, 및 제 2 도전성 금속 산화물의 삼중 구조일 수 있다. 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
상기 제 1 도전 라인(CL1)과 상기 가변 저항 구조체(CR) 사이에 히터 전극(HE)이 제공될 수 있다. 상기 히터 전극(HE)은 제 1 방향(D1)으로 인접한 한 쌍의 가변 저항 구조체들(CR)을 제 1 도전 라인(CL1)과 연결할 수 있다. 일 예로, 상기 인접한 한 쌍의 히터 전극들(HE)은 상기 제 1 도전 라인(CL1)과 연결되는 수평부(BP) 및 상기 수평부(BP)의 양 단부들로부터 한 쌍의 가변 저항 구조체들(CR)로 연장되는 한 쌍의 수직부들(SP)을 포함할 수 있다. 이와는 달리, 복수개의 히터 전극들(HE)은 상기 제 1 도전 라인(CL1)과 상기 제 2 도전 라인(CL2)의 교차점에 배치되어 2차원적 배열을 이룰 수 있다. 상기 히터 전극(HE)은 상기 가변 저항 구조체(CR)를 가열하여 상변화시키는 전극일 수 있다. 상기 히터 전극(HE)은 상기 제 1 도전 라인(CL1)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 상기 히터 전극(HE)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
상기 히터 전극(HE)과 제 2 층간 절연막(113) 사이에 스페이서 패턴(120)이 제공될 수 있다. 상기 스페이서 패턴(120)은 상기 인접하는 한쌍의 히터 전극들(HE)의 수평부(BP) 및 수직부들(SP)을 따라 연장될 수 있다. 일 예로, 상기 스페이서 패턴(120)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 리세스 영역(RS)의 하부는 상기 가변 저항 구조체(CR)에 의하여 점유되고, 상기 리세스 영역(RS)의 상부는 중간 전극(ME)에 의하여 점유될 수 있다. 상기 중간 전극(ME)은 상기 가변 저항 구조체(CR)와 상기 스위칭 소자(SW)를 전기적으로 연결하며, 상기 가변 저항 구조체(CR)와 상기 스위칭 소자(SW)의 직접적인 접촉을 방지할 수 있다. 상기 중간 전극(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)의 상면은 상기 중간 전극(ME)의 상면과 공면을 이룰 수 있다. 이와는 달리, 상기 중간 전극(ME)은 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115) 상에 제공될 수 있다.
상기 스위칭 소자(SW)는 상기 중간 전극(ME) 상에 배치될 수 있다. 상기 스위칭 소자(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 상기 스위칭 소자(SW)는 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 스위칭 소자(SW)는 스위칭 패턴(130), 하부 배리어 전극(140), 상부 배리어 전극(150), 및 상부 전극(160)을 포함할 수 있다.
상기 스위칭 패턴(130)은 상기 하부 배리어 전극(140) 상에 배치될 수 있다. 상기 스위칭 패턴(130)은 상기 가변 저항 구조체(CR)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 패턴(130)의 상전이 온도는 약 350℃내지 약450℃일 수 있다. 따라서, 본 발명의 실시 예들에 따른 가변 저항 메모리 장치(100)의 동작 시, 상기 가변 저항 구조체(CR)는 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 패턴(130)은 상기 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 일 예로, 상기 스위칭 패턴(130)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭 패턴(130)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭 패턴(130)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
상기 하부 배리어 전극(140)은 상기 중간 전극(ME)과 상기 스위칭 패턴(130) 사이에 배치될 수 있다. 상기 하부 배리어 전극(140)은 상기 중간 전극(ME)과 상기 스위칭 패턴(130) 사이에 열 전달을 방지하거나 최소화할 수 있다. 상기 하부 배리어 전극(140)은 밀도 차이, 비저항 차이, 또는 표면 거칠기 차이에 따라 다중 전극들(multi-electrodes)로 구분될 수 있다. 일 예로, 상기 하부 배리어 전극(140)은 제 1 하부 배리어 전극(142) 및 제 2 하부 배리어 전극(144)을 포함할 수 있다.
상기 제 1 하부 배리어 전극(142)은 상기 중간 전극(ME)과 상기 스위칭 패턴(130) 사이에 배치될 수 있다. 상기 제 1 하부 배리어 전극(142)은 상기 중간 전극(ME)과 상기 스위칭 패턴(130) 사이의 스트레스를 감소시키고, 그들 사이의 접착력을 증가시킬 수 있다. 일 예로, 상기 제 1 하부 배리어 전극(142)은 상기 제 1 방향(D1) 또는 상기 제 2 방향(D2)으로 상기 중간 전극(ME) 보다 넓을 수 있다. 상기 제 1 하부 배리어 전극(142)는 상기 중간 전극(ME)의 제 1 폭(WD1)보다 큰 제 2 폭(WD2)을 가질 수 있다. 상기 제 1 하부 배리어 전극(142)은 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)의 일부와, 스위칭 패턴(130) 사이에 배치될 수 있다. 상기 제 1 하부 배리어 전극(142)은 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)의 일부와, 스위칭 패턴(130) 사이의 스트레스를 감소시키고, 그들 사이의 접착력을 증가시킬 수 있다. 일 예로, 상기 제 1 하부 배리어 전극(142)은 약 2.0g/cm3보다 작은 밀도의 저밀도 탄소(low-density carbon)를 포함할 수 있다. 예를 들어, 상기 제 1 하부 배리어 전극(142)은 약 1.73 g/cm3 의 밀도를 가질 수 있다. 상기 제 1 하부 배리어 전극(142)은 약 46.5mΩ???* 비저항과, 약 1.0nm의 표면 거칠기를 가질 수 있다.
상기 제 2 하부 배리어 전극(144)은 상기 제 1 하부 배리어 전극(142)과 상기 스위칭 패턴(130) 사이에 배치될 수 있다. 상기 제 2 하부 배리어 전극(144)은 상기 제 1 하부 배리어 전극(142)의 밀도보다 높은 밀도를 가질 수 있다. 일 예로, 상기 제 2 하부 배리어 전극(144)은 약 2.0g/cm3보다 큰 밀도의 고밀도 탄소(high-density carbon)를 포함할 수 있다. 예를 들어, 상기 제 2 하부 배리어 전극(144)은 약 2.34g/cm3의 밀도를 가질 수 있다. 상기 제 2 하부 배리어 전극(144)은 상기 스위칭 패턴(130)의 확산 결함(diffusion defect)을 방지하거나 최소화할 수 있다. 또한, 상기 제 2 하부 배리어 전극(144)은 상기 제 1 하부 배리어 전극(142)와, 상기 스위칭 패턴(130)의 혼합 결함(intermixing defect)을 방지하거나 최소화할 수 있다. 상기 제 2 하부 배리어 전극(144)의 비저항은 상기 제 1 하부 배리어 전극(142)의 비저항보다 작을 수 있다. 상기 제 2 하부 배리어 전극(144)의 표면 거칠기는 상기 제 1 하부 배리어 전극(142)의 표면 거칠기보다 작을 수 있다. 예를 들어, 상기 제 2 하부 배리어 전극(144)은 약 24.8 mΩ???* 비저항과, 약 0.4nm의 표면 거칠기를 가질 수 있다.
상기 상부 배리어 전극(150)은 상기 스위칭 패턴(130) 상에 배치될 수 있다. 상기 상부 배리어 전극(150)은 상기 스위칭 패턴(130)과 상기 제 2 도전 라인(CL2) 사이의 열 전달을 방지하거나 최소화할 수 있다. 상기 상부 배리어 전극(150)은 밀도 차이, 비저항 차이, 또는 표면 거칠기 차이에 따라 다중 전극들(multi-electrodes)로 구분될 수 있다. 일 예로, 상기 상부 배리어 전극(150)은 제 1 상부 배리어 전극(152) 및 제 2 상부 배리어 전극(154)을 포함할 수 있다.
제 1 상부 배리어 전극(152)은 상기 스위칭 패턴(130)과 상기 제 2 상부 배리어 전극(154) 사이에 배치될 수 있다. 일 예로, 상기 제 1 상부 배리어 전극(152)은 고밀도 탄소를 포함할 수 있다. 예를 들어, 상기 제 1 상부 배리어 전극(152)은 약 2.34 g/cm3의 밀도를 가질 수 있다. 상기 제 1 상부 배리어 전극(152)은 상기 스위칭 패턴(130)의 확산 결함을 방지하거나 최소화할 수 있다. 제 1 상부 배리어 전극(152)은 상기 스위칭 패턴(130)과 상기 제 2 상부 배리어 전극(154)의 혼합 결함을 방지하거나 최소화할 수 있다. 상기 제 1 상부 배리어 전극(152)은 약 24.8 mΩ???* 비저항과, 약 0.4nm의 표면 거칠기를 가질 수 있다.
제 2 상부 배리어 전극(154)은 상기 제 1 상부 배리어 전극(152)과 상기 상부 전극(160) 사이에 배치될 수 있다. 상기 제 2 상부 배리어 전극(154)은 상기 제 1 상부 배리어 전극(152)의 밀도보다 작은 밀도를 가질 수 있다. 일 예로, 상기 제 2 상부 배리어 전극(154)은 저밀도 탄소를 포함할 수 있다. 예를 들어, 상기 제 2 상부 배리어 전극(154)은 약 1.73 g/cm3 의 밀도를 가질 수 있다. 상기 제 2 상부 배리어 전극(154)은 상기 제 1 상부 배리어 전극(152)과 상기 상부 전극(160) 사이의 스트레스를 감소시키고, 그들 사이의 접착력을 증가시킬 수 있다. 상기 제 2 상부 배리어 전극(154)은 약 46.5mΩ???* 비저항과, 약 1.0nm의 표면 거칠기를 가질 수 있다.
상부 전극(160)은 상기 제 2 상부 배리어 전극(154) 상에 배치될 수 있다. 상기 상부 전극(160)은 상기 제 2 도전 라인(CL2)을 상기 스위칭 패턴(130)에 연결할 수 있다. 예를 들어, 상기 상부 전극(160)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
복수개의 상부 전극들(160) 사이를 채우는 제 4 층간 절연막(117)이 제공될 수 있다. 상기 제 4 층간 절연막(117)은 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)과 상부 절연막(119) 사이에 배치될 수 있다. 상기 제 4 층간 절연막(117)의 상면은 상기 상부 전극(160)의 상면과 공면을 이룰 수 있다. 예를 들어, 상기 제 4 층간 절연막(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘산탄화물, 실리콘산탄화질화물, 또는 실리콘탄질화물 중 적어도 하나를 포함할 수 있다. 상기 제 4 층간 절연막(117) 상에 상부 절연막(119과 제 2 도전 라인(CL2)이 제공될 수 있다.
도 5는 도 3의 I-I' 선 및 II-II' 선상의 스위칭 소자(SW)의 일 예를 보여준다. 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다. 도 5의 스위칭 소자(SW)에는 상부 전극이 제공되지 않을 수 있다. 본 발명의 실시 예에 있어서, 상기 제 2 상부 배리어 전극(154)은 상기 제 1 상부 배리어 전극(152)의 밀도보다 높은 밀도를 가질 수 있다. 상기 제 2 상부 배리어 전극(154)은 상기 제 1 상부 배리어 전극(152)의 표면 거칠기보다 작은 표면 거칠기를 가질 수 있다. 예를 들어, 상기 제 1 상부 배리어 전극(152)은 저밀도 탄소를 포함하고, 상기 제 2 상부 배리어 전극(154)은 고밀도 탄소를 포함할 수 있다.
도 6은 도 3의 가변 저항 메모리 장치(100)의 제조방법을 보여준다.
도 6을 참조하면, 본 발명의 가변 저항 메모리 장치(100)의 제조방법은 제 1 도전 라인(CL1)을 형성하는 단계(S100), 히터 전극(HE)을 형성하는 단계(S200), 가변 저항 구조체(CR) 및 중간 전극(ME)을 형성하는 단계(S300), 스위칭 소자(SW)를 형성하는 단계(S400), 및 제 2 도전 라인(CL2)을 형성하는 단계(S500)를 포함할 수 있다
도 7 내지 도 15는 도 3의 I-I'선 및 II-II'선에 따른 공정 단면도들이다.
도 6 및 도 7을 참조하면, 기판(W) 상에 제 1 도전 라인(CL1)을 형성한다(S100). 일 예로, 상기 제 1 도전 라인(CL1)은 금속막의 박막 증착 공정, 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 이후, 복수개의 제 1 도전 라인(CL1) 사이에 하부 절연막(105)이 형성될 수 있다. 다른 예로, 상기 제 1 도전 라인(CL1)은 다마신 방법을 통해 형성될 수 있다. 상기 기판(W) 상에 하부 트렌치(미도시)를 갖는 하부 절연막(105)이 형성된 이후, 상기 제 1 도전 라인(CL1)은 금속막의 박막 증착 공정 및 화학적 기계적 연마 공정으로 상기 하부 트렌치 내에 형성될 수 있다.
도 6, 도 8 및 도 9를 참조하면, 상기 제 1 도전 라인(CL1) 상에 히터 전극(HE)을 형성한다(S200). 일 예로, 상기 히터 전극(HE)은 제 1 내지 제 3 층간 절연막들(111, 113, 115)을 통해 형성될 수 있다.
도 8을 참조하여, 상기 제 1 도전 라인(CL1) 및 하부 절연막(105) 상에 제 1 층간 절연막(111)을 형성할 수 있다. 다음, 상기 제 1 층간 절연막(111) 내에 상부 트렌치(TC)를 형성할 수 있다. 상기 상부 트렌치(TC)의 형성 방법은 이방성 식각 공정을 포함할 수 있다. 상기 상부 트렌치(TC)는 제 1 도전 라인(CL1)과 교차할 수 있다. 일 예로, 상기 제 1 층간 절연막(111)은 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있다. 그 다음, 상기 상부 트렌치(TC)가 형성된 상기 제 1 층간 절연막(111) 상에 전극막(121) 및 스페이서막(126)을 차례로 형성할 수 있다. 상기 전극막(121) 및 상기 스페이서막(126)은 상기 상부 트렌치(TC)의 형상을 따라 콘포멀하게 형성될 수 있다. 상기 전극막(121)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 스페이서막(126)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다. 상기 스페이서막(126) 상에 상기 상부 트렌치(TC)를 채우는 제 2 층간 절연막(113)을 형성할 수 있다. 일 예로, 상기 제 2 층간 절연막(113)은 제 1 층간 절연막(111)과 동일한 물질로 형성될 수 있다.
도 9를 참조하여, 상기 제 1 층간 절연막(111)이 노출될 때까지 상기 제 2 층간 절연막(113)을 평탄화하여 히터 전극(HE)을 형성할 수 있다(S200). 그 후, 상기 제 1 도전 라인(CL1) 외곽의 상기 제 1 및 제 2 층간 절연막들(111, 113), 상기 스페이서막(126) 및 상기 전극막(121)을 식각하여 오프닝 영역(OP)을 형성할 수 있다. 그 결과, 상기 전극막(121)으로부터 히터 전극(HE)이 형성되고, 상기 스페이서막(126)으로부터 스페이서 패턴(120)이 형성될 수 있다. 복수개의 히터 전극들(HE)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 이 후, 제 3 층간 절연막(115)을 상기 오프닝 영역(OP) 내에 채울 수 있다. 상기 제 3 층간 절연막(115)의 형성방법은 유전체의 박막 증착 공정과 화학적 기계적 연마(CMP) 공정을 포함할 수 있다. 상기 제 3 층간 절연막(115)은 상기 제 1 층간 절연막(111)과 동일한 물질로 형성될 수 있다.
도 6, 도 10 및 도 11을 참조하면, 상기 히터 전극(HE) 상에 가변 저항 구조체(CR) 및 중간 전극(ME)을 형성한다(S30). 일 예로, 상기 가변 저항 구조체(CR) 및 상기 중간 전극(ME)은 다마신 방법으로 형성될 수 있다.
도 10을 참조하여, 상기 히터 전극(HE)의 상부를 노출하는 리세스 영역(RS)를 형성할 수 있다. 상기 리세스 영역(RS)의 형성 방법은 상기 스페이서 패턴(120)의 상부를 식각하는 공정 및 상기 히터 전극(HE)의 상부를 식각하는 공정을 포함할 수 있다. 상기 스페이서 패턴(120)과 상기 히터 전극(HE)의 식각 공정들의 각각은 습식 식각 공정일 수 있다. 이 후, 등방성 습식 식각 공정을 수행하여 상기 히터 전극(HE)의 상부와 상기 스페이서 패턴(127)의 상부가 제거되어 생긴 빈 공간을 확장할 수 있다. 일 예로, 상기 등방성 습식 식각 공정은 인산을 포함하는 에천트로 수행될 수 있다.
도 11을 참조하여, 상기 리세스 영역(RS) 내에 가변 저항 구조체(CR)을 형성할 수 있다. 상기 리세스 영역(RS)을 채우는 가변 저항막을 형성한 후, 상기 가변 저항막의 상부를 식각하여 상기 가변 저항 구조체(CR)을 형성할 수 있다. 상기 가변 저항막은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 상기 가변 저항 막은 물리적 기상 증착(Physical Vapor Deposition) 또는 화학적 기상 증착(Chemical Vapor Deposition) 방법으로 형성될 수 있다.
도 12를 참조하면, 상기 리세스 영역(RS)의 상부에 중간 전극(ME)을 형성할 수 있다. 상기 중간 전극(ME)은 상기 가변 저항 구조체(CR)가 형성된 결과물 상에, 전극막을 형성한 후 평탄화하여 형성할 수 있다. 이와는 달리 상기 중간 전극(ME)의 형성 공정은 생략될 수 있다. 상기 중간 전극(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
도 6, 도 13 및 도 14를 참조하면, 상기 중간 전극(ME)이 형성된 결과물 상에, 스위칭 소자(SW)를 형성한다(S400). 상기 스위칭 소자(SW)는 박막 증착 공정, 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다.
도 16은 도 6의 스위칭 소자(SW)를 형성하는 단계(S400)의 일 예를 보여준다.
도 16을 참조하면, 스위칭 소자(SW)를 형성하는 단계(S400)는 하부 배리어 층(141)을 형성하는 단계(S410), 스위칭 층(132)을 증착하는 단계(S420), 상부 배리어 층(151)을 형성하는 단계(S430), 상부 전극 층(162)을 증착하는 단계(440), 그리고 상기 하부 배리어 층(141), 상기 스위칭 층(132), 상부 배리어 층(151), 및 상기 상부 전극 층(162)의 일부를 식각하는 단계(S450)를 포함할 수 있다.
도 17은 도 13의 하부 배리어 층(141)과 상부 배리어 층(151)을 증착하기 위한 박막 증착 장비(1000)를 보여준다.
도 17을 참조하면, 박막 증착 장비(1000)는 스퍼터(sputter) 장비일 수 있다. 일 예로, 상기 박막 증착 장비(1000)는 챔버(1), 히터 척(2), 타깃(3), 마그네트론(magnetron, 4), 제 1 및 제 2 파워 공급부들(6, 7), 및 가스 공급부(8)를 포함할 수 있다. 상기 가스 공급부(8)는 상기 챔버(1) 내에 공정 가스를 제공할 수 있다. 상기 공정 가스는 아르곤(Ar) 가스, 질소 가스(N2), 또는 크립톤(Kr) 가스를 포함할 수 있다. 상기 챔버(1)의 하부 내에 히터 척(2)이 배치되며, 상기 챔버(1)의 상부 내에 마그네트론(4)이 배치될 수 있다. 상기 기판(W)은 상기 히터 척(2) 상에 제공될 수 있다. 상기 타깃(3)은 상기 상기 마그네트론(4)의 하부 면 상에 고정될 수 있다. 상기 타깃(3)은 탄소 타깃, 화합물 타깃, 또는 금속 타깃을 포함할 수 있다. 상기 화합물 타깃은 Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나와, 칼코게나이드 원소인 Te 및 Se 중의 적어도 하나가 조합된 화합물을 포함할 수 있다. 상기 금속 타깃은 티타늄 또는 티타늄 질화물을 포함할 수 있다. 상기 제 1 파워 공급부(6)는 상기 마그네트론(4)에 제 1 고주파 파워(ex, 소스 파워, 5)를 제공할 수 있다. 상기 제 1 고주파 파워(5)는 공정 가스를 여기시켜 상기 챔버(1) 내에 플라즈마를 유도할 수 있다. 상기 제 1 고주파 파워(5)는 상기 플라즈마를 타깃(3)에 가속시켜 타깃 입자를 생성할 수 있다. 상기 타깃 입자는 상기 기판(W) 상에 박막으로 증착될 수 있다. 상기 제 2 파워 공급 부(7)는 상기 히터 척(2)에 제 2 고주파 파워(ex, 바이어스 파워, 9)를 제공할 수 있다. 상기 제 2 고주파 파워(9)는 상기 타깃 입자 및 플라즈마를 상기 기판(W)에 가속시켜 상기 박막의 밀도를 증가시킬 수 있다.
도 13, 도 16, 및 도 17을 참조하면, 박막 증착 장비(1000)는 탄소 타깃의 타깃(3)을 이용하여 하부 배리어 층(141)을 증착한다(S410). 상기 하부 배리어 층(141)은 스퍼터링 방법으로 형성될 수 있다. 일 예로, 상기 하부 배리어 층(141)을 증착하는 단계(S410)는 제 1 하부 배리어 층(143)을 증착하는 단계(S412)와 제 2 하부 배리어 층(145)을 증착하는 단계(S414)를 포함할 수 있다.
먼저, 상기 제 1 파워 공급부(6)는 상기 제 1 고주파 파워(5)를 상기 마그네트론(4)에 공급하여 상기 기판(W) 상에 제 1 하부 배리어 층(143)을 증착한다(S412). 상기 히터 척(2)은 상기 기판(W)을 약 350℃의 고온으로 가열할 수 있다. 상기 가스 공급 부(8)은 상기 기판(W) 상에 아르곤 가스의 공정 가스를 제공할 수 있다. 상기 제 1 하부 배리어 층(143)은 저밀도 탄소를 포함할 수 있다.
다음, 상기 제 1 및 제 2 파워 공급부들(6, 7)은 상기 제 1 및 제 2 고주파 파워들(5, 9)을 각각 공급하여 상기 기판(W) 상에 제 2 하부 배리어 층(145)을 증착한다(S414). 상기 히터 척(2)은 상기 기판(W)을 약 150℃의 저온으로 가열할 수 있다. 상기 가스 공급 부(8)은 상기 기판(W) 상에 질소 가스 또는 크립톤 가스의 공정 가스를 제공할 수 있다. 상기 제 2 하부 배리어 층(145)은 상기 제 1 하부 배리어 층(143) 상에 형성될 수 있다. 상기 제 2 하부 배리어 층(145)은 고밀도 탄소를 포함할 수 있다. 상기 제 2 하부 배리어 층(145)은 질소(N)가 도핑된 고밀도 탄소를 포함할 수 있다.
그 다음, 상기 스위칭 층(132)을 스퍼터링 방법으로 증착한다(S420). 상기 스위칭 층(132)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭 층(132)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭 층(132)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
이후, 박막 증착 장비(1000)는 탄소 타깃의 타깃(3)을 이용하여 상부 배리어 층(151)을 증착한다(S430). 상기 상부 배리어 층(151)은 스프터링 방법으로 형성될 수 있다. 일 예로, 상기 상부 배리어 층(151)을 증착하는 단계(S430)는 제 1 상부 배리어 층(153)을 증착하는 단계(S432)와, 제 2 상부 배리어 층(155)을 증착하는 단계(S434)를 포함할 수 있다.
도 13, 도 16 및 도 17을 참조하여 상기 제 1 및 제 2 파워 공급부들(6, 7)은 상기 제 1 및 제 2 고주파 파워들(5, 9)을 각각 공급하여 상기 기판(W) 상에 제 1 상부 배리어 층(153)을 증착한다(S432). 상기 히터 척(2)은 상기 기판(W)을 약 150℃의 저온으로 가열할 수 있다. 상기 가스 공급 부(8)은 상기 기판(W) 상에 질소 가스 또는 크립톤 가스의 공정 가스를 제공할 수 있다. 상기 제 1 상부 배리어 층(153)은 고밀도 탄소를 포함할 수 있다. 상기 제 1 상부 배리어 층(153)은 질소(N)가 도핑된 고밀도 탄소를 포함할 수 있다..
다음, 상기 제 1 파워 공급부(6)는 상기 제 1 고주파 파워(5)를 상기 마그네트론(4)에 공급하여 상기 기판(W) 상에 제 2 상부 배리어 층(155)을 증착한다(S434). 상기 히터 척(2)은 상기 기판(W)을 약 350℃의 고온으로 가열할 수 있다. 상기 가스 공급 부(8)은 상기 기판(W) 상에 아르곤 가스의 공정 가스를 제공할 수 있다. 상기 제 2 상부 배리어 층(155)은 저밀도 탄소를 포함할 수 있다.
그리고, 상부 전극 층(162)을 스퍼터링 방법으로 증착한다(S440). 상기 상부 전극 층(162)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
도 14 및 도 16을 참조하여, 식각 장비(미도시)는 상기 하부 배리어 층(141), 상기 스위칭 층(132), 상기 상부 배리어 층(151), 및 상기 상부 전극 층(162)의 일부를 식각하여 스위칭 소자(SW)를 형성한다(S450). 예를 들어, 상기 하부 배리어 층(141), 상기 스위칭 층(132), 상부 배리어 층(151), 및 상기 상부 전극 층(162)의 일부를 식각하는 것(S450)는 반응성 이온 식각(RIE: Reactive Ion Etching) 방법을 포함할 수 있다. 상기 스위칭 소자(SW)는 하부 배리어 전극(140), 스위칭 패턴(130), 상부 배리어 전극(150), 및 상부 전극(160)을 포함할 수 있다. 상기 상부 배리어 전극(150)은 상기 제 1 및 제 2 상부 배리어 전극들(152, 154)를 포함하고, 상기 제 1 및 제 2 상부 배리어 전극들(152, 154)은 상기 제 1 및 제 2 상부 배리어 층들(153, 155)로부터 각각 형성될 수 있다. 상기 하부 배리어 전극(140)은 제 1 및 제 2 하부 배리어 전극들(142, 144)을 포함하고, 상기 제 1 및 제 2 하부 배리어 전극들(142, 144)은 상기 제 1 및 제 2 하부 배리어 층들(143, 145)로부터 각각 형성될 수 있다. 상기 제 1 하부 배리어 층(143)은 상기 중간 전극(ME) 또는 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)에 대한 상기 스위칭 소자(SW)의 접착력을 증가시킬 수 있다. 상기 제 1 하부 배리어 층(143)은 그의 식각 공정 중에 상기 스위칭 소자(SW)의 쓰러짐(leaning) 결함 및/또는 이탈(detachment) 결함을 방지하거나 최소화할 수 있다.
도 18은 일반적인 스위칭 소자(190)의 식각 공정의 문제점을 보여주는 단면도이다.
도 18을 참조하면, 일반적인 스위칭 소자(190)는 제 1 배리어 전극(192) 및 제 2 배리어 전극(194)을 포함할 수 있다.
상기 제 1 배리어 전극(192)은 기판(W)과 스위칭 패턴(130) 사이에 형성될 수 있다. 상기 제 1 배리어 전극(192)은 고밀도 탄소를 포함할 수 있다. 상기 제 1 배리어 전극(192)은 식각 공정 중에 상기 기판(W)과 상기 스위칭 패턴(130) 사이의 접착력을 감소시키거나 약화시켜 일반적인 스위칭 소자(190)의 쓰러짐 결함 및/또는 이탈 결함을 발생시킬 수 있다. 일반적인 스위칭 소자(190)이 상기 기판(W)으로부터 분리(separated)될 수 있다.
상기 제 2 배리어 전극(194)은 상기 스위칭 패턴(130)과 상부 전극(160) 사이에 형성될 수 있다. 상기 제 2 배리어 전극(194)은 고밀도 탄소를 포함할 수 있다. 상기 제 2 배리어 전극(194)은 식각 공정 중에 상기 스위칭 패턴(130)과 상기 상부 전극(160)의 접착력을 감소시켜 상기 상부 전극(160)의 이탈 결함을 야기할 수 있다. 상기 상부 전극(160)이 상기 제 2 배리어 전극(194)으로부터 분리될 수 있다.
다시, 도 14를 참조하면, 상기 상부 배리어 전극(150)은 제 1 및 제 2 상부 배리어 전극들(152, 154)을 포함하고, 상기 제 1 및 제 2 상부 배리어 전극들(152, 154)은 상기 제 1 및 제 2 상부 배리어 층들(153, 155)로부터 각각 형성될 수 있다. 상기 제 2 상부 배리어 전극(154)은 상기 제 1 및 제 2 상부 배리어 층들(153, 155)의 식각 공정 중에 상기 제 1 상부 배리어 전극(152)과 상기 상부 전극(160) 사이의 접착력을 증가시킬 수 있다. 상기 상부 전극(160)의 이탈 결함은 증가된 상기 접착력에 의해 방지되나 최소화될 수 있다. 식각 공정을 통해, 상기 상부 전극 층(162)으로부터 상기 상부 전극(160)이 형성될 수 있다.
도 15를 참조하여, 복수개의 스위칭 소자들(SW) 사이에 제 4 층간 절연막(117)을 형성할 수 있다. 상기 제 4 층간 절연막(117)은 유전체의 박막 증착 공정 및 화학적 기계적 연마 공정으로 형성될 수 있다.
다시 도 4 및 도 6을 참조하면, 상기 제 4 층간 절연막(117)의 일부와 상기 스위칭 소자(SW) 상에 제 2 도전 라인(CL2)을 형성한다(S500). 상기 제 2 도전 라인(CL2)은 금속막의 박막 증착 공정, 포토리소그래피 공정, 및 식각 공정을 통해 형성될 수 있다.
다음, 복수개의 제 2 도전 라인들(CL2) 사이에 상부 절연막(119)을 형성할 수 있다. 상기 상부 절연막(119)은 유전체의 박막 증착 공정 및 화학적 기계적 연마 공정으로 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (20)
- 기판 상의 하부 배리어 전극;
상기 하부 배리어 전극 상의 스위칭 패턴; 그리고
상기 스위칭 패턴 상의 상부 배리어 전극을 포함하되,
상기 하부 배리어 전극은:
제 1 하부 배리어 전극; 그리고
상기 제 1 하부 배리어 전극과 상기 스위칭 패턴 사이에 배치되고, 상기 제 1 하부 배리어 전극의 밀도와 다른 밀도를 갖는 제 2 하부 배리어 전극을 포함하되,
상기 제 1 하부 배리어 전극은 탄소를 포함하고,
상기 제 2 하부 배리어 전극은 탄소를 포함하는 스위칭 소자.
- 제 1 항에 있어서,
상기 제 2 하부 배리어 전극의 밀도는 상기 제 1 하부 배리어 전극의 밀도보다 높은 스위칭 소자.
- 삭제
- 제 2 항에 있어서,
상기 제 1 하부 배리어 전극의 밀도는 1.7 g/㎝3 이되,
상기 제 2 하부 배리어 전극의 밀도는 2.3 g/㎝3 인 스위칭 소자.
- 제 1 항에 있어서,
상기 제 2 하부 배리어 전극은 상기 제 1 하부 배리어 전극의 비저항보다 작은 비저항을 갖는 스위칭 소자.
- 제 1 항에 있어서,
상기 제 2 하부 배리어 전극은 상기 제 1 하부 배리어 전극의 표먼 거칠기보다 작은 표면 거칠기를 갖는 스위칭 소자.
- 제 1 항에 있어서,
상기 상부 배리어 전극은:
제 1 상부 배리어 전극; 그리고
상기 제 1 상부 배리어 전극 상에 배치되고, 상기 제 1 상부 배리어 전극의 밀도와 다른 밀도를 갖는 제 2 상부 배리어 전극을 포함하는 스위칭 소자.
- 제 7 항에 있어서,
상기 상부 배리어 전극 상의 상부 전극을 더 포함하되,
상기 제 2 상부 배리어 전극의 밀도는 상기 제 1 상부 배리어 전극의 밀도보다 낮은 스위칭 소자.
- 제 7 항에 있어서,
상기 제 2 상부 배리어 전극의 밀도는 상기 제 1 상부 배리어 전극의 밀도보다 높은 스위칭 소자.
- 제 1 항에 있어서,
상기 스위칭 패턴은 칼코게나이드 원소를 포함하는 스위칭 소자.
- 제 1 방향으로 연장하는 제 1 도전 라인;
상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 도전 라인;
상기 제 1 및 제 2 도전 라인들 사이에 배치된 가변 저항 구조체; 그리고
상기 가변 저항 구조체와 상기 제 2 도전 라인 사이에 배치된 스위칭 소자를 포함하되,
상기 스위칭 소자는:
하부 배리어 전극;
상기 하부 배리어 전극 상의 스위칭 패턴; 그리고
상기 스위칭 패턴 상의 상부 배리어 전극을 포함하되,
상기 하부 배리어 전극은:
제 1 하부 배리어 전극; 그리고
상기 제 1 하부 배리어 전극과 상기 스위칭 패턴 사이에 배치되고, 상기 제 1 하부 배리어 전극의 밀도와 다른 밀도를 갖는 제 2 하부 배리어 전극을 포함하되,
상기 제 1 하부 배리어 전극은 탄소를 포함하고,
상기 제 2 하부 배리어 전극은 탄소를 포함하는 가변 저항 메모리 소자.
- 제 11 항에 있어서,
상기 제 1 하부 배리어 전극과 상기 가변 저항 구조체 사이의 중간 전극을 더 포함하는 가변 저항 메모리 소자.
- 제 12 항에 있어서,
상기 제 1 하부 배리어 전극은 상기 중간 전극의 폭보다 넓은 폭을 갖는 가변 저항 메모리 소자.
- 제 11 항에 있어서,
상기 상부 배리어 전극은:
제 1 상부 배리어 전극; 그리고
상기 제 1 상부 배리어 전극과 상기 제 2 도전 라인 사이에 배치되고, 상기 제 1 상부 배리어 전극의 밀도와 다른 밀도를 갖는 제 2 상부 배리어 전극을 포함하는 가변 저항 메모리 소자.
- 제 11 항에 있어서,
상기 스위칭 소자는 상기 스위칭 패턴과 상기 제 2 도전 라인 사이의 상부 전극을 더 포함하는 가변 저항 메모리 소자.
- 기판 상에 하부 배리어 층을 형성하는 단계;
상기 하부 배리어 층 상에 스위칭 층을 형성하는 단계;
상기 스위칭 층 상에 상부 배리어 층을 형성하는 단계; 그리고
상기 하부 배리어 층, 상기 스위칭 층 및 상기 상부 배리어 층의 일부를 제거하여 스위칭 소자를 형성하는 단계를 포함하되,
상기 하부 배리어 층을 형성하는 단계는:
제 1 하부 배리어 층을 형성하는 단계; 그리고
상기 제 1 하부 배리어 층 상에 상기 제 1 하부 배리어 층의 밀도와 다른 밀도를 갖는 제 2 하부 배리어 층을 형성하는 단계를 포함하되,
상기 제 1 하부 배리어 전극은 탄소를 포함하고,
상기 제 2 하부 배리어 전극은 탄소를 포함하는 스위칭 소자의 제조방법.
- 제 16 항에 있어서,
상기 하부 배리어 층은 스퍼터링 방법으로 형성되되,
상기 제 1 하부 배리어 층은 소스 파워를 이용하여 형성되되,
상기 제 2 하부 배리어 층은 상기 소스 파워, 그리고 상기 소스 파워와 다른 바이어스 파워를 이용하여 형성되는 스위칭 소자의 제조방법.
- 제 16 항에 있어서,
상기 제 1 하부 배리어 층은 제 1 온도에서 형성되되,
상기 제 2 하부 배리어 층은 상기 제 1 온도보다 낮은 제 2 온도에서 형성되는 스위칭 소자의 제조방법.
- 제 16 항에 있어서,
상기 상부 배리어 층을 형성하는 단계는:
제 1 상부 배리어 층을 형성하는 단계; 그리고
상기 제 1 상부 배리어 층 상에 상기 제 1 상부 배리어 층의 밀도와 다른 제 2 상부 배리어 층을 형성하는 단계를 포함하는 스위칭 소자의 제조 방법.
- 제 19 항에 있어서,
상기 제 2 상부 배리어 층 상에 상부 전극 층을 형성하는 단계를 더 포함하는 스위칭 소자의 제조 방법.
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