TWI782218B - 開關元件、可變電阻記憶裝置以及製造開關元件之方法 - Google Patents

開關元件、可變電阻記憶裝置以及製造開關元件之方法 Download PDF

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Abstract

一種開關元件包括：下部障壁電極，位於基板上；開關 圖案，位於下部障壁電極上；以及上部障壁電極，位於開關圖案上。所述下部障壁電極包括第一下部障壁電極層及第二下部障壁電極層，第二下部障壁電極層夾置於第一下部障壁電極層與開關圖案之間且第二下部障壁電極層的密度不同於第一下部障壁電極層的密度。本發明亦提供相關的可變電阻記憶裝置以及製造開關元件之方法。

Description

開關元件、可變電阻記憶裝置以及製造開關元 件之方法
本發明概念是有關於一種半導體裝置，更具體而言，是有關於一種可變電阻記憶裝置、一種可變電阻記憶裝置的開關元件以及一種製造開關元件之方法。
[優先權聲明]
本美國非臨時專利申請案主張於2018年9月4日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0105378號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
一般而言，半導體記憶裝置可被分類成揮發性記憶裝置及非揮發性記憶裝置。當揮發性記憶裝置的電源中斷時，揮發性記憶裝置會丟失其儲存的資料。揮發性記憶裝置包括動態隨機存取記憶(dynamic random access memory，DRAM)裝置及靜態隨機存取記憶(static random access memory，SRAM)裝置。相反， 非揮發性記憶裝置即使當其電源中斷時仍會保持其儲存的資料。非揮發性記憶裝置包括可程式化唯讀記憶體(programmable read-only memory，PROM)、可抹除可程式化唯讀記憶體(erasable PROM，EPROM)、電可抹除可程式化唯讀記憶體(electrically EPROM，EEPROM)及快閃記憶裝置。
另外，已開發了下一代半導體記憶裝置(例如，鐵電式隨機存取記憶(ferroelectric random access memory，FRAM)裝置、磁性隨機存取記憶(magnetic random access memory，MRAM)裝置及相變隨機存取記憶(phase-change random access memory，PRAM)裝置)以提供高效能及低功耗的半導體記憶裝置。該些下一代半導體記憶裝置的材料具有根據施加至該些下一代半導體記憶裝置的電流或電壓而變化的電阻值，且即使當電流或電壓中斷時仍保持其電阻值。
根據本發明概念的一個態樣，提供一種開關元件，所述開關元件包括：下部障壁電極，位於基板上；開關圖案，位於所述下部障壁電極上；以及上部障壁電極，位於所述開關圖案上。所述下部障壁電極包括第一下部障壁電極層及第二下部障壁電極層，所述第二下部障壁電極層夾置於所述第一下部障壁電極層與所述開關圖案之間。所述第二下部障壁電極層的密度不同於所述第一下部障壁電極層的密度。
根據本發明概念的一個態樣，亦提供一種可變電阻記憶 裝置，所述可變電阻記憶裝置包括：第一導電線，在第一方向上縱向延伸；第二導電線，當在平面圖中觀察所述第一導電線及所述第二導電線時，所述第二導電線在與所述第一方向交叉的第二方向上縱向延伸；可變電阻結構，夾置於所述第一導電線與所述第二導電線之間；以及開關元件，夾置於所述可變電阻結構與所述第二導電線之間。所述開關元件包括：下部障壁電極；開關圖案，位於所述下部障壁電極上；以及上部障壁電極，位於所述開關圖案上。所述下部障壁電極包括：第一下部障壁電極層及第二下部障壁電極層，所述第二下部障壁電極層夾置於所述第一下部障壁電極層與所述開關圖案之間。所述第二下部障壁電極層的密度不同於所述第一下部障壁電極層的密度。
根據本發明概念的一個態樣，亦提供一種可變電阻記憶裝置，所述可變電阻記憶裝置包括第一導電線、第二導電線及記憶胞元，所述記憶胞元夾置於所述第一導電線與所述第二導電線之間且電性連接至所述第一導電線及所述第二導電線。所述記憶胞元包括可變電阻器及開關，所述可變電阻器的電阻率是相依於溫度的，所述開關夾置於所述可變電阻器與所述第二導電線之間。所述開關包括：開關圖案，選擇性地將所述可變電阻器電性導通連接至所述第二導電線；第一下部障壁材料層，夾置於所述可變電阻器與所述開關圖案之間；以及第二下部障壁材料層，夾置於所述第一下部障壁材料層與所述開關圖案之間。所述第二下部障壁材料層的障壁材料的密度不同於所述第一下部障壁材料層 的障壁材料的密度。
根據本發明概念的另一態樣，提供一種製造開關元件之方法，所述方法包括：在基板上形成下部障壁層；在所述下部障壁層上形成開關層；在所述開關層上形成上部障壁層；以及移除所述下部障壁層、所述開關層以及所述上部障壁層的一些部分，以形成開關元件。所述形成所述下部障壁層可包括形成第一下部障壁層以及在所述第一下部障壁層上形成第二下部障壁層，其中所述第二下部障壁層的密度不同於所述第一下部障壁層的密度。
1:腔室
2:加熱器卡盤
3:靶
4:磁控管
5:第一射頻功率
6:第一電源供應單元
7:第二電源供應單元
8:氣體供應單元
9:第二射頻功率
100:可變電阻記憶裝置
105:下部絕緣層
111:第一層間絕緣層
113:第二層間絕緣層
115:第三層間絕緣層
117:第四層間絕緣層
119:上部絕緣層
120:間隔件圖案
121:電極層
126:間隔件層
130:開關圖案
132:開關層
140:下部障壁電極
141:下部障壁層
142:第一下部障壁電極
143:第一下部障壁層
144:第二下部障壁電極
145:第二下部障壁層
150:上部障壁電極
151:上部障壁層
152:第一上部障壁電極
153:第一上部障壁層
154:第二上部障壁電極
155:第二上部障壁層
160:上部電極
162:上部電極層
190:傳統的開關元件/開關元件
192:第一障壁電極
194:第二障壁電極
1000:薄層沈積設備
BP:水平部分
CL1:第一導電線
CL2:第二導電線
CR:可變電阻結構
D1:第一方向
D2:第二方向
HE:加熱器電極
I-I’、II-II’:線
MC:記憶胞元
MCA:記憶胞元陣列
MCA1:第一記憶胞元陣列
ME:中間電極
OP:開口
RS:凹槽
S100、S200、S300、S400、S410、S412、S414、S420、S430、S432、S434、S440、S450、S500:操作
SP:垂直部分
SW:開關元件
TC:上部溝槽
W:基板
WD1:第一寬度
WD2:第二寬度
根據附圖及伴隨的詳細說明，本發明概念將變得更顯而易見。
圖1是根據本發明概念的可變電阻記憶裝置的實例的透視圖。
圖2是圖1所示可變電阻記憶裝置的記憶胞元堆疊的電路圖。
圖3是根據本發明概念的可變電阻記憶裝置的實例的平面圖。
圖4是根據本發明概念的沿圖3所示線I-I’及線II-II’截取的可變電阻記憶裝置的一個實例的剖視圖。
圖5是根據本發明概念的沿圖3所示線I-I’及線II-II’截取的可變電阻記憶裝置的另一實例的剖視圖。
圖6是根據本發明概念的製造圖3所示可變電阻記憶裝置之方法的實例的流程圖。
圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14及圖15是製造可變電阻記憶裝置的過程期間可變電阻記憶裝置的剖視圖，所述剖視圖是在與圖3所示線I-I’及線II-II’的方向對應的方向上截取的。
圖16是在由圖6所示流程圖示出的方法中形成開關元件的操作的實例的流程圖。
圖17是在圖13中示出的方法的階段中用於形成下部障壁層及上部障壁層的薄層沈積設備的示意圖。
圖18是傳統的開關元件的剖視圖。
參照圖1，根據本發明概念的可變電阻記憶裝置100可包括依序堆疊於基板W上的多個記憶胞元陣列MCA。記憶胞元陣列MCA中的每一者可包括可變電阻記憶胞元的二維陣列。可變電阻記憶裝置100可更包括導電線(未示出)，所述導電線設置於記憶胞元陣列之間且用於向可變電阻記憶胞元寫入資料、自可變電阻記憶胞元讀取資料及/或抹除可變電阻記憶胞元。圖1示出五個記憶胞元陣列MCA的堆疊。然而，本發明概念並非僅限於此。
圖2是圖1所示記憶胞元陣列中的一個記憶胞元陣列的電路圖。在圖2中示出第一記憶胞元陣列MCA1作為實例。第一記憶胞元陣列MCA1可包括記憶胞元MC，當在平面圖中觀察時，記憶胞元MC設置於第一導電線CL1與第二導電線CL2的交叉點處。儘管圖2中未示出，然而在第一記憶胞元陣列MCA1上可設 置有第二記憶胞元陣列。如第一記憶胞元陣列MCA1一般，第二記憶胞元陣列可包括設置於第三導電線與第四導電線的交叉點處的記憶胞元。舉例而言，第三導電線是在垂直方向上與第二導電線CL2間隔開的單獨導電線。作為另外一種選擇，第二記憶胞元陣列可與第一記憶胞元陣列MCA1共享第二導電線CL2。在此種情形中，第三導電線對應於第二導電線CL2。第一記憶胞元陣列MCA1的記憶胞元MC可以二維陣列形式排列於基板W上以構成列及行。
圖3是圖2所示電路圖中所呈現的第一導電線CL1及第二導電線CL2以及記憶胞元MC的平面圖。圖4是沿圖3所示線I-I’及線II-II’截取的剖視圖。圖2、圖3及圖4可一同示出根據本發明概念的可變電阻記憶裝置的實例。
參照圖3及圖4，第一導電線CL1可在基板W上在第一方向D1上延伸，且第二導電線CL2可在基板W上在第二方向D2上延伸。基板W可包含單晶(single-crystalline)半導體材料。舉例而言，基板W可為矽基板、絕緣體上矽(silicon-on-insulator，SOI)基板、鍺基板、絕緣體上鍺(germanium-on-insulator，GOI)基板或矽-鍺(SiGe)基板。第一導電線CL1可為字元線，且第二導電線CL2可為位元線。作為另外一種選擇，第一導電線CL1可為位元線，且第二導電線CL2可為字元線。第一導電線CL1及第二導電線CL2包含例如銅或鋁等導電材料。第一導電線CL1及第二導電線CL2可更包含例如TiN或WN等導電金屬氮化物。第一 導電線CL1可設置於下部絕緣層105中。第二導電線CL2可設置於上部絕緣層119中。下部絕緣層105及上部絕緣層119可分別為氧化矽層或氮氧化矽層。
記憶胞元MC夾置於第一導電線CL1與第二導電線CL2之間。在本發明概念的實例中，記憶胞元MC中的每一者包括可變電阻器及開關，在下文中分別將可變電阻器及開關稱為可變電阻結構CR及開關元件SW。可變電阻結構CR可連接至第一導電線CL1。可變電阻結構CR具有可變的電阻值以儲存邏輯資料。開關元件SW可連接至第二導電線CL2。當對開關元件的兩端施加高於開關元件SW的臨限電壓(Vth)的電壓時，開關元件SW可將第二導電線CL2連接至可變電阻結構CR，即開關元件SW選擇性地將可變電阻結構CR電性導通連接至第二導電線CL2。記憶胞元MC可更包括位於可變電阻結構CR與開關元件SW之間的中間電極ME。可變電阻結構CR可設置於開關元件SW與基板W之間。作為另外一種選擇，開關元件SW設置於可變電阻結構CR與基板W之間。在下文中，為易於闡釋及便於闡釋起見，將闡述其中在第一導電線CL1與開關元件SW之間設置可變電阻結構CR的實例，但本發明概念並非僅限於此。
可變電阻結構CR可設置於在第一導電線CL1上的第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115中形成的凹槽RS中。第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115可分別為氮化矽層或氮氧化矽層。當在平面圖 中觀察時，多個凹槽RS可分別設置於第一導電線CL1與第二導電線CL2的交叉點處且可為二維排列的。作為另外一種選擇，可變電阻結構CR可具有在第一方向D1或第二方向D2上延伸的線形狀。
可變電阻結構CR可由至少一種能夠儲存邏輯資料的材料形成。當可變電阻記憶裝置100是相變記憶裝置時，可變電阻結構CR包含具有相轉變溫度的材料，所述材料的相(phase)跨越所述相轉變溫度而在結晶相(crystalline phase)與非晶相(amorphous phase)之間改變。
舉例而言，可變電阻結構CR的結晶相與非晶相之間的相轉變溫度可介於約250攝氏度至約350攝氏度的範圍內。可變電阻結構CR可由包含Te及Se(即硫屬化物元素)中的至少一者以及選自由以下組成的群組中的至少一種材料的化合物形成：Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O及C。舉例而言，可變電阻結構CR可包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe或InSbTe的層(圖案)。在某些實例中，可變電阻結構CR可具有超晶格結構(superlattice structure)，在所述超晶格結構中包含Ge的層與不包含Ge的層重複並交替地堆疊。舉例而言，可變電阻結構CR可具有其中GeTe層與SbTe層重複並交替地堆疊的結構。
在某些實例中，可變電阻結構CR包括選自鈣鈦礦化合 物的群組以及導電金屬氧化物的群組的至少一種材料。舉例而言，可變電阻結構CR可包括氧化鈮、氧化鈦、氧化鎳、氧化鋯、氧化釩、(Pr,Ca)MnO3(PCMO)、氧化鍶鈦、氧化鋇鍶鈦、氧化鍶鋯、氧化鋇鋯或氧化鋇鍶鋯的層(圖案)。當可變電阻結構CR包含過渡金屬(transition metal)氧化物時，可變電阻結構CR的介電常數大於氧化矽的介電常數。在某些實例中，可變電阻結構CR具有由導電金屬氧化物層及穿隧絕緣層(tunnel insulating layer)形成的雙層式結構。在某些其他實例中，可變電阻結構CR具有由第一導電金屬氧化物層、穿隧絕緣層及第二導電金屬氧化物層形成的三層式結構。穿隧絕緣層可包含氧化鋁、氧化鉿或氧化矽。
第一導電線CL1與可變電阻結構CR之間可設置有加熱器電極HE。加熱器電極HE可將在第一方向D1上彼此相鄰的可變電阻結構CR中的各個可變電阻結構CR連接至第一導電線CL1。舉例而言，加熱器電極HE可包括連接至第一導電線CL1的水平部分BP以及分別自水平部分BP的端部延伸至可變電阻結構CR的一對垂直部分SP。作為另外一種選擇，多個加熱器電極HE可分別設置於第一導電線CL1與第二導電線CL2的交叉點處且可為二維排列的。加熱器電極HE用於對可變電阻結構CR進行加熱以改變可變電阻結構CR的相。加熱器電極HE可由電阻率大於第一導電線CL1的電阻率的材料形成。舉例而言，加熱器電極HE可包括選自由以下組成的群組中的材料的至少一個層(圖案)：W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、 CoSiN、WSiN、TaN、TaCN、TaSiN或TiO。
加熱器電極HE與第二層間絕緣層113之間可設置有間隔件圖案120。間隔件圖案120可沿加熱器電極HE的水平部分BP及垂直部分SP延伸。間隔件圖案120可由氧化矽及/或氮氧化矽形成。
凹槽RS的下部部分可被可變電阻結構CR佔用，且凹槽RS的上部部分可被中間電極ME佔用。中間電極ME電性連接可變電阻結構CR及開關元件SW，且防止可變電阻結構CR與開關元件SW直接接觸。中間電極ME可包括選自由以下組成的群組中的材料的至少一個層(圖案)：W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN及TaSiN。第一層間絕緣層111的頂表面、第二層間絕緣層113的頂表面及第三層間絕緣層115的頂表面可與中間電極ME的頂表面實質上共面。作為另外一種選擇，中間電極ME可設置於第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115上。
開關元件SW可設置於中間電極ME上。在一些實例中，開關元件SW包括具有雙向特性的雙向臨限開關(ovonic threshold switch，OTS)元件。開關元件SW可包括基於臨限開關現象的元件，所述臨限開關現象具有非線性伏安(I-V)曲線(例如，S形伏安曲線)。在一些實例中，開關元件SW包括開關圖案130、下部障壁電極140、上部障壁電極150及上部電極160。
開關圖案130可設置於下部障壁電極140上。開關圖案 130可具有結晶相與非晶相之間的相轉變溫度，所述相轉變溫度高於可變電阻結構CR的相轉變溫度。舉例而言，開關圖案130的相轉變溫度可介於約350攝氏度至約450攝氏度的範圍內。因此，當操作根據本發明概念的可變電阻記憶裝置100的實例時，可藉由操作電壓(例如，程式化電壓)而使可變電阻結構CR的相在結晶相與非晶相之間可逆地改變，但即使對開關圖案130施加操作電壓，開關圖案130的實質上非晶狀態亦可保持不發生相變。在本說明書中，用語「實質上非晶狀態」是指完全非晶狀態，但亦指在所述材料的一部分中局部地存在晶界(grain boundary)或結晶部分的情形。開關圖案130可由包含Te及Se中的至少一者(即，至少一種硫屬化物元素)以及選自由以下組成的群組中的至少一種材料的化合物形成：Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga及P。除化合物之外，開關圖案130可更包含熱穩定元素。熱穩定元素可包括C、N及O中的至少一者。舉例而言，開關圖案130可包括AsTe、AsSe、GeTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe或GeAsBiSe的層(圖案)。
下部障壁電極140可設置於中間電極ME與開關圖案130之間。下部障壁電極140可防止中間電極ME與開關圖案130 之間的熱傳遞或將中間電極ME與開關圖案130之間的熱傳遞最小化。下部障壁電極140是由電極層形成的多層式結構，所述電極層在其各自的密度方面彼此不同，且亦可具有不同的電阻率及/或表面粗糙度。在一些實例中，下部障壁電極140包括第一障壁材料層及第二障壁材料層，在下文中分別將第一障壁材料層及第二障壁材料層稱為第一下部障壁電極142(或第一下部障壁電極層)及第二下部障壁電極144(或第二下部障壁電極層)。用語「層」(尤其是當特別使用時)通常將被理解為指代單層，即通常均質的材料層。
第一下部障壁電極142可設置於中間電極ME與開關圖案130之間。第一下部障壁電極142可減小中間電極ME與開關圖案130之間的應力(stress)且可增大中間電極ME與開關圖案130之間的黏著強度(adhesive strength)。在一些實例中，第一下部障壁電極142在第一方向D1或第二方向D2上寬於中間電極ME。中間電極ME可具有第一寬度WD1，且第一下部障壁電極142可具有大於第一寬度WD1的第二寬度WD2。因此，第一下部障壁電極142亦可設置於開關圖案130與第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115之間。第一下部障壁電極142可減小開關圖案130與第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115的所述一部分之間的應力且可增大開關圖案130與第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115的所述一部分之間的黏著強度。舉例而言，第一 下部障壁電極142是或包括具有小於約2.0克/立方公分的密度(例如，約1.73克/立方公分的密度)的低密度碳膜。第一下部障壁電極142可具有約46.5百萬歐姆．公分的電阻率及約1.0奈米的表面粗糙度。
第二下部障壁電極144可設置於第一下部障壁電極142與開關圖案130之間。第二下部障壁電極144的密度可高於第一下部障壁電極142的密度。舉例而言，第二下部障壁電極144可包括具有大於約2.0克/立方公分的密度(例如，約2.34克/立方公分的密度)的高密度碳膜。此處，用語「約」不僅囊括材料密度的規格，且亦囊括由用於將材料形成至所述材料的規格的製程的固有態樣引起的相對於所述規格的輕微變化。
第二下部障壁電極144可將開關圖案130中所包含的元素的擴散最小化或防止開關圖案130中所包含的元素的擴散。另外，第二下部障壁電極144可最小化或防止第一下部障壁電極142與開關圖案130的混合。第二下部障壁電極144的電阻率可小於第一下部障壁電極142的電阻率。第二下部障壁電極144的表面粗糙度可小於第一下部障壁電極142的表面粗糙度。舉例而言，第二下部障壁電極144可具有約24.8百萬歐姆．公分的電阻率及約0.4奈米的表面粗糙度。
上部障壁電極150可設置於開關圖案130上。上部障壁電極150可最小化或防止開關圖案130與第二導電線CL2之間的熱傳遞。上部障壁電極150可為包括電極層的多層式結構，所述 電極層在其各自的密度方面彼此不同，且亦可在其電阻率及/或表面粗糙度方面彼此不同。在一些實例中，上部障壁電極150包括第一上部障壁電極152及第二上部障壁電極154。
第一上部障壁電極152可設置於開關圖案130與第二上部障壁電極154之間。第一上部障壁電極152可具有約2.34克/立方公分的密度。因此，第一上部障壁電極152可為高密度碳膜。第一上部障壁電極152可最小化或防止開關圖案130中所包含的元素的擴散。第一上部障壁電極152可最小化或防止開關圖案130與第二上部障壁電極154的混合。舉例而言，第一上部障壁電極152可具有約24.8百萬歐姆．公分的電阻率及約0.4奈米的表面粗糙度。
第二上部障壁電極154可設置於第一上部障壁電極152與上部電極160之間。第二上部障壁電極154的密度可小於第一上部障壁電極152的密度。舉例而言，第二上部障壁電極154可具有約1.73克/立方分米的密度。因此，第二上部障壁電極154可為低密度碳膜。第二上部障壁電極154可減小第一上部障壁電極152與上部電極160之間的應力且可增大第一上部障壁電極152與上部電極160之間的黏著強度。第二上部障壁電極154可具有約46.5百萬歐姆．公分的電阻率及約1.0奈米的表面粗糙度。
上部電極160可設置於第二上部障壁電極154上。上部電極160可將第二導電線CL2電性連接至開關圖案130。上部電極160可包含以下中的至少一者：W、Ti、Al、Cu、C、CN、TiN、 TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN、及TiO。
第四層間絕緣層117可填充上部電極160之間的空間。第四層間絕緣層117可設置於上部絕緣層119與第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115之間。第四層間絕緣層117的頂表面可與上部電極160的頂表面實質上共面。第四層間絕緣層117可包含氧化矽、氮化矽、氮氧化矽、碳氧化矽、碳氧氮化矽及碳氮化矽中的至少一者。上部絕緣層119及第二導電線CL2可設置於第四層間絕緣層117上。
圖5是沿圖3所示線I-I’及線II-II’截取的剖視圖，且與圖2一同示出根據本發明概念的可變電阻記憶裝置的另一實例。在下文中，為簡明起見，將不再對與以上實例中的組件相同的組件予以贅述，所述組件由相同的參考編號表示。
在圖5所示的實例中，不存在上部電極。第二上部障壁電極層154的密度可高於第一上部障壁電極層152的密度。第二上部障壁電極層154的表面粗糙度可小於第一上部障壁電極層152的表面粗糙度。第一上部障壁電極層152可為低密度碳層，且第二上部障壁電極154可為高密度碳層。
圖6是示出製造圖3所示可變電阻記憶裝置100之方法的流程圖。
參照圖6，根據本發明概念的製造可變電阻記憶裝置100之方法可包括形成第一導電線CL1(S100)、形成加熱器電極HE (S200)、形成可變電阻結構CR及中間電極ME(S300)、形成開關元件SW(S400)以及形成第二導電線CL2(S500)。
圖7至圖15是在圖3所示線I-I’及線II-II’的方向上截取的剖視圖，以示出製造圖3所示可變電阻記憶裝置之方法的實例。
參照圖6及圖7，在基板W上形成第一導電線CL1(S100)。在一些實例中，藉由形成金屬層的沈積製程(deposition process)、微影製程(photolithography process)及蝕刻製程(etching process)形成第一導電線CL1。之後，在第一導電線CL1之間形成下部絕緣層105。在某些實例中，藉由鑲嵌方法(damascene method)形成第一導電線CL1。更具體而言，可在基板W上形成具有下部溝槽的下部絕緣層105，且接下來，可藉由形成對下部溝槽進行填充的毯覆金屬層(blanket metal layer)的沈積製程及將金屬層平坦化的化學機械研磨(chemical mechanical polishing，CMP)製程而在下部溝槽中形成第一導電線CL1。
參照圖6、圖8及圖9，在第一導電線CL1上形成加熱器電極HE(S200)。在一些實例中，形成加熱器電極HE包括形成第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115。
參照圖8，將對在第一導電線CL1中的一者上形成加熱器電極HE的實例進行闡述。亦應注意，在以下說明中，為簡單起見，有時可能闡述僅一個元件或特徵的形成，但該方法可能需要 同時形成元件或特徵中的多個元件或特徵，此在圖中將一目了然。
可在第一導電線CL1及下部絕緣層105上形成第一層間絕緣層111。第一層間絕緣層111可由氮化矽或氮氧化矽形成。可在第一層間絕緣層111中形成上部溝槽TC。形成上部溝槽TC可包括非等向性蝕刻製程(anisotropic etching process)。上部溝槽TC可與第一導電線CL1交叉。接下來，可在具有上部溝槽TC的第一層間絕緣層111上依序形成電極層121及間隔件層126。電極層121及間隔件層126可沿對上部溝槽TC進行界定的表面共形地形成。電極層121可包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN或TiO的層。間隔件層126可包含氧化矽及氮氧化矽中的至少一者。可在間隔件層126上形成第二層間絕緣層113以填充上部溝槽TC的其餘部分。第二層間絕緣層113可由與第一層間絕緣層111相同的材料形成。
參照圖9，可將第二層間絕緣層113、間隔件層126及電極層121平坦化直至暴露出第一層間絕緣層111。隨後，可對第一層間絕緣層111及第二層間絕緣層113、間隔件層126以及電極層121的不與第一導電線CL1交疊的部分進行蝕刻以形成開口OP。因此，可自電極層121形成加熱器電極HE且可自間隔件層126形成間隔件圖案120。
可形成多個加熱器電極HE且所述多個加熱器電極HE可在第一方向D1及第二方向D2上彼此間隔開。之後，可形成第 三層間絕緣層115以填充開口OP。第三層間絕緣層115可由與第一層間絕緣層111相同的材料形成。形成第三層間絕緣層115可包括形成介電質的沈積製程及CMP製程。
參照圖6及圖10至圖12，可在加熱器電極HE上形成可變電阻結構CR及中間電極ME(S300)。在一些實例中，可藉由鑲嵌方法形成可變電阻結構CR及中間電極ME。
參照圖10，可形成凹槽RS以暴露出加熱器電極HE。形成凹槽RS可包括對間隔件圖案120的上部部分進行蝕刻的製程及對加熱器電極HE的上部部分進行蝕刻的製程。對間隔件圖案120及加熱器電極HE進行蝕刻的製程中的每一製程可為濕式蝕刻製程。之後，可執行等向性濕式蝕刻製程(isotropic wet etching process)，以擴大藉由對加熱器電極HE的上部部分及間隔件圖案120的上部部分進行蝕刻而形成的空間。舉例而言，可使用包含磷酸的蝕刻劑來執行等向性濕式蝕刻製程。
參照圖11，在凹槽RS中形成可變電阻結構CR。在一些實例中，形成可變電阻層以填充凹槽RS，且接著，對可變電阻層的上部部分進行蝕刻以形成可變電阻結構CR。可變電阻層可為GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe或InSbTe的層。可藉由物理氣相沈積(physical vapor deposition，PVD)方法或化學氣相沈積(chemical vapor deposition，CVD)方法形成可變電阻層。
參照圖12，在凹槽RS的上部部分中形成中間電極ME。 中間電極ME可由選自由以下組成的群組中的材料的至少一個層形成：W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN及TaSiN。在一些實例中，在具有可變電阻結構CR的所得結構上形成電極層，且接著，將電極層平坦化以形成中間電極ME。作為另外一種選擇，可省略形成中間電極ME的製程。
參照圖6、圖13及圖14，在所得結構(例如，具有中間電極ME的結構)上形成開關元件SW(S400)。可藉由薄層沈積製程、微影製程及蝕刻製程形成開關元件SW。
圖16是示出在圖6所示方法中形成開關元件SW的操作S400的實例的流程圖。
參照圖16，形成開關元件SW的操作S400的實例包括形成下部障壁層141(S410)、沈積開關層132(S420)、形成上部障壁層151(S430)、沈積上部電極層162(S440)以及對下部障壁層141、開關層132、上部障壁層151及上部電極層162的一些部分進行蝕刻。
圖17示出用於形成圖13所示下部障壁層141及上部障壁層151的薄層沈積設備1000。
參照圖17，薄層沈積設備1000是濺射設備。舉例而言，薄層沈積設備1000可包括腔室1、加熱器卡盤(chuck)2、靶3、磁控管(magnetron)4、第一電源供應單元6及第二電源供應單元7以及氣體供應單元8。氣體供應單元8向腔室1中提供製程氣體。 製程氣體可包括氬氣(Ar)、氮氣(N2)或氪氣(Kr)。加熱器卡盤2可設置於腔室1的下部部分中，且磁控管4可設置於腔室1的上部部分中。基板W可設置於加熱器卡盤2上。靶3可固定於磁控管4的底表面上。靶3可包括碳靶、化合物靶或金屬靶。化合物靶可包括包含Te及Se中的至少一者(即，一或多種硫屬化物元素)以及選自由以下組成的群組中的至少一種材料的化合物：Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga及P。金屬靶可包含鈦或氮化鈦。第一電源供應單元6可向磁控管4提供第一射頻功率5(例如，源功率)。第一射頻功率5激勵製程氣體在腔室1中感應出電漿。第一射頻功率5可使電漿朝靶3加速以產生靶粒子。靶粒子可作為薄層沈積於基板W上。第二電源供應單元7可向加熱器卡盤2提供第二射頻功率9(例如偏置功率)。第二射頻功率9可使目標粒子及電漿朝基板W加速以增大薄層的密度。
參照圖13、圖16及圖17，薄層沈積設備1000可藉由使用作為碳靶的靶3來形成下部障壁層141(S410)。可藉由濺射方法形成下部障壁層141。在一些實例中，藉由形成第一下部障壁層143(S412)及形成第二下部障壁層145(S414)來形成下部障壁層141。
舉例而言，第一電源供應單元6可向磁控管4供應第一射頻功率5，以在基板W上形成第一下部障壁層143(S412)。加熱器卡盤2可將基板W加熱至約350攝氏度的高溫度。氣體供應 單元8可在基板W之上提供氬氣作為製程氣體。第一下部障壁層143可包含低密度碳。
接下來，第一電源供應單元6及第二電源供應單元7可分別向磁控管4及加熱器卡盤2提供第一射頻功率5及第二射頻功率9，以在基板W上形成第二下部障壁層145(S414)。加熱器卡盤2可將基板W加熱至約150攝氏度的低溫度。氣體供應單元8可在基板W之上提供氮氣或氪氣作為製程氣體。第二下部障壁層145形成於第一下部障壁層143上。第二下部障壁層145可包含高密度碳。在實例中，第二下部障壁層145包含摻雜有氮(N)的高密度碳。
接下來，可藉由濺射方法形成開關層132(S420)。開關層132可由包含Te或Se中的至少一者(即，一或多種硫屬化物元素)以及選自由以下組成的群組的至少一種材料的化合物形成形成：Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga及P。除化合物之外，開關層132可更包含熱穩定元素。熱穩定元素可包括C、N或O中的至少一者。舉例而言，開關層132可為AsTe、AsSe、GeTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe或GeAsBiSe的層(圖案)。
之後，薄層沈積設備1000可使用作為碳靶的靶3來形 成上部障壁層151(S430)。可藉由濺射方法形成上部障壁層151。在一些實例中，藉由形成第一上部障壁層153(S432)及形成第二上部障壁層155(S434)來形成上部障壁層151。
參照圖13、圖16及圖17，第一電源供應單元6及第二電源供應單元7可分別向磁控管4及加熱器卡盤2供應第一射頻功率5及第二射頻功率9，以在基板W上形成第一上部障壁層153(S432)。加熱器卡盤2可將基板W加熱至約150攝氏度的低溫度。氣體供應單元8可在基板W之上提供氮氣或氪氣作為製程氣體。第一上部障壁層153可包含高密度碳。在實例中，第一上部障壁層153包含摻雜有氮(N)的高密度碳。
接下來，第一電源供應單元6可向磁控管4供應第一射頻功率5，以在基板W上形成第二上部障壁層155(S434)。加熱器卡盤2可將基板W加熱至約350攝氏度的高溫度。氣體供應單元8可在基板W之上提供氬氣作為製程氣體。第二上部障壁層155可包含低密度碳。
接下來，可藉由濺射方法形成上部電極層162(S440)。上部電極層162可包含選自由以下組成的群組中的至少一種材料：W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN及TiO。
參照圖14及圖16，蝕刻設備(未示出)可對下部障壁層141、開關層132、上部障壁層151及上部電極層162的一些部分進行蝕刻，以形成開關元件SW(S450)。舉例而言，可藉由反 應性離子蝕刻(reactive ion etching，RIE)方法對下部障壁層141、開關層132、上部障壁層151及上部電極層162的所述一些部分進行蝕刻。開關元件SW可包括下部障壁電極140、開關圖案130、上部障壁電極150及上部電極160。上部障壁電極150可包括第一上部障壁電極152及第二上部障壁電極154，且第一上部障壁電極152及第二上部障壁電極154可分別自第一上部障壁層153及第二上部障壁層155形成。下部障壁電極140可包括第一下部障壁電極142及第二下部障壁電極144，且第一下部障壁電極142及第二下部障壁電極144可分別自第一下部障壁層143及第二下部障壁層145形成。第一下部障壁層143可增大開關元件SW對中間電極ME及/或第一層間絕緣層111、第二層間絕緣層113及第三層間絕緣層115的黏著強度。另外，在形成開關元件SW的蝕刻製程期間，第一下部障壁層143可最小化或防止開關元件SW的傾斜現象(leaning phenomenon)及/或脫離現象(detachment phenomenon)。
圖18示出利用蝕刻製程形成的傳統的開關元件190的實例。
參照圖18，典型的開關元件190包括第一障壁電極192及第二障壁電極194。
第一障壁電極192夾置於基板W與開關圖案130之間。第一障壁電極192包含高密度碳。在蝕刻過程中，第一障壁電極192會減小或削弱基板W與開關圖案130之間的黏著強度，且因 此傳統的開關元件190可能會傾斜及/或剝離。傳統的開關元件190甚至可能會與基板W分離。
第二障壁電極194夾置於開關圖案130與上部電極160之間。第二障壁電極194包含高密度碳。在蝕刻製程中，第二障壁電極194會減小開關圖案130與上部電極160之間的黏著強度而使得上部電極160脫離。上部電極160可能會與第二障壁電極194分離。
再次參照圖14，與上述傳統的開關元件相比，根據本發明概念的開關元件的上部障壁電極150包括分別自第一上部障壁層153及第二上部障壁層155形成的第一上部障壁電極152及第二上部障壁電極154。在形成第一上部障壁層153及第二上部障壁層155的蝕刻製程期間，第二上部障壁電極154在第一上部障壁電極152與上部電極160之間提供高程度的黏著強度。因此，可最小化或防止上部電極160的脫離。上部電極160可藉由蝕刻製程而自上部電極層162形成。
參照圖15，可在開關元件SW之間形成第四層間絕緣層117。可藉由介電質的沈積製程及對所沈積的介電質執行CMP製程來形成第四層間絕緣層117。
再次參照圖4及圖6，可在第四層間絕緣層117的一部分及開關元件SW的一部分上形成第二導電線CL2(S500)。可藉由形成金屬層的沈積製程、微影製程及蝕刻製程形成第二導電線CL2。
之後，可在第二導電線CL2之間形成上部絕緣層119。可藉由沈積介電質的製程及對所沈積的介電質執行CMP製程來形成上部絕緣層119。
根據本發明概念的開關元件可藉由障壁電極來最小化或防止構成元素的擴散。另外，根據本發明概念的製造開關元件之方法可增大障壁電極的黏著強度，以最小化或防止開關元件的傾斜現象及/或脫離。
儘管已參照本發明概念的各種實例闡述了本發明概念，然而對熟習此項技術者而言將顯而易見的是，在不背離本發明概念的精神及範圍的條件下，可對所述實例作出各種改變及潤飾。因此應理解，以上實例並非限制性的，而是示例性的。因此，本發明概念的範圍將由以下申請專利範圍所許可的最廣範圍的解釋來確定，而不應受以上說明的約束或限制。
105:下部絕緣層
111:第一層間絕緣層
113:第二層間絕緣層
115:第三層間絕緣層
117:第四層間絕緣層
119:上部絕緣層
120:間隔件圖案
130:開關圖案
140:下部障壁電極
142:第一下部障壁電極
144:第二下部障壁電極
150:上部障壁電極
152:第一上部障壁電極
154:第二上部障壁電極
160:上部電極
BP:水平部分
CL1:第一導電線
CL2:第二導電線
CR:可變電阻結構
D1:第一方向
D2:第二方向
D3:第三方向
HE:加熱器電極
I-I’、II-II’:線
ME:中間電極
RS:凹槽
SP:垂直部分
SW:開關元件
W:基板
WD1:第一寬度
WD2:第二寬度

Claims (24)

  1. 一種開關元件，包括：下部障壁電極，位於基板上；開關圖案，位於所述下部障壁電極上；以及上部障壁電極，位於所述開關圖案上，其中所述下部障壁電極包括：第一下部障壁電極層；以及第二下部障壁電極層，夾置於所述第一下部障壁電極層與所述開關圖案之間，所述第二下部障壁電極層具有與所述第一下部障壁電極層的密度不同的密度，且其中所述第一下部障壁電極層是碳膜，且所述第二下部障壁電極層是碳膜。
  2. 如申請專利範圍第1項所述的開關元件，其中所述第二下部障壁電極層的密度高於所述第一下部障壁電極層的密度。
  3. 如申請專利範圍第2項所述的開關元件，其中所述第一下部障壁電極層的密度為約1.7克/立方公分，且所述第二下部障壁電極層的密度為約2.3克/立方公分。
  4. 如申請專利範圍第1項所述的開關元件，其中所述第二下部障壁電極層的電阻率小於所述第一下部障壁電極層的電阻率。
  5. 如申請專利範圍第1項所述的開關元件，其中所述第二下部障壁電極層的表面粗糙度小於所述第一下部障壁電極層的表 面粗糙度。
  6. 如申請專利範圍第1項所述的開關元件，其中所述上部障壁電極包括：第一上部障壁電極層；以及第二上部障壁電極層，設置於所述第一上部障壁電極層上且具有與所述第一上部障壁電極層的密度不同的密度。
  7. 如申請專利範圍第6項所述的開關元件，更包括：上部電極，位於所述上部障壁電極上，其中所述第二上部障壁電極層的密度低於所述第一上部障壁電極層的密度。
  8. 如申請專利範圍第6項所述的開關元件，其中所述第二上部障壁電極層的密度高於所述第一上部障壁電極層的密度。
  9. 如申請專利範圍第1項所述的開關元件，其中所述開關圖案包含硫屬化物元素。
  10. 一種可變電阻記憶裝置，包括：第一導電線，在第一方向上縱向延伸；第二導電線，當在平面圖中觀察所述第一導電線及所述第二導電線時，所述第二導電線在與所述第一方向交叉的第二方向上縱向延伸；可變電阻結構，夾置於所述第一導電線與所述第二導電線之間；以及開關元件，夾置於所述可變電阻結構與所述第二導電線之間， 其中所述開關元件包括：下部障壁電極；開關圖案，位於所述下部障壁電極上；以及上部障壁電極，位於所述開關圖案上，且其中所述下部障壁電極包括：第一下部障壁電極層；以及第二下部障壁電極層，夾置於所述第一下部障壁電極層與所述開關圖案之間，所述第二下部障壁電極層具有與所述第一下部障壁電極層的密度不同的密度。
  11. 如申請專利範圍第10項所述的可變電阻記憶裝置，更包括：中間電極，夾置於所述第一下部障壁電極層與所述可變電阻結構之間。
  12. 如申請專利範圍第11項所述的可變電阻記憶裝置，其中所述第一下部障壁電極層的寬度大於所述中間電極的寬度。
  13. 如申請專利範圍第10項所述的可變電阻記憶裝置，其中所述上部障壁電極包括：第一上部障壁電極層；以及第二上部障壁電極層，夾置於所述第一上部障壁電極層與所述第二導電線之間且具有與所述第一上部障壁電極層的密度不同的密度。
  14. 如申請專利範圍第10項所述的可變電阻記憶裝置，其 中所述開關元件更包括夾置於所述上部障壁電極與所述第二導電線之間的上部電極。
  15. 一種製造開關元件之方法，所述方法包括：在基板上形成下部障壁層；在所述下部障壁層上形成開關層；在所述開關層上形成上部障壁層；以及移除所述下部障壁層、所述開關層以及所述上部障壁層的一些部分，以形成開關元件，其中所述形成所述下部障壁層包括：形成第一下部障壁層；以及在所述第一下部障壁層上形成第二下部障壁層，其中所述第二下部障壁層具有與所述第一下部障壁層的密度不同的密度。
  16. 如申請專利範圍第15項所述的方法，其中所述下部障壁層是藉由濺射方法形成，其中所述第一下部障壁層是使用電源功率形成，且其中所述第二下部障壁層是使用所述電源功率以及與所述電源功率不同的偏置功率形成。
  17. 如申請專利範圍第15項所述的方法，其中所述第一下部障壁層是在第一溫度下形成，且其中所述第二下部障壁層是在低於所述第一溫度的第二溫度下形成。
  18. 如申請專利範圍第15項所述的方法，其中所述形成所述上部障壁層包括：形成第一上部障壁層；以及在所述第一上部障壁層上形成第二上部障壁層，其中所述第二上部障壁層具有與所述第一上部障壁層的密度不同的密度。
  19. 如申請專利範圍第18項所述的方法，更包括：在所述第二上部障壁層上形成上部電極層。
  20. 一種可變電阻記憶裝置，包括：第一導電線；第二導電線；以及記憶胞元，夾置於所述第一導電線與所述第二導電線之間且電性連接至所述第一導電線及所述第二導電線，所述記憶胞元包括可變電阻器及開關，所述可變電阻器的電阻率是相依於溫度的，且所述開關夾置於所述可變電阻器與所述第二導電線之間，其中所述開關包括：開關圖案，選擇性地將所述可變電阻器電性導通連接至所述第二導電線，第一下部層的障壁材料，夾置於所述可變電阻器與所述開關圖案之間，以及第二下部層的障壁材料，夾置於所述第一下部層的障壁材料與所述開關圖案之間，所述第二下部層的障壁材料具有與所述第一下部層的障壁材料的密度不同的密度。
  21. 如申請專利範圍第20項所述的可變電阻記憶裝置，其中所述開關的所述第二下部層的障壁材料的密度高於所述開關的所述第一下部層的障壁材料的密度。
  22. 如申請專利範圍第21項所述的可變電阻記憶裝置，其中所述開關的所述第一下部層是碳膜且所述開關的所述第二下部層是碳膜。
  23. 如申請專利範圍第20項所述的可變電阻記憶裝置，其中所述開關圖案是由包含硫屬化物元素的化合物形成。
  24. 如申請專利範圍第20項所述的可變電阻記憶裝置，其中所述可變電阻器包括相變材料的圖案，所述相變材料具有相轉變溫度，所述相變材料的狀態跨越所述相轉變溫度而在結晶狀態與非晶狀態之間改變，且所述可變電阻記憶裝置更包括：加熱器電極，夾置於所述可變電阻器與所述第一導電線之間。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599667B (zh) * 2020-12-15 2024-06-18 长江先进存储产业创新中心有限责任公司 一种相变存储器及其制作方法
CN113130744B (zh) * 2021-04-13 2023-04-07 湖北大学 一种基于铝掺杂氧化铌的选通器件及其制备方法
CN113594361B (zh) * 2021-07-27 2024-05-24 长江先进存储产业创新中心有限责任公司 相变薄膜、相变存储器及相变存储器的操作方法
KR102659941B1 (ko) * 2023-01-19 2024-04-22 삼육대학교산학협력단 가변 저항 메모리 소자 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177567A (en) * 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
TW201740585A (zh) * 2016-02-23 2017-11-16 三星電子股份有限公司 可變電阻式記憶體元件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394088B2 (en) * 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7859036B2 (en) * 2007-04-05 2010-12-28 Micron Technology, Inc. Memory devices having electrodes comprising nanowires, systems including same and methods of forming same
US8284596B2 (en) 2008-06-09 2012-10-09 Qimonda Ag Integrated circuit including an array of diodes coupled to a layer of resistance changing material
US8344348B2 (en) 2008-10-02 2013-01-01 Ovonyx, Inc. Memory device
US8278641B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells
AU2011205703B2 (en) 2010-01-14 2014-08-28 Infection Prevention Technologies Systems and methods for emitting radiant energy
KR101709323B1 (ko) 2010-04-23 2017-02-22 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
KR101064219B1 (ko) 2010-05-18 2011-09-14 서강대학교산학협력단 수직형 채널 구조를 갖는 ｐｒａｍ 소자, 이를 이용한 ｐｒａｍ 어레이 및 그 제조방법
KR101835709B1 (ko) 2010-11-16 2018-03-08 삼성전자주식회사 버퍼 전극을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 반도체 모듈 및 전자 시스템
US20140117302A1 (en) * 2012-11-01 2014-05-01 Micron Technology, Inc. Phase Change Memory Cells, Methods Of Forming Phase Change Memory Cells, And Methods Of Forming Heater Material For Phase Change Memory Cells
KR20150021362A (ko) * 2013-08-20 2015-03-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
US9543515B2 (en) 2013-11-07 2017-01-10 Intel Corporation Electrode materials and interface layers to minimize chalcogenide interface resistance
KR20160061746A (ko) 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102473660B1 (ko) * 2016-02-22 2022-12-02 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR101854023B1 (ko) 2016-02-23 2018-05-02 연세대학교 산학협력단 비선형 스위치 소자, 이의 제조 방법 및 이를 포함하는 비휘발성 메모리 소자
KR102495000B1 (ko) 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR101889600B1 (ko) 2016-03-31 2018-08-17 연세대학교 산학협력단 비휘발성 메모리 소자 및 이의 제조 방법
KR102403733B1 (ko) * 2017-12-01 2022-05-30 삼성전자주식회사 메모리 소자
US10468596B2 (en) * 2018-02-21 2019-11-05 Sandisk Technologies Llc Damascene process for forming three-dimensional cross rail phase change memory devices
US10892406B2 (en) * 2018-06-04 2021-01-12 Intel Corporation Phase change memory structures and devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177567A (en) * 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
TW201740585A (zh) * 2016-02-23 2017-11-16 三星電子股份有限公司 可變電阻式記憶體元件

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