JP2011146590A - 不揮発性記憶装置およびその製造方法 - Google Patents

Abstract

【課題】金属配線上にダイオード等の選択素子を有し、選択素子上に相変化メモリ等の記憶素子を積層することにより構成される不揮発性記憶装置の消費電力を低減する。
【解決手段】メモリマトリクス状に形成された相変化メモリにおいて、隣り合う上部電極膜６同士の間および隣り合う下部電極膜４同士の間に、層間絶縁膜９、１２よりも熱伝導率の低い空隙１３、１５を形成することにより、相変化メモリ内で発生する熱が層間絶縁膜９、１２を通じて散逸することを防ぎ、相変化材料膜５を従来より低い電流で効率的に加熱することを可能とする。
【選択図】図２

Description

本発明は、不揮発性記憶装置およびその製造方法に関し、特に、電気的に書き換え可能な相変化メモリおよびその製造に適用して有効な技術に関するものである。

近年、次世代不揮発性半導体メモリとして、カルコゲナイド（chalcogenide）のような相変化材料を用いた相変化メモリ（Phase-change Random Access Memory：ＰＲＡＭ）が提案されている。この相変化メモリは、不揮発性でありながら、書き込み・読出しの動作がＤＲＡＭ（Dynamic Random Access Memory）と同程度に高速であると予想され、かつセル面積がフラッシュメモリと同程度に縮小可能であることから、次世代不揮発性メモリとして最有力視されている。

相変化メモリに用いられる相変化材料は、すでにＤＶＤ（Digital Versatile Disc）等の光ディスク媒体で使用されているが、ＤＶＤの場合は、相変化材料がアモルファス状態と結晶状態とで光の反射率が異なる特性を利用している。

一方、相変化メモリの場合は、相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違う特性を利用し、相変化材料膜に電流を流すことで電気的に書き換えを行うメモリ素子である。相変化メモリの基本的なメモリセルの構造は、記憶素子（相変化材料膜）と選択素子とを組み合わせた構造である。相変化メモリは、選択素子から電流を加えることで記憶素子に発生するジュール熱により記憶素子を結晶状態、若しくは非晶質状態にすることで情報を記憶・保持する。相変化メモリのスイッチング、すなわち相変化材料のアモルファス状態から結晶状態への相変化およびその逆の変化は、相変化材料膜にパルス電圧を印加した際に発生するジュール熱を利用している。すなわち、アモルファス状態から結晶状態への相変化では、結晶化温度以上、融点以下となる電圧を印加し、結晶状態からアモルファス状態への相変化では、融点以上となる短パルスの電圧を加えて急冷する。

一般に記憶素子の抵抗値は相変化により２桁から３桁も変化する。このため、相変化メモリは、結晶か非晶質かによって読み出し信号が大きく異なるため、センス動作が容易である。

この電気的情報記憶に関わる相変化メモリについての公知文献として、例えば、特許文献１（特開２００３−１０００８５号公報）がある。特許文献１には、記憶セルに情報を記録する前に、前記記憶セルの記録状態を読みとることで、記憶装置として確実かつ容易に動作する相変化メモリを提供する技術が開示されている。

また、特許文献２（特開２００３−３０３９４１号公報）には、ビットラインおよびワードラインを規定する２つのアレイ関連マスクのみを必要とする、自己整列したメモリセルをビットラインとワードラインとの交差点に垂直に配置形成するクロスポイント型とすることで、メモリセルの微細化を実現する技術が開示されている。クロスポイント型のメモリセル構造を有する相変化メモリは、低コストで製造することが可能である。

また、特許文献３（特開２００１−１２７２６３号公報）には、室温において安定した２つの相（高温相と低温相）を有する相変化薄膜と、この相変化薄膜に直列に接続されたｐｎ接合からなるスイッチ素子とからなるメモリセルを複数設けて不揮発性メモリを構成することにより、高集積で、高密度記録が可能な不揮発性メモリを実現する技術が開示されている。また、特許文献３では、電極と相変化材料膜との間に導電性断熱膜を設けることで、相変化材料膜において発生した熱の拡散を最小限に抑える方法が提案されている。

特開２００３−１０００８５号公報 特開２００３−３０３９４１号公報 特開２００１−１２７２６３号公報

前述したように、相変化メモリを書き換えるためには、ダイオードから相変化材料膜へ電流を流して相変化材料膜を発熱させ、相変化材料膜の温度を、相変化材料の結晶化温度または融点以上の温度まで上昇させる必要がある。このため、相変化には比較的大きな電圧を必要とし、消費電力が大きくなってしまうという問題がある。

特許文献１および特許文献２に示す技術では、隣り合うメモリセル同士の間が絶縁膜により充填されており、加熱した相変化材料膜から熱が絶縁膜を通じて散逸してしまうため、相変化材料膜の温度上昇に大きな消費電力が必要となる問題がある。

これに対し、特許文献３に示す技術では、電極と相変化材料膜との間に導電性断熱膜を設け、相変化材料膜において発生した熱の拡散を最小限に抑える方法が提案されている。しかし、特許文献３に記載されている導電性断熱膜は熱抵抗がそれほど大きくなく、消費電力の低減の効果が期待できない。

本発明の目的は、書き込み・消去時の消費電力を低減させた相変化メモリを有する不揮発性記憶装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願の一発明による不揮発性記憶装置は、半導体基板の主面の第１方向に沿って延びる複数の第１金属配線と、前記第１方向と直交する第２方向に沿って延びる複数の第２金属配線と、前記複数の第１金属配線と前記複数の第２金属配線との各交点に、電流で駆動する記憶素子である相変化材料膜および選択素子であるダイオードを含むメモリセルを有する不揮発性記憶装置である。

前記不揮発性記憶装置の前記各メモリセルは、前記第１金属配線上に形成された前記ダイオードと、前記ダイオード上に形成された第１金属電極と、前記第１金属電極上に形成された前記相変化材料膜と、前記相変化材料膜上であって前記第２金属配線の下に形成された第２金属電極とを有している。

本願の一発明による不揮発性記憶装置は、隣り合う前記第１金属電極同士の間または隣り合う前記第２金属電極同士の間の少なくとも一方に空隙が形成されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

相変化メモリにおいて、記憶情報の書き換えおよび読み出しの際の消費電力を低減することができる。

本発明の一実施の形態１である不揮発性記憶装置のメモリマトリクスの要部平面図である。 図１のメモリマトリクスのＡ−Ａ線における要部断面図である。 図１のメモリマトリクスのＢ−Ｂ線における要部断面図である。 図１のメモリマトリクスのＣ−Ｃ線における要部断面図である。 図１のメモリマトリクスのＤ−Ｄ線における要部断面図である。 相変化材料の融点と電流の関係を示すグラフである。 本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの等価回路図である。 本発明の実施の形態１である不揮発性記憶装置の製造工程を説明する要部断面図である。 図８に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図８に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図８に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図８に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図９に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１０に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１１に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１２に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１３に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１４に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１５に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１６に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１７に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１８に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図１９に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２０に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２１に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２２に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２３に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２４に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２５に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２６に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２７に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２８に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図２９に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３０に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３１に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３２に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３３に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３４に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３５に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３６に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３７に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３８に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図３９に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図４０に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図４１に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図４２に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図４３に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 図４４に続く不揮発性記憶装置の製造方法を説明する要部断面図である。 本発明の実施の形態２である不揮発性記憶装置のメモリマトリクスの要部断面図である。 本発明の実施の形態３である不揮発性記憶装置のメモリマトリクスの要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」というときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことはいうまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。

また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、自己整列した複数のメモリセルをビットラインとワードラインとの交点に垂直に配置形成するクロスポイント型のメモリマトリクスを有し、選択素子としてダイオードを有し、記憶素子として相変化メモリを有する不揮発性記憶装置について説明する。

まず、本実施の形態における相変化メモリの平面レイアウトの一部を図１に示し、要部断面図を図２〜図５に示す。図２、図３、図４および図５はそれぞれ、図１におけるＡ−Ａ線、Ｂ−Ｂ線Ｃ−Ｃ線およびＤ−Ｄ線に沿った断面図である。

本実施の形態の不揮発性記憶装置は、図１の平面図に示すように、平面において直交する複数の第１金属配線２と複数の第２金属配線７との交点２３に、記憶素子と選択素子とを有するクロスポイント型のメモリセルによって構成されるメモリマトリクスを有する。なお、図１ではメモリマトリクスの構成をわかりやすくするために、第１金属配線２および第２金属配線７のみを示している。第１金属配線２は図１に示す第１方向に沿う向きにストライプ状に複数並んでおり、第２金属配線７は図１に示すように、第１方向と垂直に交わる第２方向に沿う向きにストライプ状に複数並んでいる。

本実施の形態における不揮発性記憶装置は、図２〜図５に示すように、半導体基板１を有している。半導体基板１上には、図１における第１方向に沿う向きに、ストライプ状に複数延在して形成された第１金属配線２が形成されている。第１金属配線２上には、第１方向に沿う方向に断続的に複数のｐ型半導体膜３ａが形成されており、ｐ型半導体膜３ａ上にはｎ型半導体膜３ｂが形成されている。ｐ型半導体膜３ａおよびｎ型半導体膜３ｂはｐｎ接合を有するダイオード３を構成しており、ダイオード３上には下部電極膜４が形成されている。下部電極膜４上には相変化材料膜５が形成されている。相変化材料膜５上には、上部電極膜６上が形成されている。上部電極膜６上には、第２金属配線７がストライプ状に形成されており、図１に示すように、第１方向に延在する第１金属配線２と第２方向に延在する第２金属配線７とは、平面において直交する向きにそれぞれ複数形成されている。複数の第１金属配線２および複数の第２金属配線７のそれぞれの交点に形成された各メモリセルは、ｐ型半導体膜３ａ、ｎ型半導体膜３ｂ、下部電極膜４、相変化材料膜５および上部電極膜６により構成されている。

本実施の形態における不揮発性記憶装置は、直交する複数の第１金属配線２および複数の第２金属配線７の交点に形成された、ダイオード３、下部電極膜４、相変化材料膜５および上部電極膜６からなる複数のメモリセルを有するクロスポイント型のメモリマトリクスである。また、本実施の形態における不揮発性記憶装置は、メモリセル内の相変化材料膜５に電流を流すことで相変化材料膜５を結晶状態またはアモルファス状態に変化させ、相変化材料膜５が結晶状態とアモルファス状態とで抵抗値が異なることを利用して情報を記録する相変化メモリである。メモリセルは第１金属配線２および第２金属配線７に対して垂直に形成された柱状の形状を有し、平面形状においてマトリクス状に並列しており、メモリセル同士の間に形成された層間絶縁膜９、１０、１１、１２により各メモリセル間の電気的分離がなされている。

ここで、図２および図３に示すように、層間絶縁膜９、１０は隣り合う相変化材料膜５同士の間を埋めているが、少なくとも隣り合う下部電極膜４同士の間には空隙１３、１４が設けられている。すなわち、層間絶縁膜９、１０は、メモリセルの形成されていない領域における半導体基板１の上面を覆い、各メモリセルのｐ型半導体膜３ａ、ｎ型半導体膜３ｂ、下部電極膜４および相変化材料膜５の側壁を覆っているが、隣り合うｐ型半導体膜３ａ、ｎ型半導体膜３ｂおよび下部電極膜４同士の間に充填されておらず、層間絶縁膜９、１０内に空隙が形成されている。

これにより、隣り合った下部電極膜４同士の間の熱抵抗が、下部電極膜４同士の間に空隙１３、１４が無く層間絶縁膜９、１０が充填されている場合に比べて増している。また、層間絶縁膜１１、１２の少なくとも複数の上部電極膜６同士の間には空隙１５、１６が設けられ、隣り合った上部電極膜６同士の間の熱抵抗が、空隙１５、１６が無く層間絶縁膜１１、１２が充填されている場合に比べて増している。

これは、空隙１３、１４、１５および１６の方が層間絶縁膜９、１０、１１および１２よりも熱伝導率が低いためである。なお、空隙１３、１４、１５および１６は、ＣＶＤ（Chemical Vapor Deposition）法によって層間絶縁膜を形成する工程において、装置内の雰囲気が層間絶縁膜９、１０、１１および１２に閉じ込められて形成される領域であるので、空隙１３、１４、１５および１６中の気圧は層間絶縁膜９、１０、１１および１２を堆積する工程中のＣＶＤ装置内と同等の気圧を有することとなる。

また、本実施の形態では層間絶縁膜９、１０と同様に、層間絶縁膜１１、１２内にも空隙１５、１６が形成されている。層間絶縁膜１１は層間絶縁膜１０の上面を覆い、上部電極膜６の側壁を覆っている。また、層間絶縁膜１２は層間絶縁膜１０の上面、上部電極膜６の側壁および上面を覆っている。ただし、層間絶縁膜９、１０と同様に、層間絶縁膜１１、１２は上部電極膜６同士の間に充填されておらず、内部に空隙１５、１６を有している。

第１金属配線２および第２金属配線７は、例えばＡｌ（アルミニウム）、Ｃｕ（銅）またはＷ（タングステン）からなる。ｐ型半導体膜３ａおよびｎ型半導体膜３ｂはそれぞれ多結晶シリコン膜からなり、それぞれ異なる導電型の不純物が導入されている。例えば、ｐ型半導体膜３ａはＢ（ボロン）を含む多結晶シリコン膜からなり、ｎ型半導体膜３ｂはＰ（リン）を含む多結晶シリコン膜からなる。

上部電極膜６および下部電極膜４は、例えばＷ（タングステン）等の高融点金属材料からなる。上部電極膜６および下部電極膜４の部材に高融点金属材料を用いることで、相変化メモリの書き込みおよび消去時にメモリセルに電流を流して発熱させても、上部電極膜６および下部電極膜４の材料が劣化しないため、不揮発性記憶装置の信頼性が向上する。また、上部電極膜６および下部電極膜４の材料は、ＴｉＮなど熱伝導率の低い材料であれば、相変化メモリの駆動電圧を低減できるため好ましい。

相変化材料膜５は例えばＧｅ_２Ｓｂ_２Ｔｅ_５（ゲルマニウム-アンチモン-テルル：ＧＳＴ）からなる。また、層間絶縁膜９〜１２の材料は、例えば、ＴＥＯＳ（珪酸エチル）とする。

図４および図５は、それぞれ図１のＣ−Ｃ線およびＤ−Ｄ線における要部断面図である。図４にはメモリセルおよび第１金属配線２は示されておらず、半導体基板１上には層間絶縁膜１０が断続的に形成され、半導体基板１上および層間絶縁膜１０上には空隙１４を挟んで層間絶縁膜９、１０が形成されている。層間絶縁膜１０は半導体基板１の主面に沿う方向に断続的に形成されており、層間絶縁膜９は、半導体基板１の主面に沿う方向において隣り合う層間絶縁膜１０同士の間を埋めるように形成されており、層間絶縁膜９および層間絶縁膜１０の上面の高さは均一に形成されている。層間絶縁膜９および層間絶縁膜１０上には、空隙１６を挟んで層間絶縁膜１１が、層間絶縁膜１０と同様に半導体基板１の主面に沿う方向に断続的に形成されている。層間絶縁膜１１上には第２金属配線７が複数形成されており、ストライプ状に形成された層間絶縁膜１１および第２金属配線７同士の間を埋めるように層間絶縁膜１２が形成されている。層間絶縁膜１２の上面の高さは第２金属配線７よりも高く形成され、層間絶縁膜１２は第２金属配線７を覆うように形成されている。

また、図５にはメモリセルおよび第２金属配線７は示されておらず、半導体基板１上には、第１金属配線２が断続的に形成され、第１金属配線２同士の間には層間絶縁膜１０が形成されている。半導体基板１、層間絶縁膜１０および第１金属配線２上には空隙１３を挟んで層間絶縁膜９が形成されている。層間絶縁膜９は半導体基板１の主面に沿う方向に断続的に形成されており、層間絶縁膜９の上面の高さは均一に形成されている。層間絶縁膜９上には、空隙１５を挟んで層間絶縁膜１２が形成されている。

次に、本実施の形態の相変化メモリの基本動作について説明する。

相変化メモリの書き換えの場合、図２において、電流は第１金属配線２からｐ型半導体膜３ａ、ｎ型半導体膜３ｂ、下部電極膜４、相変化材料膜５、上部電極膜６、そして第２金属配線７へと順に流れる。これらの系において、ジュール熱は主として抵抗の高い部分、すなわち上部電極膜６と相変化材料膜５との界面、相変化材料膜５と下部電極膜４との界面、ダイオード３と下部電極膜４との界面、またはダイオード３と第１金属配線２との界面で発生する。発生した熱は周囲の材料に拡散する。例えば相変化材料膜５で発生した熱は相変化材料膜５の周囲に存在する第１金属配線２、下部電極膜４、上部電極膜６、第２金属配線７および層間絶縁膜へ拡散する。

相変化型不揮発性メモリは、メモリセル内の相変化材料膜５が結晶状態とアモルファス状態とで抵抗値が異なることを利用し情報を記録する。例えば、抵抗値が小さい結晶状態をＯＦＦ状態、抵抗値が大きいアモルファス状態をＯＮとすることで、２値の切り替えが可能なメモリセルとなる。メモリセルのＯＮからＯＦＦおよびＯＦＦからＯＮのスイッチングは、パルス電圧をワード線とビット線に印加することで行う。

ＯＦＦからＯＮへの書き換え、すなわち相変化材料膜５の結晶状態からアモルファス状態への相変化は、相変化材料膜５が融点Ｔｍ以上に加熱される電圧をワード線（第１金属配線２）とビット線（第２金属配線７）に印加することで行う。この際、パルス幅を短くすることで、メモリセル内の相変化材料膜５が急冷却されアモルファス状態となる。

一方、ＯＮからＯＦＦへの消去、すなわち相変化材料膜５のアモルファス状態から結晶状態への相変化は、相変化材料が結晶化温度Ｔｃ以上融点Ｔｍ以下となるように電圧をワード線（第１金属配線２）とビット線（第２金属配線７）に印加することで行う。例えば、相変化材料膜５をＧｅ_２Ｓｂ_２Ｔｅ_５とした場合、融点Ｔｍは約６００℃（絶対温度で、約８７０度）、結晶化温度Ｔｃは約１６０℃（絶対温度で、約４３０度）である。すなわち、結晶化温度Ｔｃに比べ融点Ｔｍは、絶対温度で２倍程度大きいため、一般的に相変化材料を溶融する際に必要な電流（以下、書換電流と記す）は、結晶化の際に必要な電流に比べ大きい。

本実施の形態の相変化メモリでは、並列する複数の下部電極膜４同士の間の層間絶縁膜９、１０内に空隙１３、１４、が設けられ、並列する複数の上部電極膜６同士の間の層間絶縁膜１１、１２内に空隙１５、１６が設けられている。このため、結晶化、あるいはアモルファス化の際に相変化材料膜５で発生した熱が、層間絶縁膜９、１０、１１および１２を通じて隣り合った下部電極膜４間または隣り合った上部電極膜６間を伝わり逃げるのを抑制し、効率よく相変化材料膜５を加熱することができる。よって、空隙１３、１４、１５および１６が無く、各下部電極膜４間および各上部電極膜６間に層間絶縁膜が充填されている場合に比べ、小さい書換電流で所望の温度（融点Ｔｍまたは結晶化温度Ｔｃ）を得ることが出来る。すなわち、本実施の形態における相変化メモリを用いた不揮発性記憶装置では、記憶情報の書き換え時および読み込み時における消費電力を低減することが可能である。

なお、下部電極膜４同士の間が完全に層間絶縁膜９、１０により充填されて空隙１３，１４が形成されておらず、上部電極膜６同士の間の層間絶縁膜１１、１２内にのみ空隙１５、１６が設けられている場合であっても、特許文献１および特許文献２に示す従来技術のように空隙１３、１４、１５および１６が全て形成されていない場合に比べ、少ない消費電力で記憶情報の書き換えおよび読み込みをすることができる。これは、上部電極膜６同士の間が完全に層間絶縁膜１１、１２により充填されて空隙１５，１６が形成されておらず、下部電極膜４同士の間の層間絶縁膜９、１０内にのみ空隙１３、１４が設けられている場合であっても同様であり、消費電力を低減する効果がある。しかし、空隙１３、１４、１５および１６が全て形成されている方がより効率良く相変化材料膜５を加熱することができるため、図２に示すように空隙１３、１４、１５および１６が全て形成されていることが好ましい。

図６は、本発明の相変化メモリにおける空隙の、書換電流低減の効果を調べるために行った熱伝導解析結果の一例を示すグラフである。比較のために、空隙が無い場合の解析も合わせて示す。図６は、相変化材料膜を構成するＧｅ_２Ｓｂ_２Ｔｅ_５（ＧＳＴ）の温度の印加電流依存性を示した解析例である。グラフの縦軸は相変化材料膜（ＧＳＴ）の温度を示し、グラフの横軸は相変化材料膜に流れる電流の大きさを示している。ここで、図２における第１金属配線２、第２金属配線７、下部電極膜４および上部電極膜６の部材はＷとしている。下部電極膜４および上部電極膜６は厚さ０．００５μｍ、面積０．００１μｍ^２としている。なお、ここで用いている相変化材料はＧｅ_２Ｓｂ_２Ｔｅ_５（ＧＳＴ）であり、ＧＳＴの融点は６００℃である。

図６に示すように、層間絶縁膜９〜１２内に空隙１３〜１６がない場合、相変化材料膜５の温度が融点の６００℃を超えるには、１４０μＡ以上の電流が必要である。一方、本発明の相変化メモリでは、１１０μＡで相変化材料膜５の温度が融点の６００℃に達している。すなわち、本発明の相変化メモリでは、上部電極膜６同士の間および下部電極膜４同士の間の層間絶縁膜９〜１２に空隙１３〜１６を設けることによって、空隙が無い場合に比べ書換電流を低くすることを可能としていることがわかる。

ここで、本実施の形態におけるメモリマトリクスの動作方式について図７を用いて説明する。図７は、本実施の形態のメモリマトリクスの等価回路図である。メモリセルＭＣｉｊ（ｉ＝１，２，３，・・・，ｍ）（ｊ＝１，２，３，・・・，ｎ）は、複数本平行に配置されたワード線ＷＬｉ（ｉ＝１，２，３，・・・，ｍ）と、ワード線ＷＬｉと交差するように複数本並行に配置されたビット線ＢＬｊ（ｊ＝１，２，３，・・・，ｎ）との交点に配置される。ここで、選択素子ＳＥと相変化抵抗素子ＶＲとが直列に接続された構造となっており。また、図７において、図２に示すダイオード３は選択素子ＳＥにあたり、図２に示す相変化材料膜５は相変化抵抗素子ＶＲにあたる。

相変化メモリの記録は次のように行う。例えば、メモリセルＭＣ１１を書き換える場合、１番目のワード線ＷＬ１に電圧Ｖｈを、他のワード線ＷＬｉに電圧Ｖ１を、１番目のビット線ＢＬ１に電圧Ｖ１を、他のビット線ＢＬｊに電圧Ｖｈを印加し、メモリセルＭＣ１１の記憶素子に電流を流して情報の記憶を行う。ここで、Ｖｈ＞Ｖ１である。書き換えの際、非選択のメモリセルに誤書込みが行われないようにするため、整流作用を持つ選択素子ＳＥが必要となる。また、当然、電圧Ｖｈは選択素子ＳＥの降伏電圧以下でなければいけない。記録情報の読み出しは次のように行う。例えば、メモリセルＭＣ１１の情報を読み出す場合、１番目のワード線ＷＬ１に電圧Ｖｍを、他のワード線ＷＬｉに電圧Ｖ１を、１番目のビット線ＢＬ１に電圧Ｖ１を印加し、ＢＬ１に流れる電流の大きさから情報を読み出す。

なお、本実施の形態では第１金属配線２をワード線とし、第２金属配線７をビット線として説明するが、第１金属配線２をビット線として、第２金属配線７をワード線としてもよい。

次に、本実施の形態の相変化メモリの製造方法を、図８〜図４８を用いて説明する。図８は、図１に示すＡ−Ａ線における断面図である図２と同じ位置における断面図である。なお、図９〜図４４では、説明する工程毎に、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線における断面図と同じ位置における断面図を４つずつ示す。すなわち、図８、図９、図１３、図１７、図２１、図２５、図２９、図３３、図３７および図４１は図１に示すＡ−Ａ線における断面図である図２と同じ位置における断面図である。図１０、図１４、図１８、図２２、図２６、図３０、図３４、図３８および図４２は図１に示すＢ−Ｂ線における断面図である図３と同じ位置における断面図である。図１１、図１５、図１９、図２３、図２７、図３１、図３５、図３９および図４３は図１に示すＣ−Ｃ線における断面図である図４と同じ位置における断面図である。図１２、図１６、図２０、図２４、図２８、図３２、図３６、図４０および図４４は図１に示すＤ−Ｄ線における断面図である図５と同じ位置における断面図である。図４５、図４６、図４７および図４８は、それぞれ図１におけるＡ−Ａ線、Ｂ−Ｂ、線Ｃ−Ｃ線およびＤ−Ｄ線における断面図である。

まず、図８に示すように、半導体基板１上に、第１金属膜２ａ、ｐ型半導体膜３ａ、ｎ型半導体膜３ｂ、第２金属膜４ａ、相変化材料膜５ａを順次形成する。

第１金属膜２ａは例えばＷ（タングステン）からなり、ＣＶＤ法等により形成することができる。ｐ型半導体膜３ａがＢ（ボロン）を不純物として含む多結晶シリコンの場合は、ｐ型半導体膜３ａと第１金属膜２ａとが直接接合する構造であるため、第１金属膜２ａの材料をＷ（タングステン）として、ｐ型半導体膜３ａと第１金属膜２ａとの接触抵抗を低くすることが好ましい。第１金属膜２ａの膜厚は、例えば１０ｎｍ以上１００ｎｍ以下が望ましい。第１金属膜２ａの膜厚が薄すぎると配線抵抗が高くなり、厚すぎると加工形状の制御が困難となる。

ｐ型半導体膜３ａの材料はＢ（ボロン）、Ｇａ（ガリウム）またはＩｎ（インジウム）のいずれかを不純物として含む多結晶シリコンであり、ｎ型半導体膜３ｂの材料はＰ（リン）またはＡｓ（ヒ素）を不純物として含む多結晶シリコンである。ｐ型半導体膜３ａおよびｎ型半導体膜３ｂは、例えばそれぞれＣＶＤ法により形成することができる。ｐ型半導体膜３ａおよびｎ型半導体膜３ｂの合計膜厚は、例えば３０ｎｍ以上２５０ｎｍ以下が望ましい。なお、本実施例では選択素子としてＰＮ型ダイオードを用いた場合を示すが、ＰＩＮダイオードを用いても良い。ＰＩＮダイオードを用いる場合には、上記ｐ型半導体膜３ａとｎ型半導体膜３ｂの間に、真性多結晶層を設ける。このＰＮ層の間に不純物を混ぜていないＩ層（真性多結晶層）を形成することによって、順方向電流に応じて内部抵抗を幅広く可変することが可能になる。また、Ｐ＋／Ｎ−／Ｎ＋ダイオードを用いても良く、その場合、ＰＩＮダイオードと同程度の性能を得ることができる。

ｐ型半導体膜３ａ、ｎ型半導体膜３ｂは、初めから多結晶シリコンとして成膜せずに、非晶質シリコンとして成膜した後、レーザアニールにより結晶化して成膜することもできる。これにより、プロセス中の熱負荷を低減することができる。また、ｐ型半導体膜３ａと第１金属膜２ａとの間には、接触抵抗を下げるため、シリサイド技術を用いてタングステンシリサイドやチタンシリサイド等を形成してもよい。同様に、ｎ型半導体膜３ｂと第２金属膜４ａの間に、タングステンシリサイド等を形成してもよい。

相変化材料膜５ａは例えばＧｅ_２Ｓｂ_２Ｔｅ_５からなり、スパッタリング法等により形成することができる。他の相変化材料膜５ａとしては、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料を用いることができて、組成を選択することにより、Ｇｅ_２Ｓｂ_２Ｔｅ_５と同程度の性能を得ることができる。相変化材料膜５ａの膜厚は、例えば５ｎｍ以上３００ｎｍ以下が望ましい。

次に、図９〜図１２に示すように、リソグラフィ技術及びドライエッチング技術を用いて、第１方向に沿って相変化材料膜５ａ、第２金属膜４ａ、ｎ型半導体膜３ｂ、ｐ型半導体膜３ａ及び第１金属膜２ａを順次ストライプ状に加工し、相変化材料膜５ａの上面から半導体基板１に達する複数の溝２０を形成する。これにより、第１金属膜２ａからなる第１金属配線２が形成される。上記溝２０により、相変化材料膜５ａ、第２金属膜４ａ、ｎ型半導体膜３ｂ、ｐ型半導体膜３ａ及び第１金属配線２の積層パターンは、ワード線のパターンとなり、隣り合うパターンと平行して第１方向に沿ってストライプ状に形成される。また、第１金属配線２は、相変化メモリの読み出し及び書き込みが行えるように、周辺回路（図示しない）を含む半導体基板１と電気的に接続されている。

次に、図１３〜図１６に示すように、半導体基板１上に層間絶縁膜１０を形成する。層間絶縁膜１０は、例えばＴＥＯＳからなり、ＣＶＤ法等により形成することができる。この時、ストライプ状に形成されたｐ型半導体膜３ａ、ｎ型半導体膜３ｂ、第２金属膜４ａおよび相変化材料膜５ａ同士の間の一部に層間絶縁膜１０を形成するが、埋め込み性の悪い条件を用いることで、隣り合う第２金属膜４ａ同士の間に層間絶縁膜１０を挟んで空隙１４を設ける。次に、ＣＭＰ（Chemical Mechanical Polishing）技術を用いて層間絶縁膜１０の上面を研磨して、相変化材料膜５ａの表面を露出させる。

なお、ここでいう埋め込み性の悪い条件とは、ＣＶＤ法等により層間絶縁膜１０を形成する際に、層間絶縁膜１０が等方的に成膜される条件を用いることをいう。等方性の強いＣＶＤ法を用いて層間絶縁膜１０を形成することにより、隣り合う第２金属膜４ａ同士の間に層間絶縁膜１０が充填される前に、隣り合う第２金属膜４ａ同士の間の上方の相変化材料膜５ａ同士の間が層間絶縁膜１０で埋められ、空隙１４が層間絶縁膜１０に閉じ込められて形成される。これにより、層間絶縁膜１０は層間絶縁膜１０の内部に空隙１４を有する構造となる。

また、空隙１４の下部に形成する層間絶縁膜１０の厚みを厚くしたい場合は、最初に埋め込み性の良い（等方性の弱い）成膜条件を用いて、露出している半導体基板１上に層間絶縁膜１０をある程度堆積した後、前述した埋め込み性の悪い条件を用いて隣り合うｐ型半導体膜３ａ、ｎ型半導体膜３ｂ、第２金属膜４ａおよび相変化材料膜５ａ同士の間の一部に層間絶縁膜１０を形成するとよい。

次に、図１７〜図２０に示すように、リソグラフィ技術及びドライエッチング技術を用いて、第２方向に沿って層間絶縁膜１０、相変化材料膜５ａ、第２金属膜４ａ、ｎ型半導体膜３ｂ、ｐ型半導体膜３ａを順次加工し、第１金属配線２の上面を露出する複数の溝２１を形成する。これにより、相変化材料膜５ａ、第２金属膜４ａ、ｎ型半導体膜３ｂ、ｐ型半導体膜３ａの積層パターンは柱状となり、相変化材料膜５ａからなる相変化材料膜５、第２金属膜４ａからなる下部電極膜４が形成される。また、ｎ型半導体膜３ｂ、ｐ型半導体膜３ａからなる積層構造のダイオード３が形成される。

次に、図２１〜図２４に示すように、半導体基板１上に層間絶縁膜９を形成する。層間絶縁膜９は例えばＴＥＯＳからなり、ＣＶＤ法等により形成することができる。この時、ストライプ状に形成されたダイオード３、下部電極膜４および相変化材料膜５からなる積層パターン同士の間の一部を層間絶縁膜９で埋めるが、前述した埋め込み性の悪い条件を用いることで、隣り合う下部電極膜４同士の間に層間絶縁膜９を挟んで空隙１３を設ける。その後、ＣＭＰ技術を用いて層間絶縁膜９の表面を研磨して、相変化材料膜５の上面を露出させる。

ここで、相変化材料膜５の側壁は層間絶縁膜１０および層間絶縁膜９で覆われており、露出しておらず、空隙１４および空隙１３に接していない。

次に、図２５〜図２８に示すように、相変化材料膜５上および層間絶縁膜９、１０上に相変化材料膜５と電気的に接続された第３金属膜６ａを形成する。第３金属膜６ａは例えばＷ（タングステン）からなり、ＣＶＤ法等により形成することができる。

次に、図２９〜図３２に示すように、リソグラフィ技術及びドライエッチング技術を用いて、第１方向に沿って第３金属膜６ａをストライプ状に加工し、層間絶縁膜９、１０のそれぞれの上面を露出する複数の溝２２を形成する。

次に、図３３〜図３６に示すように、半導体基板１の全面上に層間絶縁膜１１を形成する。層間絶縁膜１１は例えばＴＥＯＳからなり、ＣＶＤ法等により形成することができる。この時、前述した埋め込み性の悪い条件を用いることで、隣り合う第３金属膜６ａ同士の間に空隙１６を設ける。次に、ＣＭＰ技術を用いて層間絶縁膜１１の表面を研磨して、第３金属膜６ａの上面を露出させる。

次に、図３７〜図４０に示すように、第３金属膜６ａ上および層間絶縁膜１１上に第３金属膜６ａと電気的に接続された第４金属膜７ａを形成する。第４金属膜７ａは例えばＷ（タングステン）からなり、ＣＶＤ法等により形成することができる。

次に、図４１〜図４４に示すように、リソグラフィ技術及びドライエッチング技術を用いて、第２方向に沿って第４金属膜７ａ、第３金属膜６ａを順次加工する。これにより、第４金属膜７ａからなる第２金属配線７が形成され、第３金属膜６ａからなる柱状の上部電極膜６が形成される。上部電極膜６は、相変化メモリの読み出し及び書き込みが行えるように、周辺回路（図示しない）を含む半導体基板１と電気的に接続されている。この工程により、柱状に形成されたダイオード３、下部電極膜４、相変化材料膜５および上部電極膜６を有するメモリセルが形成され、このメモリセルが複数マトリクス状に並んだメモリマトリクスが形成される。

次に、図４５〜図４８に示すように、半導体基板１の全面上に層間絶縁膜１２を形成した後、層間絶縁膜１２の上面をＣＭＰ技術により研磨し、表面を平坦にする。層間絶縁膜１２は例えばＴＥＯＳからなり、ＣＶＤ法等により形成することができる。この時、前述した埋め込み性の悪い条件を用いることで、隣り合う上部電極膜６の間に空隙１５を設ける。これにより、本実施の形態における相変化メモリを有する不揮発性記憶装置が完成する。

前述したように、本実施の形態では、クロスポイント型の相変化メモリにおいて、隣り合う上部電極膜６同士の間および隣り合う下部電極膜４同士の間に、層間絶縁膜９〜１２よりも熱伝導率の低い空隙１３〜１６を形成することにより、メモリセル内で発生する熱の散逸を防ぎ、相変化材料膜５を従来より低い電流で効率的に加熱することを可能としている。これにより、相変化メモリの書き込み・消去時の消費電力を低減させることができる。

（実施の形態２）
次に、図４９を用いて、相変化材料膜５の上部に電極膜２５を設ける場合の不揮発性記憶装置について説明する。図４９は、本実施の形態における相変化メモリの要部断面図であり、図１のＡ−Ａ線に沿った断面図である図２と同じ位置における断面図を示している。

本実施の形態の相変化メモリと、前記実施の形態１に示した相変化メモリとの大きな違いは、相変化材料膜５と、上部電極膜６との間に薄い電極膜２５を設けていることである。

電極膜２５は、前記実施の形態の図８で示した工程において、相変化材料膜５ａを成膜した後に相変化材料膜５ａ上に金属膜を成膜することで形成される。電極膜２５は例えばＷ（タングステン）からなり、ＣＶＤ法等により形成することができる。

本実施の形態における製造工程では、前記実施の形態１で図９〜図１２および図１７〜図２０を用いて説明したそれぞれのエッチング工程において、相変化材料膜５ａをストライプ状に加工する前に、相変化材料膜５ａ上のＷ（タングステン）膜をそれぞれの工程で加工して形成するパターンと同方向に延在するストライプ状にエッチングし、相変化材料膜５上に電極膜２５を形成する。

また、前記実施の形態１で図１３〜図１６および図２１〜図２４を用いて説明したＣＭＰ技術によるそれぞれの研磨工程では、相変化材料膜５ａまたは相変化材料膜５の上面を露出させず、電極膜２５の上面を露出させた時点で研磨を停止することで相変化材料膜５上に電極膜２５を残す。

本実施の形態では、前期実施の形態１と同様の効果に加え、上部電極膜６および相変化材料膜５の間に電極膜２５を形成することにより、製造工程中に相変化材料膜５ａまたは相変化材料膜５の表面が露出することで相変化材料膜５ａまたは相変化材料膜５が昇華することを防ぐことができ、また、上部電極膜６および相変化材料膜５の間の密着性を向上させることが可能である。

（実施の形態３）
次に、本実施の形態では図５０を用いて、相変化材料膜５の幅を狭めた場合の不揮発性記憶装置について説明する。図５０は、本実施の形態における相変化メモリの要部断面図であり、図１のＡ−Ａ線に沿った断面図である図２と同じ位置における断面図を示している。なお、ここでいう各部位の幅とは、半導体基板１の主面に沿う方向であって、図１に示す第１方向および第２方向における幅をいう。

本実施の形態の相変化メモリと、前記実施の形態１に示した相変化メモリの大きな違いは、相変化材料膜５の幅の長さである。前記実施の形態１に示した相変化メモリでは、相変化材料膜５の幅は、下部電極膜４および上部電極膜６の幅と同じであるが、本実施の形態の相変化メモリでは、相変化材料膜５の幅は、下部電極膜４および上部電極膜６の幅に比べて小さい。

本実施の形態では、相変化材料膜５の幅を小さくすることで、半導体基板１の主面に沿う面における相変化材料膜５の断面の断面積を、半導体基板１の主面に沿う面におけるダイオード３、下部電極膜４および上部電極膜６のいずれの断面の断面積よりも小さくすることができ、書き換え時の相変化材料膜５の電流密度を増加させることができるため、相変化材料膜５内での発熱密度を増すことが可能である。これにより、効率良く相変化材料膜５が加熱され、半導体基板１の主面に沿う面における相変化材料膜５と下部電極膜４または上部電極膜６との断面積が同じである場合よりも低い電流での書き換えが可能となり、前記実施の形態１に示した不揮発性記憶装置よりも更に消費電力を低減することができる。

相変化材料膜５の第２方向における幅を、下部電極膜４および上部電極膜６の幅に比べて小さくする方法としては、例えば、前記実施の形態１で示した図９〜図１２の工程におけるドライエッチング工程の後であって図１３〜図１６の工程の前に、相変化材料膜５ａを等方性ドライエッチング法により加工して相変化材料膜５ａの側面にサイドエッチングを入れる方法がある。

また、相変化材料膜５の第１方向における幅を、下部電極膜４および上部電極膜６の幅に比べて小さくする方法としては、例えば、前記実施の形態１で示した図１７〜図２０の工程におけるドライエッチング工程の後であって図２１〜図２４の工程の前に、相変化材料膜５を等方性ドライエッチング法により加工して相変化材料膜５の側面にサイドエッチングを入れる方法がある。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態１〜３において示したメモリマトリクスを複数層積層させて使用する不揮発性記憶装置においても、本発明を適用することが可能である。

本発明の不揮発性記憶装置の製造方法は、相変化メモリを利用する不揮発性メモリに幅広く利用されるものである。

１ 半導体基板
２ 第１金属配線
２ａ 第１金属膜
３ ダイオード
３ａ ｐ型半導体膜
３ｂ ｎ型半導体膜
４ 下部電極膜
４ａ 第２金属膜
５ 相変化材料膜
５ａ 相変化材料膜
６ 上部電極膜
６ａ 第３金属膜
７ 第２金属配線
７ａ 第４金属膜
９、１０、１１、１２ 層間絶縁膜
１３、１４、１５、１６ 空隙
２０、２１、２２ 溝
２３ 交点
２５ 電極膜
ＷＬ１、ＷＬ２、ＷＬｉ、ＷＬｍ ワード線
ＢＬ１、ＢＬ２、ＢＬｊ、ＢＬｎ ビット線
ＳＥ 選択素子
ＶＲ 相変化抵抗素子

Claims (10)

1. 半導体基板の主面の第１方向に沿って延びる複数の第１金属配線と、
   前記第１方向と直交する第２方向に沿って延びる複数の第２金属配線と、
   前記複数の第１金属配線と前記複数の第２金属配線との各交点に、電流で駆動する記憶素子である相変化材料膜および選択素子であるダイオードを含むメモリセルを有する不揮発性記憶装置であって、
   前記各メモリセルは、
   前記第１金属配線上に形成された前記ダイオードと、
   前記ダイオード上に形成された第１金属電極と、
   前記第１金属電極上に形成された前記相変化材料膜と、
   前記相変化材料膜上であって前記第２金属配線の下に形成された第２金属電極と、
   を有し、
   隣り合う前記第１金属電極同士の間または隣り合う前記第２金属電極同士の間の少なくとも一方に空隙が形成されていることを特徴とする不揮発性記憶装置。
2. 前記空隙は、隣り合う前記メモリセル同士の間に形成された層間絶縁膜内に形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
3. 前記半導体基板の主面に沿う面における前記相変化材料膜の断面積が、前記半導体基板の主面に沿う面における前記ダイオード、前記第１金属電極または前記第２金属電極のいずれかの断面積よりも小さいことを特徴とする請求項１記載の不揮発性記憶装置。
4. 前記相変化材料膜の側壁は、前記メモリセル同士の間に形成された層間絶縁膜に覆われていることを特徴とする請求項１記載の不揮発性記憶装置。
5. 前記相変化材料膜と前記第２金属電極との間に、金属膜が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
6. 半導体基板の主面にダイオードと相変化材料膜を含む抵抗素子とで構成された相変化メモリを備えた不揮発性記憶装置の製造方法であって、
   （ａ）前記半導体基板上に第１金属膜、第１導電型の不純物を含む第１ポリシリコン膜、第２導電型の不純物を含む第２ポリシリコン膜、第２金属膜および前記相変化材料膜を順次形成する工程と、
   （ｂ）前記（ａ）工程の後、前記半導体基板の主面の第１方向に沿って前記相変化材料膜、前記第２金属膜、前記第２ポリシリコン膜、前記第１ポリシリコン膜および前記第１金属膜を順次ストライプ状にエッチングする工程と、
   （ｃ）前記（ｂ）工程の後、前記半導体基板上であって、隣り合う前記相変化材料膜同士の間に第１層間絶縁膜を形成する工程と、
   （ｄ）前記（ｃ）工程の後、前記第１方向と直交する第２方向に沿って前記第１層間絶縁膜、前記相変化材料膜、前記第２金属膜、前記第２ポリシリコン膜、前記第１ポリシリコン膜および前記第１金属膜をストライプ状にエッチングする工程と、
   （ｅ）前記（ｄ）工程の後、前記半導体基板上であって、隣り合う前記相変化材料膜同士の間に第２層間絶縁膜を形成する工程と、
   （ｆ）前記（ｅ）工程の後、前記第１層間絶縁膜上、前記第２層間絶縁膜上および前記相変化材料膜上に、前記相変化材料膜と電気的に接続された第３金属膜を形成する工程と、
   （ｇ）前記（ｆ）工程の後、前記第１方向に沿って前記第３金属膜をストライプ状にエッチングする工程と、
   （ｈ）前記（ｇ）工程の後、隣り合う前記第３金属膜同士の間に第３層間絶縁膜を形成する工程と、
   （ｉ）前記（ｈ）工程の後、前記第３金属膜上および前記第３層間絶縁膜上に、前記第３金属膜と電気的に接続された第４金属膜を形成する工程と、
   （ｊ）前記（ｉ）工程の後、前記第２方向に沿って前記第３層間絶縁膜、前記第４金属膜および前記第３金属膜をエッチングして、前記第３層間絶縁膜、前記第４金属膜および、前記第３金属膜をストライプ状にエッチングする工程と、
   （ｋ）前記（ｊ）工程の後、隣り合う前記第４金属膜同士の間に第４層間絶縁膜を形成する工程と、
   を有し、
   隣り合う前記第２金属膜同士の間または隣り合う前記第３金属膜同士の間の少なくとも一方に空隙を形成することを特徴とする不揮発性記憶装置の製造方法。
7. 前記空隙は前記第１層間絶縁膜、前記第２層間絶縁膜、前記第３層間絶縁膜または前記第４層間絶縁膜内に形成されていることを特徴とする請求項６記載の不揮発性記憶装置の製造方法。
8. 前記（ｂ）工程の後であって前記（ｃ）工程の前、または前記（ｄ）工程の後であって前記（ｅ）工程の前の少なくともどちらか一方において、前記相変化材料膜の側壁の一部をエッチングする工程を有し、
   前記半導体基板の主面に沿う面における前記相変化材料膜の断面積を、前記半導体基板の主面に沿う面における前記第１金属膜の断面積よりも小さくすることを特徴とする請求項６記載の不揮発性記憶装置の製造方法。
9. 前記（ａ）工程では、前記半導体基板上に前記第１金属膜、前記第１ポリシリコン膜、前記第２ポリシリコン膜、前記第２金属膜、前記相変化材料膜および第５金属膜を順次形成し、
   前記（ｂ）工程では、前記半導体基板の主面の前記第１方向に沿って前記第５金属膜、前記相変化材料膜、前記第２金属膜、前記第２ポリシリコン膜、前記第１ポリシリコン膜および前記第１金属膜を順次ストライプ状にエッチングし、
   前記（ｄ）工程では、前記第２方向に沿って前記第１層間絶縁膜、前記第５金属膜、前記相変化材料膜、前記第２金属膜、前記第２ポリシリコン膜、前記第１ポリシリコン膜および前記第１金属膜をストライプ状にエッチングし、
   前記（ｆ）工程では、前記第１層間絶縁膜上、前記第２層間絶縁膜上および前記第５金属膜上に、前記相変化材料膜と電気的に接続された前記第３金属膜を形成することを特徴とする請求項６記載の不揮発性記憶装置の製造方法。
10. 前記（ｃ）工程、前記（ｅ）工程、前記（ｈ）工程または前記（ｋ）工程において、等方性のあるＣＶＤ法により前記第１層間絶縁膜、前記第２層間絶縁膜、前記第３層間絶縁膜または前記第４層間絶縁膜を形成することを特徴とする請求項６記載の不揮発性記憶装置の製造方法。

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