KR102297252B1 - 스위치 소자 및 기억 장치 - Google Patents

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히로아키 세이
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

기술의 일 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 제1 원소, 및, 산소(O) 및 질소(N) 중 적어도 한쪽을 포함하는 제2 원소 중, 적어도 칼코겐 원소 및 제1 원소를 포함하는 스위치층을 구비한다.

Description

스위치 소자 및 기억 장치{SWITCH ELEMENT AND MEMORY DEVICE}
본 개시는, 전극 간에 칼코게나이드층을 갖는 스위치 소자 및 기억 장치에 관한 것이다.
최근, ReRAM(Resistance Random Access Memory)이나 PRAM(Phase-Change Random Access Memory) 등의 저항 변화형 메모리로 대표되는 데이터 스토리지용 불휘발성 메모리의 대용량화가 요구되고 있다. 그러나, 현행의 액세스 트랜지스터를 사용한 저항 변화형 메모리에서는 단위 셀당의 플로어 면적이 커진다. 이 때문에, 예를 들어 NAND형 등의 플래시 메모리와 비교하여 동일한 설계 룰을 사용하여 미세화해도 대용량화가 곤란하였다. 이에 반해, 교차하는 배선 간의 교점(크로스 포인트)에 메모리 소자를 배치하는, 소위 크로스 포인트 어레이 구조를 사용한 경우에는, 단위 셀당의 플로어 면적이 작아져, 대용량화를 실현하는 것이 가능하게 된다.
크로스포인트형 메모리 셀에는 메모리 소자 이외에 셀 선택용 선택 소자(스위치 소자)가 배치되어 있다. 스위치 소자로서는, 예를 들어 PN 다이오드나 애벌란시 다이오드 또는 금속 산화물을 사용하여 구성된 스위치 소자(예를 들어, 비특허문헌 1, 2 참조)나, Mott 천이에 의해 어떤 역치 전압으로 스위치하여 급격하게 전류가 증대되는 스위치 소자(예를 들어, 비특허문헌 3, 4 참조)를 들 수 있다. 그러나, 스위치하는 역치 전압이 불충분함과 함께, 비선택 시의 누설 전류가 크기 때문에 크로스포인트형 메모리 셀에 있어서, 메모리 소자(특히, 기입 역치 전압이 큰 저항 변화형 메모리 소자)와 조합하여 사용하는 스위치 소자로서는 충분한 특성을 갖고 있다고는 할 수 없었다.
상기 금속 산화물을 사용한 스위치 소자 이외에는, 예를 들어 칼코게나이드 재료를 사용한 스위치 소자(오보닉 역치 스위치(OTS; Ovonic Threshold Switch) 소자, 예를 들어, 특허문헌 1, 2 참조)를 들 수 있다. 이 OTS 소자는, 스위칭 역치 전압 이상에서 급격하게 전류가 증대되는 특성을 갖기 때문에, 선택(온) 상태에서 비교적 큰 전류 밀도를 얻을 수 있다. 또한, 칼코게나이드 재료에 의해 구성된 층(OTS층)은, 그 미세 구조가 아몰퍼스이기 때문에, 물리 기상 성장(PVD; Physical Vapor deposition)법이나 화학 기상 성장(CVD; Chemical Vapor Deposition)법 등의 실온 조건에서 형성할 수 있으므로, 프로세스 친화성이 높다는 장점을 갖는다.
일본 특허 공개 제2006-86526호 공보 일본 특허 공개 제2010-157316호 공보
Jiun-Jia Huang 외, 2011 IEEE IEDM11-733 내지 736 Wootae Lee 외, 2012 IEEE VLSI Technology symposiump. 37 내지 38 Myungwoo Son 외, IEEE ELECTRON DEVICE LETTERS, VOL.32, NO.11, NOVEMBER 2011 Seonghyun Kim 외, 2012 VLSI p.155 내지 156
그러나, OTS 소자를 크로스포인트형 메모리 셀에 사용하는 경우에는, 반선택(오프) 상태에 있어서의 누설 전류를 저감하고, 보다 큰 저항 변화비(온/오프 비)를 얻을 필요가 있다. 또한, 저항 변화형 메모리 소자 중에서 보다 데이터 유지 특성이 양호한 것은 비교적 큰 기입 전압을 필요로 한다. 이로 인해, 대용량 메모리를 실현하기 위해 이러한 메모리 소자를 사용하는 경우에는, 상기 OTS 소자의 스위칭 역치 전압은 충분히 높다고는 할 수 없었다. 단, 상기 OTS 소자는 OTS층의 막 두께를 크게 함으로써 스위칭 역치 전압을 크게 할 수 있지만, 그 경우에는 미세화에 대하여 불리해진다는 문제가 있었다.
따라서, 큰 저항 변화비 및 스위칭 역치 전압을 가짐과 함께, 비선택 시에 있어서의 누설 전류가 작은 스위치 소자 및 이것을 구비한 기억 장치를 제공하는 것이 바람직하다.
본 기술의 일 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 제1 원소, 및, 산소(O) 및 질소(N) 중 적어도 한쪽을 포함하는 제2 원소 중, 적어도 칼코겐 원소 및 제1 원소를 포함하는 스위치층을 구비한 것이다.
본 기술의 다른 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 알루미늄(Al) 및 갈륨(Ga)으로부터 선택되는 적어도 1종을 포함하는 스위치층을 포함하는 스위치층을 구비한 것이다.
본 기술의 다른 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 밴드 갭이 2.2eV 이상인 화합물을 포함하는 스위치층을 구비한 것이다.
본 기술의 일 실시 형태의 기억 장치는, 복수의 기억 소자 및 복수의 상기 일 실시 형태의 스위치 소자를 구비한 것이다.
본 기술의 일 실시 형태의 스위치 소자에서는, 제1 전극과 제2 전극의 사이에 Te, Se 및 S로부터 선택되는 적어도 1종의 칼코겐 원소, B, C, Si로부터 선택되는 적어도 1종의 제1 원소, 및 O 및 T 중 적어도 한쪽을 포함하는 제2 원소 중, 적어도 칼코겐 원소 및 제1 원소를 포함하는 스위치층을 형성하도록 하였다. 본 기술의 다른 실시 형태의 스위치 소자에서는, 제1 전극과 제2 전극의 사이에 Te, Se 및 S로부터 선택되는 적어도 1종의 칼코겐 원소와, Mg, Ca, Sr, Al 및 Ga로부터 선택되는 적어도 1종을 포함하는 스위치층을 형성하도록 하였다. 본 기술의 다른 실시 형태의 스위치 소자에서는, 제1 전극과 제2 전극의 사이에 Te, Se 및 S로부터 선택되는 적어도 1종의 칼코겐 원소와, 밴드 갭이 2.2eV 이상인 화합물을 포함하는 스위치층을 형성하도록 하였다. 이에 의해, 상기 일 실시 형태 및 다른 실시 형태의 스위치 소자 및 기억 장치에서는, 비선택 시에 있어서의 누설 전류가 저감됨과 함께, 온 상태에 있어서 흐르는 전류가 커진다.
본 기술의 일 실시 형태 및 다른 실시 형태의 스위치 소자 및 기억 장치에 의하면, 제1 전극과 제2 전극의 사이에 형성된 스위치층이 Te, Se 및 S로부터 선택되는 적어도 1종의 칼코겐 원소 외에, 일 실시 형태의 스위치 소자에서는, 적어도 Si, B, C로부터 선택되는 적어도 1종을, 다른 실시 형태의 스위치 소자에서는 Mg, Ca, Sr, Al 및 Ga로부터 선택되는 적어도 1종을, 다른 실시 형태의 스위치 소자에서는, 밴드 갭이 2.2eV 이상인 화합물을 각각 포함하도록 하였다. 이에 의해, 비선택 시(오프 상태)에 있어서의 누설 전류가 저감됨과 함께, 온 상태에 있어서 흐르는 전류가 커진다. 따라서, 저항 변화비(온/오프 비)가 크고, 또한 스위칭 역치 전압의 값을 크게 하는 것이 가능하게 된다. 즉, 미세화된 대용량의 기억 장치를 제공하는 것이 가능하게 된다. 또한, 일 실시 형태의 스위치 소자에서는, 상기 원소 이외에 O 및 N 중 적어도 한쪽을 포함하고 있어도 된다. 또한, 여기에 기재된 효과는 반드시 한정되는 것은 아니며, 본 개시 중에 기재된 어느 효과여도 된다.
도 1은 본 개시의 일 실시 형태에 따른 스위치 소자의 구성을 도시하는 단면도이다.
도 2는 본 개시의 다른 실시 형태에 따른 스위치 소자의 구성을 도시하는 단면도이다.
도 3은 본 개시의 다른 실시 형태에 따른 스위치 소자의 구성의 일례를 도시하는 단면도이다.
도 4는 도 3에 도시한 스위치 소자의 구성의 다른 예를 도시하는 단면도이다.
도 5는 도 3에 도시한 스위치 소자의 구성의 다른 예를 도시하는 단면도이다.
도 6은 본 개시의 다른 실시 형태에 따른 스위치 소자의 구성을 도시하는 단면도이다.
도 7은 도 1에 도시한 스위치 소자를 사용한 메모리 셀 어레이의 사시도이다.
도 8은 도 7에 도시한 메모리 셀의 구성의 일례를 도시하는 단면도이다.
도 9는 도 7에 도시한 메모리 셀의 구성의 다른 예를 도시하는 단면도이다.
도 10은 도 7에 도시한 메모리 셀의 구성의 다른 예를 도시하는 단면도이다.
도 11a는 도 7에 도시한 메모리 셀(스위치 소자)에 있어서의 IV 특성을 도시하는 도면이다.
도 11b는 도 7에 도시한 메모리 셀(기억 소자)에 있어서의 IV 특성을 도시하는 도면이다.
도 11c는 도 7에 도시한 메모리 셀에 있어서의 IV 특성을 도시하는 도면이다.
도 11d는 도 7에 도시한 메모리 셀에 있어서의 IV 특성을 도시하는 도면이다.
도 12는 실험 1-1에 있어서의 IV 특성도이다.
도 13은 실험 2-2에 있어서의 B의 조성비와 스위칭 역치 전압과의 특성도이다.
도 14는 실험 2-2에 있어서의 B의 조성비와 누설 전류와의 특성도이다.
도 15는 실험 2-2에 있어서의 질소 유량비와 스위칭 역치 전압과의 특성도이다.
도 16은 실험 2-2에 있어서의 질소 유량비와 누설 전류와의 특성도이다.
도 17은 실험 2-2에 있어서의 산소의 유량비와 스위칭 역치 전압과의 특성도이다.
도 18은 실험 2-3에 있어서의 B의 조성비와 스위칭 역치 전압과의 특성도이다.
도 19는 실험 2-3에 있어서의 C의 조성비와 스위칭 역치 전압과의 특성도이다.
도 20은 실험 2-3에 있어서의 각 조건의 스위칭 역치 전압의 특성도이다.
도 21은 실험 2-3에 있어서의 O의 첨가, 미첨가에 있어서의 스위칭 역치 전압의 특성도이다.
도 22는 실험 2-4에 있어서의 Si의 조성비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 23은 실험 2-4에 있어서의 질소 유량비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 24는 실험 2-4에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 25는 실험 2-5에 있어서의 C의 조성비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 26은 실험 2-5에 있어서의 질소 유량비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 27은 실험 2-5에 있어서의 Te의 조성비와 누설 전류의 관계를 나타내는 특성도이다.
도 28은 실험 2-5에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 29는 실험 2-6에 있어서의 C의 조성비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 30은 실험 2-6에 있어서의 질소 유량비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 31은 실험 2-6에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 32는 실험 2-7에 있어서의 Si의 조성비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 33은 실험 2-7에 있어서의 질소 유량비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
도 34는 실험 2-7에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 나타내는 특성도이다.
이하, 본 개시의 실시 형태에 대해서, 이하의 순으로 도면을 참조하면서 설명한다.
1. 제1 실시 형태(스위치층에 반금속의 경원소를 첨가한 예)
2. 제2 실시 형태(스위치층에 알칼리 토류 금속 등을 첨가한 예)
3. 제3 실시 형태(고저항층을 추가한 예)
4. 변형예(스위치층에 알칼리 토류 금속 원소 및 B(또는 C)를 첨가하고, 고저항층을 더 추가한 예)
5. 기억 장치
6. 실시예
<1. 제1 실시 형태>
도 1은, 본 개시의 제1 실시 형태에 따른 스위치 소자(1)의 단면 구성을 도시한 것이다. 스위치 소자(1)는, 예를 들어 도 7에 도시한, 소위 크로스 포인트 어레이 구조를 갖는 메모리 셀 어레이에 있어서 복수 배치된 것 중의 임의의 기억 소자(기억 소자(6Y); 도 7)를 선택적으로 동작시키기 위한 것이다. 스위치 소자(1)(스위치 소자(6X); 도 7)는, 기억 소자(6Y)(구체적으로는 기억층(70))에 직렬로 접속되어 있고, 하부 전극(10)(제1 전극), 스위치층(30) 및 상부 전극(20)(제2 전극)을 이 순서대로 갖는 것이다. 또한, 이 스위치 소자(1)는, 소정의 전압 인가 시에 상 변화(비정질상(아몰퍼스상)-결상)를 동반하는 일 없이 저항 상태가 변화하는 것이다.
하부 전극(10)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들어 텅스텐(W), 질화 텅스텐(WN), 질화 티타늄(TiN), 탄소(C), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 질화 탄탈륨(TaN) 및 실리사이드 등에 의해 구성되어 있다. 하부 전극(10)이 Cu 등의 전계로 이온 전도가 발생할 가능성이 있는 재료에 의해 구성되어 있는 경우에는 Cu 등을 포함하는 하부 전극(10)의 표면을, W, WN, TiN, TaN 등의 이온 전도나 열 확산되기 어려운 배리어성의 재료로 피복하도록 해도 된다.
스위치층(30)은, 주기율표 제16족의 원소, 구체적으로는, 황(S), 셀레늄(Se) 및 텔루륨(Te) 등의 칼코겐 원소를 적어도 1종 이상 포함하여 구성된 것이다. OTS 현상을 갖는 스위치 소자에서는, 스위칭을 위한 전압 바이어스를 인가해도 스위치층은 아몰퍼스 구조를 유지하여 상 변화되지 않는 것이 필요하고, 아몰퍼스 구조가 안정될수록, 안정되게 OTS 현상을 발생시킬 수 있다. 본 실시 형태에서는, 스위치층(30)은, 상기 칼코겐 원소 외에, 반금속의 경원소(제1 원소), 구체적으로는, 붕소(B), 탄소(C) 및 규소(Si) 중 적어도 1종을 포함하는 칼코게나이드에 의해 구성되어 있다. 표 1은, 각 원소의 원자 반경의 일람이다. 비교적 원자 반경이 큰 원소에 비교적 원자 반경이 작은 원소를 첨가하면, 구성 원소의 원자 반경의 차가 커지기 때문에 결정 구조를 취하기 어려워져, 아몰퍼스 구조가 안정화되기 쉬워진다. 따라서, 본 실시 형태에 있어서의 스위치층(30)과 같이, 원자 반경이 비교적 큰 Te 등의 칼코겐 원소를 포함하는 칼코게나이드 중에 비교적 원자 반경이 작은 B 등의 반금속의 경원소를 첨가하면, 칼코게나이드 중에는 원자 반경이 상이한 복수의 원소가 존재하게 되어, 아몰퍼스 구조가 안정화된다.
Figure 112016065398710-pct00001
B는, 반금속 중에서도 특히 단체여도 도전성이 낮아, 칼코게나이드 중에 첨가함으로써 스위치층(30)의 저항값을 상승시킬 수 있다. 또한, B는 칼코겐 원소와 비교하여 원자 반경이 작기 때문에, 스위치층(30)의 아몰퍼스 구조를 안정화할 수 있고, 오보닉 역치 스위치(OTS) 현상을 안정되게 발현시키는 것이 가능하게 된다.
C는, 그래파이트 등에서 보이는 sp2 궤도를 취하는 구조 이외에는, B와 마찬가지로 칼코게나이드를 고저항화할 수 있다. 또한, C는 칼코겐 원소와 비교하여 이온 반경이 작기 때문에, B와 마찬가지로, 아몰퍼스 구조를 안정화할 수 있다.
또한, 상기 경원소를 복수 종류 조합하여 사용함으로써, 스위치층(30)의 고저항화에 의한 누설 전류의 저감 및 아몰퍼스 구조의 안정화에 의한 OTS 현상의 안정화에 더하여, 절연 내압을 증가시킬 수 있다. 이에 의해, 스위칭 역치 전압이 증대된다.
또한, 스위치층(30)은, 질소(N) 및 산소(O) 중 어느 한쪽 또는 양쪽을 포함하고 있어도 된다. N 및 O는, B, C 또는 Si와 결합하여 스위치층을 고저항화할 수 있다. 예를 들어, 표 2에 나타낸 바와 같이, B와 N이 결합한 a-BN의 밴드 갭은 아몰퍼스 상태에서도 5.05이며, O와 결합한 경우의 B2O3에서는 8.45eV이다. 이와 같이, N이나 O를 함유함으로써 스위치층(30)의 저항값을 더 상승시켜, 누설 전류를 저감하는 것이 가능하게 된다. 또한, 경원소와 N 또는 O와의 결합(예를 들어, Si-N, Si-O, B-N, B-O)은 칼코게나이드 중에 분산시킴으로써 아몰퍼스 구조의 안정화에 기여한다.
Figure 112016065398710-pct00002
또한, 스위치층(30)은, 상기 칼코겐 원소, Si, B, C의 경원소 및 N이나 O 외에, 칼코게나이드의 저항값이나 절연성을 높이기 위해, 상기 이외의 밴드 갭이 높은 화합물을 형성하는 원소를 포함하고 있어도 된다. 이러한 원소로서는, 칼코겐 원소와의 조합이며 II-VI족 화합물 반도체로 알려진, 마그네슘(Mg), 아연(Zn), 칼슘(Ca) 및 스트론튬(Sr) 등의 알칼리 토류 금속 원소, 또는, 알루미늄(Al), 갈륨(Ga) 등의 주기율표 제13족 원소 및 이트륨(Y) 및 란타노이드 등의 희토류 원소를 들 수 있다. 이들은, 표 2에 도시한 바와 같이, 질소나 산소를 함유하는 칼코게나이드 중에서 밴드 갭이 비교적 큰 화합물을 형성하는 것이 추정되고, 칼코게나이드 스위치층의 전압을 인가하고 있지 않은 오프 상태에서의 절연성을 향상시킬 수 있다. 특히, 공지의 Ge, Sb, As 등을 포함한 칼코게나이드의 밴드 갭은 2eV보다도 낮은 경우가 많고, 표 2나 하기 표 3에 나타낸 바와 같이, 바람직하게는 2.2eV 이상의 밴드 갭을 갖는 화합물을 스위치층에 분산시킴으로써, 누설 전류를 저감할 수 있다.
Figure 112016065398710-pct00003
이에 의해, 미시적 구조에 있어서, 스위치층(30) 내에 칼코겐 원소와 이들 원소가 결합된 고저항의 화합물이 형성되어, 누설 전류를 더 저감시킬 수 있다. 또한, 이들 원소는, N이나 O와 결합하여 질화물 또는 산화물을 형성한다. 이들 원소의 질화물 및 산화물은 밴드 갭이 비교적 크고, 칼코게나이드보다도 높은 저항을 나타낸다. 이로 인해, 스위치층(30) 내에 이들 질화물 및 산화물이 미시적으로 분산됨으로써, 스위치층(30)은 더욱 고저항화되고, OTS 현상을 유지한 채 누설 전류가 저감된다. 즉, 본 실시 형태의 스위치층(30)은, 전압 인가 시의 온 상태에 있어서의 칼코겐 원소에 기인하는 OTS 현상을 유지하면서, 높은 온 전류를 유지한 채 오프 전류를 낮추는 것이 가능하게 된다. 따라서, 온/오프 비(저항비)를 크게 할 수 있다.
또한 스위치층(30)은, 상기 원소 이외에 첨가 원소를 포함하고 있어도 되고, 예를 들어 크롬(Cr), 바나듐(V) 및 니오븀(Nb)을 들 수 있다. 이에 의해, 스위치 소자(1)의 오보닉 역치 스위치(OTS) 동작의 변동이나 반복 내구 특성이 향상된다. 또한, 아몰퍼스 구조의 안정화 등을 위해서, 본 발명의 효과를 손상시키지 않는 범위에서 이들 이외의 원소(예를 들어, 게르마늄(Ge), 비소(As) 및 안티몬(Sb) 등)를 포함하고 있어도 상관없다.
또한, 스위치층(30)은, 그 구성 재료의 비선택 시에 있어서의 누설 특성에 따라 다르지만, 너무 얇으면 누설 전류를 저감하는 것이 어렵고, 나아가 OTS 현상을 발생시키기 어려워진다. 또한, 너무 두께우면 미세화 프로세스에 있어서 문제가 발생한다. 소자 사이즈를 미세화함으로써 스위칭 역치 전압을 상승시킬 수 있고, 누설 전류를 저감하는 것이 가능하게 되지만, 미세화된 스위치 소자(미세 소자)에서는, 막 두께를 너무 크게 하면, 애스펙트비(평면 방향의 크기:세로 방향(적층 방향)의 크기)가 커져, 미세 가공이 곤란해지는 경향이 있다. 이상으로부터, 스위치층(30)의 막 두께는, 예를 들어 5㎚ 이상 100㎚ 이하인 것이 바람직하다.
상부 전극(20)은, 하부 전극(10)과 마찬가지로 공지된 반도체 배선 재료를 사용할 수 있지만, 포스트 어닐을 거쳐도 스위치층(30)과 반응하지 않는 안정된 재료가 바람직하다.
본 실시 형태의 스위치 소자(1)는, 상기한 바와 같이 아몰퍼스상과 결정상의 상 변화를 수반하는 일 없이, 어떤 전압 이상의 전압을 인가함으로써 저저항화되지만, 인가 전압을 어떤 전압보다 낮추면 고저항 상태로 되돌아가는 것이다. 이 어떤 전압을 스위칭 역치 전압이라고 한다. 즉, 스위치 소자(1)는, 도시하지 않은 전원 회로(펄스 인가 수단)로부터 하부 전극(10) 및 상부 전극(20)을 통한 전압 펄스 또는 전류 펄스의 인가에 의해, 스위치층(30)의 상 변화를 발생시키지 않는 것이다. 또한, 스위치 소자(1)는 전압 인가에 의한 이온의 이동에 의해 형성되는 전도 경로가 인가 전압 소거 후에도 유지되는 등의 메모리 동작을 하지 않는 것이다. 또한, 본 실시 형태의 스위치 소자(1)는, 상기와 같이 복수의 메모리 소자가 배치된 메모리 셀 어레이에 있어서 임의의 메모리 소자를 선택적으로 동작시키는 선택 소자로서 사용되는 것이다.
상술한 바와 같이, 데이터 스토리지용 불휘발성 메모리(기억 장치)는 대용량화가 요구되고 있으며, 이것은 크로스 포인트 어레이 구조를 취함으로써 실현할 수 있다. 크로스 포인트 어레이형 기억 장치(메모리 셀 어레이)는 교차하는 배선 간의 각 크로스 포인트에 메모리 소자와 스위치 소자를 포함하는 메모리 셀이 배치되어 있다. 이 메모리 소자에는, 예를 들어 후술하는 기억 소자(5)와 같은 저항 변화형 메모리 소자를 사용함으로써, 한층 더 대용량화와 신뢰성의 향상을 도모할 수 있다. 단, 저항 변화형 메모리 소자 중, 예를 들어 데이터 유지 특성 등의 신뢰성이 우수한 저항 변화형 메모리 소자는, 일반적으로 기입 역치 전압이 높고(예를 들어, 1V 이상), 또는 미세화가 진행됨으로써 기입 역치 전압이 더 커지는 경우가 있다. 이로 인해, 상기와 같은 신뢰성이 우수한 메모리 소자와 조합하여 사용하는 스위치 소자에는 큰 스위칭 역치 전압을 갖는 것이 요구되고 있었다.
또한, 예를 들어 수kBit 이상의 메모리 셀 어레이를 동작시키기 위해서는, 상술한 바와 같이 스위치 소자의 비선택(오프) 시의 누설 전류를 저감할 필요가 있다. 누설 전류가 큰 경우에는, 오기입 등의 문제가 발생하기 때문이다. 또한, 미세화된 기억 장치에서는, 메모리 소자를 동작시키기 위해 필요한 전류를 얻기 위해서, 온 상태에서의 높은 전류 밀도가 필요하다. 이상으로부터, 스위치 소자에는 큰 선택비(높은 온 전류와 낮은 누설 전류)가 필요했다.
일반적인 스위치 소자로서는, 상술한 PN 다이오드나 애벌란시 다이오드 또는 금속 산화물을 사용하여 구성된 스위치 소자를 들 수 있다.
PN 다이오드는, 실리콘 기판으로부터 실리콘을 에피택셜 성장시키거나, 폴리실리콘으로 PN 정션을 형성하거나, 또는 이것을 재결정화함으로써 제작된다. 이 PN 다이오드는 비교적 큰 온/오프 비를 갖는다. 단, 에피택셜성장에 의해 형성하는 경우에는, 실리콘 기판 상에서 성장시키기 때문에 다층화할 수 없었다. 또한, 폴리실리콘의 레이저 어닐 등에 의한 재결정화에 의해 PN 정션을 형성하는 경우에는, 의도치 않는 층에 대한 불필요한 열 대미지 등의 문제에 의해 다층화가 어렵다는 문제가 있었다. 또한, PN 다이오드는 기본적으로는 단방향 다이오드이기 때문에, ReRAM, MRAM 및 STTRAM(Spin Transfer Torque RAM) 등의 쌍방향 전압으로 구동하는 메모리 소자를 동작시킬 수 없었다. 애벌란시 다이오드는, 쌍방향 동작이 가능한 것이 있지만, 오프 상태에 있어서의 누설 전류와 온/오프 비의 균형으로부터, 저항 변화형 메모리 소자 등과 조합하여 사용하는 스위치 소자로서는 충분한 특성을 갖고 있다고는 할 수 없었다.
금속 산화물을 사용하여 구성된 스위치 소자는, 스위칭 역치 전압의 크기가 충분하지 않았다. 또한, 금속 산화물에 의한 스위치 소자는 고전압을 인가한 경우에 절연 파괴를 일으키기 쉽고, 기입 역치 전압이 큰 저항 변화형 메모리 소자를 동작시키는 것은 곤란하였다. 또한, 일반적으로 고전압에서의 동작이 가능한 스위치 소자는 선택(온) 상태 및 반선택(오프) 상태의 온/오프 비를 충분히 확보할 수 없었다. 이로 인해, 메모리 소자를 동작시킬 수 있었다고 하더라도 기입/판독 마진이 작기 때문에, 미세화에 따라 많은 메모리 셀이 배치된 메모리 셀 어레이를 정상적으로 동작시키는 것이 곤란하였다.
온/오프 비를 갖는 스위치 소자로서는, 칼코게나이드 재료를 사용한 OTS 소자를 들 수 있다. 이 OTS 소자는, 일반적으로 대향 배치된 전극 간에 형성된 OTS층이, 예를 들어 GeTe, GeSbTe, GeSiAsTe, GeSe, GeSbSe, GeSiAsSe, GeS, GeSbS 또는 GeSiAsS 등의 칼코게나이드에 의해 구성되어 있다. 이들 칼코게나이드에 의해 구성되어 있는 스위치 소자는, 어떤 역치 전압 이상으로 급격하게 전류가 증대되는 특성(오보닉 역치 스위치)을 갖기 때문에, PN 다이오드 등의 다른 스위치 소자와 비교해도 온 상태에서 비교적 큰 전류 밀도가 얻어진다. 그러나, 스위칭 역치 전압은 충분히 높다고는 할 수 없고, 기입 역치 전압이 큰 저항 변화형 메모리 소자와 OTS 소자를 조합한 경우에는, OTS 소자가 메모리 소자보다도 먼저 스위치되어 버린다. 이로 인해, 판독이나 기입의 전압 마진이 좁아진다는 문제가 있었다. 또한, 비선택(오프) 상태에 있어서의 누설 전류가 커서, 오작동(오기입이나 오소거)을 일으키기 쉽다는 문제가 있었다. 특히, 대형의 메모리 셀 어레이에서는, 그 크기에 비례하여 누설 전류의 문제는 심각해지기 때문에, 기입/판독 마진을 크게 하기 위해서도, 보다 큰 온/오프 비가 요구되고 있었다.
또한, 일반적인 스위치 소자를 구성하는 칼코게나이드의 밴드 갭은 커도 2.2eV 정도(표 2 참조)이다. 이로 인해, 미세화가 가능한 막 두께(예를 들어, 100㎚ 이하)로는 누설 전류를 충분히 저감할 수는 없었다.
이에 반해, 본 실시 형태의 스위치 소자(1)에서는, 스위치층(30)을 Te, Se 및 S 등의 칼코겐 원소와 함께, Si, B, C로부터 선택되는 적어도 1종 및 O 또는 N 중 적어도 한쪽을 사용하여 형성하도록 하였다. 스위치층(30)은 고저항의 원소(예를 들어, B, Si) 또는 화합물(예를 들어, BN, B2O3, SiN, SiC, SiO2 등)이 분산됨으로써 저항값이 증대되고, 오프 상태에 있어서의 누설 전류가 저감된다.
또한, 본 실시 형태에서는, 칼코게나이드에 B, C, Si, N, O 등의 원소를 첨가함으로써 아몰퍼스 구조가 안정화되고, 안정된 OTS 현상이 얻어짐과 함께, 온 상태에 있어서의 저항값이 현저하게 작아진다. 또한, 반금속의 경원소는, 칼코겐 원소와의 결합 에너지가 비교적 크기 때문에, 브레이크다운 전압을 크게 할 수 있어, 오보닉 역치 전압이 증대된다. 따라서, 선택 상태와 비선택 상태와의 전류의 온/오프 비 및 스위칭 역치 전압의 값을 크게 하는 것이 가능하게 된다. 또한, 스위치층(30)에 BN, SiN, SiCN 등의 밴드 갭이 큰 화합물이 분산됨으로써, 누설 전류를 감소시킬 수 있다.
이하, 제2, 제3 실시 형태 및 변형예에 대하여 설명한다. 상기 제1 실시 형태와 동일한 구성 성분에 대해서는 동일 부호를 부여하고 그 설명을 생략한다.
<2. 제2 실시 형태>
도 2는, 본 개시의 제2 실시 형태에 따른 스위치 소자(2)의 단면 구성을 도시한 것이다. 이 스위치 소자(2)는, 상기 스위치 소자(1)와 마찬가지로, 소위 크로스 포인트 어레이 구조를 갖는 메모리 셀 어레이에 있어서 복수 배치된 것 중의 임의의 기억 소자를 선택적으로 동작시키기 위한 것이다. 스위치 소자(2)는, 상기 제1 실시 형태와 마찬가지로, 하부 전극(10), 스위치층(40) 및 상부 전극(20)을 이 순서대로 갖는 것이다.
본 실시 형태에 있어서의 스위치층(40)은, 주기율표 제16족의 원소, 구체적으로는 S, Se 및 Te 등의 칼코겐 원소를 포함하고, 이 밖에, Mg, Ca 및 Sr 등의 알칼리 토류 금속, Al, Ga 등의 주기율표 제13족의 원소, 또는 Y 및 란타노이드 등의 희토류 원소를 포함하여 구성되어 있다. 이들 원소를 포함함으로써, 칼코겐 원소와 결합하여, MgTe, CaTe, SrTe, Al2Te3, Ga2Te3 및 Y2Te3 등의 칼코게나이드를 형성한다. 이들 칼코게나이드는, 스위치층(40) 내에서 미시적으로 분산됨으로써, 스위치층(40)의 저항값을 상승시킨다. 이에 의해, 비선택 상태에 있어서의 누설 전류가 저감된다.
또한, 스위치층(40)은 상기 원소 이외에 O나 N을 포함하고 있어도 된다. O나 N은 스위치층(40) 내에서 MgO, Al2O3, GaN, AlN 등의 밴드 갭이 비교적 큰 고저항의 화합물을 형성한다. 이들 화합물은, 상기 알칼리 토류 금속 등의 칼코게나이드와 마찬가지로, 스위치층(40) 내에서 미시적으로 분산함으로써, 스위치층(40)의 저항값을 상승시킨다.
또한, 스위치층(40)은 B, C 및 Si 등의 반금속의 경원소를 포함하고 있어도 된다. 상술한 바와 같이, 반금속 중에서도 보다 경원소는 결합 에너지가 크고, OTS 소자(예를 들어, 스위치 소자(2))의 스위칭 역치 전압을 크게 하는 효과가 있다. 또한, 이들 원소는, 스위치층(40)을 구성하는 칼코게나이드에 첨가함으로써, 스위치층(40)의 저항을 상승시키는 효과를 갖는다. 이로 인해, 상기 반금속의 경원소를 포함함으로써 스위치층(40)의 스위칭 역치 전압이 상승함과 함께, 고저항화되어, 오프 상태에 있어서의 누설 전류가 저감된다. 특히, B는 단체여도 도전성이 낮아, 스위치층(40)의 저항값을 더욱 상승시킬 수 있다. 또한, B, C 및 Si는 칼코겐 원소와 비교하여 이온 반경이 작기 때문에 아몰퍼스 구조를 안정화할 수 있다. 이에 의해, 스위치 소자(2)의 OTS 현상이 안정된다. 또한, 스위치층(40)에 O나 N이 포함되어 있는 경우에는, 이들 경원소는, 예를 들어 B-O 또는 B-N의 결합을 형성하여, 스위치층(40)의 저항값을 더욱 상승시킬 수 있다.
또한, 스위치층(40)은 상기 이외의 첨가 원소로서 Zn, Cr, V 및 Nb를 포함하고 있어도 된다. 이에 의해, 스위치 소자(2)의 OTS 동작의 변동이나 반복 내구 특성이 향상된다. 또한, 본 개시의 효과를 손상시키지 않는 범위에서 아몰퍼스 구조의 안정화 위해 이들 이외의 원소(예를 들어, Ge, As 및 Sb 등)를 포함하고 있어도 상관없다. 또한, 스위치층(40)은, 아몰퍼스 구조를 유지하고 있기 때문에, OTS 현상(스위치 현상)은 유지되고 있다.
상술한 바와 같이, 일반적인 OTS 소자의 OTS층은, 주로 칼코겐 원소와, As, Sb 또는 Ge에 의해 구성되어 있다. 이러한 OTS층은, 아몰퍼스 구조가 안정화되지만, 비선택 시의 누설 전류가 크다는 문제가 있었다.
이에 반해, 본 실시 형태에서는, 스위치층(40)을 칼코겐 원소와 함께, Mg, Ca 및 Sr 등의 알칼리 토류 금속, Al, Ga 등의 주기율표 제13족의 원소, 또는 Y 및 란타노이드 등의 희토류 원소를 사용하여 구성하도록 하였다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, 스위치층(40)의 저항값이 상승하여 누설 전류가 저하되어, 온/오프 시의 선택비를 향상시키는 것이 가능하게 된다.
<3. 제3 실시 형태>
도 3은 본 개시의 제3 실시 형태에 따른 스위치 소자(3A)의 단면 구성을 도시한 것이다. 이 스위치 소자(3A)는, 상기 스위치 소자(1)와 마찬가지로, 소위 크로스 포인트 어레이 구조를 갖는 메모리 셀 어레이에 있어서 복수 배치된 것 중의 임의의 기억 소자를 선택적으로 동작시키기 위한 것이다. 스위치 소자(3A)는, 하부 전극(10), 고저항층(50), 스위치층(30) 및 상부 전극(20)을 이 순서대로 갖는 것이며, 하부 전극(10)과 스위치층(30)의 사이에 고저항층(50)이 형성되어 있는 점이 상기 제1 실시 형태와는 상이하다.
스위치층(30)은, 상기 제1 실시 형태와 마찬가지로, 주기율표 제16족의 원소, 구체적으로는, S, Se 및 Te 등의 칼코겐 원소를 포함하고, 이것에 적어도 반금속의 경원소인 Si, B 및 C 중 적어도 1종과, O 및 N 중 적어도 한쪽을 포함하고 있다. 스위치층(30)을 칼코겐 원소와 상기 경원소의 칼코게나이드에 의해 구성함으로써, 스위치층(30)의 저항값이 상승하여, 온/오프 시의 선택비가 커짐과 함께, 스위칭 역치 전압이 상승한다.
고저항층(50)은, 스위치층(30)에 접하여 설치되어 있고, 여기에서는 하부 전극(10)측에 형성되어 있다. 고저항층(50)을 구성하는 재료는, 수㎚ 정도의 막 두께로 충분한 저항값(스위치층(30)보다도 절연성이 높음)이 될 수 있는 금속 원소나 반금속 원소의 산화물, 질화물 또는 산질화물을 사용하는 것이 바람직하다. 이러한 금속 원소나 반금속 원소로서는, 예를 들어 Al, 갈륨(Ga), Mg, Si, B, Ca, Sr, Cr, 하프늄(Hf) 및 희토류 원소 등을 들 수 있다. 또한, SiC 등의 고저항 화합물을 사용해도 된다.
본 실시 형태에 있어서의 고저항층(50)은, 층 내에 수㎚ 정도의 크기의 전도 경로를 갖고 있다. 이 전도 경로는, 첫회의 기입 동작(포밍) 시에 형성되는 결함이며, 스위치 소자(3A)의 실제의 동작 영역을 제어하는 것이다. 구체적으로는, 스위치 소자(3A)에 인가되는 전압의 대부분이 고저항층(50)에 형성된 전도 경로에 의해 스위치층(30)에 인가되게 되고, 스위치층(30)에 전계가 인가된다. 스위치층(30)은, 전계의 강도가 일정 값 이상이 되면 칼코겐 원소의 전자 상태에 기인한 전리 충돌에 의한 전하 담체(캐리어)가 증대하여 급격하게 전류가 증대(OTS 동작)되고, 저저항화된다. 즉, 스위치 소자(3A)는 온 상태가 된다. 또한, 스위치 소자(3A)로의 인가 전압이 역치 전압보다 감소하면, 스위치층(30)은 전리 충돌에 의해 발생한 캐리어가 재결합해서 소멸하여 다시 고저항 상태로 복귀된다. 이에 의해, 스위치 소자(3A)는 큰 온/오프 비를 얻을 수 있다.
또한, 고저항층(50) 중의 원소는 반드시 전부 산화물(또는 질화물, 산질화물)의 상태가 아니어도 되고, 일부가 산화(또는 질화)되어 있는 상태여도 된다. 고저항층(50)은, 스위치층(30)보다도 절연성이 높은 것이 바람직하다. 막 두께는 특별히 한정되지 않지만, 스위치층(30)의 두께를 작게 하고, 또한 비선택 시의 누설 전류를 가능한 한 작게 억제하기 위해, 예를 들어 2㎚ 이상 30㎚ 이하인 것이 바람직하다.
또한, 고저항층(50)은 스위치층(30)에 접하여 형성되어 있으면 되고, 예를 들어 도 4에 도시한 바와 같이 스위치층(30)과 상부 전극(20)의 사이에 형성해도 된다(스위치 소자(3B)). 또는, 도 5에 도시한 바와 같이 스위치층(30)의 하부 전극(10)측 및 상부 전극(20)의 양측에 고저항층(50A, 50B)을 각각 형성해도 된다(스위치 소자(3C)).
이상과 같이 본 실시 형태의 스위치 소자(3(3A, 3B, 3C))에서는, 스위치층(30)에 접하도록 고저항층(50)을 형성함으로써, 상기 제1 실시 형태의 효과에 더하여 이하의 효과를 발휘한다. 즉, 스위치층(30)의 막 두께가 작아도, 온 상태에 있어서의 충분한 전류 밀도를 확보할 수 있고, 또한 오프 상태에 있어서의 비선택 소자 및 반선택 소자로의 누설 전류를 억제하는 것이 가능하게 된다. 따라서, 보다 미세화된 대용량 메모리 셀 어레이를 실현하는 것이 가능하게 된다는 효과를 발휘한다.
또한, 스위치 소자(3)의 스위칭 역치 전압은, 고저항층(50)의 막 두께나 재료를 선택함으로써 조정하는 것이 가능하기 때문에, 기억 소자(6Y)와 같이 더 높은 인가 전압이 필요한 기억 소자를 구비한 기억 장치에서의 동작이 가능하게 된다.
<4. 변형예>
도 6은, 본 개시의 변형예에 관한 스위치 소자(4)의 단면 구성을 도시한 것이다. 이 스위치 소자(4)는, 스위치 소자(1)와 마찬가지로, 소위 크로스 포인트 어레이 구조를 갖는 메모리 셀 어레이에 있어서 복수 배치된 것 중 임의의 기억 소자를 선택적으로 동작시키기 위한 것이다. 스위치 소자(4)는, 상기 제3 실시 형태와 마찬가지로, 하부 전극(10), 고저항층(50), 스위치층(60) 및 상부 전극(20)을 이 순서대로 갖는 것이다.
본 변형예에 있어서의 스위치층(60)은, 상기 제1(또는 제3) 실시 형태에 있어서의 스위치층(30)과, 제2 실시 형태에 있어서의 스위치층(40)을 조합한 구성을 갖는다. 즉, 스위치층(60)은, 주기율표 제16족의 원소, 구체적으로는 S, Se 및 Te 등의 칼코겐 원소를 포함하고, 이것에 적어도 반금속의 경원소인 Si, B 및 C 중 적어도 1종과, O 및 N 중 적어도 하나와, Mg, Ca 및 Sr 등의 알칼리 토류 금속, Al, Ga 등의 주기율표 제13족의 원소, 또는 Y 및 란타노이드 등의 희토류 원소를 포함한 구성을 갖는다. 이렇게 구성함으로써, 스위치층(60)의 저항값이 상승하고, 온/오프 시의 선택비가 커짐과 함께, 스위칭 역치 전압이 상승한다.
또한, 칼코겐 원소로서는 Te를, 알칼리 토류 금속 원소로서는 Mg를 사용하는 것이 바람직하다. 스위치층(60)에 밴드 갭이 큰 MgTe가 분산됨으로써, 스위치층(60)의 저항값이 커지고, 오프 상태에서의 누설 전류가 저감된다. 이 외에, Zn 및 Cr 등의 첨가 원소를 포함하고 있어도 된다. 이에 의해, 스위치 소자(4)의 OTS 동작의 변동이 저감됨과 함께, 반복 내구 특성이 향상된다. 또한, 본 발명의 취지를 일탈하지 않는 범위에서, Ge나 As 및 Sb 등을 포함하고 있어도 상관없다. 이것들을 추가함으로써, 스위치층(60)의 아몰퍼스 구조가 안정화된다.
이상과 같이 본 변형예의 스위치 소자(4)에서는, 제1 내지 제3 실시 형태에 있어서의 효과가 얻어진다. 즉, 스위치층(30)을 칼코겐 원소 및 Si, B 및 C 등의 경원소와, O 및 N 중 적어도 한쪽과, Mg, Ca 및 Sr 등의 알칼리 토류 금속, Al, Ga 등의 주기율표 제13족의 원소, 또는 Y 및 란타노이드 등의 희토류 원소를 사용하여 형성함으로써, 오프 상태에 있어서의 누설 전류가 저감됨과 함께, 온 상태에 있어서 흐르는 전류가 커진다.
또한, 본 실시 형태에 있어서의 고저항층(50)은, 상기 제3 실시 형태와 마찬가지로 스위치층(60)에 접하여 형성되어 있으면 되고, 도 4나 도 5에 도시한 바와 같이, 고저항층(50)을 스위치층(60)의 상부 전극측에, 또는 하부 전극측 및 상부 전극측의 양쪽에 형성해도 된다.
<5. 기억 장치>
기억 장치는, 스위치 소자와 메모리 소자를 포함하는 메모리 셀을 다수, 예를 들어 열 형상이나 매트릭스 형상으로 배열함으로써 구성된 것이다. 상기 제1 내지 제3 실시 형태 및 변형예에 있어서의 스위치 소자((1 내지 4))는, 스위치 소자(스위치 소자(6X), 도 7 참조)로서 사용할 수 있고, 메모리 소자(기억 소자(6Y), 도 7 참조)와 직렬로 접속되어 있다. 메모리 셀(6)은, 배선을 통하여 감지 증폭기, 어드레스 디코더 및 기입·소거·판독 회로 등에 접속된다.
도 7은, 교차하는 배선 간의 교점(크로스 포인트)에 메모리 셀(6)을 배치한, 소위 크로스 포인트 어레이형 기억 장치(메모리 셀 어레이(5))의 일례를 도시한 것이다. 이 메모리 셀 어레이(5)에서는, 각 메모리 셀(6)에 대하여, 그 하부 전극(10)측에 접속되는 배선(예를 들어, 비트선; BL(행 라인))과, 그 상부 전극(20)측에 접속되는 배선(예를 들어, 워드선; WL(세로 라인))을 교차하도록 형성하고, 예를 들어 이들 배선의 교차점 부근에 각 메모리 셀(6)이 배치되어 있다. 이러한 크로스 포인트 어레이 구조를 사용함으로써, 단위 셀당의 플로어 면적을 작게 하는 것이 가능하여, 대용량화를 실현하는 것이 가능하게 된다.
메모리 셀(6)을 구성하는 기억 소자(6Y)는, 예를 들어 하부 전극, 기억층(70) 및 상부 전극을 이 순서대로 갖는 것이다. 기억층(70)은, 예를 들어 하부 전극측부터 저항 변화층(72) 및 이온원층(71)이 적층된 적층 구조 또는 저항 변화층(72)의 단층 구조에 의해 구성되어 있다. 또한, 여기에서는 스위치층(30)과 기억층(70)의 사이에는 중간 전극(80)이 형성되어 있고, 이 중간 전극(80)이 스위치 소자(6X)의 상부 전극과, 기억 소자(6Y)의 하부 전극을 겸하고 있다. 구체적으로는, 메모리 셀(6)은, 예를 들어 도 8에 도시한 바와 같이, 하부 전극(10)과 상부 전극(20)의 사이에, 스위치층(30), 중간 전극(80), 저항 변화층(72) 및 이온원층(71)이 이 순서대로 적층된 구성을 갖는다.
이온원층(71)은, 전계의 인가에 의해 저항 변화층(72) 내에 전도 경로를 형성하는 가동 원소를 포함하고 있다. 이 가동 원소는, 예를 들어 전이 금속 원소(주기율표 제4족 내지 제6족의 원소(예를 들어, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W)) 및, Al, 구리(Cu)와 칼코겐 원소이며, 이온원층(71)은 이들을 각각 1종 또는 2종 이상 포함하여 구성되어 있다. 또한, 이온원층(71)은, O 및 N이나, 상기 원소 이외의 원소, 예를 들어 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni) 및 백금(Pt), 규소(Si) 등을 포함하고 있어도 상관없다.
저항 변화층(72)은, 예를 들어 금속 원소 또는 비금속 원소의 산화물 또는 질화물에 의해 구성되고, 한 쌍의 전극 간(여기에서는, 중간 전극(80)과 상부 전극(20)의 사이)에 소정의 전압을 인가한 경우에 그 저항값이 변화하는 것이다. 구체적으로는, 중간 전극(80)과 상부 전극(20)의 사이에 전압이 인가되면, 이온원층(71)에 포함되는 전이 금속 원소가 저항 변화층(72) 내에 이동하여 전도 경로를 형성하고, 이에 의해 저항 변화층(72)은 저저항화된다. 또는, 저항 변화층(72) 내에서 산소 결함이나 질소 결함 등의 구조 결함이 발생하여 전도 경로가 형성되고, 저항 변화층(72)은 저저항화된다. 또한, 역방향의 전압을 인가함으로써 전도 경로는 절단, 또는 도전성이 변화되고, 저항 변화층(72)은 고저항화된다.
또한, 저항 변화층(72)에 포함되는 금속 원소 및 비금속 원소는 반드시 전부 산화물의 상태가 아니어도 되고, 일부 산화되어 있는 상태여도 된다. 또한, 저항 변화층(72)의 초기 저항값은, 예를 들어 수MΩ부터 수백GΩ 정도의 소자 저항이 실현되면 되고, 소자의 크기나 이온원층(71)의 저항값에 의해서도 그 최적값이 변화하지만, 그 막 두께는, 예를 들어 0.5㎚ 내지 10㎚ 정도가 바람직하다.
중간 전극(80)은, 예를 들어 전계의 인가에 의해 스위치층(30) 및 이온원층(71)을 구성하는 칼코게나이드의 구성 원소가 확산되는 것을 방지하는 재료에 의해 구성되는 것이 바람직하다. 이것은, 예를 들어 이온원층(71)에는 메모리 동작하고 기입 상태를 유지시키는 원소로서 전이 금속 원소(예를 들어, Cu 등)가 포함되어 있지만, 이들 전이 금속 원소가 전계의 인가에 의해 스위치층(30)으로 확산되면 스위치 특성이 열화될 우려가 있기 때문이다. 따라서, 중간 전극(80)의 재료로서는, 전이 금속 원소의 확산 및 이온 전도를 방지하는 배리어성을 갖는, 예를 들어 W, 질화 텅스텐(WN), 질화 티타늄(TiN), C, 탄탈륨(Ta), 질화 탄탈륨(TaN), TiW(티타늄 텅스텐) 등의 공지된 배리어 재료를 들 수 있다.
기억 소자(6Y)는, 도시하지 않은 전원 회로(펄스 인가 수단)로부터 하부 전극(10) 및 상부 전극(20)을 통하여 전압 펄스 또는 전류 펄스를 인가하면, 기억층(70)의 전기적 특성(저항값)이 변화되는 저항 변화형 기억 소자이며, 이에 의해 정보의 기입, 소거, 나아가 판독이 행해진다. 또한, 기억 소자(6Y)에서는, 전압 인가에 의해 형성된 전도 경로는 인가 전압을 소거한 후에도 유지되며, 이 저항값은 유지된다.
구체적으로는, 기억 소자(6Y)에서는, 초기 상태(고저항 상태)의 소자에 대하여 「정방향」(예를 들어, 중간 전극(80)측을 부전위, 상부 전극(20)측을 정전위)의 전압 또는 전류 펄스가 인가되면, 이온원층(71)에 포함되는 금속 원소(예를 들어, 전이 금속 원소)가 이온화되어 기억층(70) 중(예를 들어, 저항 변화층(72) 중)에 확산됨으로써, 또는 산소 이온이 이동함으로써 저항 변화층(72) 중에 산소 결함이 생성된다. 이에 의해 기억층(70) 내에 산화 상태가 낮은 저저항부(전도 경로)가 형성되고, 저항 변화층(72)의 저항이 낮아진다(기록 상태). 이 저저항의 상태의 소자에 대하여 「부방향」(예를 들어, 중간 전극(80)측을 정전위, 상부 전극(20)측을 부전위)으로 전압 펄스가 인가되면, 저항 변화층(72) 중의 금속 이온이 이온원층(71) 중으로 이동, 또는 이온원층(71)으로부터 산소 이온이 이동하여 전도 경로 부분의 산소 결함이 감소한다. 이에 의해 금속 원소를 포함하는 전도 경로가 소멸하여, 저항 변화층(72)의 저항이 높은 상태가 된다(초기 상태 또는 소거 상태). 또한, 기억층(70)을 저항 변화층(72)의 단층 구조로 하는 경우에는, 정방향의 전압(또는 전류 펄스)이 인가되면, 저항 변화층(72)에 인가되는 전계에 의해 결함이 생성되고, 이것이 전도 경로가 되어 저항 변화층(72)이 저저항화된다. 이 상태로부터 부방향의 전압 펄스가 인가되면, 저항 변화층(72) 내의 산소 이온이나 질소 이온의 이동에 의해 결함이 감소, 즉 전도 경로가 절단되어 고저항화된다.
또한, 메모리 셀(6)의 스위치 소자(6X) 및 기억 소자(6Y)의 적층 구조는, 도 8에 도시한 메모리 셀(6A)의 적층순에 한정되는 것은 아니다. 예를 들어, 도 9에 도시한 메모리 셀(6B)과 같이, 예를 들어 스위치 소자(4)를 사용하여, 하부 전극(10)측으로부터 고저항층(50), 스위치층(60)을 적층하고, 또한 중간 전극(80)을 개재하여 이온원층(71) 및 저항 변화층(72)을 이 순서대로 적층한 구성으로 해도 된다. 또는, 중간 전극(80)을 생략한 구성으로 해도 된다. 이 경우에는, 예를 들어 도 10에 도시한 메모리 셀(6C)과 같이, 하부 전극(10)측으로부터 스위치층(30), 저항 변화층(72), 이온원층(71)의 순서대로 적층시킨 구성이 된다.
또한, 스위치층(30)과 기억층(70)의 적층 순서는 교체하여 형성해도 상관없다. 또한, 상술한 고저항층(50)에 있어서의 전도 경로의 생성 및 소멸은, 기억 소자(6Y)에 있어서의 저항 변화층(72)과 마찬가지의 동작이기 때문에, 고저항층(50) 및 저항 변화층(72)을 서로 공유할 수 있다. 이로 인해, 스위치층(30)의 고저항층(50)이 기억층(70)의 저항 변화층(72)을 겸하도록, 고저항층(50)을 사이에 두고 스위치층(30) 및 이온원층(71)이 배치되는 구성으로 해도 된다. 또한, 저항 변화층(72)을 2층 형성하고, 이온원층(71)의 하부 전극측(10) 및 상부 전극측(20)의 양쪽에 형성하여, 스위치층(30)과 적층된 구성으로 해도 된다.
또한, 본 개시의 메모리 셀 어레이에서는, 기억 소자(6Y)로서, 예를 들어 이온원층(71)과 저항 변화층(72)이 적층된 기억층(70)을 갖는, 소위 저항 변화형 기억 소자(메모리 소자)를 사용했지만 이것에 한정하지 않는다. 기억 소자(6Y)에는, 예를 들어 전이 금속 산화물을 포함하는 저항 변화 메모리, PCM(상 변화형 메모리) 또는 MRAM(자기 저항 변화형 메모리)을 사용할 수 있다.
도 11a 내지 도 11d는, 본 실시 형태의 스위치 소자(6X)(스위치 소자(1 내지 4) 중 어느 하나), 기억 소자(6Y) 및 이들을 조합한 메모리 셀(6)의 기입 시(예를 들어, 순 바이어스) 및 소거 시(예를 들어, 역 바이어스)에 있어서의 인가 전압과 전극에 흐르는 전류값과의 관계를 나타낸 것이다. 실선은 전압 인가 시에 있어서의 IV 특성을, 점선은 인가 전압을 감소 방향으로 소인했을 때의 IV 특성을 나타내고 있다.
도 11a는, 스위치 소자(6X)의 IV 특성을 나타낸 것이다. 순 바이어스(여기서는, 기입 전압)를 인가하면, 스위치 소자(6X)는 상술한 바와 같이 인가 전압의 증가에 수반하여 전류가 상승하지만, 어떤 역치 전압(스위칭 역치 전압)을 초과하면 OTS 동작에 의해 급격하게 전류가 증대, 또는 저항이 낮아져 온 상태가 된다(A1). 이 후, 인가 전압을 감소시켜 가면, 스위치 소자(6X)의 전극에 흐르는 전류값은 서서히 감소한다. 예를 들어, 스위치 소자(6X)를 구성하는 재료 및 형성 조건에 따라 다르지만, 증가 시와 거의 동등한 역치 전압에서 급격하게 저항이 상승하여 오프 상태가 된다(A2). 또한, 도 11a 중의 H1이 스위치 소자(6X)의 선택비이다.
도 11b는, 기억 소자(6Y)의 IV 특성을 도시한 것이다. 도 11b로부터 알 수 있는 바와 같이, 기억 소자(6Y)에서는, 인가 전압의 증가에 수반하여 전류값이 상승하는데, 어떤 역치 전압에 있어서 기억층(70)의 저항 변화층(72)에서의 전도 경로의 형성에 의한 기입 동작이 행해져, 저저항 상태로 변화하여 전류가 증대된다. 즉, 기억 소자(6Y)의 저항값은 기입 전압의 인가에 의해 저저항 상태가 되고, 이 저저항 상태는 인가 전압 정지 후에도 유지된다.
도 11c는, 메모리 셀(6)의 IV 특성을 나타낸 것이다. 상기 기억 소자(6Y)와 스위치 소자(6X)를 조합한 메모리 셀(6)의 기입 전압의 인가 개시 및 정지에 있어서의 전류값의 스위칭 거동은, 스위치 소자(6X) 및 기억 소자(6Y)의 IV 곡선 A1, B1을 합한 도 11c의 IV 곡선 C1이 된다. 이러한 메모리 셀(6)에서는, 예를 들어 V/2 바이어스 방식의 크로스 포인트 어레이에 있어서, 메모리 셀(6)의 판독 전압(Vread)을 IV 곡선 C1 상의 급격하게 저항 변화하는 역치보다도 큰 전압으로 설정하고, Vread/2를 저항 변화의 역치보다도 작은 전압으로 설정한다. 이에 의해, Vread 바이어스와 Vread/2 바이어스와의 전류비로 정의되는 선택비(온/오프 비)를 크게 하는 것이 가능하게 된다. 또한, 상기한 바와 같이 메모리 셀(6)의 IV 곡선 C1은 스위치 소자(6X)의 IV 곡선 A1과 기억 소자(6Y)의 IV 곡선 B1을 합한 것이므로, 스위치 소자(6X)의 오보닉 역치 스위치의 역치 전후의 저항 변화(또는 전류 변화)가 클수록 선택비(온/오프 비)를 크게 할 수 있다. 또한, 선택비가 크면 클수록 판독 마진이 커지기 때문에, 오판독하는 일 없이 크로스 포인트 어레이 사이즈를 크게 하는 것이 가능하게 되어, 메모리 셀 어레이의 추가적인 대용량화가 가능하게 된다.
이것은, 판독 동작뿐만 아니라, 기입 동작에 대해서도 마찬가지이다. 도 11d는, 도 11c와 마찬가지로 메모리 셀(6)의 IV 특성을 도시한 것이다. 상술한 바와 같이, 크로스 포인트 어레이에서는, 대상의 메모리 셀에 접속되어 있는 비트선 BL 또는 워드선 WL에 다수의 비트가 접속되어 있다. 이로 인해, 도 11d에 도시한 바와 같이, Vwrite/2와 IV 곡선 C1의 점선의 Set 상태의 IV 루프와의 교점에서 나타나는, Vwrite/2에 바이어스된 비선택 시의 누설 전류가 크면 비선택의 메모리 셀에서 오기입을 일으킬 우려가 있다. 따라서, 기입 동작에서는, 기억 소자(6Y)를 기입할 때 필요한 전류가 얻어지는 전압에 기입 전압 Vwrite를 설정한 다음, Vwrite/2에 바이어스된 비선택의 메모리 셀이 오기입을 일으키지 않을 정도의 누설 전류로 억제할 필요가 있다. 즉, Vwrite/2로 바이어스된 비선택 시의 누설 전류가 작으면 작을수록 대규모의 크로스 포인트 어레이를 오기입 없이 동작시킬 수 있다. 따라서, 기입 동작 시에도 스위치 소자(6X)의 온/오프 비를 크게 하는 것이, 메모리 셀 어레이의 대용량화로 이어진다.
한편, 역 바이어스(여기서는 소거 전압)를 인가하면, 스위치 소자(6X)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 기입 전압을 인가했을 때와 마찬가지인 거동을 나타낸다(도 11a의 IV 곡선 A2). 이에 반해, 기억 소자(6Y)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 소거 역치 전압 이상의 전압 인가에 의해, 저저항 상태로부터 고저항 상태로 변화한다(도 11b의 IV 곡선 B2). 또한, 기억 소자(6Y)와 스위치 소자(6X)를 조합한 메모리 셀(6)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 기입 전압 인가 시와 마찬가지로 스위치 소자(6X)의 IV 곡선 A2와 기억 소자(6Y)의 IV 곡선 B2를 합한 것이 된다(도 11c 또는 도 11d의 IV 곡선 C2).
또한, V/2 바이어스 방식의 크로스 포인트 어레이에서는, 예를 들어 판독 바이어스를 기입측에 설정한 경우에도, Vreset/2 바이어스에서의 소거 시의 누설 전류가 문제가 된다. 즉, 누설 전류가 큰 경우에는 의도치 않은 오소거가 발생할 우려가 있다. 따라서, 정 바이어스를 인가하는 경우와 마찬가지로, 스위치 소자(6X)의 온/오프 비를 크게, 오프 시의 누설 전류를 작게 할수록 크로스 포인트 어레이의 대규모화에 유리해진다. 즉, 메모리 셀 어레이의 대용량화로 이어진다.
또한, 본 실시 형태의 기억 장치에서는, 쌍극성의 저항 변화형 기억 소자(6Y)를 사용한 메모리 셀 어레이를 예로 들어 설명했지만 이것에 한정되지 않는다. 본 개시의 스위치 소자(6X)는, 예를 들어 퓨즈나 안티 퓨즈를 사용한, 1회만 기입이 가능한 OTP(One Time Programable) 메모리, 단극성의 상 변화 메모리 PCRAM 또는 자기 저항 변화 소자를 사용한 자기 메모리 등, 어떤 메모리 형태에도 적용하는 것이 가능하다.
또한, 본 실시 형태의 기억 장치에서는, 메모리 셀(6)을 평면(2차원, XY 평면 방향)에 복수 배치하는 구성으로 했지만, Z축 방향으로 적층시킨 3차원 구조로 해도 된다. 본 기술의 스위치 소자(6X)는, 저온(예를 들어, 실온 내지 100℃ 정도)에서 형성하는 것이 가능하기 때문에, 메모리 셀을 다층화해도 다른 층에 의도치 않은 열 대미지를 끼치는 일 없이 형성할 수 있다. 이에 의해, 보다 고밀도이며 또한 대용량인 기억 장치를 제공할 수 있다.
<6. 실시예>
이하, 본 개시의 구체적인 실시예에 대하여 설명한다.
(실험 1-1)
먼저, 하부 전극(10)과 상부 전극(20)의 사이에 스위치층(60) 및 고저항층(50)을 구비한 샘플(스위치 소자(4); 실험예 1-1)을 제작하고, 그 온/오프 비 및 누설 전류를 산출하였다. 또한, 스위치층(60)의 밀착성을 조사하였다. 샘플은 이하와 같이 제작하였다.
MOS 트랜지스터 회로가 형성되어 있는 기판에 TiN을 포함하는 하부 전극(10)을 역스퍼터에 의해 클리닝한 후, TiN 위에 스위치층(60)(TeBCN막)을 제작하였다. TeBCN막은, 기체인 질소를 제외한 Te, B 및 C의 조성비가 Te40B48C12(원자％)가 되도록 성막 조건을 조정하고, 스퍼터에 의해 두께 20㎚로 형성하였다. 질소(N)의 첨가는, N2(5sccm)/Ar(45sccm)(질소 유량비 10％)의 리엑티브 스퍼터에 의해 행했다. 이 BCTeN막에 대하여 XPS 분석을 한 결과, 조성비는, 약 Te28B33.6C8.4N30(원자％)이며, 실제의 TeBCN막에 포함되는 N의 조성비는 약 30원자％였다. 계속해서, W를 두께 30㎚로 성막하여 상부 전극(20)으로 하였다. 이어서, 포토리소그래피나 건식 에칭 등을 사용하여 소자 사이즈가 120㎚φ가 되도록 미세 가공을 행하여, 샘플(실험예 1-1)을 제작하였다. 도 12는, 실험예 1-1의 IV 특성을 나타낸 것이며, 37kΩ의 직렬 저항을 접속하여 측정한 DC 루프의 전형례를 나타낸 것이다.
도 12로부터 알 수 있는 바와 같이, 실험예 1-1은 정부 바이어스 모두, 2V 이상에서 OTS 동작이 보이고, 정 바이어스 방향에 있어서의 스위칭 역치 전압은 가는 것과 오는 것이 각각 약 2.6V였다. 실험예 1의 온/오프 비 및 누설 전류는 이하와 같이 구하였다. 스위칭 역치 전압보다도 0.1V만큼 높은 전압이 메모리 소자(기억 소자(6Y))로의 기입 시에 스위치 소자(스위치 소자(6X))에 인가된다고 하고, 전압 V는 정 바이어스에서 2.7V, 반선택(V/2) 시에 1.35V로 하였다. 이 조건에서 각각의 인가 전압에서의 전류값으로부터 온/오프 비를 구하면, 그 값은 4.3×103이었다. 또한, 누설 전류는, 편의적으로 정 바이어스 0.5V 인가했을 때의 전류를 누설 전류라 하면, 그 값은 2.5×10-10A(0.25nA)였다.
(실험 1-2)
이어서, 실험예 1-1의 스위치층(60)과 동일한 재료 조성으로, 스위치층(60)의 두께를 20㎚(실험예 1-1)보다도 작은 샘플(실험예 1-2 내지 1-4)을 제작하였다. 각 샘플은, 120㎚φ의 소자 사이즈 및 20㎚φ의 소자 사이즈로 실험예 1-1과 마찬가지로 스위칭 역치 전압을 측정하였다. 표 4는 실험예 1-1과 함께, 본 실험의 샘플(실험예 1-2 내지 1-4)의 스위치층의 두께 및 각 소자 사이즈에 있어서의 스위칭 역치 전압을 정리한 것이다.
Figure 112016065398710-pct00004
표 4에 정리한 결과로부터, 실험예 1-1의 스위치 소자 재료에서는, 소자 사이즈를 작게 함으로써 스위칭 역치 전압이 커졌다. 또한, 스위치층(60)의 두께 5㎚까지 동작함과 함께, 소자 사이즈 20㎚φ의 미세 소자에서는, 스위칭 역치 전압은, 2.2V였다. 이것으로부터, 본 발명의 스위치 소자 재료에서는, 적어도 스위치층(60)의 두께가 5㎚ 있으면 되는 것을 알 수 있었다. 또한, 스위치층(60)의 두께의 상한은, 미세 가공 프로세스 상에서 곤란이 발생하지 않는 관점에서, 100㎚ 이하인 것이 바람직하다.
(실험 2: 전기 특성)
이어서, 샘플을 제작하여, 본 개시의 스위치 소자의 전기 특성의 조성 의존성을 평가하였다. 각 샘플은, 각각 하부 전극과 상부 전극의 사이에, 두께 20㎚의 스위치층을 형성함과 함께, 소자 사이즈가 120㎚φ가 되도록 미세 가공하였다. 하기에, 각 샘플의 조성비를 정리한 표를 기재하지만, N이나 O 등의 가스 이외의 구성 원소의 조성비의 값은 N 또는 O를 첨가하지 않은 상태에서의 조성비(원자％)이다. N 및 O의 값은 리엑티브 스퍼터 시의 N2/(Ar+N2) 또는 O2/(Ar+O2)의 유량비로 나타낸 것이다.
(실험 2-1)
먼저, 비교예가 되는 스위치 소자(스위치층)로서 Ge 및 Te(또는 Sb, N)를 포함하는 샘플(실험예 2-1 내지 2-7)을 제작하고, 그 누설 전류 및 스위칭 역치 전압을 측정하였다. 또한, 스위칭 역치 전압은, 37kΩ의 직렬 저항을 부가하여 측정하였다. 표 5는, 각 샘플(실험예 2-1 내지 2-7)의 조성비, 누설 전류 및 스위칭 역치 전압을 정리한 것이다.
Figure 112016065398710-pct00005
표 5에 나타낸 바와 같이, 스위치층을 GeTe, GeTeSb 또는 GeTeN 등으로 구성했을 경우에는, 스위칭 역치 전압은 1.1 내지 1.7V로 작았다. Ge의 조성비가 30원자％, 40원자％인 실험예 2-3, 2-4에서는 OTS 현상 자체를 확인할 수 없었다. 이것은, 절연 파괴가 발생하여 누설 전류가 현저하게 증대된 것이라 생각된다. 또한, GeTeSb를 함유하는 실험예 2-6, 2-7에서도 OTS 현상이 보이지 않고, 누설 전류도 컸다.
상술한 바와 같이, 메모리 소자의 기입 역치 전압보다도 스위치 소자의 스위칭 역치 전압이 작은 경우에는, 오기입 등의 이상이 일어나기 쉽다. 즉, 스위칭 역치 전압이 작은 경우에는, 큰 기입 역치 전압을 갖는 저항 변화형 메모리 소자를 동작시키는 것은 곤란해진다. 특히, 상기 실험예 2-1 내지 2-7은 누설 전류도 5nA 이상으로 크고, V/2 바이어스 방식의 어레이에서, 오기입 발생의 역치 전류가 1μA라 하면, 수kbit 이하의 어레이밖에는 동작시킬 수 없다. 또한, 상기 재료 구성을 갖는 스위치 소자에서는, 미세화 효과가 가미되었다고 하더라도, 충분히 낮은 OFF 누설 전류라고는 할 수 없어, 충분한 스위칭 역치 전압을 얻을 수 없다.
(실험 2-2)
이어서, 본 기술의 실시예로서 스위치층이 Te 및 B(또한 N 또는 O)를 포함하는 샘플(실험예 3-1 내지 3-28)을 제작하고, 그 누설 전류 및 스위칭 역치 전압을 측정하였다. 표 6은, 각 샘플(실험예 3-1 내지 3-28)의 조성비를 정리한 것이다. 이들 샘플을 사용하여, 스위치층의 조성과, 스위칭 역치 전압 또는 누설 전류와의 관계를 검증하여, 도 13 내지 도 18에 도시한다.
Figure 112016065398710-pct00006
도 13은, 실험예 3-1 내지 3-8에 있어서의 B의 조성비와 스위칭 역치 전압의 관계를 도시한 것이다. 도 13으로부터 스위치층은 B의 조성비가 증가함에 따라서 스위칭 역치 전압이 증대되어 가는 경향이 있고, B의 조성비를 60원자％ 이상 90원자％ 이하로 함으로써 2V 이상의 스위칭 역치 전압이 얻어지는 것을 알 수 있었다.
도 14는, B의 조성비와 누설 전류의 관계를 나타낸 것이다. 누설 전류는 B의 조성비에 의존하여 변화하고, 80원자％ 내지 90원자％의 범위에서 극소값을 취한다. 단, 90원자％를 초과하면 스위치 현상을 볼 수 없게 되었다. GeTe계의 칼코게나이드를 포함하는 스위치층을 구비한 스위치 소자(실험예 2-1 내지 2-4)와 비교하면, GeTe계에서는 Ge 조성비 30원자％를 초과하면 절연 파괴 등에 의해 스위치 현상이 발생하기 어려워진 것에 반해, 실시예인 BTe계 칼코게나이드를 사용한 스위치 소자에서는 B의 조성비가 80원자％ 이상에서도 OTS 현상이 유지됨과 함께, 스위칭 역치 전압은 향상되고, 누설 전류가 저하되었다. 즉, BTe계로 구성되는 스위치층을 구비한 스위치 소자(실험예 3-2 내지 3-5)는, 비교적 큰 기입 역치 전압을 갖는 저항 변화 메모리 소자를 동작시키는 스위치 소자로서 적합하다고 할 수 있다. 또한, 스위치층을 BTe계의 칼코게나이드로 구성하는 경우에는, 소자 사이즈나 스위치 소자의 구조에 따라 다르기 때문에 반드시 한정되지는 않지만, B의 조성비는 60원자％ 이상 90원자％ 이하인 것이 바람직함을 알 수 있었다.
도 15는, 스위치층을 구성하는 BTe계의 칼코게나이드에 N을 첨가한 경우(실험예 3-8 내지 3-16)의 질소 유량비와 스위칭 역치 전압의 관계를 도시한 것이다. 도 15로부터 알 수 있는 바와 같이, 스위칭 역치 전압은 질소 유량비 25％까지 높게 유지할 수 있고, 양호한 동작 특성을 나타냈다.
도 16은, 실험예 3-9 내지 3-16의 질소 유량비와 누설 전류의 관계를 도시한 것이다. 또한, 실험예 3-9 내지 3-16과는 B의 조성비가 상이한 실험예 3-17 내지 3-21에 대해서도 기재하였다. 도 16으로부터 스위치층에 N을 첨가함으로써 누설 전류를 현저하게 저감할 수 있음을 알 수 있었다. 단, 성막 시의 질소 유량비가 30％를 초과하면 스위치층의 막 박리가 발생했다. 또한, 실험예 3-15(질소 유량비 25％)에서, N의 조성 분석을 한 결과 질소량은 40원자％였다. 스위치층 중의 N의 조성비는 같은 질소 유량비여도 B와 Te의 조성비나, 성막 조건 등에 따라서도 변화하는데, 막 내의 질소량으로서는 40％까지 적합한 스위치층을 얻을 수 있다고 생각된다. 따라서, 스위치층을 BTeN계 칼코게나이드로 형성하는 경우에는, N의 첨가량은 40원자％ 이하로 하는 것이 바람직하다고 할 수 있다. 또한, N을 첨가하는 경우에는, B의 조성비는 반드시 60원자％ 이상 90원자％ 이하일 필요는 없고, B의 조성비를 낮추어도 충분히 누설 전류를 저감할 수 있음을 알 수 있었다.
또한, 실험예 3-22는 B 조성비를 30％로 한 예인데, 오프 누설 전류는 1nA였다. 이와 같이, N을 첨가하는 경우에는, B 조성비는 30원자％ 이상 90원자％ 이하여도 양호한 누설 전류 및 스위칭 역치가 얻어졌다. 따라서, (BuTex)Nz계 칼코게나이드를 사용한 스위치 소자에 있어서의 각 원소의 적합한 조성 범위(원자％)는, B는 30≤u≤90, Te는 10≤x≤70, N의 첨가량은 0≤z≤40이 된다. 여기서, BuTexNz가 아닌 (BuTex)Nz로 하고 있는 것은 BTe에 대하여 N을 첨가했기 때문이다. 예를 들어, B70Te30(원자％)에 대하여 질소 유량비 20％의 경우, XPS의 측정으로부터 질소량이 약 33％였기 때문에, B46.9Te20.1N33(원자％)이 된다.
이어서, 스위치층에 N 대신 O를 첨가한 경우의 결과를 나타낸다. 도 17은, 실험예 3-23 내지 3-28에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 도시한 것이다. 도 17로부터 산소 유량비 10％까지 높은 스위칭 역치 전압을 나타내고, 양호한 특성을 나타냈다. 또한, 산소 유량비 10％에 있어서의, 스위치층 중의 산소량은 40원자％였다. 스위치층 중의 O의 조성비는 같은 산소 유량비여도 B와 Te의 조성비나, 성막 조건 등에 따라서도 변화하는데, 막 내의 산소량으로서는 40원자％까지, 적합한 스위치층을 얻을 수 있다고 생각된다. 이로부터, 스위치층을 BTe계 칼코게나이드로 구성하는 경우에는, O의 첨가량은 40원자％ 이하인 것이 바람직하다고 할 수 있다.
도 18은, 실험예 3-23 내지 3-28에 있어서의 산소 유량비와 누설 전류의 관계를 도시한 것이다. 도 18로부터, 누설 전류에 대해서도, BTeO계 칼코게나이드에 첨가하는 산소량은 40원자％ 이하가 바람직한 것을 알 수 있었다. 또한, O를 40원자％ 이상 첨가한 실험예 3-28에서는 스위치층의 막 박리가 발생하였다.
또한, O 첨가에 의한 누설 전류의 개선은, N 첨가의 경우와 마찬가지로, 칼코게나이드의 조성이 B70Te30(원자％)의 경우에 한정되는 것은 아니다. 따라서 (BuTex)Oy계 칼코게나이드에 의해 구성된 스위치층의 적합한 원자％로 나타내는 조성 범위는, B는 30≤u≤90, Te는 10≤x≤70, O는 0≤y≤40이 된다. 여기서, BuTexOy가 아닌 (BuTex)Oy라고 하는 것은, 상기 질소 첨가의 경우와 마찬가지로, BTe에 대하여 O를 첨가했기 때문이다. 이하, 마찬가지의 표기 시에는, 동일 조건인 것으로 한다. 또한, B70Te30에 대하여, 산소 유량비 10％에 있어서의 산소량은 40원자％였던 점에서, 스위치층의 조성비는 B42Te18O40(원자％)이 된다.
또한, N 및 O는 동시에 첨가해도 된다. 그 경우의 스위치층((BuTex)ONz)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, B는 30≤u≤90, Te는 10≤x≤70, O는 0≤y≤40 및 N은 0≤z≤40이다. 단, 후술하는 바와 같이 O, N의 가스 원소를 동시에 첨가하는 경우에는, 산소와 N의 조성비의 합계가 40％ 이하가 되는 것이 바람직하고, 0≤y+z≤40인 것이 바람직하다.
(실험 2-3)
이어서, 스위치층이 Te 및 C(또는 N 또는 O)를 포함하는 샘플(실험예 4-1 내지 4-12)을 제작하고, 그 누설 전류 및 스위칭 역치 전압을 측정하였다. 표 7은, 각 샘플(실험예 4-1 내지 4-12)의 조성비, N 및 O의 조성비를 정리한 것이다. 이들 샘플을 사용하여, 스위치층의 조성과, 스위칭 역치 전압 또는 누설 전류와의 관계를 검증하여, 도 19 내지 도 21에 나타냈다.
Figure 112016065398710-pct00007
도 19는, 실험예 4-1 내지 4-5에 있어서의 C의 조성비와 스위칭 역치 전압의 관계를 도시한 것이다. 실험 2-1에 있어서의 GeTe계와 비교하여, CTe계의 스위치층에 있어서 동등 이상의 스위칭 역치 전압이 얻어진 C의 조성비는, C의 조성비가 30원자％ 이상 50원자％ 이하였다. 이 범위 이외에서는, 스위치 현상이 보이지 않았다. 따라서, 스위치층을 CTe계의 칼코게나이드로 구성하는 경우에는, 소자 사이즈나 스위치 소자의 구조에 따라 다르기 때문에 반드시 한정되지는 않지만, C의 조성비는 30원자％ 이상 50원자％ 이하인 것이 바람직함을 알 수 있었다.
도 20은, CTe계에 있어서의 질소 유량비와 스위칭 역치 전압의 관계를 도시한 것이다. 조성비 C50Te50, C40Te60, C30Te70의 칼코게나이드층에 N을 첨가하면(실험예 4-6 내지 4-11), CTe의 조성비에 따라 다르지만, 역치 전압은 N의 첨가에 의해 상승하고, 질소 유량비 10％까지는 스위칭 역치 전압을 높게 유지할 수 있었다. 실험예 3-10의 BTeN계 칼코게나이드를 사용한 스위치층의 질소량 분석으로부터 추정하면, 질소 유량비 10％의 경우의 N 조성비는 많아도 20원자％라고 추정할 수 있다. N을 첨가하는 경우의 C 조성비로서는 30원자％ 내지 60원자％에서 양호한 스위칭 역치가 얻어진다. 따라서 (CvTex)Nz계 칼코게나이드의 조성비로서 최적의 범위(원자％)를 나타내면, C는 30≤v≤60, Te는 40≤x≤70, N의 첨가량은 0≤z≤20이 된다. 여기서, CvTexNz가 아닌 (CvTex)Nz라고 하는 것은 CTe에 대하여 N을 첨가하기 때문이며, 예를 들어 C50Te50에 대하여, N의 유량비가 10％인 경우에는, XPS의 측정으로부터 질소량이 약 20％였기 때문에, C40Te40N20이 된다.
도 21은, 조성비 C50Te50의 칼코게나이드층에 산소를 혼합하여 CTe에 O를 첨가한 경우와, 첨가하지 않았을 경우를 비교한 것이다. 구체적으로는, 실험예 4-2와 실험예 4-12의 스위칭 역치 전압을 비교한 것이다. 도 21로부터 O를 첨가함으로써 스위칭 역치 전압이 향상되는 것을 알 수 있었다. 또한 산소 유량비 4％보다 많이 O를 첨가하면 막 박리가 발생하였다. 산소 유량비 4％(실험예 4-12)에 있어서의 O의 조성비는 약 15원자％였다. 따라서 (CvTex)Oy계 칼코게나이드의 조성비로서 적합한 범위(원자％)는, C는 30≤v≤60, Te는 40≤x≤70, O는 0≤y≤15가 된다. 또한, N과 O를 동시에 첨가해도 마찬가지의 효과가 얻어지는 것이 추정된다. 그 경우의 스위치층((CvTex)OyNz)의 각 원소의 적합한 조성 범위(원자％)는, C는 30≤v≤60, Te는 40≤x≤70, O는 0≤y≤15, N은 0≤z≤20이다. 단, O 및 N의 양쪽을 첨가하는 경우에는, 0≤y+z≤20이다.
(실험 2-4)
이어서, 스위치층이 Te 및 Si(또한 N 또는 O)를 포함하는 샘플(실험예 5-1 내지 5-30)을 제작하고, 그 누설 전류 및 스위칭 역치 전압을 측정하였다. 표 8은, 각 샘플(실험예 5-1 내지 5-30)의 조성비를 정리한 것이다. 이들 샘플을 사용하여, 스위치층의 조성과, 스위칭 역치 전압 또는 누설 전류와의 관계를 검증하여, 도 22 내지 도 24에 나타냈다.
Figure 112016065398710-pct00008
도 22는, 실험예 5-1 내지 5-8에 있어서의 Si의 조성비와 스위칭 역치 전압의 관계와, 질소 유량비 2％ 및 10％에 있어서의 Si 조성비와 스위칭 역치 전압의 관계를 도시한 것이다. N을 첨가하고 있지 않은 SiTe계 칼코게나이드를 스위치 소자에 사용한 경우에는, 스위칭 역치 전압은 1.4 내지 1.6V이며, 실험예 2-1 및 2-2에서 나타낸 GeTe계 칼코게나이드를 스위치층에 사용한 스위치 소자와 동일 정도의 스위칭 역치 전압이었다. 즉, 1.6V보다 큰 기입 역치를 갖는 메모리 소자를 동작시켜, 크로스 포인트 어레이에 있어서 충분한 기입 및 판독 마진을 얻는 것은 곤란했다. 한편, 스위치층을 형성할 때, 리엑티브 스퍼터로 질소를 유량비로 2％ 이상 첨가하면 스위칭 역치가 증대되는 것을 알 수 있었다.
도 23은, 실험예 5-4, 5-10, 5-17 및 5-23 내지 5-27에 있어서 Si와 Te의 비율을 Si50Te50으로 했을 경우의 질소 유량비와 스위칭 역치 전압의 관계를 나타낸 것이다. 스위칭 역치 전압은 질소 유량비가 2％ 내지 20％까지 양호한 값을 나타냈지만, 20％를 초과하는 경우(예를 들어, 실험예 5-27)에는, 막 박리가 발생하여 정상적인 측정을 할 수 없었다. 또한, XPS에 의해 각 질소 유량비에 대한 질소량을 측정한 결과, 실험예 5-13(질소 유량비 2％)에서는 5％, 실험예 5-36(질소 유량비 20％)에서는 40％였다. 이상으로부터, 칼코겐 원소, Si 및 N을 포함하는 스위치층((SiwTex)Nz)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, Si는 30≤w≤80, Te는 20≤x≤70, N은 5≤z≤40이다. 또한, Si50Te50의 SiTe막을 질소 유량비 20％로 처리한 경우에는, SiTe막 중에 포함되는 질소량은 약 40％였기 때문에, 최종적인 스위치층의 조성은 Si30Te30N40이 된다.
도 24는, 실험예 5-4, 5-28 내지 5-30에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 나타낸 것이다. 칼코게나이드층에 O를 첨가한 경우에도, N을 첨가가 했을 경우와 마찬가지로, 스위칭 역치 전압의 상승이 보였다. 구체적으로는, 산소 유량비를 1％ 이상 7％ 이하로 함으로써 스위칭 역치 전압은 상승하였다. 단, 산소 유량비가 7％를 초과하면 막 박리가 발생하였다. 또한, XPS에 의해 각 산소 유량비에 대한 산소량을 측정한 결과, 실험예 5-28(산소 유량비1％)에서는 3％, 실험예 5-30(산소 유량비7％)에서는 20％였다. 이상으로부터, 칼코겐 원소, Si 및 O를 포함하는 스위치층((SiwTex)Oy)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, Si는 30≤w≤80, Te는 20≤x≤70, O는 3≤z≤20이다. 또한, Si50Te50의 SiTe막을 산소 유량비 7％로 처리한 경우에는, SiTe막 중에 포함되는 산소량은 약 20％였기 때문에, 최종적인 스위치층의 조성은 Si40Te40O20이 된다.
또한, Si 및 칼코겐 원소를 포함하는 스위치층에는 N 및 O의 양쪽을 첨가해도 된다. (SiwTex)OyNz로 했을 경우, 각각의 적합한 조성 범위(원자％)는, Si는 30≤w≤80, Te는 20≤x≤70, O는 3≤y≤20 및 N은 5≤z≤40이다. 단, 산소(O) 및 질소(N)의 양쪽을 첨가하는 경우에는, 3≤y+z≤40이다.
(실험 2-5)
이어서, 스위치층이 Te, B 및 C(또한, N 또는 O)를 포함하는 샘플(실험예 6-1 내지 6-24)을 제작하고, 그 스위칭 역치 전압을 측정하였다. 표 9는 각 샘플(실험예 6-1 내지 6-24)의 조성비를 정리한 것이다. 이들 샘플을 사용하여, 스위치층의 조성과, 스위칭 역치 전압의 관계를 검증하여, 도 25 내지 도 28에 도시했다. 또한, 실험예 6-1 내지 6-18은, 실험예 3-4에 있어서의 B의 일부를 C로 치환한 것(BuCvTex(U+V=60))이다.
Figure 112016065398710-pct00009
도 25는, 실험예 6-1 내지 6-6에 있어서의 C의 조성비와 스위칭 역치 전압의 관계를 도시한 것이다. 도 25로부터, 스위치층은 B 및 C의 양쪽을 함유함으로써 스위칭 역치 전압이 더욱 상승하는 것을 알 수 있었다. 또한, C의 조성비가 50원자％(B의 약 83％를 C로 치환)까지 양호한 스위칭 역치 전압을 나타냈다. 단, C의 조성비가 50원자％를 초과하면, 스위칭 역치 전압은 저하되었다. 또한, B와 C는 임의의 조성비로 할 수 있지만, C의 조성비는 12원자％ 이상 40원자％ 이하인 것이 바람직하고, 즉, B와 C의 비율은 10:0 내지 3:2 정도인 것이 바람직하다고 할 수 있다. 이것은, C의 첨가에 의해 스위치층을 구성하는 칼코게나이드의 아몰퍼스 구조가 안정화됨에 따른 것이라 생각된다. 또한, 여기에서는 B 및 C의 합계 조성비를 60원자％로 했지만, 이 값에 한정되는 것은 아니다. B 및 C의 최적의 합계 조성비는 50원자％ 이상 90원자％라고 추정된다. 이상으로부터, B 및 C의 양쪽을 함유하는 스위치층(BuCvTex)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, B는 10≤u≤90, C는 0≤v≤65 및 Te는 10≤x≤70(단, 50≤u+v≤90)이라고 추정할 수 있다. 또한, 상기 조성 범위는 스위치 소자의 사이즈나 소자 구조에 따라 다르기 때문에 반드시 한정되지는 않는다.
도 26은, 실험예 6-3, 6-7 내지 6-14에 있어서의 질소 유량비와 스위칭 역치 전압의 관계를 도시한 것이다. 실험예 6-7 내지 6-14는, 실험예 6-3의 스위치층(B35C25Te40)에 유량비를 바꾸어 N을 첨가한 것이다. 실험 2-2와 마찬가지로, N을 첨가하고, 그 첨가량(유량비)을 증가시킴으로써 스위칭 역치 전압이 서서히 증대되는 것을 알 수 있었다. 이 높은 스위칭 역치 전압은, 질소 유량비 25％ 정도까지 유지할 수 있었다. 이 조건의 스위치층의 조성비를 XPS로 분석한 결과, 질소 유량비 25％에 있어서의 스위치층 내에서의 N의 조성비는 40원자％였다.
도 27은, 실험예 6-15 내지 6-19에 있어서의 B와 C의 조성비를 1:4로 하고, N을 고려하지 않고 Te의 조성비를 40원자％로부터 10원자％로 변화시킨 경우의 Te의 조성비와, 누설 전류와의 관계를 도시한 것이다. 여기서, 질소 유량비는 10％로 하고 있고, XPS의 조성 분석의 결과, 스위치층에 포함되는 N의 조성비는 35원자％였다. Te 조성비는 10원자％에서 가장 양호한 낮은 누설 전류값을 나타내고, 도시하고 있지 않지만 스위칭 역치 전압도 3.5V로 양호하였다. 따라서, N을 첨가하고 있을 경우에는, B와 C의 합계 조성비는 N의 조성비를 고려하지 않는 조성비로, 적어도 90원자％까지 양호한 특성이 얻어지며, 실험 2-2의 BTeN의 결과로부터, B의 조성비가 30원자％ 내지 90원자％까지 양호한 동작 특성이 얻어진 점에서, (BuCvTex)Nz에 있어서는 B와 C의 N을 제외한 합계 조성비의 최적 범위는 30≤u+v≤90이라고 추정할 수 있다.
도 28은, 실험예 6-3, 6-19 내지 6-24에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 도시한 것이다. 실험예 6-19 내지 6-24는, 실험예 6-3의 스위치층(B35C25Te40)에 유량비를 바꾸어 O를 첨가한 것이다. 실험 2-2와 마찬가지로, O를 첨가하고, 그 첨가량(유량비)을 증가시킴으로써 스위칭 역치 전압이 서서히 증대된 것을 알 수 있었다. 이 높은 스위칭 역치 전압은, 산소 유량비가 10％ 정도까지 유지될 수 있었다. 산소 유량비 10％에 있어서의 스위치층 내에서의 O의 조성비는 약 35원자％였다. 단, 산소 유량비 12％의 실험예 6-18에서는 막 박리가 발생하였다.
상기 N 또는 O를 첨가함에 따른 스위칭 역치 전압의 증대는, 스위치층에 C를 첨가한 실험 2-5와 마찬가지로, 스위치층을 구성하는 칼코게나이드의 아몰퍼스 구조가 안정화되었기 때문이라 생각된다. 또한, 이에 더하여, 스위치층에 함유되어 있는 B가 N이나 O와 결합하여 분산됨에 따라 스위치층의 절연성이 향상되었기 때문이라 생각된다.
또한, 여기에는 도시되어 있지 않지만, 스위치층에는 N 및 O의 양쪽을 첨가해도 마찬가지의 효과가 얻어진다. 또한, 실험 2-2에서는, N 또는 O를 첨가한 경우에는, 이들 원소를 첨가하지 않았을 경우보다도 B 및 Te의 적합한 조성 범위가 넓어진 점에서, B 및 C의 양쪽을 함유한 스위치층((BuCvTex)OyNz)에 있어서도 N 또는 O를 첨가함으로써 그 적합한 조성 범위는 넓어진다고 추측된다. 이상으로부터, (BuCvTex)OyNz에 의해 구성되는 스위치층에 있어서의 각 원소의 적합한 조성 범위(원자％)는, B는 10≤u≤90, C는 0≤v≤65, Te는 10≤x≤70, O는 0≤y≤35 및 N은 0≤z≤40(단, 30≤u+v≤90, 0≤y+z≤40)이다. 또한, 상기 조성 범위는 스위치 소자의 사이즈나 소자 구조에 따라서도 다르기 때문에 반드시 한정되지 않는다.
(실험 2-6)
이어서, 스위치층이 Te, Si 및 C(또한, N 또는 O)를 포함하는 샘플(실험예 7-1 내지 7-18)을 제작하고, 그 스위칭 역치 전압을 측정하였다. 표 10은, 각 샘플(실험예 7-1 내지 7-18)의 조성비를 정리한 것이다. 이들 샘플을 사용하여, 스위치층의 조성과, 스위칭 역치 전압과의 관계를 검증하여, 도 29 내지 도 31에 도시했다. 또한, 실험예 7-1 내지 7-18은, 실험예 5-5에 있어서의 Si의 일부를 C로 치환한 것(SiwCvTex(W+V=60))이다.
Figure 112016065398710-pct00010
도 29는, 실험예 5-5, 7-1 내지 7-5에 있어서의 C의 조성비와 스위칭 역치 전압의 관계를 도시한 것이다. 도 29로부터, TeSi를 포함하는 스위치층을 구비한 스위치 소자는, C를 첨가함으로써 스위칭 역치 전압이 상승하는 것을 알 수 있었다. C의 조성비가 50원자％(Si의 약 83％를 C로 치환)까지 스위칭 역치 전압을 향상시킬 수 있었다. 이것은, C의 첨가에 의해 스위치층을 구성하는 칼코게나이드의 아몰퍼스 구조가 안정화됨에 따른 것이라 생각된다. 또한, 여기에서는 Si 및 C의 합계 조성비를 60원자％로 했지만, 이 값에 한정되는 것은 아니다. Si 및 C의 최적의 합계 조성비는 50원자％ 이상 80원자％ 이하라고 추정된다. 이상으로부터, Si 및 C의 양쪽을 함유하는 스위치층(SiwCvTex)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, Si는 10≤w≤80, C는 10≤v≤65 및 Te는 20≤x≤50(단, 50≤w+v≤80)이다. 또한, 상기 조성 범위는 스위치 소자의 사이즈나 소자 구조에 따라 다르기 때문에 반드시 한정되지는 않는다.
도 30은, 실험예 7-2, 7-6 내지 7-13에 있어서의 질소 유량비와 스위칭 역치 전압의 관계를 도시한 것이다. 실험예 7-6 내지 7-13은, 실험예 7-2(Te40Si30C30)에 유량비를 바꾸어 N을 첨가한 것이다. 실험 2-4에 있어서의 SiTe칼코게나이드층에 대한 N의 첨가와 마찬가지로, TeSiC칼코게나이드층에 N을 첨가하고, 그 첨가량(유량비)을 증가시킴으로써 스위칭 역치 전압이 서서히 증대되는 것을 알 수 있었다. 이 높은 스위칭 역치 전압은, 질소 유량비를 25％ 정도까지 유지할 수 있었다. 질소 유량비가 25％에 있어서의 스위치층 내에서의 N의 조성비는 약 40원자％였다. 또한, 25％를 초과하는 질소 유량비에서는 막 박리가 발생하였다.
도 31은, 실험예 7-2, 7-14 내지 7-18에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 나타낸 것이다. 실험예 7-14 내지 7-18은, 실험예 7-2(Te40Si30C30)에 유량비를 바꾸어 O를 첨가한 것이다. 실험 2-4에 있어서의 SiTe칼코게나이드층에 대한 O의 첨가와 마찬가지로, TeSiC칼코게나이드층에 O를 첨가하고, 그 첨가량(유량비)을 증가시킴으로써 스위칭 역치 전압이 서서히 증대되는 것을 알 수 있었다. 이 높은 스위칭 역치 전압은, 산소 유량비를 10％ 정도까지 유지할 수 있었다. 산소 유량비가 10％에 있어서의 스위치층 내에서의 O의 조성비는 35원자％였다. 또한, 10％를 초과하는 산소 유량비에서는 막 박리가 발생하였다.
상기와 같이 N 또는 O를 첨가함에 따른 스위칭 역치 전압의 증대는, 스위치층을 구성하는 칼코게나이드의 아몰퍼스 구조가 안정화되었기 때문이라 생각된다. 또한, 이에 더하여, 스위치층에 함유되어 있는 Si가 N이나 O와 결합하여 분산됨에 따라 스위치층의 절연성이 향상되었기 때문이라 생각된다.
또한, 여기에는 도시되어 있지 않지만, 스위치층에는 질소 및 산소의 양쪽을 첨가해도 마찬가지의 효과가 얻어진다. 또한, 실험 2-4에서는, 질소 또는 O를 첨가한 경우에는, 이들 원소를 첨가하지 않았을 경우보다도 Si 및 Te의 적합한 조성 범위가 넓어진 점에서, B 및 C의 양쪽을 함유한 스위치층((SiwCvTex)OyNz)에 있어서도 N 또는 O를 첨가함으로써 그 적합한 조성 범위는 넓어진다고 추정된다. 이상으로부터, (SiwCvTex)OyNz에 의해 구성되는 스위치층에 있어서의 각 원소의 적합한 조성 범위(원자％)는, Si는 10≤w≤80, C는 0≤v≤65, Te는 20≤x≤70, O는 0≤y≤35 및 N은 0≤z≤40(단, 30≤w+v≤80 및 0≤y+z≤40)이다. 또한, 상기 조성 범위는 스위치 소자의 사이즈나 소자 구조에 따라서도 다르기 때문에 반드시 한정되지는 않는다.
(실험 2-7)
이어서, 스위치층이 Te, B 및 Si(또한, N 또는 O)를 포함하는 샘플(실험예 8-1 내지 8-19)을 제작하고, 그 스위칭 역치 전압을 측정하였다. 표 11은 각 샘플(실험예 8-1 내지 8-19)의 조성비를 정리한 것이다. 이들 샘플을 사용하여, 스위치층의 조성과, 스위칭 역치 전압의 관계를 검증하여, 도 32 내지 도 34에 도시하였다. 또한, 실험예 8-1 내지 8-19는, 실험예 3-5에 있어서의 B의 일부를 Si로 치환한 것(BuSiwTex(U+W=60))이다.
Figure 112016065398710-pct00011
도 32는 실험예 3-4, 8-1 내지 8-5에 있어서의 Si의 조성비와 스위칭 역치 전압의 관계를 도시한 것이다. 도 32로부터, TeB를 포함하는 스위치층을 구비한 스위치 소자는, Si를 첨가함으로써 스위칭 역치 전압이 상승하는 것을 알 수 있었다. 특히, Si의 조성비가 50원자％(B의 약 83％를 Si로 치환)까지 스위칭 역치 전압을 향상시킬 수 있었다. 이것은, Si의 첨가에 의해 스위치층을 구성하는 칼코게나이드의 아몰퍼스 구조가 안정화됨에 따른 것이라 생각된다. 또한, 여기에서는 B 및 Si의 합계 조성비를 60원자％로 했지만, 이 값에 한정되는 것은 아니다. (실험 2-2)의 BTe계의 결과로부터, B 및 Si의 최적의 합계 조성비는 50원자％ 이상 90원자％ 이하라고 추정된다. 이상으로부터, B 및 Si의 양쪽을 함유하는 스위치층(BuSiwTex)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, B는 10≤u≤80, Si는 10≤w≤65 및 Te는 10≤x≤50(단, 50≤u+w≤90)이다. 또한, 상기 조성 범위는 스위치 소자의 사이즈나 소자 구조에 따라 다르기 때문에 반드시 한정되지는 않는다.
도 33은, 실험예 8-3, 8-7 내지 8-14에 있어서의 질소 유량비와 스위칭 역치 전압의 관계를 도시한 것이다. 실험예 8-7 내지 8-14는, 실험예 8-4(Te40B30Si30)에 유량비를 바꾸어 N을 첨가한 것이다. 실험 3-5에 있어서의 BTe 칼코게나이드층 및 SiTe 칼코게나이드층에 대한 N의 첨가와 마찬가지로, TeBSi 칼코게나이드층에 N을 첨가하고, 그 첨가량(유량비)을 증가시킴으로써 스위칭 역치 전압이 서서히 증대되는 것을 알 수 있었다. 이 높은 스위칭 역치 전압은, 질소 유량비를 20％ 정도까지 유지할 수 있었다. 질소 유량비가 20％에 있어서의 스위치층 내에서의 N의 조성비는 40원자％였다.
도 34는, 실험예 8-3, 8-15 내지 8-18에 있어서의 산소 유량비와 스위칭 역치 전압의 관계를 도시한 것이다. 실험예 8-15 내지 8-18은, 실험예 8-3(Te40B30Si30)에 유량비를 바꾸어 N을 첨가한 것이다. 실험 3-5에 있어서의 BTe 칼코게나이드층에 대한 O의 첨가와 마찬가지로, TeBSi칼코게나이드층에 O를 첨가하고, 그 첨가량(유량비)을 증가시킴으로써 스위칭 역치 전압이 서서히 증대되는 것을 알 수 있었다. 이 높은 스위칭 역치 전압은, 산소 유량비를 10％ 정도까지 유지할 수 있었다. 산소 유량비가 10％에 있어서의 스위치층 내에서의 산소(O)의 조성비는 35원자％였다.
상기 N 또는 O를 첨가함에 따른 스위칭 역치 전압의 증대는, 스위치층을 구성하는 칼코게나이드의 아몰퍼스 구조가 안정화되었기 때문이라 생각된다. 또한, 이것에 더하여, 스위치층에 함유되어 있는 B나 Si가 N이나 O와 결합하여 분산됨으로써 스위치층의 절연성이 향상되었기 때문이라 생각된다.
또한, 여기에는 도시되어 있지 않지만, 스위치층에는 N 및 O의 양쪽을 첨가해도 마찬가지의 효과가 얻어졌다. 또한, 실험 2-2 및 실험 2-4에서는, N 또는 O를 첨가한 경우에는, 이들 원소를 첨가하지 않았을 경우보다도 B, Si 및 Te의 적합한 조성 범위가 넓어진 점에서, B 및 Si의 양쪽을 함유한 스위치층((BuSiwTex)OyNz)에 있어서도 N 또는 O를 첨가함으로써 그 적합한 조성 범위는 넓어진다고 추정된다. 이상으로부터, (BuSiwTex)OyNz에 의해 구성되는 스위치층에 있어서의 각 원소의 적합한 조성 범위(원자％)는, B는 10≤u≤90, Si는 0≤w≤65, Te는 10≤v≤70, O는 0≤y≤35 및 N은 0≤z≤40(단, 30≤u+w≤90, 0≤y+z≤40)이다. 또한, 상기 조성 범위는 스위치 소자의 사이즈나 소자 구조에 따라 다르기 때문에 반드시 한정되지는 않는다.
(실험 2-8)
이어서, 스위치층이 Te, B, C 및 Si(또한, N 또는 O)를 포함하는 샘플(실험예 9-1 내지 9-14)을 제작하고, 그 누설 전류 및 스위칭 역치 전압을 측정하였다. 표 12는, 각 샘플(실험예 9-1 내지 9-14)의 조성비, 각 샘플의 누설 전류 및 스위칭 역치 전압을 정리한 것이다. 표 12로부터, 각 샘플 전체에 있어서 양호한 누설 전류 및 스위칭 역치 전압이 얻어졌다. 특히, TeBCSi를 포함하는 칼코게나이드층에 N 또는 O를 첨가함으로써 누설 전류를 크게 저감할 수 있고, 스위칭 역치 전압을 향상시킬 수 있었다. 또한, 실험예 9-14로부터 알 수 있는 바와 같이 N 및 O는 공존하고 있어도 상관없다.
Figure 112016065398710-pct00012
상기 실험 2-2 내지 2-7, 3-1 및 본 실험 결과를 정리하면, Te, B, C 및 Si(또한, N 또는/및 O)를 포함하는 스위치층((BuCvSiwTex)OyNz)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, B는 0≤u≤90, C는 0≤v≤65, Si는 0≤w≤65, Te는 10≤x≤70, O는 0≤y≤35 및 N은 0≤z≤40(단, 30≤u+v+w≤90, 0≤y+z≤40)이다. 또한, 상기 조성 범위는 스위치 소자의 사이즈나 소자 구조에 따라 다르기 때문에 반드시 한정되지는 않는다.
또한, 칼코겐 원소는 Te뿐만 아니라, Te, Se, S 중 어느 하나로 해도, 마찬가지의 효과가 발현되는 것을 추정할 수 있는 점에서, Z=Te, Se, S로 한 경우에도, ((BuCvSiwZx)OyNz)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, B는 0≤u≤90, C는 0≤v≤65, Si는 0≤w≤65, Te는 10≤x≤70, O는 0≤y≤35 및 N은 0≤z≤40(단, 30≤u+v+w≤90)이다. 또한, 상기 조성 범위는 스위치 소자의 사이즈나 소자 구조에 따라 다르기 때문에 반드시 한정되지는 않는다.
(실험 3: 밀착성)
이어서, 샘플을 제작하여, 그 누설 전류, 스위칭 역치 전압 및 스위치층의 밀착성의 평가를 행하였다. 스위치층의 밀착성은 테이프 시험에 의해 판정하였다. 구체적으로는, 하부 전극, 스위치층 및 상부 전극을, 예를 들어 TiN/MgTe/W로서 솔리드 필름으로 형성하고, 각 선의 길이가 약 10㎜가 되도록 격자 형상으로 흠집을 내서 흠집 위에 테이프를 붙이고, 이 테이프를 박리했을 때의 막 박리의 유무를 관찰하였다.
(실험 3-1)
먼저, 스위치층이 Te 및 Mg를 포함하는 샘플(실험예 10-1 내지 10-5)을 제작하고, 그 누설 전류 및 스위칭 역치 전압을 측정함과 함께, 상기 방법을 사용하여 밀착성을 평가하였다. 표 13은, 각 샘플(실험예 10-1 내지 10-5)의 조성비, 누설 전류, 스위칭 역치 전압 및 막 박리에 대한 평가를 정리한 것이다. 또한, 막 박리가 보이지 않는 경우를 A, 일부(테이프 부착 면적의 10％ 이하)에 막 박리가 보였을 경우를 B, 테이프 부착 면적의 10％ 이상이 박리된 경우를 C라 하였다. 표 13으로부터, 실험예 10-1, 10-2에서는 전체면에서의 막 박리는 보이지 않았지만, 일부에 막 박리가 관찰되었다.
Figure 112016065398710-pct00013
또한, 스위치층이 MgTe를 포함하는 스위치 소자에서도 양호한 스위치 특성을 나타냈다. 단, 표 13으로부터 알 수 있는 바와 같이, 스위치층 중의 Mg의 조성비가 너무 적은(예를 들어, 20원자％ 이하) 경우에는, 누설 전류가 커짐과 함께, 스위칭 역치 전압도 작다. 한편, Mg의 조성비가 50원자％를 초과하면 막 박리가 현저해져, 정상적인 측정을 할 수 없었다. 따라서, 스위치층을 MgTe계 칼코게나이드 재료에 의해 형성할 때의 Mg의 적합한 조성 범위는, 30원자％ 이상 40원자％ 이하라고 할 수 있다.
(실험 3-2)
이어서, MgTe를 포함하는 스위치층에 B, C 또는 Si를 첨가한 샘플(실험예 11-1 내지 11-17)을 제작하고, 그 스위칭 역치 전압 및 밀착성을 평가하였다. 표 14는, 각 샘플(실험예 11-1 내지 11-17)의 조성비, 스위칭 역치 전압 및 막 박리에 대한 평가를 정리한 것이다.
Figure 112016065398710-pct00014
실험 10-1이 있어서의 MgTe를 포함하는 샘플에서는, 2V 이상의 스위칭 역치 전압이 얻어지는 조성(실험예 10-2, 10-3)에서는 막 박리가 발생했지만, 본 실험에서는 막 박리의 발생을 저감할 수 있었다. 즉, B, C, Si를 첨가함으로써 스위치층의 밀착성을 개선시키면서, 스위칭 역치 전압을 향상시킬 수 있음을 알 수 있었다. 이상의 결과로부터, Mg, Te, B를 포함하는 스위치층(MgtBuTex)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, 적어도 B가 40원자％ 이상 포함되어 있는 것이 바람직한 점에서, B는 40≤u≤90이 된다. Mg의 조성비가 큰 경우에는 스위칭 역치를 크게 하는 것이 가능하지만, 너무 커지면 막 박리가 보인 점에서, Mg는 0≤t≤30이 된다. 또한, Te의 조성비가 너무 작아지면 OTS 현상을 볼 수 없게 되기 때문에, 10％ 이상인 것이 바람직하다. 따라서, Te는 10≤x≤50이다.
(실험 3-3)
이어서, MgTeB를 포함하는 스위치층에 N 또는 O를 첨가한 샘플(실험예 12-1 내지 12-11)을 제작하고, 그 스위칭 역치 전압 및 밀착성을 평가하였다. 표 15는, 각 샘플(실험예 12-1 내지 12-11)의 조성비, 누설 전류, 스위칭 역치 전압 및 막 박리에 대한 평가를 정리한 것이다.
Figure 112016065398710-pct00015
실험예 12-1 내지 12-11은, 실험예 11-6(Te40Mg20B40)에 N 또는 O를 유량비를 바꾸어 첨가한 것이다. 표 15로부터 알 수 있는 바와 같이, TeMgB 칼코게나이드층에 N을 첨가한 경우에는, 질소 유량비가 2％ 이상 10％ 이하까지 막 박리는 발생하지 않았다. 즉, 밀착성의 개선이 보였다. 또한, 누설 전류의 개선도 보여졌다. 따라서, TeMgB 칼코게나이드층에 N을 첨가할 때의 적합한 질소 유량비는 2％ 이상 10％ 이하인 것을 알 수 있었다. 또한, 상기 질소 유량비에 따라 리엑티브 스퍼터를 행했을 때의 스위치층 중의 N의 조성비는 5원자％ 이상 25원자％ 이하가 된다. 또한, TeMgB 칼코게나이드층에 O를 첨가한 경우에는, 산소 유량비가 1％ 이상 5％ 이하까지 막 박리 및 누설 전류의 개선이 보여졌다. 따라서, TeMgB 칼코게나이드층에 O를 첨가할 때의 적합한 산소 유량비는 1％ 이상 5％ 이하인 것을 알 수 있었다. 또한, 상기 산소 유량비에 따라 리엑티브 스퍼터를 행했을 때의 스위치층 중의 O의 조성비는 5원자％ 이상 25원자％ 이하로 추정할 수 있다. 이상으로부터, Mg, Te, B 및 N(또는 O)을 포함하는 스위치층((MgtBuTex)OyNz)에 있어서의 각 원소의 적합한 조성 범위(원자％)는, Mg는 0≤t≤30, B는 40≤u≤60, Te는 10≤x≤50, O는 5≤y≤25 및 N은 5≤z≤25이며, 5≤y+z≤25이다.
또한, 상기 실험 2-2 내지 2-7, 3-1에서 나타낸 바와 같이, B는 C나 Si로 치환하는 것이 가능하다. 따라서, 스위치층을 (MgtBuCvSiwTex)OyNz로 했을 경우에 있어서의 각 원소의 적합한 조성비(원자％)는, Mg는 0≤t≤30, BuCvSiw는 40≤u+v+w≤90, Te는 10≤x≤50, O는 5≤y≤25 및 N은 5≤z≤25이며, 질소 및 산소의 양쪽을 첨가하는 경우에는 5≤y+z≤25이다.
(실험 3-4)
이어서, TeBN(또는 TeBO)을 포함하는 스위치층에 Mg 이외의 금속 원소(M)를 첨가한 샘플(실험예 13-1 내지 13-8)을 제작하고, 그 스위칭 역치 전압 및 밀착성을 평가하였다. 표 16은 각 샘플(실험예 13-1 내지 13-8)의 조성비, 누설 전류, 스위칭 역치 전압 및 막 박리에 대한 평가를 정리한 것이다.
Figure 112016065398710-pct00016
표 16으로부터 알 수 있는 바와 같이, 스위치층에 첨가하는 금속 원소(M)는, Mg 이외에 Al, Ga, Y를 사용해도 되는 것을 알 수 있었다. 상기 금속 원소 이외로는, Y가 희토류 원소인 점에서, 란타노이드 희토류 원소도 마찬가지의 동작을 한다고 생각된다. 또한. Mg와 마찬가지의 특성을 갖는 Ca, Sr 등의 알칼리 토류 금속 원소에서도 마찬가지의 동작이 얻어질 것으로 추정된다.
또한, 상기 실험 2-2 내지 2-7, 3-1에서 나타낸 바와 같이, B는 C나 Si로 치환하는 것이 가능하다. 따라서, 금속 원소(M)를 Mg, Al, Ga, Y(으)로 하고, 스위치층을 (MtBuCvSiwTex)OyNz로 했을 경우의 각 원소의 적합한 조성 범위(원자％)는, M은 0≤t≤30, BuCvSiw는 40≤u+v+w≤90, Te는 10≤x≤50, O 및 N은 5≤y+z≤25라고 할 수 있다.
또한, 본 실험에서는, 스위치층을 반금속의 경원소(B, C 또는 Si) 및 금속 원소(M; Mg, Al, Ga, Y 등)를 포함하는 칼코게나이드를 사용했지만, 본 발명의 취지를 일탈하지 않는 범위에서, 이들 원소 이외에 공지의 OTS 재료에서 사용되는 Ge, As, Sn 등을 첨가해도 된다. 그 때의 공지된 재료(K)를 포함하는 스위치층 (KsMtBuCvSiwTex)OyNz에 있어서의, K의 조성 범위(원자％)는 0≤s≤10으로 하는 것이 바람직하다.
또한, 본 실험에서는, 칼코겐 원소로서 Te를 사용했지만 이에 한정하지 않고, Se나 S로 치환해도 된다. 예를 들어, 실험 3에 있어서, Z를 Te, Se, S로 하여, 스위치층 ((MtBuCvSiwZx)OyNz)으로 했을 경우의 각 원소의 적합한 조성 범위(원자％), M은 0≤t≤30, BuCvSiw는 40≤u+v+w≤90, Z는 10≤x≤50, O 및 N은 5≤y+z≤25가 된다.
(실험 4: 산화막의 추가)
상기 실험 1 내지 3에서 설명한 스위치 소자는, 스위치층과 전극(하부 전극 또는 상부 전극)의 사이에 고저항층(고저항층(50))을 조합하여 사용해도 된다. 샘플(실험예 14)은 하부 전극과 스위치층의 사이에, 고저항층으로서, 예를 들어 SiOx 등의 산화막(또는 질화막)을 형성한 것이다. 표 17은, 각 샘플(실험예 14-1 내지 14-6)의 고저항층 및 스위치층의 조성비, 스위칭 역치 전압 및 누설 전류를 정리한 것이다.
Figure 112016065398710-pct00017
표 17로부터 알 수 있는 바와 같이, 하부 전극과 스위치층의 사이에 고저항층을 형성함으로써 스위칭 역치 전압을 증대시키면서, 누설 전류를 저감할 수 있었다. 또한, 실험예 14-4와 같이, 일반적인 산화물보다도 절연성이 떨어지는 질화물을 사용해도 막 두께를 조정함으로써 보다 양호한 효과가 얻어지는 것을 알 수 있었다. 또한, 고저항층의 재료는, 절연성이 높은 막을 형성할 수 있으면 상기 이외의 재료를 사용하여 형성해도 마찬가지의 효과가 얻어지는 것은 용이하게 추정된다.
또한, 상기 제1 내지 제3 실시 형태, 변형예 및 실시예에 있어서 기재된 효과는 반드시 한정되는 것은 아니며, 본 개시 중에 기재된 어떤 효과여도 된다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 제1 전극과, 상기 제1 전극에 대향 배치된 제2 전극과, 상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 제1 원소, 및, 산소(O) 및 질소(N) 중 적어도 한쪽을 포함하는 제2 원소 중, 적어도 상기 칼코겐 원소 및 상기 제1 원소를 포함하는 스위치층을 구비한 스위치 소자.
(2) 상기 스위치층은, 비정질상과 결정상의 상 변화를 수반하는 일 없이, 인가 전압을 소정의 역치 전압 이상으로 함으로써 저저항 상태로, 상기 역치 전압 이하로 감소시킴으로써 고저항 상태로 변화하는, 상기 (1)에 기재된 스위치 소자.
(3) 상기 스위치층은, BTe, CTe, BCTe, CSiTe, BSiTe, BCSiTe, BTeN, CTeN, BCTeN, CSiTeN, BSiTeN, BCSiTeN, BTeO, CTeO, BCTeO, CSiTeO, BSiTeO, BCSiTeO, BTeON, CTeON, BCTeON, CSiTeON, BSiTeON 및 BCSiTeON 중 어느 하나의 조성을 포함하는, 상기 (1) 또는 (2)에 기재된 스위치 소자.
(4) 상기 스위치층의 조성비(원자％)는, (BuTex)OyNz(30≤u≤90, 10≤x≤70, 0≤y≤35 및 0≤z≤40 또는 0≤y+z≤40)인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(5) 상기 스위치층의 조성비(원자％)는, (CvTex)OyNz(30≤v≤60, 40≤x≤70, 0≤y≤15원자％ 및 0≤z≤20원자％ 또는 0≤y+z≤20원자％)인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(6) 상기 스위치층의 조성비(원자％)는, (SiwTex)OyNz(30≤w≤80, 20≤x≤70, 3≤y≤20 및 5≤z≤40 또는 3≤y+z≤40)인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(7) 상기 스위치층의 조성비(원자％)는, (BuCvTex)OyNz(10≤u≤90, 0≤v≤65, 10≤x≤70, 0≤y≤35, 0≤z≤40(단, 30≤u+v≤90, 0≤y+z≤40))인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(8) 상기 스위치층의 조성비(원자％)는, (CvSiwTex)OyNz(10≤v≤65, 10≤w≤80, 20≤x≤70, 0≤y≤35, 0≤z≤40(단, 30≤v+w≤80, 0≤y+z≤40))인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(9) 상기 스위치층의 조성비(원자％)는, (BuSiwTex)OyNz(10≤u≤90, 0≤w≤65, 10≤x≤70, 0≤y≤35 및 0≤z≤40(단, 30≤u+w≤90, 0≤y+z≤40))인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(10) 상기 스위치층의 조성비(원자％)는, (BuCvSiwTex)OyNz(0≤u≤90, 0≤v≤65, 0≤w≤65, 10≤x≤70, 0≤y≤35 및 0≤z≤40(단, 30≤u+v+w≤90, 0≤y+z≤40))인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(11) 상기 스위치층의 조성비(원자％)는, (BuCvSiwZx)OyNz(10≤x≤70, 30≤u+v+w≤90, 0≤y≤35 및 0≤z≤40(단, Z=(Te, Se, S)이며, 0≤y+z≤40))인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(12) 상기 스위치층은, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 알루미늄(Al) 및 갈륨(Ga)으로부터 선택되는 적어도 1종을 포함하는, 상기 (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(13) 상기 스위치층의 조성비(원자％)는, (MtBuCvSiwTex)OyNz(0≤t≤30, 40≤u+v+w≤90, 10≤x≤50, 5≤y≤25 및 5≤z≤25 단, O 및 N은 5≤y+z≤25(단, M=Mg, Zn, Ca, Sr, Al, Ga))인, 상기 (12)에 기재된 스위치 소자.
(14) 상기 스위치층의 조성비(원자％)는, (MtBuCvSiwZx)OyNz(0≤t≤30, 10≤x≤50, 40≤u+v+w≤90, 5≤y≤25 및 5≤z≤25 단, O 및 N은 5≤y+z≤25, 또한 (M=(Mg, Zn, Ca, Sr, Al, Ga), Z=(Te, Se, S)))인, 상기 (12)에 기재된 스위치 소자.
(15) 상기 스위치층은, 상기 제1 전극측 및 상기 제2 전극측 중 적어도 한쪽 면에 고저항층을 갖는 상기 (1) 내지 (14) 중 어느 하나에 기재된 스위치 소자.
(16) 상기 고저항층은, 알루미늄(Al), 규소(Si), 마그네슘(Mg), 하프늄(Hf) 및 희토류 금속 원소의 산화물, 질화물 또는 산질화물을 적어도 1종 포함하는, 상기 (15)에 기재된 스위치 소자.
(17) 상기 스위치층의 막 두께는, 5㎚ 이상 100㎚ 이하인, 상기 (1) 내지 (16) 중 어느 하나에 기재된 스위치 소자.
(18) 기억 소자 및 당해 기억 소자에 직접 접속된 스위치 소자를 포함하는 메모리 셀을 복수 구비하고, 상기 스위치 소자는, 제1 전극과, 상기 제1 전극에 대향 배치된 제2 전극과, 상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 제1 원소 및, 산소(O) 및 질소(N) 중 적어도 한쪽을 포함하는 제2 원소 중, 적어도 상기 칼코겐 원소 및 상기 제1 원소를 포함하는 스위치층을 갖는 기억 장치.
(19) 상기 기억 소자는 상기 스위치 소자의 상기 제1 전극 및 상기 제2 전극 간에 기억층을 갖는 상기 (18)에 기재된 기억 장치.
(20) 상기 기억층은 텔루륨(Te), 황(S) 및 셀레늄(Se)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 이온원층과, 저항 변화층을 포함하는, 상기 (19)에 기재된 기억 장치.
(21) 상기 기억층 및 상기 스위치층은 상기 제1 전극과 상기 제2 전극의 사이에 제3 전극을 개재하여 적층되어 있는, 상기 (19) 또는 (20)에 기재된 기억 장치.
(22) 상기 기억층 및 상기 스위치층은 상기 저항 변화층을 개재하여 적층되어 있는, 상기 (19) 내지 (21) 중 어느 하나에 기재된 기억 장치.
(23) 상기 스위치 소자는, 상기 제1 전극측 및 상기 제2 전극측 중 적어도 한쪽 면에 고저항층을 갖고, 상기 기억층 및 상기 스위치층은 상기 고저항층을 개재하여 적층되어 있는, 상기 (19) 내지 (22) 중 어느 하나에 기재된 기억 장치.
(24) 상기 스위치층의 상기 고저항층은, 상기 기억층의 상기 저항 변화층을 겸하고 있는, 상기 (19) 내지 (23) 중 어느 하나에 기재된 기억 장치.
(25) 복수의 행 라인 및 복수의 열 라인을 갖고, 상기 복수의 행 라인과 복수의 열 라인과의 각 교차 영역 부근에 상기 메모리 셀이 배치되어 있는, 상기 (18) 내지 (24) 중 어느 하나에 기재된 기억 장치.
(26) 상기 기억층은, 전이 금속 산화물을 포함하는 저항 변화층, 상 변화형 메모리층, 자기 저항 변화형 메모리층 중 어느 하나인, 상기 (19) 내지 (25) 중 어느 하나에 기재된 기억 장치.
(27) 제1 전극과, 상기 제1 전극에 대향 배치된 제2 전극과, 상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 알루미늄(Al) 및 갈륨(Ga)으로부터 선택되는 적어도 1종을 포함하는 스위치층을 구비한 스위치 소자.
(28) 상기 스위치층은, 질소(N) 및 산소(O) 중 적어도 한쪽을 포함하는, 상기 (27)에 기재된 스위치 소자.
(29) 상기 스위치층에 포함되는 질소(N) 및 산소(O)는 모두 5원자％ 이상 25원자％ 이하인, 상기 (27) 또는 (28)에 기재된 스위치 소자.
(30) 제1 전극과, 상기 제1 전극에 대향 배치된 제2 전극과, 상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 밴드 갭이 2.2eV 이상인 화합물을 포함하는 스위치층을 구비한 스위치 소자.
본 출원은, 일본 특허청에 있어서 2014년 1월 17일에 출원된 일본 특허 출원 번호 2014-7264호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계 상의 요건이나 다른 요인에 따라, 다양한 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있지만, 그것들은 첨부의 청구 범위나 그 균등물의 범위에 포함되는 것임이 이해될 것이다.

Claims (30)

  1. 제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소, 붕소(B)를 포함하는 제1 원소, 및, 산소(O) 및 질소(N) 중 적어도 한쪽을 포함하는 제2 원소 중, 적어도 상기 칼코겐 원소 및 상기 제1 원소를 포함하는 스위치층을 구비한, 스위치 소자.
  2. 제1항에 있어서,
    상기 스위치층은, 비정질상과 결정상의 상 변화를 수반하는 일 없이, 인가 전압을 소정의 역치 전압 이상으로 함으로써 저저항 상태로, 상기 역치 전압 미만으로 감소시킴으로써 고저항 상태로 변화하는, 스위치 소자.
  3. 제1항에 있어서,
    상기 스위치층은, 탄소(C) 및 규소(Si) 중 적어도 1종을 더 포함하는, 스위치 소자.
  4. 제1항에 있어서,
    상기 스위치층은, BTe, BCTe, BSiTe, BCSiTe, BTeN, BCTeN, BSiTeN, BCSiTeN, BTeO, BCTeO, BSiTeO, BCSiTeO, BTeON, BCTeON, BSiTeON 및 BCSiTeON 중 어느 하나의 조성을 포함하는, 스위치 소자.
  5. 제1항에 있어서,
    상기 스위치층의 조성비(원자％)는, (BuTex)OyNz(30≤u≤90, 10≤x≤70, 0≤y≤35 및 0≤z≤40 또는 0≤y+z≤40)인, 스위치 소자.
  6. 제1항에 있어서,
    상기 스위치층의 조성비(원자％)는, (BuCvTex)OyNz(10≤u≤90, 0≤v≤65, 0≤x≤70, 0≤y≤35, 0≤z≤40(단, 30≤u+v≤90, 0≤y+z≤40))인, 스위치 소자.
  7. 제1항에 있어서,
    상기 스위치층의 조성비(원자％)는, (BuSiwTex)OyNz(10≤u≤90, 0≤w≤65, 10≤x≤70, 0≤y≤35 및 0≤z≤40(단, 30≤u+w≤90, 0≤y+z≤40))인, 스위치 소자.
  8. 제1항에 있어서,
    상기 스위치층의 조성비(원자％)는, (BuCvSiwTex)OyNz(0≤u≤90, 0≤v≤65, 0≤w≤65, 10≤x≤70, 0≤y≤35 및 0≤z≤40(단, 30≤u+v+w≤90, 0≤y+z≤40))인, 스위치 소자.
  9. 제1항에 있어서,
    상기 스위치층의 조성비(원자％)는, (BuCvSiwZx)OyNz(20≤x≤50, 40≤u+v+w≤60, 5≤y≤25 및 5≤z≤25, 5≤y+z≤25(단, Z=(Te, Se, S)))인, 스위치 소자.
  10. 제1항에 있어서,
    상기 스위치층은, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 알루미늄(Al) 및 갈륨(Ga)으로부터 선택되는 적어도 1종을 포함하는, 스위치 소자.
  11. 제10항에 있어서,
    상기 스위치층의 조성비(원자％)는, (MtBuCvSiwTex)OyNz(0≤t≤30, 40≤u+v+w≤90, 10≤x≤50, 5≤y≤25 및 5≤z≤25 단, O 및 N은 5≤y+z≤25(단, M=Mg, Zn, Ca, Sr, Al, Ga))인, 스위치 소자.
  12. 제10항에 있어서,
    상기 스위치층의 조성비(원자％)는, (MtBuCvSiwZx)OyNz(0≤t≤30, 10≤x≤50, 40≤u+v+w≤90, 5≤y≤25 및 5≤z≤25 단, O 및 N은 5≤y+z≤25, 또한 (M=(Mg, Zn, Ca, Sr, Al, Ga), Z=(Te, Se, S)))인, 스위치 소자.
  13. 제1항에 있어서,
    상기 스위치층은, 상기 제1 전극측 및 상기 제2 전극측 중 적어도 한쪽 면에 고저항층을 갖는, 스위치 소자.
  14. 제13항에 있어서,
    상기 고저항층은, 알루미늄(Al), 규소(Si), 마그네슘(Mg), 하프늄(Hf) 및 희토류 금속 원소의 산화물, 질화물 또는 산질화물을 적어도 1종 포함하는, 스위치 소자.
  15. 제1항에 있어서,
    상기 스위치층의 막 두께는, 5㎚ 이상 100㎚ 이하인, 스위치 소자.
  16. 기억 소자 및 당해 기억 소자에 직접 접속된 스위치 소자를 포함하는 메모리 셀을 복수 구비하고,
    상기 스위치 소자는,
    제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소, 붕소(B)를 포함하는 제1 원소 및, 산소(O) 및 질소(N) 중 적어도 한쪽을 포함하는 제2 원소 중, 적어도 상기 칼코겐 원소 및 상기 제1 원소를 포함하는 스위치층을 갖는, 기억 장치.
  17. 제16항에 있어서,
    상기 기억 소자는 상기 스위치 소자의 상기 제1 전극과 상기 제2 전극의 사이에 기억층을 갖는, 기억 장치.
  18. 제17항에 있어서,
    상기 기억층은 텔루륨(Te), 황(S) 및 셀레늄(Se)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 이온원층과, 저항 변화층을 포함하는, 기억 장치.
  19. 제17항에 있어서,
    상기 기억층 및 상기 스위치층은 상기 제1 전극과 상기 제2 전극의 사이에 제3 전극을 개재하여 적층되어 있는, 기억 장치.
  20. 제18항에 있어서,
    상기 기억층 및 상기 스위치층은 상기 저항 변화층을 개재하여 적층되어 있는, 기억 장치.
  21. 제17항에 있어서,
    상기 스위치 소자는, 상기 제1 전극측 및 상기 제2 전극측 중 적어도 한쪽 면에 고저항층을 갖고, 상기 기억층 및 상기 스위치층은 상기 고저항층을 개재하여 적층되어 있는, 기억 장치.
  22. 제21항에 있어서,
    상기 기억층은 텔루륨(Te), 황(S) 및 셀레늄(Se)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 이온원층과, 저항 변화층을 포함하고,
    상기 스위치층의 상기 고저항층은, 상기 저항 변화층을 겸하고 있는, 기억 장치.
  23. 제16항에 있어서,
    복수의 행 라인 및 복수의 열 라인을 갖고, 상기 복수의 행 라인과 복수의 열 라인과의 각 교차 영역 부근에 상기 메모리 셀이 배치되어 있는, 기억 장치.
  24. 제17항에 있어서,
    상기 기억층은, 전이 금속 산화물을 포함하는 저항 변화층, 상 변화형 메모리층, 자기 저항 변화형 메모리층 중 어느 하나인, 기억 장치.
  25. 제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 마그네슘(Mg), 칼슘(Ca) 및 스트론튬(Sr)으로부터 선택되는 적어도 1종을 포함하는 스위치층을 구비한, 스위치 소자.
  26. 제25항에 있어서,
    상기 스위치층은, 질소(N) 및 산소(O) 중 적어도 한쪽을 포함하는, 스위치 소자.
  27. 제26항에 있어서,
    상기 스위치층에 포함되는 질소(N) 및 산소(O)는 모두 5원자％ 이상 25원자％ 이하인, 스위치 소자.
  28. 제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극의 사이에 형성되고, CTeN, CTeO 및 CTeON 중 어느 하나의 조성을 가짐과 함께, 조성비(원자％)가 (CvTex)OyNz(30≤v≤60, 40≤x≤70, 0≤y≤15 및 0≤z≤20 또는 0≤y+z≤20)를 충족하는 스위치층을 구비한, 스위치 소자.
  29. 삭제
  30. 삭제
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