JP2020150082A - 記憶装置 - Google Patents
記憶装置 Download PDFInfo
- Publication number
- JP2020150082A JP2020150082A JP2019045019A JP2019045019A JP2020150082A JP 2020150082 A JP2020150082 A JP 2020150082A JP 2019045019 A JP2019045019 A JP 2019045019A JP 2019045019 A JP2019045019 A JP 2019045019A JP 2020150082 A JP2020150082 A JP 2020150082A
- Authority
- JP
- Japan
- Prior art keywords
- voltage value
- value
- current
- threshold voltage
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 55
- 230000008859 change Effects 0.000 claims abstract description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 239000011777 magnesium Substances 0.000 claims description 17
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 16
- 229910052799 carbon Inorganic materials 0.000 claims description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 15
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 15
- 229910052796 boron Inorganic materials 0.000 claims description 15
- 229910052732 germanium Inorganic materials 0.000 claims description 15
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 15
- 229910052749 magnesium Inorganic materials 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052798 chalcogen Inorganic materials 0.000 claims description 13
- 150000001787 chalcogens Chemical group 0.000 claims description 13
- 239000011669 selenium Substances 0.000 claims description 10
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 claims description 9
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims description 9
- 229910052711 selenium Inorganic materials 0.000 claims description 9
- 229910052717 sulfur Inorganic materials 0.000 claims description 9
- 239000011593 sulfur Substances 0.000 claims description 9
- 229910052714 tellurium Inorganic materials 0.000 claims description 9
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims description 9
- 230000007423 decrease Effects 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims 3
- 239000010410 layer Substances 0.000 description 124
- 239000002346 layers by function Substances 0.000 description 65
- 230000004888 barrier function Effects 0.000 description 64
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 22
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- 230000006870 function Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- JMANVNJQNLATNU-UHFFFAOYSA-N oxalonitrile Chemical compound N#CC#N JMANVNJQNLATNU-UHFFFAOYSA-N 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
- H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
- H10N70/8845—Carbon or carbides
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
【課題】スイッチ素子に掛かる負荷を軽減できる記憶装置を提供することである。【解決手段】実施形態の記憶装置は、第1導体と、第2導体と、抵抗変化層と、第1部分と、第2部分と、を有する。抵抗変化層は、第1導体又は第2導体と接続する。第1部分は、第1導体と第2導体との間に設けられ、抵抗値が変化する第1閾値電圧値を持つ。第2部分は、第1導体と第1部分との間、及び第2導体と第1部分との間の少なくとも一方に設けられ、抵抗値が変化する第2閾値電圧値が第1閾値電圧値よりも高い。【選択図】図3
Description
本発明の実施形態は、記憶装置に関する。
相互に直交した方向に延びる2種類の配線の交差部分に、記憶素子が設けられた、いわゆるクロスポイント型の記憶装置が提案されている。クロスポイント型の記憶装置は、各記憶素子に対応してセル選択用のスイッチ素子を備えている。
本発明が解決しようとする課題は、スイッチ素子に掛かる負荷を軽減できる記憶装置を提供することである。
実施形態の記憶装置は、第1導体と、第2導体と、抵抗変化層と、第1部分と、第2部分と、を有する。抵抗変化層は、第1導体又は第2導体と接続する。第1部分は、第1導体と第2導体との間に設けられ、抵抗値が変化する第1閾値電圧値を持つ。第2部分は、第1導体と第1部分との間、及び第2導体と第1部分との間の少なくとも一方に設けられ、抵抗値が変化する第2閾値電圧値が第1閾値電圧値よりも高い。
以下、実施形態の記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち「接続」とは、2つの部材が直接に接する場合に限定されず、2つの部材の間に別の部材が介在する場合も含む。一方で、「接する」とは、直接に接することを意味する。本明細書において「重なる」及び「面する」とは、2つの部材が直接に向かい合うことに限定されず、2つの部材の間に別の部材が存在する場合も含む。また、「重なる」及び「面する」とは、2つの部材のそれぞれ一部同士が重なる又は面する場合なども含む。また「厚さ」とは、便宜上のものであり、「寸法」と読み替えられてもよい。
また先に、X方向、Y方向、Z方向について定義する。X方向は、後述するシリコン基板11の表面と略平行な方向であって、後述するワード線21が延びる方向である(図1参照)。Y方向は、シリコン基板11の表面と略平行な方向であって、X方向に交差する(例えば略直交する)方向であって、後述するビット線22が延びる方向である。Z方向は、シリコン基板11の表面と略直交する方向であって、X方向及びY方向に交差する(例えば略直交する)方向である。+Z方向は、シリコン基板11から後述する記憶部13に向かう方向である(図1参照)。−Z方向は、+Z方向とは反対方向である。+Z方向と−Z方向とを区別しない場合は、単に「Z方向」と称する。本明細書では、「+Z方向」を「上」、「−Z方向」を「下」と称する場合がある。但し、これら表現は、便宜上のものであり、重力方向を規定するものではない。
図1は、実施形態の記憶装置1を示す概略斜視図である。
記憶装置1は、いわゆるクロスポイント型の半導体記憶装置の一例である。記憶装置1は、シリコン基板11と、層間絶縁膜12と、記憶部13と、を備えている。
記憶装置1は、いわゆるクロスポイント型の半導体記憶装置の一例である。記憶装置1は、シリコン基板11と、層間絶縁膜12と、記憶部13と、を備えている。
シリコン基板11上には、記憶装置1の駆動回路(不図示)が形成されている。
層間絶縁膜12は、シリコン基板11上において、駆動回路を覆っている。層間絶縁膜12は、例えばシリコン酸化物(SiO)等により形成されている。
層間絶縁膜12は、シリコン基板11上において、駆動回路を覆っている。層間絶縁膜12は、例えばシリコン酸化物(SiO)等により形成されている。
記憶部13は、層間絶縁膜12の上方に設けられている。記憶部13は、ワード線(第1導体、第1導電層)21と、ビット線(第2導体、第2導電層)22と、メモリセルMCと、を備えている。
ワード線21は、X方向に帯状に延びている。ワード線21は、Y方向及びZ方向に間隔をあけて複数配列されている。Z方向の同一高さにおいて、Y方向に並んだワード線21同士は、ワード線層25を構成している。すなわち、本実施形態では、複数のワード線層25がZ方向に間隔をあけて配列されている。各ワード線21は、例えばシリコン(Si)等により形成されている。
ワード線21は、X方向に帯状に延びている。ワード線21は、Y方向及びZ方向に間隔をあけて複数配列されている。Z方向の同一高さにおいて、Y方向に並んだワード線21同士は、ワード線層25を構成している。すなわち、本実施形態では、複数のワード線層25がZ方向に間隔をあけて配列されている。各ワード線21は、例えばシリコン(Si)等により形成されている。
ビット線22は、Y方向に帯状に延びている。ビット線22は、Y方向及びZ方向に間隔をあけて複数配列されている。Z方向の同一高さにおいて、X方向に並んだビット線22同士は、ビット線層27を構成している。本実施形態において、各ビット線層27は、Z方向で隣り合うワード線層25の間に、ワード線層25に対してZ方向に間隔をあけてそれぞれ設けられている。各ビット線22は、例えばシリコン(Si)等により形成されている。
ワード線層25における隣り合うワード線21同士の間、ビット線層27における隣り合うビット線22同士の間には、層間絶縁膜(不図示)がそれぞれ設けられている。
ワード線21及びビット線22は、Z方向から見た場合、互いに交差(例えば直交)して配置されている。Z方向から見た場合、ワード線21及びビット線22の交差部分CPにおいて、ワード線21とビット線22との間にはメモリセルMCが設けられている。すなわち、メモリセルMCは、各交差部分CPに設けられることで、X方向、Y方向及びZ方向で互いに間隔をあけて三次元マトリクス状に配列されている。
図2は、メモリセルMCの断面図である。
図2に示すように、メモリセルMCは、Z方向を長手方向とする略角柱状に形成されている。メモリセルMCの下端は、交差部分CPにおいて、ワード線21に接している。メモリセルMCの上端は、交差部分CPにおいて、ビット線22に接している。なお、X方向及びY方向で隣り合う各メモリセルMC同士の間には、層間絶縁膜38が設けられている。
図2に示すように、メモリセルMCは、Z方向を長手方向とする略角柱状に形成されている。メモリセルMCの下端は、交差部分CPにおいて、ワード線21に接している。メモリセルMCの上端は、交差部分CPにおいて、ビット線22に接している。なお、X方向及びY方向で隣り合う各メモリセルMC同士の間には、層間絶縁膜38が設けられている。
メモリセルMCは、第1電極40と、記憶層(抵抗変化層)41と、第2電極42と、スイッチ層43と、第3電極44と、を備えている。第1電極40、記憶層41、第2電極42、スイッチ層43及び第3電極44は、この記載順で−Z方向から+Z方向に積層されている。
第1電極40、記憶層41及び第2電極42は、記憶素子50を構成している。記憶素子50は、情報の書き込みや消去、読み出しを行う。
第2電極42、スイッチ層43及び第3電極44は、スイッチ素子51を構成している。スイッチ素子51は、複数のメモリセルMC(記憶素子50)を選択的に動作させる。各メモリセルMCにおいて、記憶素子50及びスイッチ素子51は直列に接続されている。
第2電極42、スイッチ層43及び第3電極44は、スイッチ素子51を構成している。スイッチ素子51は、複数のメモリセルMC(記憶素子50)を選択的に動作させる。各メモリセルMCにおいて、記憶素子50及びスイッチ素子51は直列に接続されている。
第1電極40は、記憶素子50の下部電極として機能する。第1電極40は、上述した交差部分CPにおいて、ワード線21上に設けられている。第1電極40は、炭素(C)や窒化炭素(CN)、タングステン(W)、チタン窒化物(TiN)等により形成されている。第1電極40とワード線21との間には、バリア層(不図示)が設けられていてもよい。
記憶層41は、ReRAM(抵抗変化メモリ)やPCM(相変化型メモリ)、MRAM(磁気抵抗変化型メモリ)等、記憶素子50の記憶方式に応じて適宜選択される。
第2電極42は、記憶素子50の上部電極、及びスイッチ素子51の下部電極として機能する。第2電極42は、記憶層41上に設けられている。第2電極42は、第1電極40と同様の材料により形成されている。
図3は、スイッチ素子51の断面図である。
図3に示すように、スイッチ層43は、電圧印加時に非晶質層(アモルファス層)のまま相変化を伴うことなく、抵抗状態が変化する層である。具体的に、スイッチ層43は、第1スイッチ部61と、中間バリア層62と、第2スイッチ部63と、を備えている。第1スイッチ部61、中間バリア層62及び第2スイッチ部63は、この記載順で+Z方向から−Z方向に積層されている。すなわち、中間バリア層62に対して+Z方向側に第1スイッチ部61が設けられ、中間バリア層62に対して−Z方向側に第2スイッチ部63が設けられている。但し、中間バリア層62に対して−Z方向側に第1スイッチ部61が設けられ、中間バリア層62に対して+Z方向側に第2スイッチ部63が設けられていてもよい。また、第1スイッチ部61及び第2スイッチ部63は、交互に設けられていてもよい。
図3に示すように、スイッチ層43は、電圧印加時に非晶質層(アモルファス層)のまま相変化を伴うことなく、抵抗状態が変化する層である。具体的に、スイッチ層43は、第1スイッチ部61と、中間バリア層62と、第2スイッチ部63と、を備えている。第1スイッチ部61、中間バリア層62及び第2スイッチ部63は、この記載順で+Z方向から−Z方向に積層されている。すなわち、中間バリア層62に対して+Z方向側に第1スイッチ部61が設けられ、中間バリア層62に対して−Z方向側に第2スイッチ部63が設けられている。但し、中間バリア層62に対して−Z方向側に第1スイッチ部61が設けられ、中間バリア層62に対して+Z方向側に第2スイッチ部63が設けられていてもよい。また、第1スイッチ部61及び第2スイッチ部63は、交互に設けられていてもよい。
第1スイッチ部61は、第1機能層71と、第1バリア層72と、が交互に積層された積層膜である。
第2スイッチ部63は、第1スイッチ部61に直列に接続されている。第2スイッチ部63は、第2機能層75と、第2バリア層76と、が交互に積層された積層膜である。第1スイッチ部61は「第1部分」の一例であり、第2スイッチ部63は「第2部分」の一例である。
第2スイッチ部63は、第1スイッチ部61に直列に接続されている。第2スイッチ部63は、第2機能層75と、第2バリア層76と、が交互に積層された積層膜である。第1スイッチ部61は「第1部分」の一例であり、第2スイッチ部63は「第2部分」の一例である。
第2スイッチ部63は、第2電極42上に設けられている。具体的に、第2スイッチ部63は、第2バリア層76を最下層とし、第2機能層75を最上層とした状態で、第2機能層75と第2バリア層76とを交互に積層して構成されている。すなわち、最下層の第2バリア層76は、第2電極42に接している。但し、第2機能層75が第2電極42に接する構成であってもよい。第2機能層75は「第3層」の一例であり、第2バリア層76は「第4層」の一例である。
第2バリア層76は、第1機能層71や第2機能層75の融点よりも高い材料であることが好ましい。具体的に、第2バリア層76は、ホウ素(B)や炭素(C)、マグネシウム(Mg)、アルミニウム(Al)、ケイ素(Si)、ゲルマニウム(Ge)等の第1バリア元素から選択される少なくとも1種の元素と、窒素(N)及び酸素(O)の第2バリア元素から選択される少なくとも1種の元素と、の組み合わせにより構成されている。本実施形態の第2バリア層76は、窒化アルミニウム(AlN)等により形成されている。なお、第2バリア層76で選択されるバリア元素のうち、第1バリア元素は「第9元素」の一例であり、第2バリア元素は「第10元素」の一例である。
各第2バリア層76の厚さTaは、各層において均等であることが好ましい。本実施形態において、各第2バリア層76の厚さTaは、1nm程度に設定されている。
第2機能層75は、各第2バリア層76上に設けられている。第2機能層75は、カルコゲン元素から選択される第1スイッチ元素と、導電性元素から選択される第2スイッチ元素と、窒素(N)及び酸素(O)から選択される第3スイッチ元素と、を含んでいる。すなわち、第2機能層75は、第1スイッチ元素であるカルコゲン元素に、第2スイッチ元素である導電性元素、及び第3スイッチ元素である窒素(N)や酸素(O)が少なくとも結合された化合物(いわゆる、カルコゲナイド)である。なお、第2機能層75で選択されるスイッチ元素のうち、第1スイッチ元素は「第3元素」の一例であり、第2スイッチ元素は「第4元素」の一例であり、第3スイッチ元素は「第6元素」の一例である。
第1スイッチ元素であるカルコゲン元素とは、周期表の第16族に属する元素のうち、酸素(O)を除くものであって、例えば硫黄(S)やセレン(Se)、テルル(Te)等である。本実施形態の第2機能層75は、上述したカルコゲン元素のうち、少なくとも1種を含んでいる。
第2スイッチ元素である導電性元素は、例えばホウ素(B)や炭素(C)、マグネシウム(Mg)、アルミニウム(Al)、ケイ素(Si)、ゲルマニウム(Ge)等である。本実施形態の第2機能層75は、上述した導電性元素のうち少なくとも1種を含んでいる。
第3スイッチ元素である窒素(N)や酸素(O)は、第2機能層75を高抵抗化させる。本実施形態の第2機能層75は、上述した第1スイッチ素子、第2スイッチ素子及び第3スイッチ素子を含む化合物として、例えばAlSiTeNにより形成されている。
上述した第2機能層75の厚さTbは、0.5nm以上2.0nm以下に設定されていることが好ましい。第2機能層75の厚さTbを0.5nm以上にすることで、成膜不良等を抑制できる。一方、第2機能層75の厚さTbを2.0nm以下にすることで、結晶化温度を高めることができ、電圧印加時における相変化を抑制し易くなる。
中間バリア層62は、第1スイッチ部61と第2スイッチ部63との間を仕切っている。中間バリア層62は、第2スイッチ部63のうち、最上層に位置する第2機能層75上に設けられている。中間バリア層62は、上述した第2バリア層76と同様の材料により形成されている。中間バリア層62の厚さTcは、第2バリア層76の厚さTaと同等の厚さで形成されていることが好ましい。中間バリア層62は「中間層」や「第3部分」の一例である。
第1スイッチ部61は、中間バリア層62上に設けられている。具体的に、第1スイッチ部61は、第1機能層71を最下層とし、第1バリア層72を最上層とした状態で、第1機能層71と第1バリア層72とを交互に積層して構成されている。すなわち、最下層の第1機能層71は、中間バリア層62に接している。本実施形態において、第1スイッチ部61の厚さは、第2スイッチ部63の厚さと同等になっている。但し、各機能層71,75間で厚さや積層数を異ならせることで、第1スイッチ部61及び第2スイッチ部63の厚さをそれぞれ異ならせてもよい。第1機能層71は「第1層」の一例であり、第1バリア層72は「第2層」の一例である。
本実施形態において、第1機能層71は、例えばAlTeNにより形成されている。すなわち、第1機能層71は、上述した第2機能層75と同様に、カルコゲン元素から選択される第1スイッチ元素と、導電性元素から選択される第2スイッチ元素と、窒素(N)及び酸素(O)から選択される第3スイッチ元素と、を含んでいる。なお、第1機能層71で選択される各スイッチ元素のうち、第1スイッチ元素は「第1元素」の一例であり、第2スイッチ元素は「第2元素」の一例であり、第3スイッチ元素は「第5元素」の一例である。なお、第1機能層71の厚さTdは、上述した第2機能層75と同様に、0.5nm以上2.0nm以下であることが好ましい。
第1バリア層72は、各第1機能層71上に設けられている。第1バリア層72は、上述した中間バリア層62及び第2バリア層76と同様の材料により形成されている。第1バリア層72の厚さTeは、中間バリア層62及び第2バリア層76と同等の厚さで形成されていることが好ましい。なお、第1バリア層72で選択されるバリア元素のうち、第1バリア元素は「第7元素」の一例であり、第2バリア元素は「第8元素」の一例である。
第3電極44は、スイッチ素子51の上部電極として機能する。第3電極44は、最上層の第1バリア層72上に設けられている。第3電極44は、第1電極40及び第2電極42と同様の材料により形成されている。
上述した第1スイッチ部61は、所定の電圧値(第1閾値電圧値(第1電圧値)Vth1)以上の電圧を印加することにより高抵抗状態から低抵抗状態に抵抗値が変化し、第1スイッチ部61を流れる電流を増加させる。第2スイッチ部63は、所定の電圧値(第2閾値電圧値(第2電圧値)Vth2)以上の電圧を印加することにより高抵抗状態から低抵抗状態に抵抗値が変化し、第2スイッチ部63を流れる電流を増加させる。
図4は、本実施形態のメモリセルMCの電流電圧特性を示すグラフである。なお、図4の縦軸は、電流値を常用対数で示している。
図4に示すように、本実施形態のスイッチ素子51は、第2スイッチ部63において高抵抗状態(オフ状態)から低抵抗状態(オン状態)へ切り替わる際の第2閾値電圧値Vth2が、第1スイッチ部61においてオフ状態からオン状態へ切り替わる際の第1閾値電圧値Vth1に比べて大きくなっている。すなわち、スイッチ素子51は、印加電圧が第1閾値電圧値Vth1未満のとき、第1スイッチ部61及び第2スイッチ部63の双方がオフ状態となる。スイッチ素子51は、印加電圧が第1閾値電圧値Vth1以上第2閾値電圧値Vth2未満のとき、第1スイッチ部61がオン状態となり、第2スイッチ部63がオフ状態となる。スイッチ素子51は、印加電圧が第2閾値電圧値Vth2以上のとき、第1スイッチ部61及び第2スイッチ部63の双方がオン状態になる。そのため、スイッチ素子51の抵抗値(第1スイッチ部61及び第2スイッチ部63の合成抵抗)は、印加電圧が第1閾値電圧値Vth1未満のときに最も高く、印加電圧が第2閾値電圧値Vth2以上のときに最も低くなる。本実施形態において、第1閾値電圧値Vth1は、ゼロ値と第2閾値電圧値Vth2との中間値(Vth2/2)に比べて第2閾値電圧値Vth2に近い値である(Vth1>Vth2/2)。
図4に示すように、本実施形態のスイッチ素子51は、第2スイッチ部63において高抵抗状態(オフ状態)から低抵抗状態(オン状態)へ切り替わる際の第2閾値電圧値Vth2が、第1スイッチ部61においてオフ状態からオン状態へ切り替わる際の第1閾値電圧値Vth1に比べて大きくなっている。すなわち、スイッチ素子51は、印加電圧が第1閾値電圧値Vth1未満のとき、第1スイッチ部61及び第2スイッチ部63の双方がオフ状態となる。スイッチ素子51は、印加電圧が第1閾値電圧値Vth1以上第2閾値電圧値Vth2未満のとき、第1スイッチ部61がオン状態となり、第2スイッチ部63がオフ状態となる。スイッチ素子51は、印加電圧が第2閾値電圧値Vth2以上のとき、第1スイッチ部61及び第2スイッチ部63の双方がオン状態になる。そのため、スイッチ素子51の抵抗値(第1スイッチ部61及び第2スイッチ部63の合成抵抗)は、印加電圧が第1閾値電圧値Vth1未満のときに最も高く、印加電圧が第2閾値電圧値Vth2以上のときに最も低くなる。本実施形態において、第1閾値電圧値Vth1は、ゼロ値と第2閾値電圧値Vth2との中間値(Vth2/2)に比べて第2閾値電圧値Vth2に近い値である(Vth1>Vth2/2)。
上述した構成を言い換えると、メモリセルMCに印加される電圧が第1閾値電圧値Vth1未満の場合(各スイッチ部61,63がともにオフ状態)において、スイッチ素子51は第1抵抗変化傾向(単位電圧当たりの抵抗値(第1傾斜))を持つ。メモリセルMCに印加される電圧が第1閾値電圧値Vth1以上第2閾値電圧値Vth2未満の場合において、スイッチ素子51は第1抵抗変化傾向よりも単位電圧当たりの抵抗値の変化が大きい第2抵抗変化傾向(第2傾斜)を持つ。メモリセルMCに印加される電圧が第2閾値電圧値Vth2以上の場合において、スイッチ素子51は抵抗値が第2閾値電圧値Vth2の場合と比べて低くなる領域を含む第3抵抗変化傾向(第3傾斜)を持つ。
第1閾値電圧値Vth1及び第2閾値電圧値Vth2は、各スイッチ部61,63の厚さ等により適宜調整可能である。すなわち、スイッチ部61,63の厚さを増加させることで、閾値電圧値Vth1,Vth2を高くすることができる。
上述したメモリセルMCの製造方法について簡単に説明する。まず、ワード線21上に記憶素子50の積層体及びスイッチ素子51の積層体を順次積層する。その後、スイッチ素子51の積層体(第3電極44)上に形成したマスク(不図示)を介してエッチングを施すことで、記憶素子50及びスイッチ素子51の積層体のうち、マスクで覆われていない部分(メモリセルMCの形成領域以外の部分)を除去する。これにより、X方向及びY方向に間隔をあけて複数のメモリセルMCが一括で形成される。なお、各層の成膜は、スパッタ法等により行うことができる。
次に、上述した記憶装置1の記憶動作について説明する。
本実施形態の記憶装置1は、動作させるメモリセルMCに対して電圧を印加することで、記憶素子50において情報の書き込みや消去、読み出しを行う。本実施形態の記憶装置1では、動作させるメモリセルMC(以下、動作セルという。)に対して動作電圧値Vを印加し、その他のメモリセルMC(以下、非動作セルという。)に対して0V又はV/2が印加されるものとする。なお、動作電圧値Vは、閾値電圧値Vth2以上である。
本実施形態の記憶装置1は、動作させるメモリセルMCに対して電圧を印加することで、記憶素子50において情報の書き込みや消去、読み出しを行う。本実施形態の記憶装置1では、動作させるメモリセルMC(以下、動作セルという。)に対して動作電圧値Vを印加し、その他のメモリセルMC(以下、非動作セルという。)に対して0V又はV/2が印加されるものとする。なお、動作電圧値Vは、閾値電圧値Vth2以上である。
本実施形態のメモリセルMCでは、記憶素子50とスイッチ素子51とが直列に接続されている。そのため、スイッチ素子51の抵抗値が記憶素子50の抵抗値よりも高い場合(上述した第1抵抗変化傾向又は第2抵抗変化傾向の場合)には、動作セルの合成抵抗が高く、動作セルに流れる電流値が小さい。これにより、動作セルに流れる電流が低減される。
図4に示すように、動作セルに印加される電圧が第1閾値電圧値Vth1未満の場合、各スイッチ部61,63の双方がオフ状態である。この場合、スイッチ素子51に流れる電流は、印加電圧と第1抵抗変化傾向とによって定まる。具体的に、電圧を0Vから徐々に印加すると電流が増大する。すなわち、メモリセルMCに流れる電流が第1閾値電流値Ith1よりも小さい範囲では、電流の増大に応じて電圧が第1抵抗変化傾向に基づいて増加する。そして、第1閾値電圧値Vth1に達したとき、メモリセルMCに流れる電流が第1閾値電流値Ith1まで増加する。
その後、動作セルに印加される電圧が第1閾値電圧値Vth1に達すると、第1スイッチ部61のみがオン状態になる。この場合、スイッチ素子51に流れる電流は、印加電圧と第2抵抗変化傾向とによって定まる。具体的に、第1閾値電圧値Vth1より大きい電圧を徐々に印加すると電流が増大する。すなわち、メモリセルMCに流れる電流が第1閾値電流値Ith1よりも大きく第2閾値電流値Ith2よりも小さい範囲では、電流の増大に応じて電圧が第2抵抗変化傾向に基づいて増加する。そして、第1閾値電圧値Vth1より大きい第2閾値電圧値Vth2に達したとき、メモリセルMCに流れる電流が第2閾値電流値Ith2まで増加する。
続いて、動作セルに印加される電圧が第2閾値電圧値Vth2に達すると、第1スイッチ部61及び第2スイッチ部63がオン状態になる。第1スイッチ部61及び第2スイッチ部63がオン状態になると、スイッチ素子51の抵抗値が記憶素子50の抵抗値よりも低くなる(第3抵抗変化傾向)。すると、動作セルの合成抵抗が低くなり、動作セルに流れる電流が増加する。
本実施形態のスイッチ素子51では、スイッチ素子51に印加される電圧が第2閾値電圧値Vth2以上になると、電圧が小さくなる(第3抵抗変化傾向:負性抵抗)。さらに、スイッチ素子51に印加される電圧が小さくなるのに伴い、スイッチ素子51に流れる電流が増加していく。すなわち、第2閾値電圧値Vth2の印加後に電圧が減少し、スイッチ素子51に印加される電圧が第1閾値電圧値Vth1より小さい最小電圧値Vminになったとき、スイッチ素子51に流れる電流が第2閾値電流値Ith2より大きな保持電流値(第3電流値)Iholdで安定するように第3抵抗変化傾向が設定されている。なお、保持電流値Iholdとは、負性抵抗によって電圧が低下した後に再び電圧が上昇し始める変曲点における電流のことである。本実施形態において、最小電圧値Vminは、第1閾値電圧値Vth1以下である。また、本実施形態では、第1閾値電圧値Vt1と第2閾値電圧値Vth2との差は、第1閾値電圧値Vth1と最小電圧値Vminとの差より大きい。
ところで、本実施形態のように、スイッチ素子51を有する記憶装置1では、記憶素子50に印加される電圧が動作電圧値V以上(スイッチ素子51がオン状態)で流れる電流値と、記憶素子50に印加される電圧が動作電圧値V未満(スイッチ素子51がオフ状態)で流れる電流値と、の比(オン/オフ比)を大きくすることができる。
しかし、オン/オフ比を大きくすると、スイッチ素子がオン状態になった時点での電流値(閾値電流値)と、保持電流値Iholdと、の差(電流増加量ΔI)が大きくなる。そのため、スイッチ素子がオン状態になった後、スイッチ素子の負性抵抗によって瞬時に過大な電流が流れる可能性がある。
そこで、本実施形態では、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第1閾値電圧値Vth1である第1スイッチ部61と、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第1閾値電圧値Vth1よりも高い第2閾値電圧値Vth2である第2スイッチ部63と、を備える構成とした。
この構成によれば、スイッチ素子51がオン状態になった後、保持電流値Iholdまで増加する際の電流増加量ΔIを小さくできる。すなわち、スイッチ素子51をオン状態にさせる過程で、スイッチ素子51に印加される電圧が第1閾値電圧値Vth1に達した時点で第1スイッチ部61のみが先行してオン状態になる。これにより、各スイッチ部61,63がオフ状態にある場合に比べてスイッチ素子51の抵抗が低下するので、メモリセルMCに流れる電流が第1閾値電流値Ith1まで増加する。そして、スイッチ素子51に印加される電圧が第2閾値電圧値Vth2に達した時点で第2スイッチ部63もオン状態になる。これにより、第1スイッチ部61のみがオン状態にある場合に比べてスイッチ素子51の抵抗が低下するので、メモリセルMCに流れる電流が第2閾値電流値Ith2まで増加する。
この構成によれば、スイッチ素子51がオン状態になった後、保持電流値Iholdまで増加する際の電流増加量ΔIを小さくできる。すなわち、スイッチ素子51をオン状態にさせる過程で、スイッチ素子51に印加される電圧が第1閾値電圧値Vth1に達した時点で第1スイッチ部61のみが先行してオン状態になる。これにより、各スイッチ部61,63がオフ状態にある場合に比べてスイッチ素子51の抵抗が低下するので、メモリセルMCに流れる電流が第1閾値電流値Ith1まで増加する。そして、スイッチ素子51に印加される電圧が第2閾値電圧値Vth2に達した時点で第2スイッチ部63もオン状態になる。これにより、第1スイッチ部61のみがオン状態にある場合に比べてスイッチ素子51の抵抗が低下するので、メモリセルMCに流れる電流が第2閾値電流値Ith2まで増加する。
なお、本実施形態において、閾値電流値とは、所定の電圧時の電流の大きさを常用対数で表した値である。すなわち、第1閾値電流値Ith1は、第1閾値電圧値Vth1の電流の大きさを常用対数で表現した値(第1値)である。第2閾値電流値Ith2は、第2閾値電圧値Vth2の電流の大きさを常用対数で表現した値(第2値)である。保持電流値Iholdは、第3抵抗変化傾向における最小電圧値Vmin時の電流の大きさを常用対数で表現した値(第3値)である。本実施形態では、第1閾値電流値Ith1と第2閾値電流値Ith2との差が、第2閾値電流値Ith2と保持電流値Iholdとの差よりも大きい。
本実施形態において、上述した第2抵抗変化傾向は、以下の2式を満たすことが好ましい。
Vth2−Vth1≧1(V)…(1)
Ith2/Ith1≧10…(2)
Vth2−Vth1≧1(V)…(1)
Ith2/Ith1≧10…(2)
このように、閾値電圧値の異なる複数のスイッチ部61,63を有することで、保持電流値Iholdまでの電流増加を段階的に行うことが可能になる。そのため、オン/オフ比を確保した上で、メモリセルMCに流れる電流が急激に大きくなるのを抑制でき、メモリセルMCへの負荷を軽減できる。
本実施形態では、第1機能層71及び第2機能層75が、カルコゲン元素を含む第1スイッチ元素と、導電性元素を含む第2スイッチ元素と、を含む構成とした。
この構成によれば、原子半径の比較的大きなカルコゲン元素を含む層内に、比較的原子半径の小さな第2スイッチ元素が添加されることで、機能層71,75内に原子半径の異なる複数の元素が存在する。これにより、機能層71,75のアモルファス構造が安定化する。
この構成によれば、原子半径の比較的大きなカルコゲン元素を含む層内に、比較的原子半径の小さな第2スイッチ元素が添加されることで、機能層71,75内に原子半径の異なる複数の元素が存在する。これにより、機能層71,75のアモルファス構造が安定化する。
本実施形態では、第1機能層71と第2機能層75との間に中間バリア層62が設けられた構成とした。
この構成によれば、第1機能層71と第2機能層75との間での拡散を抑制し、第1機能層71及び第2機能層75の間でリークパスが形成されるのを抑制できる。その結果、オフ状態でのリーク電流を低減させるとともに、第1機能層71と第2機能層75のスイッチ機能を長期に亘って発揮させることができる。
この構成によれば、第1機能層71と第2機能層75との間での拡散を抑制し、第1機能層71及び第2機能層75の間でリークパスが形成されるのを抑制できる。その結果、オフ状態でのリーク電流を低減させるとともに、第1機能層71と第2機能層75のスイッチ機能を長期に亘って発揮させることができる。
本実施形態では、第1機能層71及び第1バリア層72が交互に積層されて第1スイッチ部61を構成するとともに、第2機能層75及び第2バリア層76が交互に積層されて第2スイッチ部63を構成している。
この構成によれば、隣り合う第1機能層71間、及び隣り合う第2機能層75間での拡散を抑制し、隣り合う第1機能層71間、及び隣り合う第2機能層75間でリークパスが形成されるのを抑制できる。その結果、オフ状態でのリーク電流を低減させるとともに、第1機能層71と第2機能層75のスイッチ機能を長期に亘って発揮させることができる。
しかも、バリア層72,76を複数積層することで、各バリア層72,76毎に印加される電圧を抑制し、各バリア層72,76がブレークダウン電圧に達するのを抑制できる。
この構成によれば、隣り合う第1機能層71間、及び隣り合う第2機能層75間での拡散を抑制し、隣り合う第1機能層71間、及び隣り合う第2機能層75間でリークパスが形成されるのを抑制できる。その結果、オフ状態でのリーク電流を低減させるとともに、第1機能層71と第2機能層75のスイッチ機能を長期に亘って発揮させることができる。
しかも、バリア層72,76を複数積層することで、各バリア層72,76毎に印加される電圧を抑制し、各バリア層72,76がブレークダウン電圧に達するのを抑制できる。
本実施形態では、機能層71,75の一部を構成する第2スイッチ元素と、バリア層65,72,76の一部を構成する第1バリア元素と、が同種の材料により形成された構成とした。
この構成によれば、仮に第1バリア元素が機能層71,75内に混入したとしても、機能層71,75内で不純物となるのを抑制できる。その結果、第1機能層71と第2機能層75のスイッチ機能を長期に亘って発揮させることができる。
この構成によれば、仮に第1バリア元素が機能層71,75内に混入したとしても、機能層71,75内で不純物となるのを抑制できる。その結果、第1機能層71と第2機能層75のスイッチ機能を長期に亘って発揮させることができる。
なお、上述した実施形態では、第1スイッチ部61と第2スイッチ部63との間に中間バリア層62が設けられた構成について説明したが、この構成のみに限られない。例えば図5に示すスイッチ素子51のように、第1スイッチ部61(第1機能層71)と第2スイッチ部63(第2機能層75)とが接していてもよい。また、上述した実施形態では、第1スイッチ部61が第1機能層71と第1バリア層72との積層膜とされ、第2スイッチ部63が第2機能層75と第2バリア層76との積層膜とされた構成について説明したが、この構成に限られない。例えば、第1機能層71と第2機能層75を一層ずつ積層してもよい。
以上説明した少なくともひとつの実施形態によれば、第1導体と、第2導体と、第1部分と、第2部分と、を有する。第2導体は、第1導体に対向配置されている。第1部分は、第1導体と第2導体との間に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第1閾値電圧値である。第2部分は、第1導体と第1部分との間、及び第2導体と第1部分との間の少なくとも一方に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第1閾値電圧値よりも高い第2閾値電圧値である。このような構成によれば、オン/オフ比を確保した上で、スイッチ素子に掛かる負荷を軽減できる。
以下、いくつかの記憶装置について付記する。
[1]第1導体と、
第2導体と、
前記第1導体と前記第2導体との間に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第1閾値電圧値である第1部分と、
前記第1導体と前記第1部分との間、及び前記第2導体と前記第1部分との間の少なくとも一方に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が前記第1閾値電圧値よりも高い第2閾値電圧値である第2部分と、
を備えた記憶装置。
[2].[1]に記載の記憶装置において、
前記第1部分は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素から選択される第1元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第2元素と、
を含み、
前記第2部分は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素から選択される第3元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第4元素と、
を含む記憶装置。
[3].[2]に記載の記憶装置において、
前記第3元素は、前記第1元素と同じ元素であり、
前記第4元素は、前記第2元素と同じ元素である記憶装置。
[4].[2]に記載の記憶装置において、
前記第2元素は、ホウ素、炭素、マグネシウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される元素であり、
前記第4元素は、ホウ素、炭素、マグネシウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される元素である記憶装置。
[5].[2]に記載の記憶装置において、
前記第1部分は、窒素及び酸素のうち少なくとも1種から選択される第5元素を含み、
前記第2部分は、窒素及び酸素のうち少なくとも1種から選択される第6元素を含む記憶装置。
[6].[5]に記載の記憶装置において、
前記第6元素は、前記第5元素と同じ元素である記憶装置。
[7].[1]に記載の記憶装置において、
前記第1部分と前記第2部分との間に設けられた中間層をさらに備えた記憶装置。
[8].[1]に記載の記憶装置において、
前記第1部分は、複数の第1層と、複数の第2層とを含み、前記複数の第1層と前記複数の第2層とは交互に積層され、前記複数の第1層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化し、
前記第2部分は、複数の第3と、複数の第4層とを含み、前記複数の第3層と前記複数の第4層とは交互に積層され、前記複数の第3層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化する、記憶装置。
[9].[8]に記載の記憶装置において、
前記複数の第1層の各々は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素から選択される第1元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第2元素と、
を含み、
前記複数の第3層の各々は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素から選択される第3元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第4元素と、
を含む記憶装置。
[10].[9]に記載の記憶装置において、
前記複数の第1層の各々は、窒素及び酸素のうち少なくとも1種から選択される第5元素を含み、
前記複数の第3層の各々は、窒素及び酸素のうち少なくとも1種から選択される第6元素を含む記憶装置。
[11].[9]に記載の記憶装置において、
前記複数の第2層の各々は、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第7元素と、
窒素及び酸素のうち、少なくとも1種から選択される第8元素と、
を含み、前記複数の第4層の各々は、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第9元素と、
窒素及び酸素のうち、少なくとも1種から選択される第10元素と、
を含む記憶装置。
[12].[11]に記載の記憶装置において、
前記第9元素は、前記第7元素と同じ元素であり、
前記第10元素は、前記第8元素と同じ元素である記憶装置。
[13].[11]に記載の記憶装置において、
前記第2元素、前記第4元素、前記第7元素、及び前記第9元素は、互いに同じ元素である記憶装置。
[14].[11]に記載の記憶装置において、
前記第5元素、前記第6元素、前記第8元素、及び前記第10元素は、互いに同じ元素である記憶装置。
[15].[8]に記載の記憶装置において、
前記第1層及び前記第3層の厚さは、0.5nm以上2.0nm以下である記憶装置。
[16]第1導体と、
第2導体と、
前記第1導体と前記第2導体との間に設けられ、前記第1導体と前記第2導体との間に印加される電圧が第1閾値電圧値未満の場合に第1抵抗変化傾向を持ち、前記第1閾値電圧値以上第2閾値電圧値未満の場合に前記第1抵抗変化傾向よりも単位電圧当たりの抵抗値の変化が大きい第2抵抗変化傾向を持ち、前記第2閾値電圧値以上の場合に、前記抵抗値が前記第2閾値電圧値の場合と比べて低くなる領域を含む第3抵抗変化傾向を持ち、前記第1閾値電圧値は、ゼロ値よりも前記第2閾値電圧値に近い値であるスイッチ素子と、
を備えた記憶装置。
[17].[16]に記載の記憶装置において、
前記第1閾値電圧値は、ゼロ値と前記第2閾値電圧値との中間値と比べて前記第2閾値電圧値に近い記憶装置。
[18].[16]に記載の記憶装置において、
前記第1閾値電圧値は、前記第3抵抗変化傾向における最小電圧よりも大きい記憶装置。
[19].[16]に記載の記憶装置において、
前記第1閾値電圧値時の電流の大きさを常用対数で表現した第1値と、前記第2閾値電圧値時の電流の大きさを常用対数で表現した第2値との間の差が、前記第2値と、前記第3抵抗変化傾向における最小電圧時の電流の大きさを常用対数で表現した第3値との間の差よりも大きい記憶装置。
[1]第1導体と、
第2導体と、
前記第1導体と前記第2導体との間に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が第1閾値電圧値である第1部分と、
前記第1導体と前記第1部分との間、及び前記第2導体と前記第1部分との間の少なくとも一方に設けられ、高抵抗状態から低抵抗状態へ切り替わる際の電圧が前記第1閾値電圧値よりも高い第2閾値電圧値である第2部分と、
を備えた記憶装置。
[2].[1]に記載の記憶装置において、
前記第1部分は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素から選択される第1元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第2元素と、
を含み、
前記第2部分は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素から選択される第3元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第4元素と、
を含む記憶装置。
[3].[2]に記載の記憶装置において、
前記第3元素は、前記第1元素と同じ元素であり、
前記第4元素は、前記第2元素と同じ元素である記憶装置。
[4].[2]に記載の記憶装置において、
前記第2元素は、ホウ素、炭素、マグネシウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される元素であり、
前記第4元素は、ホウ素、炭素、マグネシウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される元素である記憶装置。
[5].[2]に記載の記憶装置において、
前記第1部分は、窒素及び酸素のうち少なくとも1種から選択される第5元素を含み、
前記第2部分は、窒素及び酸素のうち少なくとも1種から選択される第6元素を含む記憶装置。
[6].[5]に記載の記憶装置において、
前記第6元素は、前記第5元素と同じ元素である記憶装置。
[7].[1]に記載の記憶装置において、
前記第1部分と前記第2部分との間に設けられた中間層をさらに備えた記憶装置。
[8].[1]に記載の記憶装置において、
前記第1部分は、複数の第1層と、複数の第2層とを含み、前記複数の第1層と前記複数の第2層とは交互に積層され、前記複数の第1層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化し、
前記第2部分は、複数の第3と、複数の第4層とを含み、前記複数の第3層と前記複数の第4層とは交互に積層され、前記複数の第3層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化する、記憶装置。
[9].[8]に記載の記憶装置において、
前記複数の第1層の各々は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素から選択される第1元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第2元素と、
を含み、
前記複数の第3層の各々は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素から選択される第3元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第4元素と、
を含む記憶装置。
[10].[9]に記載の記憶装置において、
前記複数の第1層の各々は、窒素及び酸素のうち少なくとも1種から選択される第5元素を含み、
前記複数の第3層の各々は、窒素及び酸素のうち少なくとも1種から選択される第6元素を含む記憶装置。
[11].[9]に記載の記憶装置において、
前記複数の第2層の各々は、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第7元素と、
窒素及び酸素のうち、少なくとも1種から選択される第8元素と、
を含み、前記複数の第4層の各々は、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素から選択される第9元素と、
窒素及び酸素のうち、少なくとも1種から選択される第10元素と、
を含む記憶装置。
[12].[11]に記載の記憶装置において、
前記第9元素は、前記第7元素と同じ元素であり、
前記第10元素は、前記第8元素と同じ元素である記憶装置。
[13].[11]に記載の記憶装置において、
前記第2元素、前記第4元素、前記第7元素、及び前記第9元素は、互いに同じ元素である記憶装置。
[14].[11]に記載の記憶装置において、
前記第5元素、前記第6元素、前記第8元素、及び前記第10元素は、互いに同じ元素である記憶装置。
[15].[8]に記載の記憶装置において、
前記第1層及び前記第3層の厚さは、0.5nm以上2.0nm以下である記憶装置。
[16]第1導体と、
第2導体と、
前記第1導体と前記第2導体との間に設けられ、前記第1導体と前記第2導体との間に印加される電圧が第1閾値電圧値未満の場合に第1抵抗変化傾向を持ち、前記第1閾値電圧値以上第2閾値電圧値未満の場合に前記第1抵抗変化傾向よりも単位電圧当たりの抵抗値の変化が大きい第2抵抗変化傾向を持ち、前記第2閾値電圧値以上の場合に、前記抵抗値が前記第2閾値電圧値の場合と比べて低くなる領域を含む第3抵抗変化傾向を持ち、前記第1閾値電圧値は、ゼロ値よりも前記第2閾値電圧値に近い値であるスイッチ素子と、
を備えた記憶装置。
[17].[16]に記載の記憶装置において、
前記第1閾値電圧値は、ゼロ値と前記第2閾値電圧値との中間値と比べて前記第2閾値電圧値に近い記憶装置。
[18].[16]に記載の記憶装置において、
前記第1閾値電圧値は、前記第3抵抗変化傾向における最小電圧よりも大きい記憶装置。
[19].[16]に記載の記憶装置において、
前記第1閾値電圧値時の電流の大きさを常用対数で表現した第1値と、前記第2閾値電圧値時の電流の大きさを常用対数で表現した第2値との間の差が、前記第2値と、前記第3抵抗変化傾向における最小電圧時の電流の大きさを常用対数で表現した第3値との間の差よりも大きい記憶装置。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…記憶装置、21…ワード線(第1導体、第1導電層)、22…ビット線(第2導体、第2導電層)、41…記憶層(抵抗変化層)、51…スイッチ素子、61…第1スイッチ部(第1部分)、62…中間バリア層(中間層、第3部分)、63…第2スイッチ部(第2部分)、71…第1機能層(第1層)、72…第1バリア層(第2層)、75…第2機能層(第3層)、76…第2バリア層(第4層)
Claims (14)
- 第1導体と、
第2導体と、
前記第1導体又は前記第2導体と接続する抵抗変化層と、
前記第1導体と前記第2導体との間に設けられ、抵抗値が変化する第1閾値電圧値を持つ第1部分と、
前記第1導体と前記第1部分との間、及び前記第2導体と前記第1部分との間の少なくとも一方に設けられ、抵抗値が変化する第2閾値電圧値が前記第1閾値電圧値よりも高い第2部分と、
を備えた記憶装置。 - 前記第1部分は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素を含む第1元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素を含む第2元素と、
を含み、
前記第2部分は、
テルル、セレン及び硫黄のうち、少なくとも1種のカルコゲン元素を含む第3元素と、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素を含む第4元素と、
を含む請求項1に記憶装置。 - 前記第1部分と前記第2部分との間に設けられた中間層をさらに備えた、
請求項1又は請求項2に記載の記憶装置。 - 前記第1部分は、複数の第1層と、複数の第2層とを含み、前記複数の第1層と前記複数の第2層とは交互に積層され、前記複数の第1層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化し、
前記第2部分は、複数の第3層と、複数の第4層とを含み、前記複数の第3層と前記複数の第4層とは交互に積層され、前記複数の第3層の各々は、印加される電圧に応じて高抵抗状態と低抵抗状態との間で変化する、
請求項1から請求項3の何れか1項に記載の記憶装置。 - 第1導体と、
第2導体と、
前記第1導体と前記第2導体との間に設けられ、前記第1導体と前記第2導体との間に印加される電圧が第1閾値電圧値未満の場合に第1抵抗変化傾向を持ち、前記第1閾値電圧値以上第2閾値電圧値未満の場合に前記第1抵抗変化傾向よりも単位電圧当たりの抵抗値の変化が大きい第2抵抗変化傾向を持ち、前記第2閾値電圧値以上の場合に、前記抵抗値が前記第2閾値電圧値の場合と比べて低くなる領域を含む第3抵抗変化傾向を持つスイッチ素子と、
を備えた記憶装置。 - 第1導電層と、
第2導電層と、
前記第1導電層又は前記第2導電層と接続する抵抗変化層と、
前記第1導電層と前記第2導電層との間に設けられ、テルル、セレン及び硫黄のうち、少なくとも1種を選択された第1元素と、ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素を含む第2元素と、窒化物と、を含む第1部分と、
前記第1導電層と前記第1部分との間に設けられ、テルル、セレン及び硫黄のうち、少なくとも1種を選択された前記第1元素と、ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素を含む前記第2元素と、窒化物及びシリコンと、を含む第2部分と、
を備えた記憶装置。 - 前記第1部分と前記第2部分との間に設けられ、ホウ素、炭素、マグネシウム、アルミニウム、シリコン及びゲルマニウムのうち、少なくとも1種の導電性元素の窒化物を含む第3部分をさらに備えた請求項6に記載の記憶装置。
- 前記第1部分はAlTeNから構成され、前記第2部分はAlSiTeNから構成される請求項6に記載の記憶装置。
- 前記第1導電層と前記第2導電層の間に電圧を0Vから徐々に印加すると電流が増大し、第1閾値電圧値に達したとき、電流は第1電流値に達し、
前記第1閾値電圧値より大きい電圧を徐々に印加すると、電流が増大し、前記第1閾値電圧値より大きい第2閾値電圧値に達したとき、電流は前記第1電流値より大きい第2電流値に達し、
前記第2閾値電圧値印加後に電圧が減少し、前記第1閾値電圧値より小さい第3閾値電圧値に達したとき、電流は前記第2電流値より大きな第3電流値に達する請求項6に記載の記憶装置。 - 前記第1閾値電圧値が印加されるまでの電流は第1傾斜を有して増大し、前記第1閾値電圧値から前記第2閾値電圧値が印加されるまでの電流は前記第1傾斜より勾配の大きい第2傾斜を有して増大する請求項9に記載の記憶装置。
- 前記第1導電層及び前記第2導電層の間に流れる電流が第1電流値よりも小さい範囲において、電流の増大に応じて電圧が第1傾斜を有して徐々に増大し、
前記第1電流値より大きく第2電流値より小さい範囲において、電流の増大に応じて電圧が前記第1傾斜より勾配の大きい第2傾斜を有して増大し、
前記第2電流値より大きく第3電流値より小さい範囲において、電流の増大に応じて電圧が減少する請求項6に記載の記憶装置。 - 前記第3電流値と前記第2電流値の差は、前記第2電流値と前記第1電流値の差より小さい請求項11に記載の記憶装置。
- 前記第1電流値に到達したときの第1電圧値と、前記第2電流値に到達したときの第2電圧値と、前記第3電流値に到達したときの第3電圧値と、を有し、前記第2電圧値は前記第1電圧値より電圧が大きく、前記第3電圧値は前記第1電圧値より電圧小さい請求項11に記載の記憶装置。
- 前記第1電圧値と前記第2電圧値の差は、前記第1電圧値と前記第3電圧値の差より大きい請求項13に記載の記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019045019A JP2020150082A (ja) | 2019-03-12 | 2019-03-12 | 記憶装置 |
TW108121269A TWI712043B (zh) | 2019-03-12 | 2019-06-19 | 記憶裝置 |
CN201910699919.7A CN111697023B (zh) | 2019-03-12 | 2019-07-31 | 存储装置 |
US16/553,746 US11081525B2 (en) | 2019-03-12 | 2019-08-28 | Storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019045019A JP2020150082A (ja) | 2019-03-12 | 2019-03-12 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020150082A true JP2020150082A (ja) | 2020-09-17 |
Family
ID=72423835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019045019A Pending JP2020150082A (ja) | 2019-03-12 | 2019-03-12 | 記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11081525B2 (ja) |
JP (1) | JP2020150082A (ja) |
CN (1) | CN111697023B (ja) |
TW (1) | TWI712043B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230082961A1 (en) * | 2021-09-10 | 2023-03-16 | International Business Machines Corporation | Hybrid memory for neuromorphic applications |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080042119A1 (en) * | 2005-08-09 | 2008-02-21 | Ovonyx, Inc. | Multi-layered chalcogenide and related devices having enhanced operational characteristics |
US8642985B2 (en) * | 2011-06-30 | 2014-02-04 | Industrial Technology Research Institute | Memory Cell |
TWI543159B (zh) * | 2013-04-23 | 2016-07-21 | Toshiba Kk | Semiconductor memory device |
US10084017B2 (en) * | 2014-01-17 | 2018-09-25 | Sony Semiconductor Solutions Corporation | Switch device and storage unit having a switch layer between first and second electrodes |
US9425237B2 (en) | 2014-03-11 | 2016-08-23 | Crossbar, Inc. | Selector device for two-terminal memory |
JP6273184B2 (ja) * | 2014-09-03 | 2018-01-31 | 東芝メモリ株式会社 | 抵抗変化型記憶装置及びその製造方法 |
WO2016048330A1 (en) * | 2014-09-25 | 2016-03-31 | Intel Corporation | 1s1r memory cells incorporating a barrier layer |
JP6697366B2 (ja) | 2016-10-20 | 2020-05-20 | キオクシア株式会社 | 超格子メモリ及びクロスポイント型メモリ装置 |
US10658588B2 (en) * | 2017-04-06 | 2020-05-19 | Sony Corporation | Memory cell switch device |
US10510957B2 (en) * | 2017-07-26 | 2019-12-17 | Micron Technology, Inc. | Self-aligned memory decks in cross-point memory arrays |
WO2019055003A1 (en) * | 2017-09-13 | 2019-03-21 | Intel Corporation | SELECTOR ELEMENT WITH BALLAST FOR LOW VOLTAGE BIPOLAR MEMORY DEVICES |
-
2019
- 2019-03-12 JP JP2019045019A patent/JP2020150082A/ja active Pending
- 2019-06-19 TW TW108121269A patent/TWI712043B/zh active
- 2019-07-31 CN CN201910699919.7A patent/CN111697023B/zh active Active
- 2019-08-28 US US16/553,746 patent/US11081525B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN111697023A (zh) | 2020-09-22 |
US20200295086A1 (en) | 2020-09-17 |
US11081525B2 (en) | 2021-08-03 |
TWI712043B (zh) | 2020-12-01 |
TW202034335A (zh) | 2020-09-16 |
CN111697023B (zh) | 2023-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8642985B2 (en) | Memory Cell | |
KR101473514B1 (ko) | 저항형 접속 컴포넌트를 가지는 비-휘발성 메모리 | |
JP5025696B2 (ja) | 抵抗変化メモリ | |
US11462685B2 (en) | Switch device, storage apparatus, and memory system incorporating boron and carbon | |
JPWO2016129306A1 (ja) | 選択素子およびメモリセルならびに記憶装置 | |
US11031435B2 (en) | Memory device containing ovonic threshold switch material thermal isolation and method of making the same | |
JP2011040483A (ja) | 抵抗変化メモリ | |
TWI460896B (zh) | 非揮發性阻值變化元件 | |
KR20110033032A (ko) | 반도체 기억 장치 | |
KR20130068143A (ko) | 버티칼 게이트 셀을 구비한 반도체 메모리 소자 및 그 제조방법 | |
TWI759457B (zh) | 記憶裝置 | |
CN107124905B (zh) | 含金属硫属化合物的装置 | |
US20080186762A1 (en) | Phase-change memory element | |
JP2020150082A (ja) | 記憶装置 | |
US11594677B2 (en) | Semiconductor storage device with insulating films adjacent resistance changing films | |
KR20220021550A (ko) | 정보 저장 물질 패턴 및 셀렉터 물질 패턴을 포함하는 반도체 장치 | |
US10818730B2 (en) | Semiconductor memory device | |
US20200066794A1 (en) | Memory cell switch device | |
KR20050059855A (ko) | 상전이 메모리소자 및 그 제조방법 | |
JP2011035202A (ja) | 半導体記憶装置 | |
US20220399489A1 (en) | Storage device | |
US20230240158A1 (en) | Semiconductor memory device | |
US20230131200A1 (en) | Semiconductor device and method for fabricating the same | |
US20230093157A1 (en) | Storage device | |
US20220085291A1 (en) | Semiconductor storage device |