JPWO2016129306A1 - 選択素子およびメモリセルならびに記憶装置 - Google Patents

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Abstract

本技術の選択素子は、第１電極および第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ素子と、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含むと共に、スイッチ素子と直列に接続された非線形抵抗素子とを備える。

Description

本開示は、電極間にスイッチ素子を有する選択素子およびこれを備えたメモリセルならびに記憶装置に関する。
近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかしながら、現行のアクセストランジスタを用いた抵抗変化型メモリでは単位セルあたりのフロア面積が大きくなる。このため、例えば、ＮＡＮＤ型等のフラッシュメモリと比較して同じ設計ルールを用いて微細化しても大容量化が困難であった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。
クロスポイント型のメモリセルにはメモリ素子のほかにセル選択用の選択素子が配設されている。選択素子としては、例えば、金属酸化物を用いて構成されたものが挙げられる（例えば、非特許文献１，２参照）が、この選択素子は、スイッチング閾値電圧の大きさは不十分であり、高電圧を印加した場合には絶縁破壊が起こりやすい。この他、ある電圧で抵抗値がスイッチして急激に電流が増大（Ｓｎａｐ Ｂａｃｋ）する選択素子（例えば、非特許文献３，４参照）が挙げられる。この選択素子では、スイッチング閾値電圧をまたいで選択／非選択の電圧値を設定することにより、金属酸化物等の非線形抵抗材料によって構成された選択素子よりも、選択電流値を大きくすることが可能となる。但し、上記選択素子のスイッチング閾値電圧は、組み合わせるメモリ素子の書き込み閾値電圧よりも大きい必要があるが、その大きさは十分とはいえなかった。また、書き込み閾値電圧の大きなメモリ素子と組み合わせる場合には、その選択素子には十分に大きな選択（オン）状態および半選択（オフ）状態の選択比（オン／オフ比）を確保することが求められるが、これも十分とはいえなかった。
上記選択素子のほかには、例えばカルコゲナイド材料を用いた選択素子（オボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch：例えば、特許文献１，２参照）が挙げられる。オボニック閾値スイッチは、オフ状態におけるリーク電流が小さく、オン状態における電流を大きくすることができ、さらに、ある閾値電圧でスイッチして急激に電流が増大するスイッチ特性を有するため、比較的大きなオン／オフ比を得ることができる。
特開２００６−８６５２６号公報 特開２０１０−１５７３１６号公報
Ｊｉｕｎ−Ｊｉａ Ｈｕａｎｇ他，2011 IEEE IEDM11-733〜736 Ｗｏｏｔａｅ Ｌｅｅ他，2012 IEEE VLSI Technology symposium p.37〜38 Ｍｙｕｎｇｗｏｏ Ｓｏｎ他，IEEE ELECTRON DEVICE LETTERS, VOL. 32, NO. 11, NOVEMBER 2011 Ｓｅｏｎｇｈｙｕｎ Ｋｉｍ他、2012 VLSI p.155〜156
しかしながら、このＯＴＳ素子を選択素子としてクロスポイント型のメモリセルに用い、例えば、１０ＭＡ／ｃｍ2等の大きな電流密度の電流を流し、さらにこのような大きな電流密度で繰り返し動作を行った場合には、スイッチング閾値電圧が低下したり、あるいは、複数配設されたＯＴＳ素子間におけるスイッチング閾値電圧のばらつきが大きくなるという問題があった。
従って、信頼性を向上させることが可能な選択素子およびメモリセルならびに記憶装置を提供することが望ましい。
本技術の一実施形態の選択素子は、第１電極および第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ素子と、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含むと共に、スイッチ素子と直列に接続された非線形抵抗素子とを備えたものである。
本技術の一実施形態のメモリセルは、メモリ素子および上記選択素子を備えたものである。
本技術の一実施形態の記憶装置は、複数のメモリ素子および複数の上記選択素子を備えたものである。
本技術の一実施形態の選択素子および一実施形態のメモリセルならびに一実施形態の記憶装置では、スイッチ素子と共に、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含む非線形抵抗素子を用いることにより、スイッチ素子に印加される電流を制御することが可能となる。
本技術の一実施形態の選択素子および一実施形態のメモリセルならびに一実施形態の記憶装置によれば、スイッチ素子と共に、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含む非線形抵抗素子を用いるようにした。これにより、スイッチ素子に印加される電流が制御され、耐電流性の向上した信頼性の高い選択素子およびメモリセルならびに記憶装置を提供することが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の一実施の形態に係る選択素子の構成の一例を表す断面図である。 非線形抵抗素子の電流電圧特性を表す特性図である。 線形抵抗素子の電流電圧特性を表す特性図である。 非線形抵抗素子を用いた選択素子の電流電圧特性を表す特性図である。 線形抵抗素子を用いた選択素子の電流電圧特性を表す特性図である。 本開示の一実施の形態に係る選択素子の構成の他の例を表す断面図である。 本開示の一実施の形態に係る選択素子の構成の他の例を表す断面図である。 本開示の一実施の形態に係る選択素子の構成の他の例を表す断面図である。 図１に示した選択素子を備えたメモリセルアレイの一例を表す斜視図である。 図７に示したメモリセルの構成の一例を表す断面図である。 図７に示したメモリセルの構成の他の例を表す断面図である。 図７に示したメモリセルの構成の他の例を表す断面図である。 図７に示したメモリセルの構成の他の例を表す断面図である。 図７に示したメモリセルの構成の他の例を表す断面図である。 図７に示したメモリセルの構成の他の例を表す断面図である。 図１に示した選択素子を備えたメモリセルアレイの他の例を表す斜視図である。 本開示の変形例１に係る選択素子の構成を表す断面図である。 図１０に示した選択素子を備えたメモリセルの断面図である。 図１０に示した選択素子に用いた非線形抵抗素子の電流電圧特性を表す特性図である。 一般的なスイッチ素子の電流電圧特性を表す特性図である。 一般的なメモリ素子のセット抵抗の逆数と電流との関係を表す特性図である。 本開示の変形例２に係る選択素子の構成を表す断面図である。 図１５に示した選択素子を備えたメモリセルの断面図である。 図１６に示した選択素子に用いた非線形抵抗素子の電流電圧特性を表す特性図である。 実験例１−１における各電流密度の電流電圧特性図である。 実験例１−２における各電流密度の電流電圧特性図である。 実験例１−３における各電流密度の電流電圧特性図である。 実験例２−１における電流電圧特性図である。 実験例２−２における電流電圧特性図である。
以下、本開示の一実施形態について、以下の順に図面を参照しつつ説明する。
１．実施の形態（スイッチ素子と非線形抵抗素子とからなる選択素子）
１−１．選択素子
１−２．記憶装置
２．変形例（非線形抵抗素子として定電流ダイオードを用いた例）
２−１．変形例１
２−２．変形例２
３．実施例
＜１．実施の形態＞
（１−１．選択素子）
図１は、本開示の一実施の形態に係る選択素子（選択素子１０Ａ）の断面構成を表したものである。この選択素子１０Ａは、例えば、図７に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ（メモリセルアレイ１Ａ）に複数配設されたうちの任意のメモリ素子（メモリ素子２０；図７）を選択的に動作させるためのものである。本実施の形態では、選択素子１０Ａ（選択素子１０；図７）は、スイッチ素子１０Ｘと、図２に示した電流電圧特性を有する非線形抵抗素子１０Ｙとが直列に接続されたものである。具体的には、対向配置された下部電極１１（第１電極）と上部電極１２（第２電極）との間に、非線形抵抗素子１０Ｙを構成する非線形抵抗層１５と、スイッチ素子１０Ｘを構成するスイッチ層１４とが中間電極１３を介して、下部電極１１側からこの順に積層された構成を有する。即ち、スイッチ素子１０Ｘおよび非線形抵抗素子１０Ｙは、互いに中間電極１３を共有しており、この中間電極１３、スイッチ層１４および上部電極１２によってスイッチ素子１０Ｘが、下部電極１１、非線形抵抗層１５および中間電極１３によって非線形抵抗素子１０Ｙが構成されている。
下部電極１１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極１１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１１の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
上部電極１２は、下部電極１１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもスイッチ層１４と反応しない安定な材料が好ましい。
スイッチ素子１０Ｘは、電圧印加によってＯＴＳ動作するものであり、印加電圧をある閾値電圧以上とすることよってスイッチ層１４が低抵抗化すると共に、印加電圧を閾値電圧以下に減少、あるいは除去することによってスイッチ層１４が高抵抗化するものである。この閾値電圧をスイッチング閾値電圧という。
スイッチ層１４の材料としては、オフ状態でのリーク電流が小さく、且つ、大きな選択比を有することが好ましい。また、微細加工のしやすさから製造工程においてドライエッチングを用いることが可能な材料を用いることが好ましい。以上のことから、スイッチ層１４には、周期律表第１６族の元素、具体的には、硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）等のカルコゲン元素を含み、さらに、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種とを含むカルコゲナイドを用いることが好ましい。上記カルコゲン元素の中でも、特に、Ｔｅを用いることが望ましい。更に、窒素（Ｎ）を添加することでオフ状態におけるリーク電流が低減される。スイッチ層１４の膜厚は特に限定されないが、スイッチ層１４の厚みを小さくし、且つ、非選択（オフ）時のリーク電流をできるだけ小さく抑えるために、例えば、３ｎｍ以上４０ｎｍ以下であることが好ましい。
スイッチ層１４は、上記元素以外の添加元素として、例えば、アルミニウム（Ａｌ），マグネシウム（Ｍｇ），ホウ素（Ｂ），イットリウム（Ｙ）および希土類元素等の金属元素を含んでいてもよい。なお、スイッチ層１４は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。
非線形抵抗素子１０Ｙは、図２に示したような非線形な電流電圧特性を有するものであり、後述するメモリセルアレイおいて書き込みあるいは消去時に印加される駆動電流からスイッチ素子１０Ｘ（具体的には、スイッチ層１４）を保護するためのものである。非線形抵抗素子１０Ｙは、適度な非線形性を有することが好ましい。具体的には、例えば、電流電圧特性におけるＩＶ曲線状で１Ｖ当たり０．５桁から２桁ほど電流が増加する非線形性を有することが望ましい。これは、スイッチ素子１０Ｘを良好に動作させるためである。非線形性が、例えば０．５桁／１Ｖよりも小さい場合には、オフ状態における抵抗値を大きくするとオン状態で流れる電流が小さくなり、本開示の効果を十分に得ることが難しくなる。一方、非線形性が大きすぎる（例えば、２桁／１Ｖを超える）場合には、スイッチ時における過電流からスイッチ素子１０Ｘを保護することができず、スイッチ素子１０Ｘの劣化を防ぐことができなくなる。なお、本実施の形態の非線形抵抗素子１０Ｙは、１Ｖ当たりの電流増加量が０．５桁から２桁の範囲内に限定されるものではなく、本開示の効果が得られれば上記範囲を外れていてもよい。
非線形抵抗層１５の材料としては、少なくともＢ，ＳｉおよびＣのうちの少なくとも１種を含むことが好ましく、具体的には、Ｂ4Ｃを用いることにより、非線形抵抗層１５の絶縁耐圧を大きくすることができる。なお、非線形抵抗層１５を構成する材料は、必ずしも均一な組成比率を有する、いわゆる化合物組成である必要はなく、Ｂ，ＳｉおよびＣのいずれかを含んでいれば任意の組成をとることができる。例えば、Ｂ−Ｃ合金の他に、Ｂ−Ｓｉ−Ｃ合金，Ｂ−Ｓｉ合金あるいはＳｉ−Ｃ合金を用いてもよい。また、上記元素以外に、酸素（Ｏ）やＮを添加してもよい。ＯやＮを添加することにより、非線形抵抗層１５の抵抗値あるいは絶縁性を向上させることができる。但し、ＯおよびＮの添加量は多すぎると非線形抵抗層１５の非線形性が低下するため、非線形抵抗層１５に含まれるＯおよびＮの組成（原子％）は５０％以下であることが望ましい。具体的には、非線形抵抗素子１０Ｙ（非線形抵抗層１５）は、１ＭＶ／ｃｍ以上の耐電圧を有し、印加される電圧が２Ｖ以下で１０ＭＡ／ｃｍ2以上の電流密度の電流を流すことが好ましい。このような特性の範囲内であれば、非線形抵抗層１５の材料として、酸化ケイ素（ＳｉＯx）や窒化ケイ素（ＳｉＮx）、酸窒化ケイ素（ＳｉＯxＮy）等の不定比化合物を用いてもよい。非線形抵抗層１５の膜厚は特に限定されないが、スイッチ素子のオフ状態では流れる電流を低く抑えてオン状態では大きな電流を流すために、例えば１ｎｍ以上２０ｎｍ以下であることが好ましい。
なお、Ｂ，ＣおよびＳｉは、スイッチ層１４にも用いられている元素であるため、微細加工時等に行うエッチングにおいて同様のエッチング条件を用いることができる点でも好適である。
中間電極１３は、スイッチ層１４と非線形抵抗層１５との間に設けられるものである。中間電極１３の材料としては、導電性を有すると共に、例えば、電界の印加によってカルコゲナイドを含むスイッチ層１４および非線形抵抗層１５中へのイオンの溶解あるいは析出等の酸化還元反応およびイオンの移動が生じにくい不活性な材料を用いることが好ましい。例えば、高融点金属（例えば、融点１８００℃以上）やその化合物を用いることが好ましく、これにより、スイッチ素子１０Ｘの劣化が抑制される。具体的な材料としては、窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ），タングステン（Ｗ），窒化タングステン（ＷＮ），チタンタングステン（ＴｉＷ）あるいは窒化チタンタングステン（ＴｉＷＮ）等が挙げられるが、特に、Ｗを用いることが望ましい。Ｗは、中間電極１３だけでなく、スイッチ層１４に接する電極（ここでは、上部電極１２）にも用いることが好ましい。これは、スイッチ層１４に含まれるカルコゲン元素（例えば、Ｔｅ）は、ＡｌやＣｕ等を主とした一般的な半導体回路に用いられる電極材料と接すると反応したり、合金化しやすく、そのような反応が起こることでスイッチ素子１０Ｘの特性が著しく劣化するためである。更に、高融点金属を用いた場合でも、例えば、Ｔｉはカルコゲナイドと反応しやすい。このため、少なくともスイッチ層１４は上記の高融点金属、あるいはＴｅと反応しにくい化合物によって形成された電極に接する構造が好ましい。
本実施の形態の選択素子１０Ａは、スイッチング閾値電圧以上の電圧の印加によって低抵抗化するが、印加電圧をスイッチング閾値電圧より下げると高抵抗状態に戻るものである。即ち、選択素子１０Ａは、図示しない電源回路（パルス印加手段）から下部電極１１および上部電極１２を介して電圧パルスあるいは電流パルスの印加によって、スイッチ層１４の相変化（非晶質相（アモルファス相）と結晶相）を生じないものである。また、選択素子１０Ａは電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。
前述したように、メモリ（メモリセルアレイ）の大容量化は図７に示したような、交差する配線間のクロスポイント付近にメモリ素子とスイッチ素子とが積層されたメモリセルが配置されたクロスポイントアレイ型をとることで実現することができる。このクロスポイント型のメモリセルアレイは、メモリ素子として抵抗変化型のメモリ素子（例えば、後述するメモリ素子２０）を用いることができる。抵抗変化型のメモリ素子は種々の材料によって形成されるが、一般的に書き込み閾値電圧の大きなメモリ素子程高い記録保持信頼性を有する。また、メモリ素子の書き込み閾値電圧は素子間におけるばらつきを有する。このため、大規模なメモリセルアレイでは書き込み閾値電圧に余分にマージンを見ておく必要がある。例えば、書き込み閾値電圧が１Ｖのメモリ素子であっても、スイッチ素子のスイッチング閾値電圧はそれ以上の大きさを有することが望ましく、例えばメモリセルアレイでの書き込み閾値電圧のばらつきが±０．３Ｖである場合には、１．３Ｖ以上であることが望ましい。よって、書き込み閾値電圧が高く（例えば、１．５Ｖ以上）保持信頼性の高いメモリ素子を書き込み動作の不良なく駆動させるには、スイッチ素子には更に高いスイッチング閾値電圧が求められる。
スイッチ素子としては、例えば、金属酸化物を用いて構成された双方向ダイオード（例えば、ＭＩＭ（Metal-Insulator-Metal）双方向ダイオード）が挙げられるが、このような双方向ダイオードは、メモリ素子を駆動させるオン状態とオフ状態との抵抗値あるいは電流値の比で規定される選択比（オン／オフ比）の大きさが不十分であることが多い。例えば、ＮｂＯx，ＶＯx等が用いられているＭＩＭダイオードは、ある閾値電圧でスイッチするものもあるが、オフ状態におけるリーク電流が大きく、十分な大きさの選択比をもっていない。更に、スイッチ素子とメモリ素子とを直列に接続した場合、選択比はさらに小さくなるため、クロスポイント型のメモリセルのように複数のメモリ素子を備えたメモリセルアレイを動作させることは困難であった。これは、オフ状態のリーク電流が大きく選択比が低いためである。
これに対して、カルコゲナイド材料を用いたＯＴＳ素子は、前述したように、オフ状態におけるリーク電流が小さく、オン状態における電流を大きくすることができると共に、上記スイッチ特性を有するため、メモリ素子と直列に接続した場合でも比較的大きな選択比を得ることができる。このため、クロスポイント型のメモリセルのような大容量メモリに用いる選択素子として有望であった。
しかしながら、ＯＴＳ素子をクロスポイント型のメモリセルに用いた場合、例えば１０ＭＡ／ｃｍ2等の大きな電流密度の電流を流し、さらにこのような大きな電流密度で繰り返し動作を行うと、スイッチング閾値電圧が低下したり、複数配設されたＯＴＳ素子間におけるスイッチング閾値電圧のばらつきが増大するという問題があった。これは、ＯＴＳ素子は、スイッチングの際に抵抗値が急激に低下（見かけ上の抵抗値がほぼ０、あるいはマイナス）する、いわゆる負性抵抗が生じるためである。ＯＴＳ素子を用いたクロスポイント型のメモリセルにおいて高い電流密度を得ようとすると、ＯＴＳ素子のスイッチ時に負性抵抗が生じて瞬時に過大な電流が流れる。これによって、ＯＴＳ素子（具体的には、カルコゲナイド材料によって構成されるカルコゲナイド層）が劣化し、スイッチング閾値電圧の低下や、スイッチング閾値電圧おばらつきが増大する。
この問題を解決する方法としては、電流を制御することが可能な電流制御を有する素子をＯＴＳ素子に組み合わせることが考えられる。図３は、線形抵抗素子の電流電圧特性を表したものである。図４Ａは、図２に示したような非線形性の電流電圧特性を有する非線形抵抗素子とスイッチ素子とを直列に接続した際の電流電圧特性を表したものであり、図４Ｂは、図２に示したような線形成の電流電圧特性を有する素子（線形抵抗素子）とスイッチ素子とを直列に接続した際の電流電圧特性を表したものである。図４Ａからわかるように、非線形抵抗素子をスイッチ素子に直列に接続して形成した選択素子では、非線形抵抗素子の抵抗値に係わりなくスイッチ特性を示しており、維持電圧を変化させることができる。なお、維持電圧とは、保持電圧ともいい、図４Ａにおけるスイッチして電圧が低下した後に再び電圧が上昇し始める変曲点における電圧のことである。一方、図４Ｂからわかるように、線形抵抗素子とスイッチ素子とを組み合わせた場合には、スイッチ素子の耐電圧性を向上させるために大きな抵抗値を有する線形抵抗素子を用いた場合には、オン電流も制限されてしまうためスイッチ特性が失われてしまう。このように、スイッチ素子は非線形抵抗素子と組み合わせることで、オン電流に大きな影響を与えずに維持電圧を上昇させ、スイッチング閾値電圧を制御することができる。即ち、スイッチ素子の繰り返し特性の低下や、印加される電流および電圧による劣化を低減することができる。また、線形抵抗素子とは異なり、オン電流を確保できるため、駆動電流密度が得られる。このため、微細化されたメモリセルにおいても、メモリ素子を書き換える際に必要な駆動電流を得ることができる。
以上のことから、スイッチ素子と組み合わせる電流制御素子は、非線形抵抗素子が好ましいといえる。ここで、一般的な非線形抵抗素子として、例えば、ＴｉＯ2等を用いた非線形抵抗素子が挙げられるが、この非線形抵抗素子は比抵抗や耐電圧性等が十分ではなく、上記のように、例えば１０ＭＡ／ｃｍ2等の大きな電流密度の電流を流した場合にＴｉＯ2破壊され、電流制御素子として十分な効果が得られない。あるいは、非線形抵抗素子の膜厚を大きくすることで効果を得ることはできるが、その場合、メモリセルの微細化の妨げとなる。
これに対して、本実施の形態の選択素子１０Ａでは、スイッチ素子１０Ｘに直列に接続する電流制御素子として、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含む非線形抵抗素子１０Ｙを用いるようにした。具体的には、対向配置された下部電極１１と上部電極１２との間に、中間電極１３を介してスイッチ層１４と、少なくともＢ，Ｓｉ，Ｃのうちのいずれかを含む非線形抵抗層１５とを積層するようにした。これにより、スイッチ素子１０Ｘに印加される電流を制御することが可能となる。
以上のことから、本実施の形態の選択素子１０Ａでは、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含む非線形抵抗素子１０Ｙをスイッチ素子１０Ｘと直列に接続するようにした。これにより、スイッチ素子１０Ｘに印加される電流を制御することが可能となり、スイッチ素子１０Ｘを構成するスイッチ層１４が保護され、耐電流性を向上させることが可能となる。
なお、本実施の形態の選択素子１０は、スイッチ素子１０Ｘと非線形抵抗素子１０Ｙとが直列に接続されていればよく、下部電極１１と上部電極１２との間に、中間電極１３を介して積層されるスイッチ層１４および非線形抵抗層１５の積層順は特に問わない。例えば、図５に示した選択素子１０Ｂのように、中間電極１３を間に、スイッチ層１４を下部電極側に、非線形抵抗層１５を上部電極側になるように積層しても構わない。また、非線形抵抗層１５の抵抗値を、その組成や膜厚等を調整することにより、例えば、図６Ａおよび図６Ｂに示した選択素子１０Ｃ，１０Ｄのように中間電極１３を用いず、スイッチ層１４および非線形抵抗層１５を直接積層した構造としてもよい。
中間電極１３を用いない選択素子１０Ｃ，１０Ｄは、中間電極１３を用いた選択素子１０Ａ，１０Ｂと比較してスイッチ層１４および非線形抵抗層１５の膜厚が同じでもオフ状態の抵抗が高くなる傾向がある。これは、中間電極１３を用いた選択素子１０Ａ，１０Ｂでは、非線形抵抗素子１０Ｙの面積が素子の大きさそのものとなるが、中間電極１３を用いない選択素子１０Ｃ，１０Ｄでは、スイッチ層１４に形成されるフィラメントの大きさが実質的な素子サイズとなると考えられるためである。このため、中間電極１３を用いない選択素子１０Ｃ，１０Ｄの非線形抵抗層１５の抵抗あるいは非線形性は、スイッチ層１４のオフ状態におけるリーク電流より１〜４桁ほど大きい電流が流れるように膜厚を調整することが好ましい。具体的には、選択素子１０Ｃ，１０Ｄの素子サイズにもよるが、中間電極１３を用いた選択素子１０Ａ，１０Ｂと比較して、非線形抵抗層１５の膜厚を、例えば、１／５〜１／２、あるいはそれ以下にすることが好ましい。また、非線形抵抗層１５の組成比を変化させて抵抗値を調整する場合も、１／５〜１／２の抵抗あるいはそれ以下とすればよい。
（１−２．記憶装置）
記憶装置（メモリ）は、後述するメモリ素子２０を複数、例えば列状やマトリクス状に配列することにより構成することができる。このとき、本開示の選択素子１０は、上記スイッチ素子１０Ｘと非線形抵抗素子１０Ｙとが直列に接続されたものであり、この選択素子１０が、さらに、メモリ素子２０と直列に接続されてメモリセル２を構成している。メモリセル２は、ビット線（ＢＬ）およびワード線（ＷＬ）等の配線を介してセンスアンプ，アドレスデコーダおよび書き込み・消去・読み出し回路等に接続される。
図７は、交差する配線間の交点（クロスポイント）にメモリセル２を配置した、所謂クロスポイントアレイ型の記憶装置（メモリセルアレイ１Ａ）の一例を表したものである。このメモリセルアレイ１Ａでは、各メモリセル２に対して、その下部電極１１側に接続される配線（例えばビット線；ＢＬ（行ライン））と、その上部電極１２側に接続される配線（例えばワード線；ＷＬ（縦ライン））とを交差するよう設け、例えば、これら配線の交差点付近に各メモリセル２が配置されている。このように、クロスポイントアレイ構造を用いることにより、単位セルあたりのフロア面積を小さくすることが可能であり、大容量化を実現することが可能となる。更に、ビット線，メモリセル２およびワード線から構成される単位構造がＺ軸方向に積層された３次元立体構造とすることによって、より高密度、且つ、大容量なメモリを実現することができる。なお、ビット線あるいはワード線を上下のメモリセルで共有する構造としてもよい。また、ビット線，メモリセル２およびワード線から構成される単位構造の積層間に、層間絶縁膜（図示せず）を設けてもよい。
メモリセル２を構成するメモリ素子２０は、例えば、下部電極１１、記憶層２１および上部電極１２をこの順に有するものである。記憶層２１は、例えば下部電極１１側から抵抗変化層２３およびイオン源層２２が積層された積層構造あるいは抵抗変化層２３の単層構造によって構成されている。なお、ここではスイッチ層１４と記憶層２１との間には中間電極２４が設けられており、この中間電極２４が選択素子１０の上部電極と、メモリ素子２０の下部電極とを兼ねている。具体的には、メモリセル２は、例えば図８Ａに示したように、下部電極１１と上部電極１２との間に、抵抗変化層２３，イオン源層２２，中間電極２４，非線形抵抗層１５，中間電極１３およびスイッチ層１４がこの順に積層された構成（メモリセル２Ａ）を有する。
記憶層２１は、上記のように、例えば、イオン源層２２と抵抗変化層２３とが積層された構成を有する、所謂抵抗変化型メモリ素子（メモリ素子）であればよい。具体的には、例えば、遷移金属酸化物からなる抵抗変化メモリ，ＰＣＭ（相変化型メモリ）あるいはＭＲＡＭ（磁気抵抗変化型メモリ）を用いてもかまわない。
イオン源層２２は、電界の印加によって抵抗変化層２３内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば遷移金属元素（周期律表第４族〜第６族）およびカルコゲン元素であり、イオン源層２２はこれらをそれぞれ１種あるいは２種以上含んで構成されている。また、イオン源層２２は、酸素（Ｏ）や窒素（Ｎ）や、上記元素以外の元素、例えばＡｌ，Ｃｕ，ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）を含んでいることが好ましい。イオン源層２２は、上記元素のほか、例えば、マンガン（Ｍｎ），コバルト（Ｃｏ），鉄（Ｆe），ニッケル（Ｎｉ）および白金（Ｐｔ），Ｓｉ等を含んでいてもかまわない。
抵抗変化層２３は、例えば、金属元素または非金属元素の酸化物あるいは窒化物によって構成されており、下部電極１１と上部電極１２との間に所定の電圧を印加した場合にその抵抗値が変化するものである。具体的には、下部電極１１と上部電極１２との間に電圧が印加されると、イオン源層２２に含まれる遷移金属元素が抵抗変化層２３内に移動して伝導パスが形成され、抵抗変化層２３は低抵抗化する。あるいは、抵抗変化層２３内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層２３は低抵抗化する。また、逆方向の電圧を印加することによって伝導パスは切断、または導電性が変化する。これにより、抵抗変化層２３は高抵抗化する。
なお、抵抗変化層２３に含まれる金属元素および非金属元素は必ずしもすべてが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層２３の初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層２２の抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ〜１０ｎｍ程度が好ましい。
中間電極２４は、選択素子１０とメモリ素子２０との間に設けられるものであり、例えば、電界の印加によってカルコゲナイドを含むスイッチ層１４およびイオン源層２２中へイオンの溶解・析出等の酸化還元反応およびイオンの移動が生じにくい不活性な材料であればよく、上述した中間電極１３と同様の材料を用いることができる。なお、中間電極２４が非線形抵抗層１５に接する場合は、必ずしもＷ、あるいはその他の高融点金属である必要はなく、中間電極２４はスイッチ層１４に接する側と非線形抵抗層１５に接する側とで別々の材料を用いるようにしてもよい。よって、中間電極２４に用いる材料としては、一般的な配線材料である、Ｃｕ，Ａｌ、ＴｉＮ等の公知の材料も用いることができる。
なお、クロスポイントアレイ構造を有するメモリセルアレイ１Ａにおけるメモリセル２の積層構造は、図８Ａに示した選択素子１０Ａとメモリ素子２０を積層したメモリセル２Ａに限定されず、例えば、図８Ｂ〜図８Ｆに示したような積層構造としてもよい。図８Ｂに示したメモリセル２Ｂは、図５に示した選択素子１０Ｂとメモリ素子２０とを中間電極２４を介して積層させたものであり、図８Ｃに示したメモリセル２Ｃは、選択素子１０Ｂとメモリ素子２０との積層順を逆にしたものである。図８Ｄに示したメモリセル２Ｄは、選択素子１０を構成するスイッチ素子１０Ｘと非線形抵抗素子１０Ｙとの間にメモリ素子２０を設けたものである。また、中間電極１３，２４は適宜省略してもよく、図８Ｅに示したメモリセル２Ｅは、図８Ｄに示したメモリセル２Ｄの、メモリ素子２０と非線形抵抗層１５との間の中間電極２４を省略したものである。また、スイッチ素子１０Ｘ，非線形抵抗素子１０Ｙおよびメモリ素子２０を直接積層する場合には、図８Ｆに示したメモリセル２Ｆのように、非線形抵抗素子１０Ｙを間に、スイッチ素子１０Ｘおよびメモリ素子２０を積層することが好ましい。非線形抵抗層１５を中間に配置することで、メモリ素子２０を構成するイオン源層２２中の可動イオンのスイッチ素子１０Ｘを構成するスイッチ層１４への拡散が低減され、スイッチ素子としての良好な動作、即ち、ＯＴＳ動作が失われることを防ぐことができる。
メモリ素子２０は、図示しない電源回路（パルス印加手段）から下部電極１１および上部電極１２を介して電圧パルスあるいは電流パルスを印加すると、記憶層２１の電気的特性（抵抗値）が変化する抵抗変化型のメモリ素子であり、これにより情報の書き込み，消去，更に読み出しが行われる。
具体的には、メモリ素子２０では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素（例えば、遷移金属元素）がイオン化して記憶層中（例えば、抵抗変化層中）に拡散、あるいは酸素イオンが移動することによって抵抗変化層中に酸素欠陥が生成する。これにより記憶層内に酸化状態の低い低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、抵抗変化層中の金属イオンがイオン源層中へ移動、あるいはイオン源層から酸素イオンが移動して伝導パス部分の酸素欠陥が減少する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。なお、記憶層２１を抵抗変化層２３の単層で構成する場合には、正方向の電圧（または電流パルス）が印加される場合と、抵抗変化層２３に印加される電界よって欠陥が生成され、負方向へ電圧パルスが印加されると、欠陥は抵抗変化層内の酸素イオンや窒素イオンの移動によって修復される。
なお、クロスポイントアレイ型のメモリセルアレイの構造は、図７に示したメモリセルアレイ１Ａに限定されるものではない。例えば、図９に示したメモリセル２Ｂように、ＷＬはＹ軸方向に、ＢＬはＺ軸方向に延伸すると共に、ＷＬとＢＬとが対向する交点にメモリセル２を有する構造としてもよい。また、ＷＬおよびＢＬは必ずしも一方向に延伸する必要はなく、ＷＬの一部がＸ軸方向あるいはＺ軸方向に延伸するような構造としてもよい。あるいは、ＷＬがＸ軸方向からＹ軸方向に連続して屈折するようにしてもよい。
なお、本実施の形態における記憶装置は、記憶層２１に、所謂ＰＣＭおよびＭＲＡＭの構成を適用した場合も同様である。
＜２．変形例＞
（２−１．変形例１）
図１０は、上記実施の形態に係る本開示の変形例としての選択素子３０の断面構成を表したものである。この選択素子３０は、スイッチ素子１０Ｘと直列に接続される非線形抵抗素子３０Ｙとして定電流ダイオードを用いた点が、上記実施の形態とは異なる。図１１は、本変形例の選択素子３０を用いたメモリセルの断面構成を表したものである。図１１では、非線形抵抗素子３０Ｙである定電流ダイオードとして、例えば、接合型電界効果トランジスタを用い、その具体的な構成を模式的に表している。また、上記実施の形態と同一の構成要素については、同一符号を付してその説明は省略する。
非線形抵抗素子３０Ｙは、上記のように定電流ダイオードであり、具体的には、ゲート電極とドレイン電極またはソース電極が一体化した構成を有する、いわゆる接合型電界効果トランジスタである。定電流ダイオードの電流電圧特性は、図１２に示したような非線形な抵抗変化を示す。定電流ダイオード（接合型電界効果トランジスタ）のｐ型領域とｎ型領域の間に空乏層領域(多数キャリアがほとんど存在せず、少数キャリアのみが存在するため高抵抗領域)があって、これがｎ型チャネル領域を流れる電流を制限している。デプレッション型接合型電界効果トランジスタはゲート・ソース間電圧が零になってもチャネル領域が空乏層領域によってふさがれることはない。このため、接合型電界効果トランジスタのＩＶ曲線は、図１２に示したような変化を示す。即ち、ドレイン・ソース間電圧が小さいうちは空乏層領域の大きさが変化しないので、電圧に比例した電流が流れる。この電圧範囲は線形領域と呼ばれ、定電流作用を示さない。ドレイン・ソース間電圧が大きくなると空乏層領域によってチャネル領域がふさがれてしまって、一定の電流しか流れなくなる。この電圧範囲は飽和領域と呼ばれ、定電流特性を示す。ドレイン・ソース間電圧がさらに大きくなると空乏層領域の絶縁が破れ、少数キャリアの増殖が始まり急激に大電流が流れる。大電流が流れ始める電圧はトランジスタの絶縁破壊電圧であって、これ以上の電圧範囲において定電流作用は失われる。
この非線形抵抗素子３０Ｙは、非線形抵抗層３５として、ＳｉまたはＳｉＣ半導体にドナー元素としてＮ等の周期律表第１５族の元素をドープしたｎ型チャネル領域３５１と、ｎ型基板の表面にアクセプタ元素としてＢ等の周期律表第１３族の元素をドープしたｐ型ゲート領域３５２を有する。ｐ型ゲート領域３５２は、クロスポイント型のメモリセルアレイのＢＬとＷＬの交点において垂直方向に形成されるコンタクトホール構造の内径よりも小さな断面積を有する。なお、図１１には示していないが、上部電極１２とｎ型チャネル領域３５１との接続部および中間電極２４との接続部には、ドナー元素としてＮ等をヘビードープしたｎ型チャネル領域が形成されている。
以下に、接合型電界効果トランジスタの電流制御効果について説明する。本変形例では、上部電極１２はドレイン電極またはソース電極として、中間電極２４はソース電極またはドレイン電極として働き、ゲート電位がドレイン電極またはソース電極と等電位になった状態で、ｎ型チャネル領域３５１とｐ型ゲート領域３５２との間に空乏層が形成される。ドレイン電極およびソース電極間に流れるセット電流Ｉcompが制限値Ｉlimitを超えようとすると、空乏層の領域が拡大して電流が流れるチャネルを狭め、抵抗値が増大する。セット電流Ｉcompが制限値Ｉlimitを超えない場合には、抵抗値は元の値に減少するため、結果的に定電流動作する。
上記実施の形態で説明した選択素子１０や本変形例の選択素子３０は、メモリ素子２０と直列に接続することにより、列状やマトリクス状に複数配列されたメモリセルアレイにおいて任意のメモリ素子を選択可能にするためのものである。即ち、選択素子１０および選択素子３０は、メモリ素子２０の書き込み／読み出し時におけるスニーク電流の発生を抑制するためにものであるといえる。
図１３は、一般的な選択素子として用いられる、例えば、ＢＣＴｅＮ層を有する膜厚２０ｎｍのダイオードの電流電圧特性を表したものである。この選択素子は、双方向ショットキーバリアダイオードの一種であり、ＢＣＴｅＮ層の両端はＴｉＮやＷ等の不活性な金属電極に接続されている。この選択素子は、電流をほとんど流さないオフ状態と、大電流を流すことが可能なオン状態の２つの状態を有している。オフ状態とオン状態とを切り換えるには、スイッチング閾値電圧Ｖｂに等しい電圧をＢＣＴｅＮ層の両端に印加する必要がある。図１３にみられるように、オフ状態およびオン状態の状態遷移時において、電流電圧特性の微分抵抗が負になる現象（負性微分抵抗）は、カルコゲン元素を含む場合によく見られるものであり、カルコゲン元素を含まない場合でも、多くの捕獲準位を有する絶縁体であれば見られる場合がある。ここで、クロスポイント型のメモリセルアレイに印加される全電圧をＶinとすると、この選択素子の負荷線はＶinとメモリ素子の抵抗ＲAで決まる最大電流Ｖin／ＲAを結ぶ直線で表わされる。メモリ素子に流れるセット電流Ｉcompはこの負荷線上にあり、選択素子の保持電圧をＶｈ、選択素子のオン抵抗をＲonとすると、以下の式で表わされる。但し、オン抵抗Ｒonには電流依存性があり、セット電流Ｉcompを精密に決めることができない。
（数１）
Ｉcomp＝（Ｖ−Ｖｈ）／Ｒon
図１４は、一対の電極間に設けられた抵抗層の抵抗値を不揮発に記憶することが可能な一般的な不揮発性メモリ素子のセット抵抗の逆数１／ＲAとセット電流Ｉcompとの関係を表した特性図である。この不揮発性メモリ素子は、抵抗層としてＡｌ2Ｏ3層を有する膜厚４ｎｍのイオン伝導型メモリの一種である。抵抗層の一端面にはＴｉＮ等の不活性な金属電極が接続されており、他端面にはＣｕＺｒＡｌＴｅ等の活性電極に接続されている。この活性電極は、上記実施の形態において説明したイオン源層に相当する。セット抵抗の逆数１／ＲA（即ち、セットコンダクタンス）は、セット電流Ｉcompに比例する性質があり、セット電流さえ厳密に印加できればセット抵抗値を精密に決定することができる。ところが、選択素子とメモリ素子とを組み合わせた場合には、選択素子のオン抵抗Ｒonや保持電圧Ｖｈがばらつくために一意なセット電流を決めることができず、セット抵抗自体がばらつく結果となる。セット抵抗がばらつくと、選択素子の負荷線の一端（最大電流Ｖin／ＲA）も揺らぐこととなり、セット電流Ｉcompのばらつきはさらに増大する。
これに対して、非線形抵抗素子は、クロスポイント型のメモリセルアレイに流れるセット電流Ｉcompを一定値に制限することができる。また、非線形抵抗素子は、リセット電流やスニーク電流を低減する働きは有さないため、上記のような一般的な選択素子と機能が重複することはない。
このため、クロスポイント型のメモリセルアレイにおいて、メモリセルを構成する選択素子に、上記のような一般的な選択素子に非線形抵抗素子を直列に接続して新たな選択素子として用いることで、メモリセルに流れる最大電流、即ち、セット電流を一定の値に安定化することが可能となる。セット電流が常に一定となると、メモリ素子の抵抗値も一定の値にセットされるようになる。
以上のように、非線形抵抗素子３０Ｙとして定電流ダイオードを用いても、上記実施の形態と同様の効果が得られると共に、さらにメモリセル３の制御性を向上させることが可能となるという効果を奏する。
また、外部雑音等による影響を低減することが可能となる。メモリ素子の抵抗値が一定にセットされると、高抵抗状態（０）と低抵抗状態（１）の二値状態に対応した抵抗分離特性を改善することが可能となり、クロスポイント型のメモリセルアレイのアレイサイズを拡大することができ、さらに大容量且つ低下価格なメモリ（記憶装置）を実現することが可能となる。
（２−２．変形例２）
図１５は、上記実施の形態に係る本開示の変形例としての選択素子４０の断面構成を表したものである。この選択素子４０は、上記変形例１と同様に非線形抵抗素子４０Ｙとして接合型電界効果トランジスタを用いているが、ゲート電極（ゲート電極４５３）がＢＬおよびＷＬとは異なる電位を印加される点が上記変形例とは異なる。図１６は、本変形例の選択素子４０を用いたメモリセルの断面構成を表したものであり、ここでは、非線形抵抗素子４０Ｙとして用いた接合型電界効果トランジスタの具体的な構成を模式的に表している。なお、上記実施の形態と同一の構成要素については、同一符号を付してその説明は省略する。
非線形抵抗素子４０Ｙは、上記のように接合型電界効果トランジスタであり、ゲート電極４５３がドレイン電極およびソース電極である上部電極１２とは別に、独立して設けられたものであり、この点が上記変形例１とは異なる。図１７は、非線形抵抗素子４０Ｙの電流電圧特性を表したものである。本変形例のメモリセル４では、ゲート電極４５３に印加される電圧を制御（例えば、Ｖｇ１，Ｖｇ２，Ｖｇ３，・・・）することによって対応する制限値（Ｉlimit１，Ｉlimit２，Ｉlimit３，・・・）が得られるようになる。これは、ｎ型チャネル領域４５１とｐ型ゲート領域４５２との間に形成される空乏層領域の大きさを制御することができるためである。このように、ゲート電極４５３に印加される電圧を制御することによって、メモリセルに流れる最大電流（セット電流Ｉcomp）を対応する値に安定的化することが可能となる。よって、高抵抗状態と低抵抗状態との間に設定される複数の中間抵抗状態の制御性が改善され、メモリセル４の多値記録を実現することが可能となる。
以上のことから、本変形例における選択素子４０およびこれを備えたメモリセル４では、上記変形例１の効果に加えて、多値記録に求められる高抵抗状態と低抵抗状態との間に設定される複数の中間抵抗状態抵抗分離特性が改善されるため、より一層の大容量化と低価格化を実現することが可能になるという効果を奏する。
＜３．実施例＞
以下、本開示の具体的な実施例について説明する。
（実験１）
まず、ＴｉＮよりなる下部電極１１を逆スパッタによってクリーニングしたのち、ＴｉＮ上にスイッチ層１４としてＢＣＴｅＮ膜を２０ｎｍの膜厚で形成したのち、中間電極１３として、Ｗを１ｎｍの膜厚で形成した。続いて、非線形抵抗層１５として、Ｗ膜上にＢ4Ｃ膜を１０ｎｍの膜厚で形成したのち、さらにＷを３０ｎｍの膜厚で形成して上部電極１２とした。続いて、素子サイズが１００ｎｍφとなるように、例えばフォトリソグラフィやドライエッチング等の公知の技術を用いて微細加工を行い、選択素子１０Ａ（実験例１−１）を作製した。また、比較例として、非線形抵抗層１５を設けていない選択素子（スイッチ素子１０Ｘのみ；実験例１−２）および非線形抵抗素子１０Ｙ（非線形抵抗層１５）として、ＴｉＯ2膜を形成した選択素子（実験例１−３）を作製した。実験例１−１〜１−３の各層の組成については、「下部電極／スイッチ層／中間電極／非線形抵抗層／上部電極」の順に以下に示す。これら実験例１−１〜１−３に対して、３種類の直列抵抗（５ｋΩ；Ａ、１８．５ｋΩ；Ｂ、３７ｋΩ；Ｃ）を接続し、駆動電流１ｍＡ、２００μＡ、１００μＡにおける印加電圧に対する電流変化（抵抗変化）を測定した。

（実験例１−１）ＴｉＮ／ＢＣＴｅＮ／Ｗ／Ｂ4Ｃ／Ｗ
（実験例１−２）ＴｉＮ／ＢＣＴｅＮ／―／―／Ｗ
（実験例１−３）ＴｉＮ／ＢＣＴｅＮ／Ｗ／ＴｉＯ2／Ｗ
図１８〜図２０は、実験例１−１（図１８）、実験例１−２（図１９）および実験例１−３（図２０）の各駆動電流約０．８ｍＡ（５ｋΩ；Ａ）、２００μＡ（１８．５ｋΩ；Ｂ）、１００μＡ（３７ｋΩ；Ｃ）における印加電圧と各電極に流れる電流値との関係（電流電圧特性）を表したものである。
図１９（Ａ）〜（Ｃ）からわかるように、一般的な選択素子（ＯＴＳ素子）である下部電極１１と上部電極１２との間にスイッチ層１４のみを設けた実験例１−２では、良好なスイッチング動作は見られるものの、測定のために接続した直列抵抗が小さく、駆動電流が大きくなるにつれて、スイッチング動作のばらつきやスイッチング閾値電圧の低下がみられた。本実験では、駆動電流と素子サイズ（１１０ｎｍφ）から換算して、それぞれ、およそ９ＭＡ／ｃｍ2（Ａ）、２ＭＡ／ｃｍ2（Ｂ）、１ＭＡ／ｃｍ2（Ｃ）の電流密度でＤＣループをそれぞれ５回繰り返し行ったが、例えば、２０ｎｍφのメモリ素子を駆動するためには、２０μｍＡの電流が必要であると仮定した場合、電流密度としては、およそ８ＭＡ／ｃｍ2となり、本実験では、０．８ｍＡの駆動電流がこれに相当する。実際は、メモリセルは、短時間のパルス印加によって駆動されるため、この値をそのままあてはめることができないが、実験例１−２のメモリセルでは、電流密度が大きくなるに従って、良好な特性を保つことが困難になることがわかった。
これに対して、本開示の実施例である実験例１−１では、図１８（Ａ）からわかるように、最も大きな電流密度となる０．８ｍＡで駆動しても、スイッチング閾値電圧が低下せずに良好な特性を保つことができた。これは、非線形抵抗素子１０Ｙとして、Ｂ4Ｃからなる非線形抵抗層１５を設けたためと考えられる。
また、図２０（Ａ）〜（Ｃ）からわかるように、本開示の比較例としての実験例１−３では、非線形抵抗素子１０Ｙとして、ＴｉＯ2からなる非線形抵抗層を設けたが、このメモリセルでは、１００μＡの駆動電流までは良好なスイッチ特性が得られたものの、２００μＡを超えるとスイッチング閾値電圧が低下し、スイッチング閾値電圧のばらつきが顕著になった。
以上のことから、本開示の選択素子１０のように、スイッチ素子１０ＸにＢを含む非線形抵抗素子１０Ｙを直列に接続することにより、大きな駆動電流によるスイッチ素子１０Ｘの劣化を低減し、スイッチング閾値電圧の低下およびスイッチング閾値電圧のばらつきの増大を低減することができることがわかった。また、同じ非線形抵抗素子であってもＴｉＯ2からなる非線形抵抗層を有する非線形抵抗素子では、本開示の効果は得られなかった。これは、おそらく誘電率が高いこと等が原因であると推察される。ＴｉＯ2の誘電率は７０〜１００程度であり、Ｂ4Ｃの誘電率は１０以下である。即ち、十分な耐電流性が得るためには、非線形抵抗層の誘電率は一定以下の値であることが好ましく、例えば、２０以下、さらに好ましくは、１０以下であると考えられる。
なお、本実施例では、非線形抵抗層１５を構成する材料としてＢ4Ｃを用いたが、ＢとＣの組成比は本発明の趣旨を逸しない範囲で調整することが可能である。また、ここでは示していないが、ＢとＣの他にＳｉを用いても同様の効果が得られる。
（実験２）
次に、非線形抵抗素子として定電流ダイオードを非線形抵抗層３５として形成し、この非線形抵抗層３５以外は、上記実験１と同様の構成を有する選択素子３０（実験例２−１）を作製した。また、比較例として、非線形抵抗層を設けない以外は、選択素子３０と同様お構成を有する選択素子（実験例２−２）を作製した。これら選択素子をそれぞれ３０個ずつ作製し、その電流電圧特性を測定した。
図２１Ａおよび図２１Ｂは、実験例２−１（図２１Ａ），２−１（図２１Ｂ）各３０個の電流電圧特性を重ねて表示したものである。図２１Ａからわかるように、非線形抵抗素子３０Ｙとして定電流ダイオードを用いた場合でも、実験１における実験例１−１と同様に、非線形抵抗素子を設けない実験例２−２と比較してメモリセル２のばらつきを低減することができた。これは、定電流ダイオードを用いることにより、メモリ素子２０が過電流から保護され、メモリ素子２０のサイクル寿命および抵抗値のばらつきも低減されたためと考えられる。
なお、上記実施の形態、変形例および実施例に記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
また、本技術は以下のような構成も取ることができる。
（１）第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ素子と、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含むと共に、前記スイッチ素子と直列に接続された非線形抵抗素子とを備えた選択素子。
（２）前記非線形抵抗素子は、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含む合金あるいは化合物を含む非線形抵抗層を有する、前記（１）に記載の選択素子。
（３）前記非線形抵抗素子は、ホウ素（Ｂ）あるいはケイ素（Ｓｉ）の酸化物、窒化物あるいは酸窒化物を含む非線形抵抗層を有する、前記（１）または（２）に記載の選択素子。
（４）前記非線形抵抗素子は、１ＭＶ／ｃｍ以上の耐電圧を有し、前記非線形抵抗素子に印加される電圧が２Ｖ以下で１０ＭＡ／ｃｍ2以上の電流密度の電流を流す、前記（１）乃至（３）のずれか１つに記載の選択素子。
（５）前記スイッチ素子は、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、該閾値電圧以下に減少あるいは除去することにより高抵抗状態に変化するスイッチ層を有する、前記（１）乃至（４）のずれか１つに記載の選択素子。
（６）前記スイッチ層は、テルル（Ｔｅ）と、ホウ素（Ｂ）、ケイ素（Ｓｉ）、炭素（Ｃ）および窒素（Ｎ）のうちの少なくとも１種とを含む、前記（５）に記載の選択素子。
（７）前記非線形抵抗素子は、定電流ダイオードである、前記（１）乃至（６）のずれか１つに記載の選択素子。
（８）前記定電流ダイオードは、接合型電界効果トランジスタである、前記（７）に記載の選択素子。
（９）前記非線形抵抗素子および前記スイッチ素子は、第３電極を介して積層されている、前記（１）乃至（８）のいずれか１つに記載の選択素子。
（１０）前記第３電極は、タングステン（Ｗ）からなる、前記（９）に記載の選択素子。（１１）メモリ素子および前記メモリ素子に接続された選択素子を備え、前記選択素子は、第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ素子と、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含むと共に、前記スイッチ素子と直列に接続された非線形抵抗素子とを有するメモリセル。
（１２）前記メモリ素子は、前記選択素子の前記第１電極および前記第２電極の間に記憶層を有する、前記（１１）に記載のメモリセル。
（１３）前記記憶層はテルル（Ｔｅ）と、アルミニウム（Ａｌ），銅（Ｃｕ），ジルコニウム（Ｚｒ），窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種とを含むイオン源層と、酸化物材料からなる抵抗変化層とを含む、前記（１２）に記載のメモリセル。
（１４）前記記憶層と、前記スイッチ素子あるいは前記選択素子は前記第１電極と前記第２電極との間に第４電極を介して積層されている、前記（１２）または（１３）に記載のメモリセル。
（１５）前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、磁気抵抗変化型メモリ層のいずれかである、前記（１２）乃至（１４）のいずれか１つに記載のメモリセル。
（１６）メモリ素子および前記メモリ素子に接続された選択素子を含むメモリセルを複数備え、前記選択素子は、第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ素子と、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含むと共に、前記スイッチ素子と直列に接続された非線形抵抗素子とを有する記憶装置。
（１７）複数の行ラインおよび複数の列ラインを有し、前記複数の行ラインと複数の列ラインとの各交差領域付近に前記メモリセルが配置されている、前記（１６）に記載の記憶装置。
本出願は、日本国特許庁において２０１５年２月１０日に出願された日本特許出願番号２０１５−０２４６０８号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 第１電極および前記第１電極に対向配置された第２電極と、
    前記第１電極と前記第２電極との間に設けられたスイッチ素子と、
    ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含むと共に、前記スイッチ素子と直列に接続された非線形抵抗素子と
    を備えた選択素子。
  2. 前記非線形抵抗素子は、ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含む合金あるいは化合物を含む非線形抵抗層を有する、請求項１に記載の選択素子。
  3. 前記非線形抵抗素子は、ホウ素（Ｂ）あるいはケイ素（Ｓｉ）の酸化物、窒化物あるいは酸窒化物を含む非線形抵抗層を有する、請求項１に記載の選択素子。
  4. 前記非線形抵抗素子は、１ＭＶ／ｃｍ以上の耐電圧を有し、前記非線形抵抗素子に印加される電圧が２Ｖ以下で１０ＭＡ／ｃｍ2以上の電流密度の電流を流す、請求項１に記載の選択素子。
  5. 前記スイッチ素子は、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、該閾値電圧以下に減少あるいは除去することにより高抵抗状態に変化するスイッチ層を有する、請求項１に記載の選択素子。
  6. 前記スイッチ層は、テルル（Ｔｅ）と、ホウ素（Ｂ）、ケイ素（Ｓｉ）、炭素（Ｃ）および窒素（Ｎ）のうちの少なくとも１種とを含む、請求項５に記載の選択素子。
  7. 前記非線形抵抗素子は、定電流ダイオードである、請求項１に記載の選択素子。
  8. 前記定電流ダイオードは、接合型電界効果トランジスタである、請求項７に記載の選択素子。
  9. 前記非線形抵抗素子および前記スイッチ素子は、第３電極を介して積層されている、請求項１に記載の選択素子。
  10. 前記第３電極は、タングステン（Ｗ）からなる、請求項９に記載の選択素子。
  11. メモリ素子および前記メモリ素子に接続された選択素子を備え、
    前記選択素子は、
    第１電極および前記第１電極に対向配置された第２電極と、
    前記第１電極と前記第２電極との間に設けられたスイッチ素子と、
    ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含むと共に、前記スイッチ素子と直列に接続された非線形抵抗素子と
    を有するメモリセル。
  12. 前記メモリ素子は、前記選択素子の前記第１電極および前記第２電極の間に記憶層を有する、請求項１１に記載のメモリセル。
  13. 前記記憶層はテルル（Ｔｅ）と、アルミニウム（Ａｌ），銅（Ｃｕ），ジルコニウム（Ｚｒ），窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種とを含むイオン源層と、酸化物材料からなる抵抗変化層とを含む、請求項１２に記載のメモリセル。
  14. 前記記憶層と、前記スイッチ素子あるいは前記選択素子は前記第１電極と前記第２電極との間に第４電極を介して積層されている、請求項１２に記載のメモリセル。
  15. 前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、磁気抵抗変化型メモリ層のいずれかである、請求項１２に記載のメモリセル。
  16. メモリ素子および前記メモリ素子に接続された選択素子を含むメモリセルを複数備え、
    前記選択素子は、
    第１電極および前記第１電極に対向配置された第２電極と、
    前記第１電極と前記第２電極との間に設けられたスイッチ素子と、
    ホウ素（Ｂ）、ケイ素（Ｓｉ）および炭素（Ｃ）のうちの少なくとも１種を含むと共に、前記スイッチ素子と直列に接続された非線形抵抗素子と
    を有する記憶装置。
  17. 複数の行ラインおよび複数の列ラインを有し、前記複数の行ラインと複数の列ラインとの各交差領域付近に前記メモリセルが配置されている、請求項１６に記載の記憶装置。
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