JP2021005611A - 選択素子、メモリセル、および、記憶装置 - Google Patents

選択素子、メモリセル、および、記憶装置 Download PDF

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Abstract

【課題】複数のスイッチ層を備える選択素子について、その選択素子としての使用可能期間を延ばす。【解決手段】選択素子は、第１および第２の電極と、複数のスイッチ層と、中間電極とを備える。第１および第２の電極は、互いに対向して設けられる。中間電極は、第１および第２の電極の間に配置される。複数のスイッチ層は、中間電極を挟んで配置される。複数のスイッチ層が中間電極を挟む向きは、第１および第２の電極が対向する向きである。【選択図】図１

Description

本技術は、選択素子に関する。詳しくは、印加電圧に応じて選択制御を行う選択素子、メモリ、および、記憶装置に関する。
近年、ＲｅＲＡＭ（Resistance Random Access Memory）やＰＲＡＭ（Phase-Change Random Access Memory）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの開発が進んでいる。このような不揮発性メモリを記憶装置として利用するに当たり、単位セルあたりのフロア面積を小さくして、大容量化を可能にするように、クロスポイント型メモリの構成が注目されている。クロスポイント型メモリでは、交差する配線間の交点（クロスポイント）にメモリ素子と選択素子が配置される。選択素子としては、例えば、金属酸化物を用いて構成されたものや、ある電圧で抵抗値がスイッチして急激に電流が増大（スナップバック）する選択素子、カルコゲナイド材料を用いた選択素子（オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch））などが挙げられる。例えば、積層された２つの層をスイッチ層として用いる選択素子が提案されている（例えば、特許文献１参照。）。
国際公開第２０１６／１５８４２９号
上述の従来技術では、選択素子をオン状態に遷移させることにより、その選択素子に接続されるメモリ素子の書込みまたは読出しを可能にする。しかしながら、この選択素子は、選択動作を繰り返すと劣化が生じ、最終的にはショートしてしまう。複数のスイッチ層を有する場合であっても、形成される信号パスは共通であるため、何れかのスイッチ層が劣化してショートすると選択素子として機能しなくなってしまう。
本技術はこのような状況に鑑みて生み出されたものであり、複数のスイッチ層を備える選択素子の使用可能期間を延ばすことを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、互いに対向する第１および第２の電極と、上記第１および第２の電極の間に配置された中間電極と、上記中間電極を上記対向する向きに挟んで配置された複数のスイッチ層とを具備する選択素子、メモリセルおよび記憶装置である。これにより、何れかのスイッチ層が劣化によりショートした場合であっても、残りのスイッチ層により選択素子として機能させるという作用をもたらす。
また、この第１の側面において、上記複数のスイッチ層の各々は、所定の閾値電圧より高い電圧を印加すると低抵抗状態に遷移し、それ以外では高抵抗状態であるものであってもよい。これにより、印加される電圧に応じてスイッチ動作を行うという作用をもたらす。
また、この第１の側面において、上記複数のスイッチ層のうち少なくとも１つは、双方向に動作可能であってもよい。また、上記複数のスイッチ層のうち少なくとも１つは、負性抵抗成分を備えてもよい。
また、この第１の側面において、上記複数のスイッチ層のうち少なくとも１つは、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）のうち少なくとも１種を含んでもよい。
また、この第１の側面において、上記複数のスイッチ層のうち少なくとも１つは、双方向ダイオード、ＭＩＭダイオード、パンチスルーダイオード、ＰＮダイオード、ＰＩＮダイオード、 ＰＩＰダイオード、ショットキーダイオード、アバランシェダイオード、ツェナーダイオードの少なくとも何れかを含んでもよい。
また、この第１の側面において、上記第１および第２の電極の間に配置された記憶層をさらに具備してもよい。この記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、および、磁気抵抗変化型メモリ層のいずれかであってもよい。また、この記憶層は、例えば、イオン源層と抵抗変化層とが積層されていてもよい。イオン源層は、電界の印加によって抵抗変化層内に伝導パスを形成する可動元素を含んでおり、この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族乃至第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、または、タングステン(Ｗ)などが挙げられる。イオン源層は、上述の可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層は、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆe）、ニッケル（Ｎｉ）、または白金（Ｐｔ））、またはケイ素（Ｓｉ）等を含んでいても構わない。
本技術の第１の実施の形態におけるクロスポイント型メモリの立体イメージ例を示す図である。 本技術の実施の形態における選択素子の構造例を示す図である。 スイッチ層の電流電圧特性を示す図である。 スイッチ層の閾値電圧の膜厚依存性を示す図である。 本技術の第１の実施の形態におけるメモリセルの構造例を示す図である。 本技術の第１の実施の形態における積層クロスポイント型メモリの立体イメージ例を示す図である。 本技術の実施の形態における選択素子の構造の変形例を示す図である。 本技術の第１の実施の形態における選択素子の構造の変形例を示す図である。 本技術の第２の実施の形態におけるクロスポイント型メモリの立体イメージ例を示す図である。 本技術の第２の実施の形態におけるメモリセルの構造例を示す図である。 本技術の第２の実施の形態における積層クロスポイント型メモリの立体イメージ例を示す図である。 本技術の第２の実施の形態における選択素子の構造の変形例を示す図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（スイッチ層の間に中間電極を設けた例）
２．第２の実施の形態（イオン源層をさらに設けた例）
＜１．第１の実施の形態＞
［クロスポイント型メモリ］
図１は、本技術の第１の実施の形態におけるクロスポイント型メモリの立体イメージ例を示す図である。
このクロスポイント型メモリは、所定方向に伸びる複数のビットライン（ＢＬ：Bit Line）２１１と、ビットライン２１１とは異なる方向に伸びる複数のワードライン（ＷＬ：Word Line）２１２との交点の各々にメモリセルがそれぞれ配置された不揮発性のメモリである。複数のビットライン２１１と複数のワードライン２１２は、一方が垂直方向に伸び、他方が水平方向に伸びて、互いに直交することが想定される。
複数のビットライン２１１は、ビットラインデコーダから出力される信号線であり、所定のタイミングでメモリセルに電圧が印加される。複数のワードライン２１２は、ワードラインデコーダから出力される信号線であり、所定のタイミングでメモリセルに電圧が印加される。したがって、複数のビットライン２１１および複数のワードライン２１２の交点において、電圧が印加されたメモリセルが選択され、書込みまたは読出しの動作が行われる。
複数のビットライン２１１および複数のワードライン２１２の交点におけるメモリセルの各々は、スイッチ層１２１および１２２と、中間電極１３１および１３９と、抵抗変化層１４１とを備える。
スイッチ層１２１および１２２は、印加電圧に応じてスイッチ動作を行うものであり、オン状態とオフ状態の何れかの状態を有する。すなわち、スイッチ層１２１および１２２は、所定の閾値電圧より高い電圧を印加すると低抵抗状態に遷移してオン状態となり、それ以外では高抵抗状態のオフ状態となる。
このスイッチ層１２１および１２２の何れかは、例えば、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）のうち少なくとも１種を含む。このスイッチ層１２１および１２２の何れかは、オボニック閾値スイッチ（ＯＴＳ）であることが想定される。より具体的には、このスイッチ層１２１および１２２の何れかは、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＢＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮ、ＢＣＳｉＴｅＮのうちのいずれかの組成を含んで構成されていることが好ましい。
中間電極１３１は、スイッチ層１２１および１２２を分割する電極である。すなわち、スイッチ層１２１および１２２は、中間電極１３１を挟んで配置される。スイッチ層１２１および１２２が中間電極１３１を挟む向きは、ビットライン２１１とワードライン２１２とが対向する向きである。また、中間電極１３９は、スイッチ層１２１と抵抗変化層１４１に挟まれる電極である。
これら中間電極１３１および１３９は、分割されたスイッチ層１２１および１２２がオン状態またはオフ状態となるように機能するものであればよい。したがって、この中間電極１３１の材料は、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）などや、それらのシリサイド等の、一般的な材料でよい。
抵抗変化層１４１は、抵抗状態が変化する性質を有するものであり、低抵抗状態（ＬＲＳ：Low Resistance State）と高抵抗状態（ＨＲＳ：High Resistance State）の何れか一方の状態を示すメモリ素子である。この抵抗変化層１４１に所定の読出し電圧を印加した際の累積ビット数の分布は、所定の閾値を境として低抵抗状態および高抵抗状態の何れかに区別される。また、この抵抗変化層１４１に所定のセット電圧またはリセット電圧を印加することにより、低抵抗状態および高抵抗状態の何れかに遷移する。これにより、この抵抗変化層１４１は、「０」または「１」の２値の何れかを示すメモリ素子として機能する。なお、抵抗変化層１４１は、特許請求の範囲に記載の記憶層の一例である。
この抵抗変化層１４１は、抵抗変化型のメモリ素子として、ＲｅＲＡＭ、ＰＣＭ（Phase Change Memory）、ＳＴＴ−ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などを用いることができる。
［選択素子の特性］
図２は、本技術の実施の形態における選択素子の構造例を示す図である。
上述のように、スイッチ層１２１および１２２は、中間電極１３１によって分割され、中間電極１３１を挟んで配置される。ここでは、選択素子としての構造について示している。この例では、スイッチ層１２１の上側に上電極１１１を、スイッチ層１２２の下側に下電極１１２を、それぞれ示している。なお、上電極１１１および下電極１１２は、特許請求の範囲に記載の第１および第２の電極の一例である。
以下、この構造例について選択素子としての特性を考察する。
図３は、スイッチ層の電流電圧特性を示す図である。なお、同図は、選択素子とトランジスタを直列に接続して電流制限をした特性である。
同図におけるａは、従来構造におけるスイッチ層が繰り返し動作により劣化してショートする前後の電流電圧特性を示している。劣化前のスイッチ層の閾値電圧をＶｂとしている。劣化前は、閾値電圧Ｖｂを基準として、電圧に応じて電流を切り替えることができ、スイッチ層としての機能を有している。しかし、劣化後はショートして、電圧の変化に対してスイッチ層としての機能を有していないことがわかる。したがって、繰り返し動作によってスイッチ層が劣化してショートすると、ショートした選択素子に組み合わせられるメモリ素子に大電流が流れ、同一配線上にある他のメモリ素子が選択できず、それらのメモリ素子の情報が失われてしまう。
同図におけるｂは、本技術の実施の形態において中間電極１３１に分割されたスイッチ層１２１および１２２の一方が劣化してショートする前後の電流電圧特性を示している。このとき、スイッチ層１２１および１２２のそれぞれの閾値電圧をＶｂ１、Ｖｂ２とすると、スイッチ層１２１とスイッチ層１２２とを合わせた１つの選択素子としての閾値電圧Ｖｂは、劣化してショートする前はＶｂ＝Ｖｂ１＋Ｖｂ２であり、ショートした後はＶｂ２となる。すなわち、この場合、片方のスイッチ層のみがショートしても、もう片方のスイッチ層により閾値電圧Ｖｂ２をもつ選択素子として機能する。この選択素子に印加される電圧を閾値電圧Ｖｂ２以下にすれば、同一配線上の他のメモリ素子も選択することができる。スイッチ層１２１および１２２のいずれか一方がショートした時点で、同一配線上の他のメモリ素子の情報を読み出し、別の配線上のメモリ素子に情報を移すことができるため、情報が失われることを回避することが可能となる。
また、繰り返し動作によってスイッチ層１２１および１２２のいずれか一方がショートした時、Ｖｂ１もしくはＶｂ２のどちらかの閾値電圧を持つ選択素子として機能する。Ｖｂ１もしくはＶｂ２の大きさが異なると、スイッチ層１２１および１２２のどちらが先に劣化してショートしたかを選択素子毎に判別することは難しいため、Ｖｂ１とＶｂ２のうち小さい方の閾値電圧を持つ選択素子として扱う必要がある。また、クロスポイント型メモリの選択素子としては、閾値電圧が大きい方が一般的に好ましい。したがって、スイッチ層１２１および１２２のどちらか片方が劣化しショートした場合の選択素子の閾値電圧が最大になるのは、Ｖｂ１とＶｂ２が同等の大きさを持つ場合である。このとき、どちらが先にショートしても、選択素子として機能する閾値電圧に差は生じることがなく、いずれか一方が先に劣化してショートした際の閾値電圧は、いずれか一方が劣化してショートする前に比べて２分の１となる。したがって、片方が劣化してショートした場合、より大きな閾値電圧を持つ選択素子として機能させるため、Ｖｂ１とＶｂ２が同等の大きさを持つことが望ましい。したがって、スイッチ層１２１および１２２は、Ｖｂ１とＶｂ２が同等の大きさを持つように同種の材料構成であることが望ましい。
同図におけるｃは、３つのスイッチ層が電気的に繋がり一つの選択素子として機能する場合の電流電圧特性を示す。３つのスイッチ層の閾値電圧をそれぞれＶｂ１、Ｖｂ２、Ｖｂ３とすると、１つの選択素子としての閾値電圧はＶｂ＝Ｖｂ１＋Ｖｂ２＋Ｖｂ３である。繰り返し動作によって、３つのスイッチ層のうち、たとえばＶｂ１の閾値をもつスイッチ層が劣化してショートしても、閾値電圧Ｖｂ＝Ｖｂ２＋Ｖｂ３を持つ選択素子として機能することができる。例えば、Ｖｂ１＋Ｖｂ２＋Ｖｂ３が同等の大きさを持つ場合、いずれか１つのスイッチ層が劣化してショートすると、選択素子の閾値電圧は劣化前に比べて３分の２の大きさを持つ。スイッチ層が２層である場合に比べると、選択素子として機能する閾値電圧を大きくすることができる。このように、一つの選択素子を構成するスイッチ層の数は２層に限定されるものではなく、３層以上であってもよい。
図４は、スイッチ層の閾値電圧の膜厚依存性を示す図である。
同図では、スイッチ層として、カルコゲナイド元素であるテルル（Ｔｅ）を含むＢＣＴｅＮを想定している。また、一方の電極としてチタン（ＴｉＮ）、他方の電極としてタングステン（Ｗ）を想定している。なお、同図は中間電極を含まない場合の値を示している。
この図から、従来のような中間電極を含まないスイッチ層では、例えば閾値電圧４Ｖを得るためには、４５ｎｍ以上の膜厚が必要であることがわかる。一方、この実施の形態のようにスイッチ層１２１および１２２を用いた場合、それぞれが２０ｎｍの膜厚を有するとき、それぞれが２Ｖの閾値電圧を有する。すなわち、スイッチ層１２１および１２２によって計４Ｖの閾値電圧を得るためには、計４０ｎｍの膜厚で足りることになる。これは、中間電極１３１の抵抗成分を数Ｋオーム程度と想定すると、閾値電圧としては中間電極１３１の影響は受けないため、直列に接続されるスイッチ層１２１および１２２は閾値電圧４Ｖを有する１つの選択素子として機能するものと考えられるからである。
したがって、中間電極１３１によってスイッチ層１２１および１２２に分割することにより、膜厚を薄膜化することができる。中間電極１３１の厚みは１乃至２ｎｍ程度であることが想定されるため、中間電極１３１自体の厚みによる影響は少ない。このように、中間電極１３１によってスイッチ層１２１および１２２に分割しても、電気的に直列に繋がるスイッチ層が１つの選択素子として機能し、従来と同様の閾値電圧を有することができる。このとき、スイッチ層１２１および１２２の全体としての膜厚を薄くできるため、エッチング加工時のアスペクト比が小さくなり、微細化に有利である。また、スイッチ層１２１および１２２が異なる材料構成であると、エッチング加工する条件の変更が生じ、微細加工の生産性が低下に繋がるため、同種の材料構成であることが望ましい。
このように、クロスポイント型メモリのための選択素子としての効果は、原理的に、中間電極１３１によって分割された複数のスイッチ層１２１および１２２直列に繋がることによって得られる。したがって、ＲｅＲＡＭなど双方向に動作するメモリ素子と組み合わせる際には、スイッチ層１２１および１２２の何れかは、双方向ダイオード、すなわち、ＭＩＭ（Metal-Insulator-Metal）ダイオードやパンチスルーダイオードなど双方向に動作するスイッチ層であれば、一般的なものでもその種類は問わない。
また、スイッチ層１２１および１２２の何れかは、電圧電流特性として負性抵抗成分を有するものであってもよい。このとき、スイッチ層１２１および１２２がオン状態に移行することによってスイッチ層１２１および１２２に係る分圧が減少し、直列に繋がったメモリ素子に掛かる分圧が同じ分だけ増加することになる。負性抵抗成分を持たない場合に比べると、メモリ素子に掛かる分圧が増加するため、直列に繋がる選択素子とメモリ素子を駆動させるのに必要な正味の電圧を小さくすることができる。したがって、カルコゲナイド元素を含むもの、いわゆるＯＴＳ材料のような負性抵抗成分を持つ双方向動作可能なスイッチ層が望ましい。
また、ＰＣＭのように単方向動作する抵抗変化メモリと組み合わせる選択素子には、選択素子を構成する複数のスイッチ層１２１および１２２は単方向動作するものでもよい。上述のように、複数のスイッチ層が直列に繋がってさえいれば、スイッチ層１２１および１２２の何れかは、ＰＮダイオード、ＰＩＮ（P-Intrinsic-N）ダイオード、ＰＩＰ（P-Intrinsic-P）ダイオード、ショットキーダイオード、ツェナーダイオード、アバランシェダイオードなど一般的なものでもその種類は問わない。
また、スイッチ層１２１および１２２が負性抵抗成分を有する場合、以下の利点が挙げられる。一般に、オフ状態およびオン状態の状態遷移時において、電流電圧特性の微分抵抗が負になる現象（負性微分抵抗）は、カルコゲン元素を含む場合によく見られるものである。スイッチ層がオン状態に移行すると、スイッチ層の分圧は減少する。選択素子とメモリ素子の両端に繋がる配線は寄生容量を持ち、この電圧変化に付随して寄生容量に溜まる電荷量が変化するよう過渡電流が流れる現象が起きる。この過渡電流により、選択素子およびメモリ素子の性能が劣化する。例えばＰＣＭのように熱を動作原理にしたものは、過渡電流によるジュール熱によってメモリ素子の抵抗値が変化し、メモリとしての誤動作が起こり得る。この点、この実施の形態では、中間電極１３１を有することにより、中間電極１３１の抵抗成分によって過渡電流を抑制することが期待できる。すなわち、スイッチ層１２１および１２２はオン状態であれば数Ｋから数十Ｋオームのオーダの抵抗を有するが、その一方で中間電極１３１の抵抗成分も数Ｋから数十Ｋオーム程度であるため、過渡電流を抑制することができる。なお、スイッチ層１２１および１２２がオフ状態のときは数Ｍオーム以上の高抵抗であるため、中間電極１３１の抵抗成分は十分小さく、上述の閾値電圧としては中間電極１３１が影響を及ぼすものではない。
なお、スイッチ層１２１および１２２は、ある電圧で抵抗値がスイッチして急激に電流が増大（スナップバック）する選択素子であってもよく、また、スナップバックしない非線形抵抗層であってもよい。
［抵抗変化層の配置］
図５は、本技術の第１の実施の形態におけるメモリセルの構造例を示す図である。
同図におけるａは、上述のクロスポイント型メモリと同様の構造例を示すものである。この例では、抵抗変化層１４１は、上電極１１１の直下に配置されている。ただし、この抵抗変化層１４１は、上電極１１１と下電極１１２の間であれば、何れに配置しても構わない。
したがって、同図におけるｂに示すように、スイッチ層１２１および１２２の間に配置してもよい。また、同図におけるｃに示すように、下電極１１２の直上に配置してもよい。
［積層クロスポイント型メモリ］
図６は、本技術の第１の実施の形態における積層クロスポイント型メモリの立体イメージ例を示す図である。
上述の例では、対となるビットライン２１１およびワードライン２１２を設けて、その交点にメモリセルを設けたクロスポイント型メモリの例について説明した。ここでは、さらにビットライン２１３を設けて、ビットライン２１３とワードライン２１２の交点にさらにメモリセルを設けた積層クロスポイント型メモリの例を示す。
この積層クロスポイント型メモリにおいても、上述の単層のクロスポイント型メモリと同様に、メモリセルの各々において中間電極１３１によってスイッチ層１２１および１２２に分割する。これにより、上述の単層のクロスポイント型メモリと同様の効果を得ることができる。
［変形例］
図７は、本技術の実施の形態における選択素子の構造の変形例を示す図である。
上述の例では、中間電極１３１によって２つのスイッチ層１２１および１２２に分割する例について説明した。ここでは、さらに中間電極１３２を設けて３つのスイッチ層１２１乃至１２３に分割する例を示す。すなわち、この実施の形態における効果は、複数のスイッチ層が直列に繋がることにより得られるものであるため、スイッチ層の数は２層に限定されるものではなく、この例に示すように３層以上であってもよい。
図８は、本技術の第１の実施の形態における選択素子の構造の変形例を示す図である。
ここでは、上述のように３つのスイッチ層１２１乃至１２３に分割した場合の例を示している。この場合においても、抵抗変化層１４１は、上電極１１１と下電極１１２の間であれば、何れに配置しても構わない。
同図におけるａでは、抵抗変化層１４１は、上電極１１１の直下に配置されている。同図におけるｂでは、抵抗変化層１４１は、スイッチ層１２１および１２２の間に配置されている。同図におけるｃでは、抵抗変化層１４１は、スイッチ層１２２および１２３の間に配置されている。また、同図におけるｄでは、抵抗変化層１４１は、下電極１１２の直上に配置されている。
なお、この変形例において、必要に応じて一部の中間電極を省いてもよい。これにより、エッチングの際にエッチングチャンバーを切り替える工程を省くことができ、製造工程を簡単化することが可能である。
このように、本技術の第１の実施の形態によれば、中間電極によって複数のスイッチ層に分割することにより、何れかのスイッチ層が劣化によりショートした場合であっても、残りのスイッチ層により選択素子として機能させることができる。また、これにより、スイッチ層の膜厚を薄膜化することができる。さらに、スイッチ層が負性抵抗成分を有する場合には、オン状態に移行する際に発生するジュール熱による過渡電流を抑制することができる。
＜２．第２の実施の形態＞
［クロスポイント型メモリ］
図９は、本技術の第２の実施の形態におけるクロスポイント型メモリの立体イメージ例を示す図である。
この第２の実施の形態におけるクロスポイント型メモリは、複数のビットライン２１１および複数のワードライン２１２の交点にメモリセルを配置した点において、上述の第１の実施の形態と同様である。上述の第１の実施の形態では、抵抗変化層１４１によってメモリ素子を構成していたが、この第２の実施の形態では、抵抗変化層１４１およびイオン源層１４２の積層構造によりメモリ素子を構成している。
イオン源層１４２は、電界の印加によって抵抗変化層１４１内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族乃至第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、または、タングステン(Ｗ)などが挙げられる。イオン源層１４２は、上述の可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層１４２は、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆe）、ニッケル（Ｎｉ）、または白金（Ｐｔ））、またはケイ素（Ｓｉ）等を含んでいても構わない。なお、イオン源層１４２は、特許請求の範囲に記載の記憶層の一例である。
［抵抗変化層の配置］
図１０は、本技術の第２の実施の形態におけるメモリセルの構造例を示す図である。
同図におけるａは、上述の第２の実施の形態におけるクロスポイント型メモリと同様の構造例を示すものである。この例では、抵抗変化層１４１およびイオン源層１４２は、上電極１１１の直下に配置されている。ただし、この抵抗変化層１４１およびイオン源層１４２は、上電極１１１と下電極１１２の間であれば、何れに配置しても構わない。
したがって、同図におけるｂに示すように、スイッチ層１２１および１２２の間に配置してもよい。また、同図におけるｃに示すように、下電極１１２の直上に配置してもよい。
［積層クロスポイント型メモリ］
図１１は、本技術の第２の実施の形態における積層クロスポイント型メモリの立体イメージ例を示す図である。
上述の例では、対となるビットライン２１１およびワードライン２１２を設けて、その交点にメモリセルを設けたクロスポイント型メモリの例について説明した。ここでは、上述の第１の実施の形態の場合と同様に、さらにビットライン２１３を設けて、ビットライン２１３とワードライン２１２の交点にさらにメモリセルを設けた積層クロスポイント型メモリの例を示す。
この積層クロスポイント型メモリにおいても、上述の単層のクロスポイント型メモリと同様に、メモリセルの各々において中間電極１３１によってスイッチ層１２１および１２２に分割する。これにより、上述の単層のクロスポイント型メモリと同様の効果を得ることができる。
［変形例］
図１２は、本技術の第２の実施の形態における選択素子の構造の変形例を示す図である。
上述の第１の実施の形態において説明したように、スイッチ層の数は２層に限定されるものではなく、３層以上であってもよい。ここでは、上述のように３つのスイッチ層１２１乃至１２３に分割した場合の例を示している。この場合においても、抵抗変化層１４１およびイオン源層１４２は、上電極１１１と下電極１１２の間であれば、何れに配置しても構わない。
同図におけるａでは、抵抗変化層１４１およびイオン源層１４２は、上電極１１１の直下に配置されている。同図におけるｂでは、抵抗変化層１４１およびイオン源層１４２は、スイッチ層１２１および１２２の間に配置されている。同図におけるｃでは、抵抗変化層１４１およびイオン源層１４２は、スイッチ層１２２および１２３の間に配置されている。また、同図におけるｄでは、抵抗変化層１４１およびイオン源層１４２は、下電極１１２の直上に配置されている。
このように、本技術の第２の実施の形態によれば、メモリ素子として抵抗変化層１４１およびイオン源層１４２を用いた場合においても、中間電極によって複数のスイッチ層に分割することによる上述の効果を奏することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本技術は以下のような構成もとることができる。
（１）互いに対向する第１および第２の電極と、
前記第１および第２の電極の間に配置された中間電極と、
前記中間電極を前記対向する向きに挟んで配置された複数のスイッチ層と
を具備する選択素子。
（２）前記複数のスイッチ層の各々は、所定の閾値電圧より高い電圧を印加すると低抵抗状態に遷移し、それ以外では高抵抗状態である
前記（１）に記載の選択素子。
（３）前記複数のスイッチ層のうち少なくとも１つは、双方向に動作可能である
前記（１）または（２）に記載の選択素子。
（４）前記複数のスイッチ層のうち少なくとも１つは、負性抵抗成分を備える
前記（１）から（３）のいずれかに記載の選択素子。
（５）前記複数のスイッチ層のうち少なくとも１つは、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）のうち少なくとも１種を含む
前記（１）から（４）のいずれかに記載の選択素子。
（６）前記複数のスイッチ層のうち少なくとも１つは、双方向ダイオードを含む
前記（１）から（５）のいずれかに記載の選択素子。
（７）前記複数のスイッチ層のうち少なくとも１つは、ＭＩＭダイオードおよびパンチスルーダイオードの少なくとも何れかを含む
前記（１）から（５）のいずれかに記載の選択素子。
（８）前記複数のスイッチ層のうち少なくとも１つは、ＰＮダイオード、ＰＩＮダイオード、 ＰＩＰダイオード、ショットキーダイオード、アバランシェダイオード、ツェナーダイオードの少なくとも何れかを含む
前記（１）から（５）のいずれかに記載の選択素子。
（９） 前記複数のスイッチ層は、いずれも同種の材料からなる
前記（１）に記載の選択素子。
（１０）互いに対向する第１および第２の電極と、
前記第１および第２の電極の間に配置された記憶層と、
前記第１および第２の電極の間に配置された中間電極と、
前記中間電極を前記対向する向きに挟んで配置された複数のスイッチ層と
を具備するメモリセル。
（１１）前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、および、磁気抵抗変化型メモリ層のいずれかである
前記（９）に記載のメモリセル。
（１２）前記記憶層は、テルル（Ｔｅ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ジルコニウム（Ｚｒ）、窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種を含むイオン源層と、酸化物材料からなる抵抗変化層とを含む
前記（９）に記載のメモリセル。
（１３）前記複数のスイッチ層のうち少なくとも１つは、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）のうち少なくとも１種を含む
前記（９）から（１１）のいずれかに記載のメモリセル。
（１４）互いに対向する第１および第２の電極と、前記第１および第２の電極の間に配置された記憶層と、前記第１および第２の電極の間に配置された中間電極と、前記中間電極を前記対向する向きに挟んで配置された複数のスイッチ層とを各々が備える複数のメモリセルを具備する記憶装置。
１１１ 上電極
１１２ 下電極
１２１〜１２３ スイッチ層
１３１〜１３３、１３９ 中間電極
１４１ 抵抗変化層
１４２ イオン源層
２１１、２１３ ビットライン
２１２ ワードライン

Claims (14)

  1. 互いに対向する第１および第２の電極と、
    前記第１および第２の電極の間に配置された中間電極と、
    前記中間電極を前記対向する向きに挟んで配置された複数のスイッチ層と
    を具備する選択素子。
  2. 前記複数のスイッチ層の各々は、所定の閾値電圧より高い電圧を印加すると低抵抗状態に遷移し、それ以外では高抵抗状態である
    請求項１記載の選択素子。
  3. 前記複数のスイッチ層のうち少なくとも１つは、双方向に動作可能である
    請求項１記載の選択素子。
  4. 前記複数のスイッチ層のうち少なくとも１つは、負性抵抗成分を備える
    請求項１記載の選択素子。
  5. 前記複数のスイッチ層のうち少なくとも１つは、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）のうち少なくとも１種を含む
    請求項１記載の選択素子。
  6. 前記複数のスイッチ層のうち少なくとも１つは、双方向ダイオードを含む
    請求項１記載の選択素子。
  7. 前記複数のスイッチ層のうち少なくとも１つは、ＭＩＭダイオードおよびパンチスルーダイオードの少なくとも何れかを含む
    請求項１記載の選択素子。
  8. 前記複数のスイッチ層のうち少なくとも１つは、ＰＮダイオード、ＰＩＮダイオード、 ＰＩＰダイオード、ショットキーダイオード、アバランシェダイオード、ツェナーダイオードの少なくとも何れかを含む
    請求項１記載の選択素子。
  9. 前記複数のスイッチ層は、いずれも同種の材料からなる
    請求項１記載の選択素子。
  10. 互いに対向する第１および第２の電極と、
    前記第１および第２の電極の間に配置された記憶層と、
    前記第１および第２の電極の間に配置された中間電極と、
    前記中間電極を前記対向する向きに挟んで配置された複数のスイッチ層と
    を具備するメモリセル。
  11. 前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、および、磁気抵抗変化型メモリ層のいずれかである
    請求項９記載のメモリセル。
  12. 前記記憶層は、テルル（Ｔｅ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ジルコニウム（Ｚｒ）、窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種を含むイオン源層と、酸化物材料からなる抵抗変化層とを含む
    請求項９記載のメモリセル。
  13. 前記複数のスイッチ層のうち少なくとも１つは、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）のうち少なくとも１種を含む
    請求項９記載のメモリセル。
  14. 互いに対向する第１および第２の電極と、前記第１および第２の電極の間に配置された記憶層と、前記第１および第２の電極の間に配置された中間電極と、前記中間電極を前記対向する向きに挟んで配置された複数のスイッチ層とを各々が備える複数のメモリセルを具備する記憶装置。
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