KR20140013364A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
가변 저항 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 서로 다른 저항 상태 사이에서 스위칭하는 메모리 소자; 및 상기 제2 전극과 상기 메모리 소자 사이에 개재되고, 제1 및 제2 물질층을 포함하고 서로 다른 저항 상태 사이에서 스위칭하는 제1 가변 저항 구조물 및 상기 제1 가변 저항 구조물과 동일한 구조를 갖는 제2 가변 저항 구조물을 포함하는 선택 소자를 포함하고, 상기 제1 및 제2 가변 저항 구조물은, 상기 제2 물질층을 공유하면서 서로 대칭한다.
Description
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 물질을 이용하여 데이터를 저장하는 장치이다. 현재 ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PoRAM(Polymer Random Access Memory) 등의 다양한 가변 저항 메모리 장치가 개발되고 있다. 가변 저항 메모리 장치의 단위 메모리 셀은 기본적으로 두 개의 전극 사이에 가변 저항 물질이 개재된 구조를 갖는다.
이러한 가변 저항 메모리 장치는 스위칭 특성에 따라 크게 두 가지로 구분할 수 있다. 즉, 셋/리셋(set/reset) 동작이 하나의 극성(polarity)에서 일어나는 유니폴라 모드(unipolar mode)와, 셋/리셋(set/reset) 동작이 서로 다른 극성에서 일어나는 바이폴라 모드(bipolar mode)로 구분할 수 있다. 바이폴라 모드로 스위칭하는 가변 저항 메모리 장치의 경우, 균일한 스위칭 특성을 보이고, 리셋 전류가 작다는 것 등의 여러가지 장점이 있어, 이에 대한 연구가 활발히 수행되고 있다.
한편, 가변 저항 메모리 장치의 집적도 향상을 위하여 일명 크로스 포인트 구조(cross-point structure)가 제안되었다. 크로스 포인트 구조는, 서로 교차하는 복수의 도전 라인 사이마다 가변 저항층이 배치되어 단위 메모리 셀이 형성되는 구조이다.
이러한 크로스 포인트 구조에서는 선택된 메모리 셀과 도전 라인을 공유하는 비선택된 메모리 셀들이 존재하기 때문에, 선택된 메모리 셀을 구동하기 위하여 해당 도전 라인에 바이어스 인가시 비선택된 메모리 셀들을 통한 스니크 전류(sneak current)가 발생하는 문제가 있다. 스니크 전류가 발생하면 장치의 어레이 사이즈(array size)를 증가시키기 어렵다.
위와 같은 문제를 방지하기 위하여 가변 저항층의 일단과 직렬 연결되고 소정 임계 전압 이하에서 전류를 거의 흘리지 않는 선택 소자(selection device)를 이용하는 것이 필요하다. 현재 선택 소자로는 P-N 다이오드, 쇼트키 다이오드(schottky diode), 제너 다이오드(Zener diode) 등의 다이오드가 일반적으로 이용되고 있다.
그런데, 전술한 바와 같이 바이폴라 모드로 스위칭하는 가변 저항 메모리 장치는 양극성에서 동작하기 때문에, 단방향 전류만 흐르는 P-N 다이오드 및 쇼트키 다이오드를 선택 소자로 이용할 수 없다. 또한, 양방향 전류가 흐르기는 하나 역방향의 문턱전압이 높은 제너 다이오드 역시 선택 소자로 이용되기는 어렵다.
본 발명이 해결하려는 과제는, 크로스 포인트 구조로 구현되더라도 스니크 전류 발생을 방지할 수 있는 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 서로 다른 저항 상태 사이에서 스위칭하는 메모리 소자; 및 상기 제2 전극과 상기 메모리 소자 사이에 개재되고, 제1 및 제2 물질층을 포함하고 서로 다른 저항 상태 사이에서 스위칭하는 제1 가변 저항 구조물 및 상기 제1 가변 저항 구조물과 동일한 구조를 갖는 제2 가변 저항 구조물을 포함하는 선택 소자를 포함하고, 상기 제1 및 제2 가변 저항 구조물은, 상기 제2 물질층을 공유하면서 서로 대칭한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극을 형성하는 단계; 제1 및 제2 물질층을 포함하고 서로 다른 저항 상태 사이에서 스위칭하는 제1 가변 저항 구조물 및 상기 제1 가변 저항 구조물과 동일한 구조를 갖는 제2 가변 저항 구조물을 포함하는 선택 소자를 형성하는 단계; 상기 선택 소자와 직렬 연결되며 서로 다른 저항 상태 사이에서 스위칭하는 메모리 소자를 형성하는 단계; 및 제2 전극을 형성하는 단계를 포함하고, 상기 제1 및 제2 가변 저항 구조물은, 상기 제2 물질층을 공유하면서 서로 대칭한다.
상술한 본 발명에 의한 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 크로스 포인트 구조로 구현되더라도 스니크 전류 발생을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 선택 소자(SE)를 나타내는 도면이다.
도 2a는 도 1의 선택 소자(SE)를 구성하는 제1 가변 저항 구조물(100A)의 특성을 나타내는 그래프이고, 도 2b는 도 1의 선택 소자(SE)를 구성하는 제2 가변 저항 구조물(100B)의 특성을 나타내는 그래프이고, 도 2c는 도 1의 선택 소자(SE)의 특성을 나타내는 그래프이다.
도 3a는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀을 나타내는 도면이고, 도 3b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 크로스 포인트 구조의 가변 저항 메모리 장치를 나타내는 도면이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 크로스 포인트 구조의 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 6은 TiN/TiO2/Al2O3/TiO2/TiN의 적층 구조물의 전류-전압 특성을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 포함하는 프로세서 시스템을 나타내는 도면이다.
도 2a는 도 1의 선택 소자(SE)를 구성하는 제1 가변 저항 구조물(100A)의 특성을 나타내는 그래프이고, 도 2b는 도 1의 선택 소자(SE)를 구성하는 제2 가변 저항 구조물(100B)의 특성을 나타내는 그래프이고, 도 2c는 도 1의 선택 소자(SE)의 특성을 나타내는 그래프이다.
도 3a는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀을 나타내는 도면이고, 도 3b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 크로스 포인트 구조의 가변 저항 메모리 장치를 나타내는 도면이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 크로스 포인트 구조의 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 6은 TiN/TiO2/Al2O3/TiO2/TiN의 적층 구조물의 전류-전압 특성을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 포함하는 프로세서 시스템을 나타내는 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1 내지 도 2c를 참조하여 본 발명의 일 실시예에 따른 가변 저항 메모리 장치에 이용되는 선택 소자 및 그 특성에 대하여 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 선택 소자(SE)를 나타내는 도면이다. 도 2a는 도 1의 선택 소자(SE)를 구성하는 제1 가변 저항 구조물(100A)의 특성을 나타내는 그래프이고, 도 2b는 도 1의 선택 소자(SE)를 구성하는 제2 가변 저항 구조물(100B)의 특성을 나타내는 그래프이고, 도 2c는 도 1의 선택 소자(SE)의 특성을 나타내는 그래프이다. 여기서, 가변 저항 구조물이라 함은, 적어도 두 층의 물질층을 포함하면서, 양단에 인가되는 전압에 따라 서로 다른 저항 상태에서 스위칭하는 가변 저항 특성을 갖는 구조물을 의미한다.
도 1을 참조하면, 선택 소자(SE)는 동일한 구조를 가지면서 서로 대칭하여 하나의 물질층을 공유하는 제1 및 제2 가변 저항 구조물(100A, 100B)을 포함한다.
본 실시예에서 제1 및 제2 가변 저항 구조물(100A, 100B)은 각각 제1 물질층(110A, 110B) 및 제2 물질층(120)의 적층 구조를 포함한다. 이때, 제1 가변 저항 구조물(100A)은 제1 물질층(110A)과 제2 물질층(120)이 하부 및 상부로 적층된 구조를 갖고, 그에 따라 제1 가변 저항 구조물(100A)과 대칭하는 제2 가변 저항 구조물(100B)은 제1 물질층(110B)과 제2 물질층(120)이 상부 및 하부로 적층된 구조를 갖는다. 제1 및 제2 가변 저항 구조물(100A, 100B)은 제2 물질층(120)을 공유한다.
제1 가변 저항 구조물(100A)의 제1 물질층(110A)과 제2 가변 저항 구조물(100B)의 제1 물질층(110B)을 다른 도면 부호로 표기하기는 하였으나, 이는 설명의 편의를 위한 것이다. 제1 가변 저항 구조물(100A)과 제2 가변 저항 구조물(100B)이 동일한 구조를 갖고 대칭하기 때문에, 제1 가변 저항 구조물(100A)의 제1 물질층(110A)과 제2 가변 저항 구조물(100B)의 제1 물질층(110B)은 서로 동일하다.
제1 물질층(110A, 110B)과 제2 물질층(120)을 이루는 물질에는 어떠한 제약도 없으며, 제1 물질층(110A)과 제2 물질층(120)을 포함하는 제1 가변 저항 구조물(100A), 및 제1 물질층(110B)과 제2 물질층(120)을 포함하는 제2 가변 저항 구조물(100B) 각각이 전체적으로 가변 저항 특성을 가지면 족하다. 현재 가변 저항 특성을 향상시키기 위하여 가변 저항 물질로 알려진 Ta, Ni, Ti, Fe, Co, Mn, W, Al, Nb 등과 같은 금속 산화물, 페로브스카이트 계열 물질, GeSe와 같은 고체 전해질(solid electrolyte) 등을 다양하게 조합시킨 다중막 구조의 가변 저항 구조물이 이용되고 있다. 예를 들어, 공공 필라멘트의 생성 또는 소멸로 고저항 상태와 저저항 상태 사이에서 스위칭하는 금속 산화물층(예를 들어, TiO2층)과, 이러한 금속 산화물층보다 에너지 밴드갭이 커서 전하의 터널링 베리어로서 기능하는 층(예를 들어, Al2O3층)의 적층 구조가 가변 저항 구조물로 이용될 수 있다. 또는, 예를 들어, 공공 필라멘트의 생성 또는 소멸로 고저항 상태와 저저항 상태 사이에서 스위칭하는 금속 산화물층(예를 들어, TiO2층 또는 Ta2O5층)과, 스위칭 특성 향상을 위하여 이러한 금속 산화물층으로 산소 공공을 제공하는 산소 부족형 금속 산화물층(예를 들어, TiOx층(여기서, x는 2보다 작음))의 적층 구조가 가변 저항 구조물로 이용될 수 있다. 제1 및 제2 가변 저항 구조물(100A, 100B) 각각은 다양한 다중막 구조의 가변 저항 구조물 중 어느 하나일 수 있다. 만약, 제1 및 제2 가변 저항 구조물(100A, 100B) 각각이 위에서 예시한 금속 산화물층(예를 들어, TiO2층) 및 터널링 베리어층(예를 들어, Al2O3층)의 적층 구조라면, 제1 물질층(110A, 110B)은 금속 산화물층(예를 들어, TiO2층)이고 제2 물질층(120)은 터널링 베리어층(예를 들어, Al2O3층)일 수 있다. 이하, 도 2a 및 도 2b를 참조하여, 제1 및 제2 가변 저항 구조물(100A, 100B) 각각의 특성을 설명하기로 한다.
도 2a를 참조하면, 제1 가변 저항 구조물(100A)은 바이폴라 모드로 동작할 수 있다.
즉, 고저항 상태(HRS)에 있는 제1 가변 저항 구조물(100A)의 양단에 인가되는 전압을 마이너스 방향으로 점차 증가시키면 소정 마이너스 전압에서 제1 가변 저항 구조물(100A)의 고저항 상태(HRS)가 저저항 상태(LRS)로 변하는 셋 동작이 수행된다. 이때, 소정 마이너스 전압이 셋 전압(Vset)이 된다.
반대로, 저저항 상태(LRS)에 있는 제1 가변 저항 구조물(100A)의 양단에 인가되는 전압을 플러스 방향으로 점차 증가시키면 소정 플러스 전압에서 제1 가변 저항 구조물(100A)의 저저항 상태(LRS)가 고저항 상태(HRS)로 변하는 리셋 동작이 수행된다. 이때, 소정 플러스 전압이 리셋 전압(Vreset)이 된다.
이와 같이, 제1 가변 저항 구조물(100A)은 셋 전압(Vset)과 리셋 전압(Vreset)에서 각각 저저항 상태(LRS) 및 고저항 상태(HRS)로 스위칭되고, 셋 전압(Vset)과 리셋 전압(Vreset) 사이에서는 직전의 저항 상태를 유지한다. 셋 전압(Vset)과 리셋 전압(Vreset)의 절대값은 실질적으로 동일할 수 있다.
도 2b를 참조하면, 제2 가변 저항 구조물(100B)은 제1 가변 저항 구조물(100A)과 동일한 구조를 갖기 때문에, 제1 가변 저항 구조물(100A)과 마찬가지로 바이폴라 모드로 동작할 수 있다. 그러나, 제2 가변 저항 구조물(100B)의 구체적인 동작은 제1 가변 저항 구조물(100A)과 반대로 수행된다. 제2 가변 저항 구조물(100B)은 제1 가변 저항 구조물(100A)과 대칭하고, 그에 따라 제1 가변 저항 구조물(100A)의 제1 물질층(110A) 쪽에 인가되는 전압이 V2이고 반대쪽에 인가되는 전압이 V1일 때, 제2 가변 저항 구조물(100B)의 제1 물질층(110B) 쪽에 인가되는 전압은 반대로 V1이고 반대쪽에 인가되는 전압이 V2이기 때문이다.
따라서, 동일 전압에서 제1 가변 저항 구조물(100A)이 셋되면 제2 가변 저항 구조물(100B)은 리셋되고, 제1 가변 저항 구조물(100A)이 리셋되면 제2 가변 저항 구조물(100B)은 셋된다. 즉, 제1 가변 저항 구조물(100A)의 셋 전압(Vset)은 제2 가변 저항 구조물(100B)의 리셋 전압(Vreset)과 동일하고, 제1 가변 저항 구조물(100A)의 리셋 전압(Vreset)은 제2 가변 저항 구조물(100B)의 셋 전압(Vset)과 동일하다.
이하, 제1 및 제2 가변 저항 구조물(100A, 100B)이 결합된 선택 소자(SE)의 특성을 도 2c를 참조하여 설명하기로 한다. 도 2c의 그래프는 도 2a의 그래프와 도 2b의 그래프가 결합되어 도출된다.
도 2c를 참조하면, 제1 가변 저항 구조물(100A)이 저저항 상태(LRS)이고 제2 가변 저항 구조물(100B)이 고저항 상태(HRS)인 경우, 선택 소자(SE)의 양단에 인가되는 전압을 플러스 방향으로 증가시키면 제1 전압(Vth1)이 되는 시점에서 제2 가변 저항 구조물(100B)은 고저항 상태(HRS)에서 저저항 상태(LRS)로 스위칭된다. 그에 따라 제1 및 제2 가변 저항 구조물(100A, 100B)은 모두 저저항 상태(LRS)를 갖게 된다. 제1 전압(Vth1)은 제2 가변 저항 구조물(100B)의 셋 전압(Vset)과 실질적으로 동일하다.
이어서, 제1 및 제2 가변 저항 구조물(100A, 100B)이 모두 저저항 상태(LRS)인 경우, 선택 소자(SE)의 양단에 인가되는 전압을 제1 전압(Vth1)에서 플러스 방향으로 증가시키면 제2 전압(Vth2)이 되는 시점에서 제1 가변 저항 구조물(100A)은 저저항 상태(LRS)에서 고저항 상태(HRS)로 스위칭된다. 이때, 제2 전압(Vth2)은 제1 가변 저항 구조물(100A)의 리셋 전압(Vreset)의 두배와 실질적으로 동일하다.
이어서, 제1 가변 저항 구조물(100A)이 고저항 상태(HRS)이고 제2 가변 저항 구조물(100B)이 저저항 상태(LRS)인 경우, 선택 소자(SE)의 양단에 인가되는 전압을 제2 전압(Vth2)에서 점차 감소시키면 제3 전압(Vth3)이 되는 시점에서 제1 가변 저항 구조물(100A)은 고저항 상태(HRS)에서 저저항 상태(LRS)로 스위칭된다. 제3 전압(Vth3)은 제1 가변 저항 구조물(100A)의 셋 전압(Vset)과 실질적으로 동일하다.
이어서, 제1 및 제2 가변 저항 구조물(100A, 100B)이 모두 저저항 상태(LRS)인 경우, 선택 소자(SE)의 양단에 인가되는 전압을 제3 전압(Vth3)에서 점차 감소시키면 제4 전압(Vth4)이 되는 시점에서 제2 가변 저항 구조물(100B)은 저저항 상태(LRS)에서 고저항 상태(HRS)로 스위칭된다. 제4 전압(Vth4)은 제2 가변 저항 구조물(100B)의 리셋 전압(Vreset)의 두배와 실질적으로 동일하다.
결과적으로, 선택 소자(SE)는 제1 가변 저항 구조물(100A)이 고저항 상태(HRS)이고 제2 가변 저항 구조물(100B)이 저저항 상태(LRS)인 경우, 제1 가변 저항 구조물(100A)이 저저항 상태(LRS)이고 제2 가변 저항 구조물(100B)이 고저항 상태(HRS)인 경우, 및 제1 및 제2 가변 저항 구조물(100A, 100B)이 모두 저저항 상태(LRS)인 경우 사이에서 스위칭한다.
여기서, 제1 및 제2 가변 저항 구조물(100A, 100B) 중 어느 하나가 고저항 상태(HRS)이면 선택 소자(SE)에는 낮은 전류가 흐르고, 제1 및 제2 가변 저항 구조물(100A, 100B) 모두가 저저항 상태(LRS)인 경우 선택 소자(SE)에 높은 전류가 흐른다. 특히, 선택 소자(SE) 양단에 인가되는 전압을 0V에서 제1 전압(Vth1)(또는 제3 전압(Vth3))까지 증가시키는 동안에는 선택 소자(SE)를 통해 흐르는 전류가 극히 작으나, 제1 전압(Vth1)(또는 제3 전압(Vth3)) 이상으로 전압을 증가시키면 선택 소자(SE)를 통해 흐르는 전류가 급격히 증가한다. 또한, 선택 소자(SE)를 통해 흐르는 전류는 양방향에서 실질적으로 대칭이다. 이러한 선택 소자(SE)의 특성은 실험적으로도 확인되었으며 이에 대해서는 도 6을 참조하여 후술하기로 한다.
상술한 본 발명의 일 실시예에 따른 선택 소자(SE)의 특성을 고려하면, 종래의 다이오드에 비하여 가변 저항 메모리 장치의 메모리 셀의 선택 소자로 이용하기 적합함을 알 수 있다.
도 3a는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀을 나타내는 도면이고, 도 3b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀을 나타내는 도면이다. 특히, 도 3a 및 도 3b의 단위 셀은 전술한 도 1의 선택 소자(SE)를 포함한다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 단위 셀은 전압(V1, V2) 인가를 위한 두 개의 전극 사이에 개재되고 직렬 연결된 메모리 소자(ME) 및 선택 소자(SE)를 포함한다.
여기서, 메모리 소자(ME)는 양단에 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 데이터를 저장하는 부분으로, 단일층이거나 적어도 두 층의 물질층을 포함하는 가변 저항 구조물일 수 있다. 즉, 메모리 소자(ME)는 가변 저항 특성을 갖는 물질이기만 하면 족하며, ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory)에 이용되는 어떠한 물질이어도 무방하다. 예를 들어, 메모리 소자(ME)는 Ta, Ni, Ti, Fe, Co, Mn, W, Al, Nb 등과 같은 금속 산화물, 페로브스카이트 계열 물질, GeSe와 같은 고체 전해질(solid electrolyte) 등을 포함하는 단일막 또는 다중막 구조일 수 있다. 본 실시예에서는 메모리 소자(ME)가 공공 필라멘트의 생성 또는 소멸로 고저항 상태와 저저항 상태 사이에서 스위칭하는 금속 산화물층(210)과 금속 산화물층(210)으로 산소 공공을 제공하는 산소 부족형 금속 산화물층(220)의 적층 구조를 포함하는 경우를 나타내었으나, 본 발명은 이에 한정되지 않음은 물론이다.
선택 소자(SE)는 도 1에서 설명한 것과 동일한 구조를 가지며 두 개의 전극 사이에서 메모리 소자(ME)와 직렬 연결된다. 선택 소자(SE)에 대해서는 전술하였으므로, 여기서 구체적인 설명은 생략하기로 한다.
본 실시예의 단위 셀에서 메모리 소자(ME)는 셋 동작과 리셋 동작이 서로 다른 극성에서 일어나는 바이폴라 모드로 스위칭할 수 있다. 이러한 경우, 선택 소자(SE)는 종래의 다이오드 등과 달리 실질적으로 서로 대칭하는 양 방향 전류를 흘리므로 메모리 소자(ME)의 선택 소자로 적합하다.
도 3b를 참조하면, 본 발명의 다른 일 실시예에 따른 단위 셀은 도 3a와 비교할 때 메모리 소자(ME)와 선택 소자(SE)의 사이에 개재되는 전극(310)을 더 포함한다. 전극(310)은 메모리 소자(ME)와 선택 소자(SE)의 전기적 연결을 유지하면서 메모리 소자(ME)와 선택 소자(SE)를 구분하는 역할을 할 수 있다. 전극(310)으로는 도전성 물질 예컨대, 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등이 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 크로스 포인트 구조의 가변 저항 메모리 장치를 나타내는 도면이다.
도 4a를 참조하면, 서로 평행한 복수개의 제1 도전 라인(410)과, 제1 도전 라인(410) 상부에 배치되고 제1 도전 라인(410)과 교차하면서 서로 평행한 복수개의 제2 도전 라인(420)이 배치되고, 제1 도전 라인(410)과 제2 도전 라인(420) 사이에서 이들의 교차점마다 도 3b의 단위 셀 즉, 직렬 연결된 메모리 소자(ME) 및 선택 소자(SE)와 이들 사이에 개재된 전극(310)이 배치된다. 도 3b의 단위 셀 대신 도 3a의 단위 셀 즉, 직렬 연결된 메모리 소자(ME) 및 선택 소자(SE)가 배치될 수도 있다.
어느 하나의 메모리 셀의 일단과 접하는 제1 도전 라인(410) 및 타단과 접하는 제2 도전 라인(420)이 해당 메모리 셀에 전압 인가를 위한 제1 및 제2 전극으로서의 역할을 수행할 수 있다.
이러한 크로스 포인트 구조에서 읽기/쓰기 등의 소정 동작을 위하여 선택된 셀과 접하는 제1 및 제2 도전 라인(410, 420)(이하, 선택된 제1 및 제2 도전 라인(410, 420))에 소정 전압을 인가한다고 가정할 때, 선택된 제1 도전 라인(410) 또는 선택된 제2 도전 라인(420)에 일단이 연결된 비선택된 셀로의 스니크 커런트가 감소한다. 이는 비선택된 셀의 타단에는 비선택된 제1 도전 라인(410) 또는 비선택된 제2 도전 라인(420)이 연결되어 결국 비선택된 셀의 양단에 인가되는 전압은 선택된 셀의 양단에 인가되는 전압에 비해 크게 작을 수밖에 없는데, 이러한 경우, 비선택된 셀의 선택 소자(SE)는 상대적으로 저전압 하에서 전류를 거의 흘리지 않기 때문이다.
나아가, 선택 소자(SE)가 실질적으로 서로 대칭하는 양방향 전류를 흘릴 수 있어 메모리 셀의 메모리 소자(ME)가 바이폴라 모드로 동작하는 경우에도 적합함은 전술하였다.
한편, 본 실시예에서는 한 개의 제1 스택(ST1)을 갖는 가변 저항 메모리 장치를 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 가변 저항 메모리 장치는 두 개 이상의 스택이 수직으로 적층된 멀티 스택 구조를 포함할 수 있다. 이러한 멀티 스택 구조에서는, 제1 스택(ST1) 상부의 제2 스택(미도시됨)은 제2 도전 라인(420)을 공유할 수 있다.
또한, 본 실시예에서는 제1 도전 라인(410) 및 제2 도전 라인(420)이 메모리 셀과 직접 접하여 제1 및 제2 전극으로서의 역할을 수행하는 경우를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 도전 라인(410)과 선택 소자(SE) 사이 및/또는 제2 도전 라인(420)과 메모리 소자(ME) 사이에 각각 제1 전극 및/또는 제2 전극(미도시됨)이 더 형성될 수도 있고, 제1 전극과 제1 도전 라인(410) 사이 및/또는 제2 전극과 제2 도전 라인(420) 사이에 각각 제1 전극 콘택 및/또는 제2 전극 콘택(미도시됨)이 더 형성될 수도 있다. 도 4에 도시되지 않은 제1 및 제2 전극과 제1 및 제2 전극 콘택에 대해서는 도 5a 내지 도 5d에 예시적으로 도시하였다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 크로스 포인트 구조의 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 도면이다. 특히, 도 5a 내지 도 5d는 도 4의 X-X' 선에 따른 단면을 기준으로 하여 도시된 것이다.
도 5a를 참조하면, 도시되지 않은 소정의 하부 구조물이 형성된 기판(500) 상에 제1 방향(도 4의 X-X'선과 교차하는 방향)으로 연장되며 서로 평행한 복수의 제1 도전 라인(510)을 형성한다. 제1 도전 라인(510) 사이의 공간에는 제1 절연층(505)이 형성된다. 제1 도전 라인(510)은 예컨대, 금속 또는 금속 질화물로 형성될 수 있고, 제1 절연층(505)은 예컨대, 산화물로 형성될 수 있다.
이어서, 제1 절연층(505) 및 제1 도전 라인(510) 상에 제2 절연층(515)을 형성한 후, 제2 절연층(515)을 선택적으로 식각하여 제1 도전 라인(510)을 노출시키는 복수의 콘택홀하고 이 콘택홀에 도전 물질을 매립하여 제1 전극 콘택(520)을 형성한다. 여기서, 제1 전극 콘택(520)은 섬 형상을 가질 수 있고, 제1 도전 라인(510)과 중첩하면서 제1 방향으로 배열된다. 제1 전극 콘택(520)은 예컨대, 금속 또는 금속 질화물로 형성될 수 있고, 제2 절연층(515)은 예컨대, 산화물로 형성될 수 있다. 제2 절연층(515) 및 제1 전극 콘택(520)의 형성은 생략될 수도 있다.
도 5b를 참조하면, 도 5a의 결과물 상에 제1 전극용 도전층(525)을 형성한 후, 전술한 선택 소자(SE) 형성을 위하여 제1 물질층(530A), 제2 물질층(535) 및 제1 물질층(530B)을 순차적으로 증착한다. 제2 전극용 도전층(525)은 예컨대, 금속 또는 금속 질화물로 형성될 수 있다. 이때, 제1 전극용 도전층(525)의 형성은 생략될 수도 있다.
이어서, 제1 물질층(530B) 상에 선택 소자와 메모리 셀 사이에 개재되는 전극 형성을 위한 도전층(540)을 형성한 후, 전술한 메모리 셀(ME) 형성을 위한 가변 저항 물질층 예컨대, 금속 산화물층(545) 및 산소 부족형 금속 산화물층(550)의 이중층을 증착한다. 이때, 도전층(540)의 형성은 생략될 수도 있다.
이어서, 산소 부족형 금속 산화물층(550) 상에 제2 전극용 도전층(555)을 형성한다. 제2 전극용 도전층(555)의 형성 역시 생략될 수도 있다.
도 5c를 참조하면, 도 5b에서 적층된 구조물들을 선택적으로 식각하여 제1 전극 콘택(520) 각각과 중첩하도록 섬 형상으로 만든 후, 식각된 측벽에 절연 스페이서(560)를 형성한다. 절연 스페이서(560)는 질화물과 같은 절연물질의 증착 및 전면 식각으로 형성될 수 있다.
도 5d를 참조하면, 절연 스페이서(560) 사이의 공간을 매립하는 제3 절연층(565)을 형성한다. 제3 절연층(565)은 산화물 등으로 형성될 수 있다.
이어서, 결과물 상에 제4 절연층(575)을 형성한 후, 제4 절연층(575)을 선택적으로 식각하여 식각된 제2 전극용 도전층(555) 각각을 노출시키는 복수의 콘택홀을 형성하고 이 콘택홀에 도전 물질을 매립하여 제2 전극 콘택(570)을 형성한다. 제2 전극 콘택(570)은 예컨대, 금속 또는 금속 질화물로 형성될 수 있고, 제4 절연층(575)은 예컨대, 산화물로 형성될 수 있다. 제4 절연층(575) 및 제2 전극 콘택(570)의 형성은 생략될 수도 있다.
이어서, 결과물 상에 제1 방향과 교차하는 제2 방향으로 연장되며 서로 평행한 복수의 제2 도전 라인(580)을 형성한다. 제2 도전 라인(580)은 제2 방향으로 배열되는 복수의 제2 전극 콘택(570)과 연결된다. 제2 도전 라인(580) 사이의 공간은 도시되지 않은 절연 물질로 매립될 수 있다. 제2 도전 라인(580)은 예컨대, 금속 또는 금속 질화물로 형성될 수 있다.
이상으로 설명한 공정에 의하면, 선택 소자 형성을 위한 물질층들(530A, 530B, 535 참조), 메모리 소자 형성을 위한 물질층들(545, 550 참조), 및 전극 형성을 위한 물질층들(525, 540, 555)을 일괄 식각하여 공정 단순화를 가능하게 한다. 특히, 선택 소자 형성을 위한 물질층들(530A, 530B, 535 참조)과 메모리 소자 형성을 위한 물질층들(545, 550 참조)이 모두 금속 산화물인 경우, 그 증착과 식각이 용이하고 단순한 장점이 있다.
도 6은 TiN/TiO2/Al2O3/TiO2/TiN의 적층 구조물의 전류-전압 특성을 나타내는 그래프이다. 여기서, TiO2층은 전술한 도 1의 제1 물질층(110A, 110B)에 대응하고, Al2O3층은 전술한 도 1의 제2 물질층(120)에 대응하고, TiN층은 두 개의 전극에 대응한다.
도 6을 참조하면, 저전압 즉, 약 -1V 내지 1V의 구간에서 전류는 거의 흐르지 않음을 알 수 있다. 따라서, TiN/TiO2/Al2O3/TiO2/TiN의 적층 구조물을 크로스 포인트 구조에서의 선택 소자로 이용하는 경우, 스니크 커런트 방지가 가능함을 알 수 있다.
또한, TiN/TiO2/Al2O3/TiO2/TiN의 적층 구조물에서는 양 방향 전류가 흐르며, 특히 거의 대칭하는 양방향 전류가 흐르므로 바이폴라 모드로 동작하는 메모리 소자의 선택 소자로 이용될 수 있다.
도 7은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 포함하는 프로세서 시스템을 나타내는 도면이다.
프로세서 시스템(70)은 전술한 도 3a 또는 도 3b의 단위 셀을 복수개 포함하거나 또는 전술한 도 4의 크로스 포인트 구조를 포함하는 메모리(71)를 포함한다. 그외에 프로세스 시스템(70)은 프로세싱에 필요한 다양한 구성요소들 예컨대, CPU(79), 주변회로 소자로서 플로피 디스크 드라이브(77) 및 CD롬 드라이브(75), 입출력 장치(73) 등을 더 포함할 수 있다.
메모리(71)는 버스(72)를 통하여 CPU(79)와 통신할 수 있다. 기타, 플로피 디스크 드라이브(77), CD롬 드라이브(75), 입출력 장치(73) 등도 버스(72)를 통하여 CPU(79)와 통신할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SE: 선택 소자 110A, 110B: 제1 물질층
120: 제2 물질층
120: 제2 물질층
Claims (16)
- 제1 전극;
제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 개재되고, 서로 다른 저항 상태 사이에서 스위칭하는 메모리 소자; 및
상기 제2 전극과 상기 메모리 소자 사이에 개재되고, 제1 및 제2 물질층을 포함하고 서로 다른 저항 상태 사이에서 스위칭하는 제1 가변 저항 구조물 및 상기 제1 가변 저항 구조물과 동일한 구조를 갖는 제2 가변 저항 구조물을 포함하는 선택 소자를 포함하고,
상기 제1 및 제2 가변 저항 구조물은, 상기 제2 물질층을 공유하면서 서로 대칭하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 제1 물질층은, 금속 산화물층이고,
상기 제2 물질층은, 상기 제1 물질층보다 에너지 밴드갭이 큰 물질층인
가변 저항 메모리 장치.
- 제2 항에 있어서,
상기 제1 물질층은, TiO2층이고,
상기 제2 물질층은, Al2O3층인
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 제1 전극 및 상기 제2 전극은, 동일한 물질로 형성된
가변 저항 메모리 장치.
- 제4 항에 있어서,
상기 제1 전극 및 상기 제2 전극은, TiN로 형성된
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 제1 및 제2 가변 저항 구조물은, 바이폴라 모드로 동작하고,
상기 제1 가변 저항 구조물의 셋 시점에서 상기 제2 가변 저항 구조물은 리셋되고,
상기 제1 가변 저항 구조물의 리셋 시점에서 상기 제2 가변 저항 구조물은 셋되는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 메모리 소자는, 바이폴라 모드로 동작하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 메모리 소자 및 상기 선택 소자는, 금속 산화물로 형성된
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 메모리 소자와 상기 선택 소자 사이에 개재되는 제3 전극을 더 포함하는
가변 저항 메모리 장치.
- 제1 항에 있어서,
상기 제1 전극은, 제1 방향으로 연장되고 서로 평행한 복수의 제1 도전 라인을 포함하고,
상기 제2 전극은, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 서로 평행한 복수의 제2 도전 라인을 포함하고,
상기 메모리 소자 및 상기 선택 소자는, 상기 제1 도전 라인과 상기 제2 도전 라인의 교차점마다 배치되는
가변 저항 메모리 장치.
- 제10 항에 있어서,
상기 메모리 소자와 상기 제1 도전 라인 사이, 또는, 상기 선택 소자와 상기 제2 도전 라인 사이에 개재되는 한층 이상의 섬형 도전층을 더 포함하는
가변 저항 메모리 장치.
- 제1 전극을 형성하는 단계;
제1 및 제2 물질층을 포함하고 서로 다른 저항 상태 사이에서 스위칭하는 제1 가변 저항 구조물 및 상기 제1 가변 저항 구조물과 동일한 구조를 갖는 제2 가변 저항 구조물을 포함하는 선택 소자를 형성하는 단계;
상기 선택 소자와 직렬 연결되며 서로 다른 저항 상태 사이에서 스위칭하는 메모리 소자를 형성하는 단계; 및
제2 전극을 형성하는 단계를 포함하고,
상기 제1 및 제2 가변 저항 구조물은, 상기 제2 물질층을 공유하면서 서로 대칭하는
가변 저항 메모리 장치의 제조 방법.
- 제12 항에 있어서,
상기 선택 소자 및 메모리 소자 형성 단계는,
상기 선택 소자 형성을 위한 상기 제1 물질층, 상기 제2 물질층 및 상기 제1 물질층과 상기 메모리 소자 형성을 위한 제3 물질층을 증착하는 단계; 및
상기 증착된 제1, 제2 및 제3 물질층을 일괄식각하는 단계를 포함하는
가변 저항 메모리 장치의 제조 방법.
- 제13 항에 있어서,
상기 제1, 제2 및 제3 물질층은, 금속 산화물인
가변 저항 메모리 장치의 제조 방법.
- 제13 항에 있어서,
제3 물질층은, 적어도 두층의 물질을 포함하는
가변 저항 메모리 장치의 제조 방법.
- 제12 항에 있어서,
상기 메모리 소자와 상기 선택 소자 사이에 개재되는 제3 전극을 형성하는 단계를 더 포함하는
가변 저항 메모리 장치의 제조 방법.
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-
2012
- 2012-07-23 KR KR1020120080114A patent/KR101915686B1/ko active IP Right Grant
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| WO2018207972A1 (ko) * | 2017-05-10 | 2018-11-15 | 고려대학교 산학협력단 | 투명하고 유연한 저항 변화 메모리 및 그 제조방법 |
| KR20200026589A (ko) * | 2018-09-03 | 2020-03-11 | 삼성전자주식회사 | 메모리 장치 |
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