JP2020144959A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の好適な読出動作及び長寿命化を実現する。【解決手段】半導体記憶装置は、第１配線と、第１配線に接続された第１抵抗変化素子と、第１抵抗変化素子に接続された第１非線形素子と、第１非線形素子に接続された第２配線と、を備える。第１抵抗変化素子に対する読出動作において、第１配線及び第２配線の間の電圧は第１電圧まで増大し、第１配線及び第２配線の間の電圧が第１電圧まで増大した後で、第１配線及び第２配線の間の電圧が第１電圧よりも大きい第２電圧まで増大する。【選択図】図１３

Description

本実施形態は、半導体記憶装置に関する。
第１配線と、第１配線に接続された第１抵抗変化素子と、第１抵抗変化素子に接続された第１非線形素子と、第１非線形素子に接続された第２配線と、を備える半導体記憶装置が知られている。
特開２０１１−１８８３８号公報
半導体記憶装置の好適な読出動作及び長寿命化を実現する。
一の実施形態に係る半導体記憶装置は、第１配線と、第１配線に接続された第１抵抗変化素子と、第１抵抗変化素子に接続された第１非線形素子と、第１非線形素子に接続された第２配線と、を備える。第１抵抗変化素子に対する読出動作において、第１配線及び第２配線の間の電圧は第１電圧まで増大し、第１配線及び第２配線の間の電圧が第１電圧まで増大した後で、第１配線及び第２配線の間の電圧が第１電圧よりも大きい第２電圧まで増大する。
一の実施形態に係る半導体記憶装置は、第１配線と、第１配線に接続された第１抵抗変化素子と、第１抵抗変化素子に接続された第１非線形素子と、第１非線形素子に接続された第２配線と、第１配線及び第２配線に接続された周辺回路と、を備える。周辺回路は、第１抵抗変化素子に対する読出動作において、第１抵抗変化素子に流れる電流が第１電流より大きくなるまで第１配線及び第２配線の間の電圧を増大させ、第１抵抗変化素子に流れる電流が第１電流より大きくなった以降の所定のタイミングにおいて第１抵抗変化素子に流れる電流が、第２電流より小さい場合には第１信号を出力し、第２電流より大きい場合には第２信号を出力する。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。 メモリセルアレイ１１の一部の構成を示す模式的な回路図である。 メモリセルアレイ１１の一部の構成を示す模式的な斜視図である。 メモリセルＭＣの模式的な斜視図である。 磁気抵抗素子ＭＲの模式的な断面図である。 第１実施形態に係る書込動作を説明するためのタイミング図である。 第１実施形態に係る消去動作を説明するためのタイミング図である。 磁気抵抗素子ＭＲの電流−電圧特性を示す模式的なグラフである。 非線形素子ＮＯの電流−電圧特性を示す模式的なグラフである。 メモリセルＭＣの電流−電圧特性を示す模式的なグラフである。 メモリセルＭＣの電流−電圧特性のばらつきを示す模式的なグラフである。 第１実施形態に係る読出動作を説明するためのヒストグラムである。 同読出動作を説明するためのフローチャートである。 同読出動作を説明するためのタイミング図である。 第２実施形態に係る磁気抵抗素子ＭＲの模式的な断面図である。 第２実施形態に係る書込動作を説明するためのタイミング図である。 変形例に係るメモリセルＭＣの模式的な斜視図である。 変形例に係る読出動作を説明するためのタイミング図である。 変形例に係る読出動作を説明するためのタイミング図である。 変形例に係る読出動作を説明するためのタイミング図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
以下、図面を参照して、実施形態に係る半導体記憶装置の回路構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置のブロック図である。本実施形態に係る半導体記憶装置１は、複数のメモリセルＭＣを備えるメモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３と、これら行デコーダ１２及び列デコーダ１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６とを備える。
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ及び複数のビット線ＢＬを備える。行デコーダ１２は、複数のワード線ＷＬに接続され上記行アドレスに対応するワード線ＷＬを電圧供給線と導通させるスイッチ回路等を備える。列デコーダ１３は、複数のビット線ＢＬに接続され上記列アドレスに対応するビット線ＢＬを電圧供給線と導通させるスイッチ回路等を備える。また、列デコーダ１３は、ビット線ＢＬの電流又は電圧を検知するセンスアンプ回路等を備える。電源１５は、電源電圧を昇圧して電圧供給線に出力するチャージポンプ回路等の昇圧回路、電源電圧等を降圧して電圧供給線に出力する降圧回路等を備える。制御回路１６は、これらを制御するシーケンサ等を備える。
図２はメモリセルアレイ１１の構成を示す模式的な回路図である。図３はメモリセルアレイ１１の構成を示す模式的な斜視図である。
メモリセルアレイ１１は、例えば、図３に示す通り、Ｘ方向に並びＹ方向に延伸する複数のビット線ＢＬと、Ｙ方向に並びＸ方向に延伸する複数のワード線ＷＬと、ビット線ＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＭＣと、を備える。図２の例において、メモリセルＭＣの陽極はビット線ＢＬに接続され、メモリセルＭＣの陰極はワード線ＷＬに接続される。メモリセルＭＣは、磁気抵抗素子ＭＲ及び非線形素子ＮＯを備える。磁気抵抗素子ＭＲは、１ビット又は複数ビットのデータを記録する抵抗変化素子として機能する。非線形素子ＮＯは、選択メモリセルＭＣに含まれる抵抗変化素子に選択的に電圧を印加し、又は、電流を流すセレクタとして機能する。
図４は、本実施形態に係るメモリセルＭＣの模式的な斜視図である。
図４には、Ｚ方向に順に積層された導電層２１、導電層２２、非線形層２３、導電層２４、磁気抵抗層２５、導電層２６及び導電層２７を備える。
導電層２１は、ビット線ＢＬとして機能する。導電層２１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等であっても良いし、リン（Ｐ）等のＮ型の不純物が注入された多結晶シリコン等でも良い。
導電層２２は、メモリセルＭＣの陽極として機能する。導電層２２は、例えば、導電層２１と同様の材料を含んでも良い。導電層２２は非線形層２３からの元素拡散を防止する機能を有する。
非線形層２３は、非線形素子ＮＯとして機能する。例えば、非線形層２３に所定のしきい値よりも低い電圧が印加された場合、非線形層２３は高抵抗状態である。非線形層２３に印加される電圧が所定のしきい値に達すると、非線形層２３は低抵抗状態となり、非線形層２３に流れる電流は複数桁増大する。非線形層２３に印加される電圧が所定のホールド電圧を下回ると、非線形層２３は再度高抵抗状態となる。
非線形層２３は、例えば、少なくとも１種以上のカルコゲンを含む。非線形層２３は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、非線形層２３は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含んでもよい。
尚、ここで言うカルコゲンとは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものである。カルコゲンは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。
尚、非線形層２３は、銀（Ａｇ）及び銅（Ｃｕ）の少なくとも一方を含む金属層と、絶縁層と、を含むものであっても良い。また、非線形層２３は、カルコゲンを含む層と、銀及び銅の少なくとも一方を含む金属層と、絶縁層と、の積層構造を有していても良い。
導電層２４は、非線形素子ＮＯ及び磁気抵抗素子ＭＲを接続する電極として機能する。導電層２４は、例えば、導電層２１と同様の材料を含んでも良い。導電層２４は非線形層２３からの元素拡散を防止する機能を有する。
磁気抵抗層２５は、磁気抵抗素子ＭＲとして機能する。磁気抵抗層２５の構成については、図５を参照して後述する。
導電層２６は、メモリセルＭＣの陰極として機能する。導電層２６は、例えば、導電層２１と同様の材料を含んでも良い。
導電層２７は、ワード線ＷＬとして機能する。導電層２７は、例えば、導電層２１と同様の材料を含んでも良い。
図５は、本実施形態に係る磁気抵抗層２５（磁気抵抗素子ＭＲ）の模式的な断面図である。
本実施形態に係る磁気抵抗層２５（磁気抵抗素子ＭＲ）は、Ｚ方向に順に積層された下地層３１、磁化自由層３２、トンネル絶縁層３３、第１磁化固定層３４、スペーサ層３５、第２磁化固定層３６、スペーサ層３７、シフトキャンセル層３８及びキャップ層３９を備える。
下地層３１は、非磁性体の絶縁層である。下地層３１は、例えば、酸化マグネシウム（ＭｇＯ）を含んでいても良いし、その他の元素を含んでいても良い。
磁化自由層３２は、強磁性体の導電層である。磁化自由層３２は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。磁化自由層３２は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含んでいても良いし、その他の元素を含んでいても良い。
磁化自由層３２は、データの記録に用いられる。例えば、磁化自由層３２の磁化方向が第１磁化固定層３４の磁化方向と平行である状態（図示の例では上方向である状態。以下、「平行状態」と呼ぶ。）では、磁化自由層３２、トンネル絶縁層３３及び第１磁化固定層３４を含むトンネル接合は低抵抗状態となる。一方、磁化自由層３２の磁化方向が第１磁化固定層３４の磁化方向と反平行である状態（図示の例では下方向である状態。以下、「反平行状態」と呼ぶ。）では、このトンネル接合は、トンネル磁気抵抗効果（TMR: Tunnel Magneto Resistance Effect）によって高抵抗状態となる。例えば、低抵抗状態にはデータ“０”が割り当てられ、高抵抗状態にはデータ“１”が割り当てられる。
尚、磁化自由層３２は、例えば、上面の面積が下面の面積よりも小さい。磁化自由層３２は、テーパ角θＳＬ（θ＞０）でテーパしている部分を含む。磁化自由層３２のテーパ部分は、例えば、下地層３１との界面付近に設けられている。
トンネル絶縁層３３は、非磁性体の絶縁層である。トンネル絶縁層３３は、例えば、酸化マグネシウム（ＭｇＯ）を含んでいても良いし、その他の元素を含んでいても良い。
第１磁化固定層３４は、強磁性体の導電層である。第１磁化固定層３４は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。図示の例において、第１磁化固定層３４の磁化方向は上方向である。第１磁化固定層３４は、例えば、コバルト、鉄、又はニッケル（Ｎｉ）から選ばれる元素と、ボロン（Ｂ）、リン（Ｐ）、炭素（Ｃ）、又は窒素（Ｎ）から選ばれる元素を含む化合物を含んでいても良いし、その他の元素を含んでいても良い。
尚、第１磁化固定層３４は、例えば、上面の面積が下面の面積よりも小さい。第１磁化固定層３４は、テーパ角θＩＲＬ（θ＞０）でテーパしている部分を含む。第１磁化固定層３４のテーパ部分は、例えば、スペーサ層３５との界面付近に設けられている。
スペーサ層３５は、非磁性体の導電層である。スペーサ層３５は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）の少なくとも一つを含んでいても良いし、その他の元素を含んでいても良い。
第２磁化固定層３６は、強磁性体の導電層である。第２磁化固定層３６は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。第２磁化固定層３６の磁化方向は、定常状態において、第１磁化固定層３４の磁化方向と平行である。図示の例において、第２磁化固定層３６の磁化方向は上方向である。第２磁化固定層３６は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）等を含んでいても良いし、その他の元素を含んでいても良い。
スペーサ層３７は、非磁性体の導電層である。スペーサ層３７は、例えば、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、又はクロム（Ｃｒ）を含んでいても良いし、その他の元素を含んでいても良い。
シフトキャンセル層３８は、強磁性体の導電層である。シフトキャンセル層３８は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。第２磁化固定層３６の磁化方向は、定常状態において、第１磁化固定層３４の磁化方向と反平行である。図示の例において、シフトキャンセル層３８の磁化方向は下方向である。シフトキャンセル層３８は、例えば、コバルト白金合金（ＣｏＰｔ）、コバルトニッケル合金（ＣｏＮｉ）、又はコバルトパラジウム合金（ＣｏＰｄ）等を含んでいても良いし、その他の元素を含んでいても良い。
キャップ層３９は、非磁性体の導電層である。キャップ層３９は、例えば、白金（Ｐｔ）、タングステン（Ｗ）、タンタル（Ｔａ）及びルテニウム（Ｒｕ）の少なくとも一つを含んでいても良いし、その他の元素を含んでいても良い。
［動作］
次に、本実施形態に係る半導体記憶装置の動作について説明する。
［書込動作］
まず、図６等を参照して、メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させる書込動作について説明する。図６は、書込動作におけるワード線ＷＬ及びビット線ＢＬの電圧を示す模式的なタイミング図である。
書込動作においては、例えば、タイミングＴ１０からタイミングＴ１１にかけて、選択ワード線ＷＬの電圧が電圧ＶＳＳ（≒０Ｖ）に、選択ビット線ＢＬの電圧が電圧Ｖｗ０（＞ＶＳＳ）に、非選択ワード線ＷＬ及び非選択ビット線ＢＬの電圧が電圧１／２Ｖｗ０に設定される。
選択ワード線ＷＬ及び選択ビット線ＢＬに接続された選択メモリセルＭＣには電圧Ｖｗ０が印加され、非線形層２３（図４）は低抵抗状態となり、選択ビット線ＢＬから選択ワード線ＷＬに電流が流れる。
これにより、シフトキャンセル層３８（図５）の磁化方向（下方向）に対応するスピントルクが、シフトキャンセル層３８から第２磁化固定層３６及び第１磁化固定層３４に注入される。この際のスピントルクは、第２磁化固定層３６及び第１磁化固定層３４の磁化方向を反転させる大きさを有しない。従って、第２磁化固定層３６及び第１磁化固定層３４の磁化方向は、定常状態の磁化方向（上方向）に維持される。
また、第１磁化固定層３４（図５）の磁化方向（上方向）に対応するスピントルクが、第１磁化固定層３４から磁化自由層３２に注入される。この際のスピントルクは、磁化自由層３２の磁化方向を反転させる大きさを有する。従って、磁化自由層３２の磁化方向は第１磁化固定層３４の磁化方向（上方向）と平行になる。磁化自由層３２の磁化方向は、タイミングＴ１１以降も上方向に保持される。
非選択ワード線ＷＬ及び非選択ビット線ＢＬの少なくとも一方に接続された非選択メモリセルＭＣには、電圧１／２Ｖｗ０又はＶＳＳが印加される。この場合、非線形層２３（図４）は高抵抗状態であり、非選択メモリセルＭＣには電流がほぼ流れない。
［消去動作］
次に、図７等を参照して、メモリセルＭＣを低抵抗状態から高抵抗状態に遷移させる消去動作について説明する。図７は、消去動作におけるワード線ＷＬ及びビット線ＢＬの電圧を示す模式的なタイミング図である。
消去動作においては、例えば、タイミングＴ２０からタイミングＴ２１にかけて、選択ワード線ＷＬの電圧が電圧ＶＳＳ（≒０Ｖ）に、選択ビット線ＢＬの電圧が電圧Ｖｗ１（＞Ｖｗ０）に、非選択ワード線ＷＬ及び非選択ビット線ＢＬの電圧が電圧１／２Ｖｗ１に設定される。
選択ワード線ＷＬ及び選択ビット線ＢＬに接続された選択メモリセルＭＣには電圧Ｖｗ１が印加され、非線形層２３（図４）は低抵抗状態となり、選択ビット線ＢＬから選択ワード線ＷＬに電流が流れる。
これにより、シフトキャンセル層３８（図５）の磁化方向（下方向）に対応するスピントルクが、シフトキャンセル層３８から第２磁化固定層３６及び第１磁化固定層３４に注入される。この際のスピントルクは、第２磁化固定層３６及び第１磁化固定層３４の磁化方向を反転させる大きさを有する。従って、第２磁化固定層３６及び第１磁化固定層３４の磁化方向は、一時的に反転する。
また、第１磁化固定層３４（図５）の磁化方向（下方向）に対応するスピントルクが、第１磁化固定層３４から磁化自由層３２に注入される。この際のスピントルクは、磁化自由層３２の磁化方向を反転させる大きさを有する。従って、磁化自由層３２の磁化方向は第１磁化固定層３４の磁化方向（下方向）と平行になる。磁化自由層３２の磁化方向は、タイミングＴ２１以降も下方向に保持される。一方、第１磁化固定層３４及び第２磁化固定層３６の磁化方向は、タイミングＴ２１以降、上方向に戻る。
非選択ワード線ＷＬ及び非選択ビット線ＢＬの少なくとも一方に接続された非選択メモリセルＭＣには、電圧１／２Ｖｗ１又はＶＳＳが印加される。この場合、非線形層２３（図４）は高抵抗状態であり、非選択メモリセルＭＣには電流がほぼ流れない。
［読出動作］
次に、メモリセルＭＣからデータを読み出す読出動作について説明する。
まず、図８〜図１０を参照して、メモリセルＭＣの電流−電圧特性について説明する。
図８は、磁気抵抗素子ＭＲの電流−電圧特性を示す模式的なグラフである。横軸は、磁気抵抗素子ＭＲの陰極−陽極間の電圧ＶＭＲを示している。縦軸は、磁気抵抗素子ＭＲに流れる電流ＩＭＲを対数軸で示している。
図中にＰで示した特性は、平行状態の磁気抵抗素子ＭＲの特性を示している。また、図中にＡＰで示した特性は、反平行状態の磁気抵抗素子ＭＲの特性を示している。上述の通り、反平行状態の磁気抵抗素子ＭＲの抵抗値は、平行状態の磁気抵抗素子ＭＲの抵抗値よりも大きい。
図９は、非線形素子ＮＯの電流−電圧特性を示す模式的なグラフである。横軸は、非線形素子ＮＯの陰極−陽極間の電圧ＶＮＯを示している。縦軸は、非線形素子ＮＯに流れる電流ＩＮＯを対数軸で示している。
電流ＩＮＯが所定の電流値ＩｔｈＮＯよりも小さい範囲では、電流ＩＮＯの増大に応じて電圧ＶＮＯが単調に増大する。電流ＩＮＯが電流値ＩｔｈＮＯに達した時点で、電圧ＶＮＯは電圧ＶｔｈＮＯに達する。
電流ＩＮＯが電流値ＩｔｈＮＯより大きく電流値ＩｈｏｌｄＮＯより小さい範囲では、電流ＩＮＯの増大に応じて電圧ＶＮＯが単調に減少する。電流ＩＮＯが電流値ＩｈｏｌｄＮＯに達した時点で、電圧ＶＮＯは電圧ＶｈｏｌｄＮＯに達する。
電流ＩＮＯが電流値ＩｈｏｌｄＮＯより大きい範囲では、電流ＩＮＯの増大に応じて電圧ＶＮＯが単調に増大する。
図１０は、メモリセルＭＣの電流−電圧特性を示す模式的なグラフである。横軸は、選択メモリセルＭＣの陰極−陽極間の電圧差であるセル電圧Ｖｃｅｌｌを示している。縦軸は、選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌを対数軸で示している。
セル電流Ｉｃｅｌｌが所定の電流値Ｉｔｈよりも小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に増大する。セル電流Ｉｃｅｌｌが電流値Ｉｔｈに達した時点で、メモリセルＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖｔｈに達する。
セル電流Ｉｃｅｌｌが電流値Ｉｔｈより大きく電流値Ｉｈｏｌｄより小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に減少する。セル電流Ｉｃｅｌｌが電流値Ｉｈｏｌｄに達した時点で、メモリセルＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖｈｏｌｄに達する。
セル電流Ｉｃｅｌｌが電流値Ｉｈｏｌｄより大きい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に増大する。セル電圧Ｖｃｅｌｌが電圧Ｖｔｈより大きい電圧Ｖｒｅａｄである場合、低抵抗状態の磁気抵抗素子ＭＲを含むメモリセルＭＣには所定の電流Ｉ２よりも大きい電流が流れ、高抵抗状態の磁気抵抗素子ＭＲを含むメモリセルＭＣには所定の電流Ｉ２よりも低い電流が流れる。
従って、読出動作に際しては、セル電圧Ｖｃｅｌｌを電圧Ｖｒｅａｄに設定し、セル電流Ｉｃｅｌｌが電流Ｉ２より大きい場合にデータ“０”を出力し、セル電流Ｉｃｅｌｌが電流Ｉ２より小さい場合にデータ“１”を出力することが考えられる。
ここで、メモリセルアレイ１１（図２）に含まれる複数のメモリセルＭＣの間で、非線形素子ＮＯの電気的特性にばらつきが存在する場合がある。例えば、図１１に示す様に、一のメモリセルＭＣに含まれる非線形層２３（図４）は電圧ＶｔｈＬの印加によって低抵抗状態となるのに対し、他のメモリセルＭＣに含まれる非線形層２３は電圧ＶｔｈＬより大きい電圧ＶｔｈＨを印加するまで低抵抗状態とならない場合がある。
例えば、電圧ＶｔｈＬと電圧ＶｔｈＨの間の電圧Ｖｒｅａｄ＿Ｌを用いて読出動作を行うと、一部のメモリセルＭＣに対する読出動作に際して非線形層２３が低抵抗状態とならず、この様なメモリセルＭＣのデータを読み出すことが出来ない。一方、電圧ＶｔｈＨより大きい電圧Ｖｒｅａｄ＿Ｈを用いて読出動作を行うと、一部のメモリセルＭＣの磁気抵抗層２５（図５）に過度に大きい電圧が印加されてしまい、トンネル絶縁層３３等に欠陥を生じてしまったりする場合がある。
そこで、本実施形態においては、非線形層２３が低抵抗状態になるまでセル電圧Ｖｃｅｌｌを増大させ、非線形層２３が低抵抗状態になった以降のタイミングにおけるセル電流Ｉｃｅｌｌに基づいて、メモリセルＭＣに記録されたデータを判定する。
この様な方法によれば、読出動作において好適な電圧を用いて非線形層２３を低抵抗状態として、読出動作を実現可能である。また、選択メモリセルＭＣの非線形層２３が低抵抗状態となった時点で電圧の印加を終了させることが可能であるため、選択メモリセルＭＣへの必要以上に大きい電圧の印加を抑制可能である。従って、半導体記憶装置の長寿命化を実現可能である。
次に、本実施形態に係る読出動作について、より詳しく説明する。
図１２は、本実施形態に係る読出動作について説明するための図である。図１２は、メモリセルアレイ１１における電圧Ｖｔｈのばらつきを示すヒストグラムであり、横軸はセル電圧Ｖｃｅｌｌを示している。縦軸は、所定のセル電圧Ｖｃｅｌｌにおいて低抵抗状態となる非線形層２３（図４）を含むメモリセルＭＣの数を示している。
また、図１２には、本実施形態に係る読出動作に使用される電圧Ｖｒｅａｄ＿１〜Ｖｒｅａｄ＿Ｎ（Ｎは２以上の整数）が例示されている。図示の例において、電圧Ｖｒｅａｄ＿Ｋ（Ｋは１以上Ｎ−１以下の整数）は電圧Ｖｒｅａｄ＿Ｋ＋１より小さい。また、電圧Ｖｒｅａｄ＿１は電圧Ｖｔｈの分布の下裾より大きく、電圧Ｖｒｅａｄ＿Ｎは電圧Ｖｔｈの分布の上裾より大きい。電圧Ｖｒｅａｄ＿Ｎは、電圧Ｖｗ０（図６）より小さくても良い。
図１３は、本実施形態に係る読出動作について説明するためのフローチャートである。図示の動作は、例えば、制御回路１６（図１）内のシーケンサ、レジスタ及びファームウェア等によって実現される。
ステップＳ１１においては、変数ｎを１に設定する。変数ｎは、例えば、制御回路１６内のレジスタ等に保持される。
ステップＳ１２においては、セル電圧Ｖｃｅｌｌを電圧Ｖｒｅａｄ＿ｎに設定する。例えば、制御回路１６はシーケンサ等によって変数ｎを参照し、電源１５に制御信号を出力する。電源１５は、この制御信号に基づいて電圧Ｖｒｅａｄ＿ｎを生成し、電圧供給線に出力する。列デコーダ１３は、選択ビット線ＢＬとこの電圧供給線を導通させ、選択ビット線ＢＬに電圧Ｖｒｅａｄ＿ｎを供給する。行デコーダ１２は、選択ワード線ＷＬに電圧ＶＳＳを供給する。尚、ステップＳ１２においては、非選択ビット線ＢＬ及び非選択ワード線ＷＬの電圧を、電圧１／２Ｖｒｅａｄ＿ｎに設定しても良いし、電圧１／２Ｖｒｅａｄ＿Ｎ（図１２参照）に設定しても良い。
ステップＳ１３においては、セル電流Ｉｃｅｌｌが電流Ｉ１以上か否かを判定する。電流Ｉ１は、例えば、図１０の電流Ｉｔｈ以上、電流Ｉｈｏｌｄ以下の範囲に設定される。判定は、例えば、列デコーダ１３内のセンスアンプ回路からセル電流Ｉｃｅｌｌが電流Ｉ１以上か否かを示すデータを出力し、このデータに基づいて行う。セル電流Ｉｃｅｌｌが電流Ｉ１以上でなかった場合には、ステップＳ１４に進む。セル電流Ｉｃｅｌｌが電流Ｉ１以上であった場合には、ステップＳ１５に進む。
ステップＳ１４においては、例えば、変数ｎがＮに達したか否かを判定する。変数ｎがＮに達していなかった場合には変数ｎに１を加算して、ステップＳ１２に進む。変数ｎがＮに達していた場合には、例えば、読出動作が正常に終了しなかった旨の信号等を出力し、読出動作を終了する。
ステップＳ１５においては、電圧Ｖｒｅａｄ＿ｎが印加されたメモリセルＭＣに流れるセル電流Ｉｃｅｌｌが図１０の電流Ｉ２以上か否かを判定して、セル電圧ＶｃｅｌｌをＶＳＳとする。判定は、例えば、列デコーダ１３内のセンスアンプ回路からセル電流Ｉｃｅｌｌが電流Ｉ２以上か否かを示すデータを出力し、このデータに基づいて行う。セル電流Ｉｃｅｌｌが電流Ｉ２以上でなかった場合には、データ“１”を出力し、読出動作を終了する。セル電流Ｉｃｅｌｌが電流Ｉ２以上であった場合には、データ“０”を出力し、読出動作を終了する。
図１４は、本実施形態に係る読出動作について説明するための模式的なタイミング図である。
タイミングＴ３０においては、上記変数ｎが１に設定されている。また、セル電圧Ｖｃｅｌｌが電圧Ｖｒｅａｄ＿１に設定されている。この際、選択メモリセルＭＣにおける非線形層２３は高抵抗状態であり、セル電流Ｉｃｅｌｌは電流Ｉ１よりも小さい。
タイミングＴ３１においては、上記変数ｎが２に設定されている。また、セル電圧Ｖｃｅｌｌが電圧Ｖｒｅａｄ＿２に設定されている。この際、選択メモリセルＭＣにおける非線形層２３は高抵抗状態であり、セル電流Ｉｃｅｌｌは電流Ｉ１よりも小さい。
タイミングＴ３２においては、上記変数ｎが３に設定されている。また、セル電圧Ｖｃｅｌｌが電圧Ｖｒｅａｄ＿３に設定されている。この際、選択メモリセルＭＣにおける非線形層２３は低抵抗状態であり、セル電流Ｉｃｅｌｌは電流Ｉ１よりも大きい。ここで、セル電流Ｉｃｅｌｌが電流Ｉ２以上でなかった場合には、データ“１”が出力される。セル電流Ｉｃｅｌｌが電流Ｉ２以上であった場合には、データ“０”が出力される。
尚、図１４には、セル電圧Ｖｃｅｌｌが電圧Ｖｒｅａｄ＿２であるタイミングで非線形層２３（図４）が低抵抗状態とならず、セル電圧Ｖｃｅｌｌが電圧Ｖｒｅａｄ＿３であるタイミングで非線形層２３が低抵抗状態となる例を示している。しかしながら、上述の通り、メモリセルアレイ１１に含まれる複数のメモリセルＭＣにおいては、非線形層２３の特性がばらついている場合がある。従って、他のメモリセルＭＣが選択メモリセルＭＣである場合、電圧Ｖｒｅａｄ＿１又は電圧Ｖｒｅａｄ＿２の印加によって非線形層２３が低抵抗状態となる場合もあるし、電圧Ｖｒｅａｄ＿３の印加によって非線形層２３が低抵抗状態とならない場合もある。前者の場合、選択メモリセルＭＣには電圧Ｖｒｅａｄ＿３が印加されない。後者の場合、選択メモリセルＭＣに電圧Ｖｒｅａｄ＿４が印加される。即ち、本実施形態に係る読出方法によれば、読出動作に際して印加される最大の電圧がメモリセルＭＣによって異なる場合がある。
［第２実施形態］
次に、図１５及び図１６を参照して、第２実施形態に係る半導体記憶装置について説明する。
第１実施形態においては、メモリセルＭＣに含まれる抵抗変化素子として、ユニポーラ型の磁気抵抗素子ＭＲを例示した（図５）。しかしながら、メモリセルＭＣに含まれる抵抗変化素子として、バイポーラ型の抵抗変化素子を用いることも可能である。例えば、図１５に例示する磁気抵抗層２５´は、磁化固定層４１と、トンネル絶縁層４２と、磁化自由層４３と、を備える。
磁化固定層４１は、強磁性体の導電層である。磁化固定層４１は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。図示の例において、磁化固定層４１の磁化方向は下方向である。磁化固定層４１は、例えば、第１磁化固定層３４（図５）に使用可能な元素等を含んでいても良い。
トンネル絶縁層４２は、非磁性体の絶縁層である。トンネル絶縁層４２は、例えば、酸化マグネシウム（ＭｇＯ）を含んでいても良いし、その他の元素を含んでいても良い。
磁化自由層４３は、強磁性体の導電層である。磁化自由層４３は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。磁化自由層４３は、例えば、磁化自由層３２に使用可能な元素等を含んでいても良い。
［動作］
次に、本実施形態に係る半導体記憶装置の動作について説明する。
［書込動作］
まず、図１６等を参照して、メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させる書込動作について説明する。図１６は、書込動作におけるワード線ＷＬ及びビット線ＢＬの電圧を示す模式的なタイミング図である。
書込動作においては、例えば、タイミングＴ１５からタイミングＴ１６にかけて、選択ビット線ＢＬの電圧が電圧ＶＳＳに、選択ワード線ＷＬの電圧が電圧Ｖｗ２（＞ＶＳＳ）に、非選択ワード線ＷＬ及び非選択ビット線ＢＬの電圧が電圧１／２Ｖｗ２に設定される。
選択ワード線ＷＬ及び選択ビット線ＢＬに接続された選択メモリセルＭＣには電圧Ｖｗ０が印加され、非線形層２３（図４）は低抵抗状態となり、選択ワード線ＷＬから選択ビット線ＢＬに電流が流れる。
これにより、磁化固定層４１の磁化方向（下方向）に対応するスピントルクが、磁化自由層４３に注入される。これにより、磁化自由層４３の磁化方向は磁化固定層４１の磁化方向と平行になる。
［消去動作］
次に、メモリセルＭＣを低抵抗状態から高抵抗状態に遷移させる消去動作について説明する。
消去動作に際しては、例えば図７を参照して説明した様な態様で、ワード線ＷＬ及びビット線ＢＬの電圧が設定される。これにより、選択ビット線ＢＬから選択ワード線ＷＬに電流が流れる。
ここで、ワード線ＷＬ等から磁化自由層４３に供給された電子は磁化自由層４３においてスピン偏極される。スピン偏極された電子のうち、磁化固定層４１と同じ方向（下方向）に偏極された電子は、トンネル絶縁層４２を介して磁化固定層４１に注入される。一方、磁化固定層４１と反対方向（上方向）に偏極された電子はトンネル絶縁層４２及び磁化固定層４１の界面において反射され、磁化自由層４３に残留する。この様な電子のスピントルクにより、磁化自由層４３の磁化方向は磁化固定層４１の磁化方向と反平行になる。
［その他の実施形態］
第１実施形態及び第２実施形態においては、メモリセルＭＣに含まれる抵抗変化素子として、磁気抵抗素子ＭＲを例示した（図２〜図５）。しかしながら、メモリセルＭＣに含まれる抵抗変化素子として、他の素子を用いることも可能である。例えば、抵抗変化素子は、ＧＳＴ又はその他のカルコゲン又はカルコゲナイドを含み、アモルファス状態及び結晶状態の間で遷移可能な相変化メモリ（PCM: Phase Change Memory）の素子でも良い。また、抵抗変化素子は、金属酸化物等の絶縁層を含み、この絶縁層中に金属イオンや酸素欠陥等のフィラメントを生成可能な素子でも良い。
また、第１実施形態においては、メモリセルＭＣに含まれる非線形素子ＮＯとして、非線形層２３（図４）を例示した。非線形層２３は、低抵抗状態となる電圧（図１０の電圧Ｖｔｈ）のばらつきが大きくなる場合があり、第１実施形態に係る読出方法との相性が良い。しかしながら、メモリセルＭＣに含まれる非線形素子ＮＯとして、他の素子を用いることも可能である。例えば、非線形素子ＮＯは、ＰＮ接合ダイオードでも良い。また、非線形素子ＮＯは、仕事関数の異なる２つの電極と、これら電極の間に設けられた絶縁膜と、を有するＭＩＭ（Metal-Insulator-Metal）接合、ＳＩＭ（Semiconductor-Insulator-Metal）接合等であっても良い。
また、第１実施形態においては、メモリセルアレイ１１として、ビット線ＢＬの層、ワード線ＷＬの層及びメモリセルＭＣの層を一層ずつ含むものを例示した。しかしながら、メモリセルアレイ１１は、メモリセルＭＣの層を複数層含んでいても良い。この様な場合には、例えば、Ｚ方向に隣り合うメモリセルＭＣの層において、例えば図４及び図１７に例示する様に、ビット線ＢＬ及びワード線ＷＬの位置関係が逆になっていても良い。また、ビット線ＢＬ及びワード線ＷＬの少なくとも一方は、Ｚ方向に隣り合う２つのメモリセルＭＣに接続されていても良い。
また、第１実施形態においては、図１４に例示した様に、セル電圧Ｖｃｅｌｌを電圧Ｖｒｅａｄ＿ｎに設定した後で、セル電圧Ｖｃｅｌｌを逐一電圧ＶＳＳに戻している。即ち、電圧Ｖｒｅａｄ＿ｎに対応するパルスと、電圧Ｖｒｅａｄ＿ｎ＋１に対応するパルスとの間に間隔が設けられている。しかしながら、例えば図１８に例示する様に、セル電圧Ｖｃｅｌｌを電圧ＶＳＳまで戻さず、セル電圧ＶｃｅｌｌをＶｒｅａｄ＿Ｋ（Ｋは１以上Ｎ−１以下の整数）からＶｒｅａｄ＿Ｋ＋１に直接増加させても良い。即ち、電圧Ｖｒｅａｄ＿ｎに対応するパルスと、電圧Ｖｒｅａｄ＿ｎ＋１に対応するパルスとを、連続的に出力しても良い。
また、図１４及び図１８の例では、セル電圧ＶｃｅｌｌをＶｒｅａｄ＿Ｋに設定した後で、所定時間の間セル電圧ＶｃｅｌｌをＶｒｅａｄ＿Ｋに維持しており、この状態でセンスアンプ回路等による電流又は電圧の検知を行っている。しかしながら、例えば図１９に例示する様に、セル電圧ＶｃｅｌｌをＶｒｅａｄ＿ＫからＶｒｅａｄ＿Ｋ＋１に連続的に増大させても良い。
また、図１９の例では、セル電流Ｉｃｅｌｌが電流Ｉ１より大きくなった後も、所定時間の間セル電圧Ｖｃｅｌｌを増大させ続ける例を示した。しかしながら、セル電圧Ｖｃｅｌｌが図１０の電圧Ｖｔｈに達した場合、非線形層２３は低抵抗状態となり、セル電圧Ｖｃｅｌｌが図１０の電圧Ｖｈｏｌｄを下回らない限りこの状態は維持される。従って、例えば図２０に例示する様に、セル電流ＩｃｅｌｌがＩ１を超えた場合には、セル電圧Ｖｃｅｌｌを所定の電圧Ｖｒｅａｄ＿３´まで減少させて所定時間の間維持し、この状態でセル電流ＩｃｅｌｌがＩ２以上か否か判定しても良い。これにより、メモリセルＭＣへのストレスを軽減可能である。尚、電圧Ｖｒｅａｄ＿３´は、例えば、電圧Ｖｈｏｌｄ以上電圧Ｖｔｈ以下となる様に設定される。
尚、図２０は、図１９と同様に、セル電圧ＶｃｅｌｌをＶｒｅａｄ＿ＫからＶｒｅａｄ＿Ｋ＋１に連続的に増大させる例を示している。しかしながら、図１４又は図１８を参照して説明した方法と同様の方法において、図２０と同様に、セル電流ＩｃｅｌｌがＩ１を超えた場合にセル電圧Ｖｃｅｌｌを所定の電圧Ｖｒｅａｄ＿３´まで減少させて所定時間の間維持し、この状態でセル電流ＩｃｅｌｌがＩ２以上か否か判定しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２１…導電層、２２…導電層、２３…非線形層、２４…導電層、２５…磁気抵抗層、２６…導電層、２７…導電層、３１…下地層、３２…磁化自由層、３３…トンネル絶縁層、３４…第１磁化固定層、３５…スペーサ層、３６…第２磁化固定層、３７…スペーサ層、３８…シフトキャンセル層、３９…キャップ層、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＭＲ…磁気抵抗素子、ＮＯ…非線形素子。

Claims (6)

  1. 第１配線と、
    前記第１配線に接続された第１抵抗変化素子と、
    前記第１抵抗変化素子に接続された第１非線形素子と、
    前記第１非線形素子に接続された第２配線と
    を備え、
    前記第１抵抗変化素子に対する読出動作において、
    前記第１配線及び前記第２配線の間の電圧が第１電圧まで増大し、
    前記第１配線及び前記第２配線の間の電圧が前記第１電圧まで増大した後で、前記第１配線及び前記第２配線の間の電圧が前記第１電圧よりも大きい第２電圧まで増大する
    半導体記憶装置。
  2. 第３配線と、
    前記第３配線に接続された第２抵抗変化素子と、
    前記第２抵抗変化素子に接続された第２非線形素子と、
    前記第２非線形素子に接続された第４配線と
    を備え、
    前記第２抵抗変化素子に対する読出動作において、
    前記第３配線及び前記第４配線の間の電圧が前記第１電圧まで増大し、
    前記第３配線及び前記第４配線の間の電圧が前記第１電圧まで増大した後で、前記第３配線及び前記第４配線の間の電圧が前記第２電圧まで増大しない
    請求項１記載の半導体記憶装置。
  3. 第１配線と、
    前記第１配線に接続された第１抵抗変化素子と、
    前記第１抵抗変化素子に接続された第１非線形素子と、
    前記第１非線形素子に接続された第２配線と、
    前記第１配線及び前記第２配線に接続された周辺回路と
    を備え、
    前記周辺回路は、前記第１抵抗変化素子に対する読出動作において、
    前記第１抵抗変化素子に流れる電流が第１電流より大きくなるまで前記第１配線及び前記第２配線の間の電圧を増大させ、
    前記第１抵抗変化素子に流れる電流が第１電流より大きくなった以降の所定のタイミングにおいて前記第１抵抗変化素子に流れる電流が、第２電流より小さい場合には第１信号を出力し、前記第２電流より大きい場合には第２信号を出力する
    半導体記憶装置。
  4. 前記第１抵抗変化素子は磁気抵抗素子である
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記第１非線形素子はカルコゲンを含む
    請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記第１非線形素子は銀（Ａｇ）及び銅（Ｃｕ）の少なくとも一方を含む金属層と、絶縁層と、を含む
    請求項１〜４のいずれか１項記載の半導体記憶装置。
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