TW202036843A - 半導體儲存裝置和方法 - Google Patents

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Abstract

實施例提供了一種半導體儲存裝置，其中實現了適當的讀取操作和長壽命。 根據一個實施例，一種半導體儲存裝置包括：第一佈線，連接到第一佈線的第一電阻變化元件，連接到第一電阻變化元件的第一非線性元件，和連接到第一非線性元件的第二佈線。在對第一電阻變化元件的讀取操作中，第一佈線和第二佈線之間的電壓增加到第一電壓，並且在第一佈線和第二佈線之間的電壓增加到第一電壓之後，第一佈線和第二佈線之間的電壓增加到大於第一電壓的第二電壓。

Description

半導體儲存裝置和方法
本文描述的實施例總體上是關於一種半導體儲存裝置。 [相關申請的交叉引用]
本申請基於並要求2019年3月6日提交的日本專利申請案號2019-040269的優先權，其全部內容透過引用合併於此。
已知一種半導體儲存裝置，其包括第一佈線，連接至第一佈線的第一電阻變化元件，連接至第一電阻變化元件的第一非線性元件，以及連接至第一非線性元件的第二佈線。
本實施例提供一種半導體儲存裝置，其中實現了適當的讀取操作和長壽命。
一般地，根據一個實施例，半導體儲存裝置包括：第一佈線，連接到第一佈線的第一電阻變化元件，連接到第一電阻變化元件的第一非線性元件，和連接到第一非線性元件的第二佈線。在對第一電阻變化元件的讀取操作中，第一佈線和第二佈線之間的電壓增加到第一電壓，並且在第一佈線和第二佈線之間的電壓增加到第一電壓之後，第一佈線和第二佈線之間的電壓增加到大於第一電壓的第二電壓。
根據一個實施例，半導體儲存裝置包括第一佈線，連接到第一佈線的第一電阻變化元件，連接到第一電阻變化元件的第一非線性元件，連接到第一非線性元件的第二佈線，和連接到第一佈線和第二佈線的週邊電路。在對第一電阻變化元件的讀取操作中，週邊電路增加第一佈線和第二佈線之間的電壓直到在流過第一電阻變化元件的電流大於第一電流時，在流過第一電阻變化元件的電流小於第二電流時輸出第一信號，並且在流過第一電阻變化元件的電流大於第二電流時輸出第二信號。
接下來，將參考圖式詳細描述根據實施例的半導體儲存裝置。以下實施例僅是示例，並且不旨在限制本揭示內容。
在本說明書中，將平行於基板的表面的預定方向稱為X方向，將平行於基板的表面且垂直於X方向的方向稱為Y方向，將垂直於基板表面的方向稱為Z方向。
在本說明書中，沿預定平面的方向可稱為第一方向，與第一方向沿預定平面相交的方向可稱為第二方向，而與預定平面相交的方向可稱為第三方向。第一方向、第二方向和第三方向可以對應於或可以不對應於X方向、Y方向和Z方向。
在說明書中，諸如「上」和「下」的表達是基於基板的。例如，當第一方向與基板的表面相交時，沿著第一方向遠離基板的方向被稱為向上，並且沿著第一方向接近基板的方向被稱為向下。另外，當指某配置的下表面或下端時，是指該配置的基板側的表面或端部，當指上表面或上端時，是指表面，或與該配置的基板相反的一側上的端部。另外，將與第二方向或第三方向相交的表面稱為側面。
另外，在本說明書中，當描述第一配置「電連接」到第二配置時，第一配置可以直接連接到第二配置，並且第一配置也可以經由佈線、半導體構件、電晶體等連接到第二配置。例如，當三個電晶體串聯連接時，即使第二電晶體處於截止狀態，第一電晶體也「電連接」到第三電晶體。
此外，在本說明書中，當描述第一配置與第二配置「電絕緣」時，是指例如在第一配置和第二配置之間設置絕緣膜等的狀態，並且沒有連接第一配置和第二配置的接觸件、佈線等。
此外，在本說明書中，當描述電路等「導通」兩條佈線等時，意味著例如該電路等包括電晶體等，該電晶體或在兩條佈線之間的電流路徑中提供有類似的器件，並且電晶體等變成導通狀態。
下面將參考圖式描述根據實施例的半導體儲存裝置的電路配置。以下圖式是示意性的，並且為了解釋的方便，可以省略一部分配置。
[第一實施例] [配置] 圖1是根據第一實施例的半導體儲存裝置的方塊圖。根據本實施例的半導體儲存裝置1包括具有多個記憶體單元MC的記憶體單元陣列11，從記憶體單元陣列11中選擇所需的記憶體單元MC的列解碼器12和行解碼器13，分別向列解碼器12和行解碼器13提供列位址和行位址的高區塊解碼器14，向半導體儲存裝置1的每個單元供電的電源15，以及控制上述的控制電路16。
記憶體單元陣列11包括多個記憶體單元MC、多條字線WL和多條位元線BL。列解碼器12包括開關電路，該開關電路連接到多條字線WL，並且使與列位址相對應的字線WL與電壓供應線導通。行解碼器13包括開關電路，該開關電路連接到多條位元線BL，並使與行位址相對應的位元線BL與電壓供應線導通。此外，行解碼器13包括檢測位元線BL的電流或電壓的讀出放大器電路。電源15包括諸如升壓電路之類的升壓電路，該升壓電路對電源電壓進行升壓並將升壓後的電源電壓輸出至電壓供應線；以及降壓電路，其對電源電壓進行降壓並輸出該降壓電壓到電源供應線。控制電路16包括控制上述內容的定序器。
圖2是示出記憶體單元陣列11的配置的示意性電路圖。圖3是示出記憶體單元陣列11的配置的示意性透視圖。
例如，參照圖3，記憶體單元陣列11包括在X方向和Y方向上延伸的多條位元線BL，在Y方向和X方向上延伸的多條字線WL以及佈置的多個記憶體單元MC在X方向和Y方向上與位元線BL和字線WL相對應的方向。在圖2的示例中，記憶體單元MC的陽極連接到位元線BL，並且記憶體單元MC的陰極連接到字線WL。記憶體單元MC包括磁阻元件MR和非線性元件NO。磁阻元件MR作為其記錄一位元的電阻變化元件或資料的多個位元。非線性元件NO作為選擇器，該選擇器選擇性地施加電壓或使電流流到所選擇的記憶體單元MC中的電阻變化元件。
圖4是根據本實施例的記憶體單元MC的示意性透視圖。
在圖4中，記憶體單元MC包括依序堆疊在Z方向中的導電層21、導電層22、非線性層23、導電層24、磁阻層25、導電層26和導電層27。
導電層21作為位元線BL。導電層21可以是例如氮化鈦(TiN)和鎢(W)的堆疊膜，或者也可以是摻雜有諸如磷(P)的N型雜質的多晶矽。
導電層22作為記憶體單元MC的陽極。導電層22可以含有例如與導電層21相同的材料。導電層22具有防止元件從非線性層23擴散的功能。
非線性層23作為非線性元件NO。例如，當將小於預定臨限值電壓的電壓施加到非線性層23(例如，跨過非線性層)時，非線性層23進入高電阻狀態。當施加到非線性層23的電壓達到預定臨限值電壓時，非線性層23處於低電阻狀態，並且流過非線性層23的電流增加多個位數。當施加到非線性層23的電壓下降到預定的保持電壓以下時，非線性層23再次進入高電阻狀態。
非線性層23含有例如至少一種硫族。非線性層23還可以含有例如硫族化合物，其是含有硫族的化合物。另外，非線性層23可以含有選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P和Sb組成的組中的至少一種元素。
在此使用的術語「硫族」在屬於週期表中第十六族的元素中排除了氧(O)。硫族包括例如硫(S)、硒(Se)和碲(Te)。
非線性層23可以包括含有銀(Ag)和銅(Cu)中的至少一種的金屬層，或者可以包括絕緣層。另外，非線性層23可以具有包括含有硫族的層、含有銀和銅中的至少一種的金屬層以及絕緣層的堆疊結構。
導電層24作為連接非線性元件NO和磁阻元件MR的電極。導電層24可以含有例如與導電層21相同的材料。導電層24具有防止元件從非線性層23擴散的功能。
磁阻層25作為磁阻元件MR。稍後將參考圖5描述磁阻層25的配置。
導電層26作為記憶體單元MC的陰極。導電層26可以含有例如與導電層21相同的材料。
導電層27作為字線WL。導電層27可以含有例如與導電層21相同的材料。
圖5是根據本實施例的磁阻層25(磁阻元件MR)的示意性截面圖。
根據本實施例的磁阻層25(磁阻元件MR)包括基底層31、磁化自由層32、隧道絕緣層33、第一磁化固定層34、間隔層35、第二磁化固定層36、間隔層37、移位抵銷層38和蓋層39，其在Z方向上依序堆疊。
基底層31是非磁性材料的絕緣層。基底層31可以含有例如氧化鎂(MgO)，並且還可以含有其他元素。
磁化自由層32是鐵磁材料的導電層。磁化自由層32具有與膜表面垂直的易磁化軸方向(Z方向)。磁化自由層32可以含有例如鈷鐵硼(CoFeB)或硼化鐵(FeB)，並且還可以含有其他元素。
磁化自由層32配置為記錄資料。例如，在磁化自由層32的磁化方向與第一磁化固定層34的磁化方向平行的狀態下(在圖示的示例中為向上方向，且以下將該狀態稱為「平行狀態」)，使包括磁化自由層32、隧道絕緣層33和第一磁化固定層34的隧道接面進入低電阻狀態。另一方面，當磁化自由層32的磁化方向(在圖示的示例中為向下方向)與第一磁化固定層34的磁化方向反平行(或相反)時(以下將該狀態稱為「反平行狀態」)，則由於隧道磁阻效應(TMR)，隧道接面進入高電阻狀態。例如，在低電阻狀態下分配資料「0」，在高電阻狀態下分配資料「1」。
例如，在磁化自由層32中，上表面的面積小於下表面的面積。磁化自由層32包括以錐角θSL(θ＞0)成錐形的部分。磁化自由層32的錐形部分被提供在例如與基底層31的介面附近。
隧道絕緣層33是非磁性材料的絕緣層。隧道絕緣層33可以含有例如氧化鎂(MgO)，並且還可以含有其他元素。
第一磁化固定層34是鐵磁材料的導電層。第一磁化固定層34具有垂直於膜表面(Z方向)上的易磁化軸方向。在圖示的示例中，第一磁化固定層34的磁化方向是向上的方向。第一磁化固定層34可以含有例如含有選自鈷、鐵或鎳(Ni)的元素以及選自硼(B)、磷(P)、碳(C)或氮(N)的元素的化合物)，並且還可以含有其他元素。
在第一磁化固定層34，例如，該上表面的面積比下表面的面積小。第一磁化固定層34包括一個以錐角θIRL(θ＞0)成錐形的部分。第一磁化固定層34的錐形部分被提供在例如與間隔層35的介面附近。
間隔層35是非磁性材料的導電層。間隔層35可以含有例如鉭(Ta)、鉿(Hf)、鎢(W)、鋯(Zr)、鉬(Mo)、鈮(Nb)和鈦(Ti)中的至少一種，並且還可以含有其他元素。
第二磁化固定層36是鐵磁材料的導電層。第二磁化固定層36具有垂直於膜表面(Z方向)上的易磁化軸方向。在穩定狀態下，第二磁化固定層36的磁化方向與第一磁化固定層34的磁化方向平行。在圖示的示例中，第二磁化固定層36的磁化方向是向上的方向。第二磁化固定層36可以含有例如鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)，並且還可以含有其他元素。
間隔層37是非磁性材料的導電層。間隔層37可以含有例如釕(Ru)、鋨(Os)、銥(Ir)、釩(V)或鉻(Cr)，並且還可以含有其他元素。
移位抵銷層38是鐵磁材料的導電層。移位抵銷層38具有在垂直於膜表面(Z方向)的方向上的易磁化軸方向。第二磁化固定層36的磁化方向反平行於在穩定狀態下第一磁化固定層34中的磁化方向。在圖示的示例中，移位抵銷層38的磁化方向是向下的方向。移位抵銷層38可以含有例如鈷鉑合金(CoPt)、鈷鎳合金(CoNi)、或鈷鈀合金(CoPd)，並且還可以含有其它元素。
蓋層39是非磁性材料的導電層。蓋層39可以含有例如鉑(Pt)、鎢(W)、鉭(Ta)和釕(Ru)中的至少一種，並且還可以含有其他元素。
[操作] 接下來，將描述根據本實施例的半導體儲存裝置的操作。
[寫入操作] 首先，將參照圖6等圖描述將記憶體單元MC從高電阻狀態改變為低電阻狀態的寫入操作。圖6是示出在寫入操作中字線WL和位元線BL的電壓的示意性時序圖。
在寫入操作中，例如，從時刻T10到時刻T11，所選擇的字線WL的電壓被設置為電壓VSS(≈0V)，所選擇的位元線BL的電壓被設置為電壓Vw0(＞VSS)，且未選擇的字線WL和未選擇的位元線BL的電壓被設置為電壓1/2Vw0。
電壓Vw0被施加到連接到所選擇的字線WL和所選擇的位元線BL的選擇的記憶體單元MC，非線性層23(圖4)進入低電阻狀態，並且電流從所選擇的位元線BL流動到所選擇的字線WL。
因此，從移位抵銷層38向第二磁化固定層36和第一磁化固定層34注入與移位抵銷層38(圖5)的磁化方向(向下方向)相對應的自旋轉矩。此時的自旋轉矩不具有能夠使第二磁化固定層36和第一磁化固定層34的磁化方向反轉的大小。因此，第二磁化固定層36和第一磁化固定層34的磁化方向在穩態下保持在磁化方向(向上方向)上。
另外，與第一磁化固定層34(圖5)的磁化方向(向上方向)相對應的自旋轉矩從第一磁化固定層34注入到磁化自由層32中。此時的自旋轉矩具有可以使磁化自由層32的磁化方向反轉的大小。因此，磁化自由層32的磁化方向與第一磁化固定層34的磁化方向(向上)平行。在時刻T11及其之後，磁化自由層32的磁化方向保持在向上方向。
經由未選擇的字線WL和未選擇的位元線BL中的至少一個，將電壓1/2Vw0或VSS同時施加到未選擇的記憶體單元MC。在這種情況下，非線性層23(圖4)處於高電阻狀態，並且在未選擇的記憶體單元MC中幾乎沒有電流流動。
[抹除操作] 接下來，將參照圖7等圖描述將記憶體單元MC從低電阻狀態改變為高電阻狀態的抹除操作。圖7是示出在抹除操作中字線WL和位元線BL的電壓的示意性時序圖。
在抹除操作中，例如，從時刻T20到時刻T21，將所選字線WL的電壓被設置為電壓VSS(≈0V)，將所選位元線BL的電壓被設置為電壓Vw1(＞Vw0)，以及未選擇的字線WL和未選擇的位元線BL的電壓被設置為電壓1/2Vw1。
電壓Vw1被施加到連接到所選擇的字線WL和所選擇的位元線BL的所選擇的記憶體單元MC，非線性層23(圖4)進入低電阻狀態，並且電流從所選擇的位元線BL流動到所選擇的字線WL。
因此，與移位抵銷層38(圖5)的磁化方向(向下方向)相對應的自旋轉矩從移位抵消層38注入到第二磁化固定層36和第一磁化固定層34中。此時的自旋轉矩具有反轉第二磁化固定層36和固定層34中的磁化方向第一磁化的幅度。因此，第二磁化固定層36和第一磁化固定層34的磁化方向暫時反轉。
另外，與第一磁化固定層34(圖5)的磁化方向(向下方向)相對應的自旋轉矩從第一磁化固定層34注入到磁化自由層32中。此時的自旋轉矩具有反轉磁化自由層32的磁化方向的幅度。因此，磁化自由層32的磁化方向平行於第一磁化固定層34的磁化方向(向下方向)。磁化自由層32的磁化方向在和時刻T21之後保持在向下的方向上。另一方面，在時刻T21之後，第一磁化固定層34和第二磁化固定層36的磁化方向返回向上方向。
電壓1/2Vw1或VSS經由未選擇的字線WL和未選擇的位元線BL中的至少一個同時施加到未選擇的記憶體單元MC。在這種情況下，非線性層23(圖4)處於高電阻狀態，並且在未選擇的記憶體單元MC中幾乎沒有電流流動。
[讀取操作] 接下來，將描述從記憶體單元MC讀取資料的讀取操作。
首先，將參照圖8至圖10描述記憶體單元MC的電流-電壓特性。
圖8是示出磁阻元件MR的電流-電壓特性的示意圖。橫軸示出了電壓VMR 所述陰極和所述磁阻元件MR的陽極之間。垂直軸表示電流IMR 在對數軸的磁阻元件MR流動。
圖中用P表示的特性表示平行狀態下的磁阻元件MR的特性。圖中的AP表示的特性表示處於反平行狀態的磁阻元件MR的特性。如上所述，處於反平行狀態的磁阻元件MR的電阻值大於處於平行狀態的磁阻元件MR的電阻值。
圖9是示出非線性元件NO的電流-電壓特性的示意圖。橫軸表示在非線性元件NO的陰極和陽極之間的電壓VNO 。縱軸表示在對數軸上在非線性元件NO中流動的電流INO 。
在電流INO 小於預定電流值IthNO 的範圍中，電壓VNO 隨著電流INO 的增加而單調增加。當電流INO 達到電流值IthNO 時，電壓VNO 達到電壓VthNO 。
在電流INO 大於電流值IthNO 且小於電流值IholdNO 的範圍中，電壓VNO 隨著電流INO 的增加而單調降低。當電流INO 達到電流值IholdNO 時，電壓VNO 達到電壓VholdNO 。
在電流INO 大於電流值IholdNO 的範圍中，電壓VNO 隨著電流INO 的增加而單調增加。
圖10是示出記憶體單元MC的電流-電壓特性的示意圖(例如，當將磁阻元件MR耦合至非線性元件NO時)。水平軸示出了單元電壓Vcell，其是所選擇的記憶體單元MC的陰極與陽極之間的電壓差。垂直軸示出了在對數軸上流到所選擇的記憶體單元MC的單元電流Icell。
在一個範圍中，其中單元電流Icell小於預定的電流值Ith 時，根據單元電流Icell的增加而增加單元電壓Vcell。當電池電流Icell到達電流值Ith ，記憶體單元MC的單元電壓Vcell達到電壓Vth 。
在一個範圍中，其中單元電流Icell大於電流值Ith 且小於電流值Ihold ，單元電壓Vcell隨著單元電流Icell的增加而單調下降。當單元電流Icell達到電流值Ihold 時，記憶體單元MC的單元電壓Vcell達到電壓Vhold 。
在一個範圍中，其中單元電流Icell大於電流值Ihold ，單元電壓Vcell隨著單元電流Icell的增加而單調增加。當單元電壓Vcell是電壓Vread且大於電壓Vth 時，大於預定電流I2 的電流在包括處於低電阻狀態的磁阻元件MR的記憶體單元MC中流動，並且該電流小於預定電流I2 ，預定電流I2 以高電阻狀態在包括磁阻元件MR的記憶體單元MC中流動。
因此，對於讀取操作，單元電壓Vcell被設置為電壓Vread，當單元電流Icell大於電流I2 時，輸出資料「0」(其對應於處於低電阻狀態的磁阻元件MR)，當單元電流Icell小於電流I2 時，輸出資料「1」(其對應於處於高電阻狀態的磁阻元件MR。
在此，在記憶體單元陣列11(圖2)中的多個記憶體單元MC之間的非線性元件NO的電特性中可能存在變化。例如，如圖11所示，透過施加電壓VthL ，一個記憶體單元MC中的非線性層23(圖4)可以進入低電阻狀態，而另一記憶體單元MC中的非線性層23可以不進入低電阻狀態，直到施加大於電壓VthL 的電壓VthH 為止。
例如，當使用電壓VthL 與電壓VthH 的之間的電壓Vread_L執行讀取操作，所述非線性層23不進入低電阻狀態的讀取操作的一部分的記憶體單元MC，並且不能讀取這種記憶體單元MC的資料。在另一方面，當使用比電壓VthH 的大的電壓Vread_H執行讀取操作，過大的電壓被施加到記憶體單元MC的一部分的磁阻層25(圖5)，而缺陷可能在隧道絕緣層33等中發生。
因此，在本實施例中，單元電壓Vcell是增加直到非線性層23進入低電阻狀態，並且當非線性層23進入低電阻狀態時和之後，基於單元電流Icell在時間上確定記錄在記憶體單元MC中的資料。
根據這種方法，可以透過在讀取操作中使用合適的電壓使非線性層23進入低電阻狀態來實現讀取操作。另外，由於可以在所選記憶體單元MC的非線性層23處於低電阻狀態時終止電壓的施加，因此可以避免施加等於或大於所選記憶體單元MC必需的值的電壓。因此，可以實現半導體儲存裝置的長壽命。
接下來，將更詳細地描述根據本實施例的讀取操作。
圖12是示出根據本實施例的讀取操作的圖。圖12是示出記憶體單元陣列11中的電壓Vth 的變化的直方圖。橫軸表示單元電壓Vcell。縱軸示出了在預定的單元電壓Vcell下包括處於低電阻狀態的非線性層23(圖4)的記憶體單元MC的數量。
另外，圖12示出了在根據本實施例的讀取操作中使用的電壓Vread_1至Vread_N(N是2或更大的整數)。在示出的示例中，電壓Vread_K(K是1以上且N-1以下的整數)小於電壓Vread_K+1。此外，電壓Vread_1大於電壓Vth 的分佈的下端尾部，並且電壓Vread_N大於電壓Vth 的分佈的上端尾部。電壓Vread_N可以小於電壓Vw0(圖6)。
圖13是示出根據本實施例的讀取操作的流程圖。示出的操作例如透過控制電路16(圖1)中的定序器、暫存器和韌體來實現。
在步驟S11中，變數n被設置為1。變數n儲存在例如控制電路16中的暫存器中。
在步驟S12中，電池電壓Vcell被設置為電壓Vread_n。例如，控制電路16參考變數n，並透過定序器等將控制信號輸出至電源15。電源15根據變數n基於控制信號產生電壓Vread_n，並將該電壓輸出至電壓供應線。行解碼器13使電壓供應線與所選擇的位元線BL導通，並且將電壓Vread_n供應到所選擇的位元線BL。列解碼器12將電壓VSS供應到所選擇的字線WL。在步驟S12中，未選擇的位元線BL和未選擇的字線WL的電壓可以被設置為電壓1/2Vread_n，或者可以被設置為電壓1/2Vread_N(見圖12)。
在步驟S13中，確定單元電流Icell是否等於或大於電流I1 。電流I1 被設置在例如在圖10中等於或大於電流Ith 且等於或小於電流Ihold 的範圍中。從行解碼器13中的感測放大器電路輸出指示單元電流Icell是否等於或大於電流I1 的資料，並且例如基於該資料以進行該確定。當單元電流Icell不等於或大於電流I1 時，處理進入步驟S14。當單元電流Icell等於或大於電流I1 時，處理進入步驟S15。
在步驟S14中，例如確定變數n是否達到N。當變數n未達到N時，將1加到變數n，並且處理進入步驟S12。例如，當變數n達到N時，輸出指示讀取操作沒有正常結束的信號，並且讀取操作結束。
在步驟S15中，確定在施加有電壓Vread_n的記憶體單元MC中流動的單元電流Icell是否等於或大於圖10中的電流I2 ，並且單元電壓Vcell被設置為VSS。從行解碼器13中的感測放大器電路輸出指示單元電流Icell是否等於或大於電流I2 的資料，並且例如基於該資料執行該確定。當單元電流Icell不等於或大於電流I2 時，輸出資料「1」，並且讀取操作結束。當單元電流Icell等於或大於電流I2 時，輸出資料「0」，並且讀取操作結束。
圖14是示出根據本實施例的讀取操作的示意性時序圖。
在時刻T30，變數n被設置為1。因此，單元電壓Vcell被設置為電壓Vread_1。此時，在所選擇的記憶體單元MC中，非線性層23處於高電阻狀態，並且單元電流Icell小於電流I1 。
在時刻T31，變數n被設置為2。因此，單元電壓Vcell被設置為電壓Vread_2。此時，在所選擇的記憶體單元MC中，非線性層23處於高電阻狀態，並且單元電流Icell小於電流I1 。
在時刻T32，變數n被設置為3。因此，單元電壓Vcell被設置為電壓Vread_3。此時，在所選擇的記憶體單元MC，非線性層23處於低電阻狀態，並且單元電流Icell大於電流I1 。在此，當單元電流Icell不等於或大於電流I2 時，輸出資料「1」。當單元電流Icell等於或大於電流I2 時，輸出資料「0」。
圖14示出了這樣的示例，其中在單元電壓Vcell為電壓Vread_2的時刻，非線性層23(圖4)不進入低電阻狀態，並且在單元電壓Vcell為電壓Vread_3的時刻，非線性層23進入低電阻狀態。然而，如上所述，在記憶體單元陣列11中的多個記憶體單元MC中，非線性層23的特性可以變化。因此，當另一個記憶體單元MC是所選擇的記憶體單元MC時，可能存在透過施加電壓Vread_1或電壓Vread_2使非線性層23進入低電阻狀態的情況，並且可能存在透過施加電壓Vread_3使非線性層23不處於低電阻狀態的情況。在前一種情況下，電壓Vread_3沒有被施加到所選擇的記憶體單元MC。在後一種情況下，電壓Vread_4被施加到所選擇的記憶體單元MC。即，根據本實施例的讀取方法，在讀取操作期間施加的最大電壓可以根據記憶體單元MC而不同。
[第二實施例] 接下來，將參照圖15和圖16描述根據第二實施例的半導體儲存裝置。
在第一實施例中，單極型磁阻元件MR被示為記憶體單元MC(圖5)中的電阻變化元件。然而，雙極型電阻變化元件也可以作為記憶體單元MC中的電阻變化元件。例如，圖15中所示的磁阻層25’包括磁化固定層41、隧道絕緣層42和磁化自由層43。
磁化固定層41是鐵磁材料的導電層。磁化固定層41具有垂直於膜表面(Z方向)上的易磁化軸方向。在圖示的示例中，磁化固定層41的磁化方向是向下的方向。磁化固定層41可以含有例如可以用於第一磁化固定層34(圖5)的元素等。
隧道絕緣層42是非磁性材料的絕緣層。隧道絕緣層42可以含有例如氧化鎂(MgO)，並且還可以含有其他元素。
磁化自由層43是鐵磁材料的導電層。磁化自由層43具有與膜表面垂直的易磁化軸方向(Z方向)。磁化自由層43可以含有例如可以用於磁化自由層32的元素等。
[操作] 接下來，將描述根據本實施例的半導體儲存裝置的操作。
[寫入操作] 首先，將參照圖16等描述將記憶體單元MC從高電阻狀態改變為低電阻狀態的寫入操作。圖16是示出在寫入操作中字線WL和位元線BL的電壓的示意性時序圖。
在寫入操作中，例如，從時刻T15到時刻T16，將所選擇的位元線BL的電壓被設置為電壓VSS，將所選擇的字線WL的電壓被設置為電壓Vw2(＞VSS)，並且未選擇的字線WL和未選擇的位元線BL的電壓被設置為電壓1/2Vw2。
電壓Vw0被施加到連接到所選擇的位元線BL和所選擇的字線WL的所選擇的記憶體單元MC，非線性層23(圖4)進入低電阻狀態，並且電流流動從所選擇的字線WL到所選擇的位元線BL。
因此，將對應於磁化固定層41的磁化方向(向下方向)的自旋轉矩注入到磁化自由層43中。因此，磁化自由層43的磁化方向平行於磁化固定層41的磁化方向。
[抹除操作] 接下來，將描述將記憶體單元MC從低電阻狀態改變為高電阻狀態的抹除操作。
在抹除操作中，例如，以參照圖7描述的方式設置字線WL和位元線BL的電壓。因此，電流從所選擇的位元線BL流到所選擇的字線WL。
在此，從字線WL供應到磁化自由層43的電子在磁化自由層43中被自旋極化。在自旋極化的電子中，在與磁化固定層41相同的方向(向下方向)極化的電子經由隧道絕緣層42注入到磁化固定層41中。另一方面，在與磁化固定層41相反的方向(向上方向)極化的電子在隧道絕緣層42和磁化固定層41之間的介面處反射，並保留在磁化自由層43中。透過使用電子的這種自旋轉矩，磁化自由層43的磁化方向與磁化固定層41的磁化方向反平行。
[其他實施方式] 在第一實施例和第二實施例中，磁阻元件MR被示為記憶體單元MC(圖2至圖5)中的電阻變化元件。然而，其他元件也可以作為記憶體單元MC中的電阻變化元件。例如，電阻變化元件可以是相變記憶體(PCM)的元件，其含有GST或其他硫族或硫族化合物，並且可以在非晶態和結晶態之間變化。另外，電阻變化元件可以是包括金屬氧化合物等的絕緣層並且可以在絕緣層中產生諸如金屬離子或氧缺陷的細絲的元件。
另外，在第一實施例中，在記憶體單元MC中將非線性層23(圖4)示出為非線性元件NO。非線性層23可以在低電阻狀態下具有大的電壓變化(圖10中的電壓Vth )，並且可以與根據第一實施例的讀取方法良好地兼容。然而，其他元件也可以作為記憶體單元MC中的非線性元件NO。例如，非線性元件NO可以是PN接面二極體。此外，非線性元件NO可以是MIM(金屬-絕緣體-金屬)接面或SIM(半導體-絕緣體-金屬)接面，其包括具有不同功函數的兩個電極和設置在兩個電極之間的絕緣膜。
另外，在第一實施例中，示出了包括位元線BL的層、字線WL的層和記憶體單元MC的層的記憶體單元陣列作為記憶體單元陣列11。然而，記憶體單元陣列11也可以包括多層記憶體單元MC。在這種情況下，例如，在記憶體單元MC的在Z方向上相鄰的層中，如圖4和圖17所示，位元線BL和字線WL的位置關係可以顛倒。另外，位元線BL和字線WL中的至少一個可以連接到在Z方向上相鄰的兩個記憶體單元MC。
另外，在第一實施例中，如圖14所示，在單元電壓Vcell被設置為電壓Vread_n之後，單元電壓Vcell一個接一個地返回到電壓VSS。即，在與電壓Vread_n相對應的脈衝和與電壓Vread_n+1相對應的脈衝之間提供有間隙。但是，例如，如圖18所示，單元電壓Vcell可以不返回到電壓VSS，並且單元電壓Vcell可以直接從Vread_K(K是1以上且N-1以下的整數)增加到Vread_K+1。即，可以連續輸出與電壓Vread_n相對應的脈衝和與電壓Vread_n+1相對應的脈衝。
另外，在圖14和圖18的示例中，在單元電壓Vcell被設置為Vread_K之後，單元電壓Vcell在預定時間段內保持在Vread_K，並且在該狀態下由感測放大器電路等檢測電流或電壓。但是，例如，如圖19所示，單元電壓Vcell可以從Vread_K連續增加到Vread_K+1。
另外，在圖19的示例中，單元電流Icell變得比電流I1 大，單元電壓Vcell對預定時間段繼續增加。然而，當單元電壓Vcell達到圖10的電壓Vth 時，非線性層23進入低電阻狀態，並且只要該單元電壓Vcell不落在圖10的電壓Vhold 之下時，保持該狀態。因此，例如，如圖20所示，當單元電流Icell超過I1 ，單元電壓Vcell被降低到預定電壓Vread_3’並在預定的時間週期維持，並且在該狀態下，可以確定單元電流Icell是否等於或大於I2 。因此，可以減小施加到記憶體單元MC的壓力。電壓Vread_3’被設置為例如等於或大於電壓Vhold 且等於或小於電壓Vth 時。
圖20示出了一個例子，其中單元電壓Vcell從Vread_K連續增加到Vread_K+1，這與圖19類似。然而，在與參考圖14或圖18描述的方法類似的方法中，相似於圖20，當單元電流Icell超過I1 ，單元電壓Vcell被降低到預定的電壓Vread_3’並在預定的時間週期維持，並且在該狀態下，可以確定單元電流Icell是否等於或大於I2 。
[其他] 儘管已經描述了某些實施例，但是這些實施例僅是透過示例的方式給出的，並不旨在限制本發明的範圍。實際上，本文描述的新穎實施例可以以各種其他形式來體現；此外，在不背離本發明的精神的情況下，可以對本文所述實施例的形式進行各種省略、替換和改變。所附申請專利範圍及其等同物旨在覆蓋將落入本發明的範圍和精神內的這種形式或修改。
21:導電層 22:導電層 23:非線性層 24:導電層 25:磁阻層 26:導電層 27:導電層 31:基底層 32:磁化自由層 33:隧道絕緣層 34:第一磁化固定層 35:間隔層 36:第二磁化固定層 37:間隔層 38:移位抵銷層 39:蓋層 MC:記憶體單元 BL:位元線 WL:字線 MR:磁阻元件 NO:非線性元件
圖1是示出根據第一實施例的半導體儲存裝置的一部分的配置的示意方塊圖。 圖2是示出記憶體單元陣列的一部分的配置的示意性電路圖。 圖3是示出記憶體單元陣列的一部分的配置的示意性透視圖。 圖4是記憶體單元的示意性透視圖。 圖5是磁阻元件的示意性截面圖。 圖6是示出根據第一實施例的寫入操作的時序圖。 圖7是示出根據第一實施例的抹除操作的時序圖。 圖8是示出磁阻元件的電流-電壓特性的示意圖。 圖9是示出非線性元件的電流-電壓特性的示意圖。 圖10是示出記憶體單元的電流-電壓特性的示意圖。 圖11是示出記憶體單元的電流-電壓特性的變化的示意圖。 圖12是示出根據第一實施例的讀取操作的直方圖。 圖13是示出相同讀取操作的流程圖。 圖14是示出相同讀取操作的時序圖。 圖15是根據第二實施例的磁阻元件的示意性截面圖。 圖16是示出根據第二實施例的寫入操作的時序圖。 圖17是根據變化例的記憶體單元的示意性透視圖。 圖18是示出根據變化例的讀取操作的時序圖。 圖19是示出根據變化例的讀取操作的時序圖。 圖20是示出根據變化例的讀取操作的時序圖。

Claims (13)

  1. 一種半導體儲存裝置，包括： 第一佈線； 連接到該第一佈線的第一電阻變化元件； 連接到該第一電阻變化元件的第一非線性元件；和 連接到該第一非線性元件的第二佈線，其中 該半導體儲存裝置配置成使得其在對該第一電阻變化元件的讀取操作中， 基於對應於該半導體儲存裝置的多個讀取臨限值電壓的直方圖，將施加在該第一佈線和該第二佈線之間的電壓增加到第一電壓，並且 響應於在該第一佈線和該第二佈線之間施加的該電壓增加到該第一電壓，基於該直方圖，在該第一佈線和該第二佈線之間施加的該電壓增加到大於該第一電壓的第二電壓。
  2. 根據申請專利範圍第1項所述的半導體儲存裝置，還包括： 第三佈線； 連接到該第三佈線的第二電阻變化元件； 連接到該第二電阻變化元件的第二非線性元件；和 連接到該第二非線性元件的第四佈線，其中 該半導體儲存裝置配置成使得其在對該第二電阻變化元件的讀取操作中， 在該第三佈線和該第四佈線之間施加的電壓增加到第一電壓，並且 響應於施加在該第三佈線和該第四佈線之間的該電壓增加到該第一電壓，將施加在該第三佈線和該第四佈線之間的該電壓維持在小於該第二電壓的電壓。
  3. 一種半導體儲存裝置，包括： 第一佈線； 連接到該第一佈線的第一電阻變化元件； 連接到該第一電阻變化元件的第一非線性元件； 連接到該第一非線性元件的第二佈線；和 連接到該第一佈線和該第二佈線的週邊電路，其中 在對該第一電阻變化元件的讀取操作中，該週邊電路配置成： 根據對應於該半導體儲存裝置的多個讀取臨限值電壓的直方圖，增加該第一佈線和該第二佈線之間的電壓，直到流過該第一電阻變化元件的電流大於第一電流為止。
  4. 根據申請專利範圍第3項所述的半導體儲存裝置，其中 該第一電阻變化元件包括磁阻元件。
  5. 根據申請專利範圍第3項所述的半導體儲存裝置，其中 該第一非線性元件含有硫族。
  6. 根據申請專利範圍第3項所述的半導體儲存裝置，其中 該第一非線性元件包括金屬層和絕緣層，該金屬層含有銀(Ag)和銅(Cu)中的至少一者。
  7. 根據申請專利範圍第1項所述的半導體儲存裝置，其中響應於確定流過該第一非線性元件的電流小於電流臨限值，將施加在該第一佈線和該第二佈線之間的電壓增加到該第二電壓。
  8. 根據申請專利範圍第7項所述的半導體儲存裝置，其中該電流臨限值是基於該第一非線性元件的電流-電壓特性而預先確定。
  9. 根據申請專利範圍第2項所述的半導體儲存裝置，其中 該第一電阻變化元件和該第二電阻變化元件中的每一者均包括磁阻元件。
  10. 根據申請專利範圍第2項所述的半導體儲存裝置，其中 該第一非線性元件和該第二非線性元件中的每一者均含有硫族。
  11. 根據申請專利範圍第2項所述的半導體儲存裝置，其中 該第一非線性元件和該第二非線性元件中的每一者均包括金屬層或絕緣層，該金屬層含有銀(Ag)和銅(Cu)中的至少一者。
  12. 根據申請專利範圍第3項所述的半導體儲存裝置，其中該週邊電路還配置成： 在確定流過該第一電阻變化元件的該電流大於該第一電流時，在確定流過該第一電阻變化元件的該電流小於該第二電流時輸出第一信號，並且在確定流過該第一電阻變化元件的該電流大於該第二電流時輸出第二信號。
  13. 一種方法，包括： 根據直方圖選擇第一電壓，該直方圖對應於多個記憶體單元的多個讀取臨限值電壓，每個記憶體單元包括彼此耦合的電阻變化元件和非線性元件； 在該多個記憶體單元中的一者上施加該第一電壓； 比較流經該記憶體單元的電流與第一電流臨限值； 基於該比較，根據該直方圖選擇性地將該第一電壓增加至第二電壓，直到該電流等於或大於該第一電流臨限值；和 基於將該電流與第二電流臨限值比較，輸出儲存在該記憶體單元中的資料的狀態。
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