JP2009099206A - 抵抗変化メモリ装置 - Google Patents
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Abstract
【解決手段】書き換え可能な抵抗値をデータとして不揮発に記憶するメモリセルが配列され、メモリセルは高抵抗側が安定状態であって、少なくとも3つの抵抗値R0,R1及びR2(但し、R0<R1<R2)が選択的に設定される多値データ記憶を行う抵抗変化メモリ装置において、抵抗値R0とR1の間及びR1とR2の間の抵抗値ギャップをそれぞれ、ΔR1及びΔR2として、ΔR1>ΔR2に設定される。
【選択図】図8
Description
抵抗値R0とR1の間及びR1とR2の間の抵抗値ギャップをそれぞれ、ΔR1及びΔR2として、ΔR1>ΔR2に設定されることを特徴とする。
図8は、低抵抗のセット状態が高抵抗側に抵抗値シフトし易いReRAMについて、第1の4値データの設定例である。最も抵抗の低い抵抗値R0と、これより順に抵抗値R1,R2,R3を4値データとする。
図9は、同様に低抵抗のセット状態が抵抗値シフトし易いReRAMについて、第2の4値データの設定例である。ここでは、図8の例と同様の4つの抵抗値R0,R1,R2,R3について、それぞれの抵抗値分布の間に設定される読み出ししきい値抵抗値をRr1,Rr2,Rr3とする。
図10は、同様に低抵抗のセット状態が抵抗値シフトし易いReRAMについて、第3の4値データの設定例である。ここでは、図8,図9の例と同様の4つの抵抗値R0,R1,R2,R3について、それぞれの抵抗値分布の間に設定される読み出ししきい値抵抗値をRr0,Rr1,Rr2とする。
図11は、同様に低抵抗のセット状態が抵抗値シフトし易いReRAMについて、第4の4値データの設定例であり、図8に示した第1の4値データ設定例の変形例である。即ち、図8の例では、ΔR2≧ΔR3としたが、最も高抵抗で安定状態にあるはずの抵抗値(リセット状態)R3が低抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔR3>ΔR2としている。ΔR1>ΔR2は、第1の4値データ設定例と同じである。
図12は、同様に低抵抗のセット状態が抵抗値シフトし易いReRAMについて、第5の4値データの設定例であり、図9に示した第2の4値データ設定例の変形例である。即ち、図9の例では、ΔR2’≧ΔR3’としたが、最も高抵抗で安定状態にあるはずの抵抗値(リセット状態)R3が低抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔR3’>ΔR2’としている。ΔR1’>ΔR2’は、第2の4値データ設定例と同じである。
[第6の4値データ設定例]
図13は、同様に低抵抗のセット状態が抵抗値シフトし易いReRAMについて、第6の4値データの設定例であり、図10に示した第3の4値データ設定例の変形例である。即ち、図10の例では、ΔR1”≧ΔR2”としたが、最も高抵抗で安定状態にあるはずの抵抗値(リセット状態)R3が低抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔR2”>ΔR1”としている。ΔR0”>ΔR1”とすることは、第3の4値データ設定例と同じである。
図14は、高抵抗のセット状態が低抵抗側に抵抗値シフトし易いPCRAMについて、第7の4値データの設定例である。最も低い抵抗値R0と、これより順に高くなる抵抗値R1,R2,R3を4値データとする。
図15は、同様に高抵抗のセット状態が抵抗値シフトし易いPCRAMについて、第8の4値データの設定例である。ここでは、図14の例と同様の4つの抵抗値R0,R1,R2,R3について、それぞれの抵抗値分布の間に設定される読み出ししきい値抵抗値をRr1,Rr2,Rr3とする。
図16は、同様に高抵抗のセット状態が抵抗値シフトし易いPCRAMについて、第9の4値データの設定例である。ここでは、図14,図15の例と同様の4つの抵抗値R0,R1,R2,R3について、それぞれの抵抗値分布の間に設定される読み出ししきい値をRr0,Rr1,Rr2とする。
図17は、同様に高抵抗のセット状態が抵抗値シフトし易いPCRAMについて、第10の4値データの設定例であり、図14に示した第7の4値データ設定例の変形例である。即ち、図14の例では、ΔR2≧ΔR1としたが、最も低抵抗で安定状態にあるはずのデータ抵抗値(リセット状態)R0が高抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔR1>ΔR2としている。ΔR3>ΔR2は、第7の4値データ設定例と同じである。
図18は、同様に高抵抗のセット状態が抵抗値シフトし易いPCRAMについて、第11の4値データの設定例であり、図15に示した第8の4値データ設定例の変形例である。即ち、図15の例では、ΔR2’≧ΔR1’としたが、最も低抵抗で安定状態にあるはずのデータ抵抗値(リセット状態)R0が高抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔR1’>ΔR2’としている。ΔR3’>ΔR2’は、第8の4値データ設定例と同じである。
図19は、同様に高抵抗のセット状態が抵抗値シフトし易いPCRAMについて、第12の4値データの設定例であり、図16に示した第9の4値データ設定例の変形例である。即ち、図16の例では、ΔR1”≧ΔR0”としたが、最も低抵抗で安定状態にあるはずのデータ抵抗値(リセット状態)R0が高抵抗側にシフトしやすい事態もあり得る。この点を考慮して、ΔR0”>ΔR1”としている。ΔR2”>ΔR1”は、第9の4値データ設定例と同じである。
以下には、具体的なReRAMの読み出し/書き込み回路とその動作を説明する。
Claims (5)
- 書き換え可能な抵抗値をデータとして不揮発に記憶するメモリセルが配列され、メモリセルは高抵抗側が安定状態であって、少なくとも3つの抵抗値R0,R1及びR2(但し、R0<R1<R2)が選択的に設定される多値データ記憶を行う抵抗変化メモリ装置において、
抵抗値R0とR1の間及びR1とR2の間の抵抗値ギャップをそれぞれ、ΔR1及びΔR2として、ΔR1>ΔR2に設定される
ことを特徴とする抵抗変化メモリ装置。 - 前記メモリセルは、最高抵抗値R3をリセット状態として、前記抵抗値R2,R1及びR0が選択的にセットされる4値データ記憶を行うものであって、抵抗値R2とR3の間の抵抗値ギャップをΔR3として、ΔR1>ΔR2≧ΔR3に設定される
ことを特徴とする請求項1記載の抵抗変化メモリ装置。 - 前記メモリセルは、最高抵抗値R3をリセット状態として、前記抵抗値R2,R1及びR0が選択的にセットされる4値データ記憶を行うものであって、抵抗値R0,R1,R2及びR3のそれぞれの間に設定される読み出ししきい値Rr1,Rr2及びRr3と、抵抗値R1,R2及びR3の分布下限値との間のギャップをそれぞれ、ΔR1’,ΔR2’及びΔR3’として、ΔR1’>ΔR2’≧ΔR3’に設定される
ことを特徴とする請求項1記載の抵抗変化メモリ装置。 - 前記メモリセルは、最高抵抗値R3をリセット状態として、前記抵抗値R2,R1及びR0が選択的にセットされる4値データ記憶を行うものであって、抵抗値R0,R1,R2及びR3のそれぞれの間に設定される読み出ししきい値Rr0,Rr1及びRr2と、抵抗値R0,R1及びR2の分布上限値との間のギャップをそれぞれ、ΔR0”,ΔR1”及びΔR2”として、ΔR0”>ΔR1”≧ΔR2”に設定される
ことを特徴とする請求項1記載の抵抗変化メモリ装置。 - 前記メモリセルは、最高抵抗値R3をリセット状態として、前記抵抗値R2,R1及びR0が選択的にセットされる4値データ記憶を行うものであって、抵抗値R2とR3の間の抵抗値ギャップをΔR3として、ΔR1>ΔR2かつ、ΔR3>ΔR2に設定される
ことを特徴とする請求項1記載の抵抗変化メモリ装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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US12/252,675 US7800935B2 (en) | 2007-10-17 | 2008-10-16 | Resistance change memory device |
Applications Claiming Priority (1)
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---|---|---|---|
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Country | Link |
---|---|
US (1) | US7800935B2 (ja) |
JP (1) | JP2009099206A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010119762A1 (ja) | 2009-04-15 | 2010-10-21 | オリンパスメディカルシステムズ株式会社 | 半導体装置、半導体装置の製造方法 |
JP2011501335A (ja) * | 2007-10-10 | 2011-01-06 | マイクロン テクノロジー, インク. | Mlcnandにおける不均等閾値電圧範囲 |
US8553445B2 (en) | 2010-09-03 | 2013-10-08 | Samsung Electronics Co., Ltd. | Semiconductor memory device having stacked structure including resistor-switched based logic circuit and method of manufacturing the same |
JP2014029744A (ja) * | 2012-07-31 | 2014-02-13 | Panasonic Corp | 不揮発性記憶素子の駆動方法及び不揮発性記憶装置 |
JP2015076118A (ja) * | 2013-10-09 | 2015-04-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9106231B2 (en) | 2012-01-11 | 2015-08-11 | Nec Corporation | Bidirectional buffer and control method thereof |
US10490271B2 (en) | 2017-09-20 | 2019-11-26 | Toshiba Memory Corporation | Resistance change memory device |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5049814B2 (ja) | 2008-02-14 | 2012-10-17 | 株式会社東芝 | 不揮発性半導体記憶装置のデータ書き込み方法 |
JP5178448B2 (ja) * | 2008-10-17 | 2013-04-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR101047050B1 (ko) * | 2009-05-15 | 2011-07-06 | 주식회사 하이닉스반도체 | 상변화 메모리 장치 |
US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
US9437297B2 (en) | 2010-06-14 | 2016-09-06 | Crossbar, Inc. | Write and erase scheme for resistive memory device |
US8274812B2 (en) * | 2010-06-14 | 2012-09-25 | Crossbar, Inc. | Write and erase scheme for resistive memory device |
US8884261B2 (en) | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
US8569172B1 (en) | 2012-08-14 | 2013-10-29 | Crossbar, Inc. | Noble metal/non-noble metal electrode for RRAM applications |
JP2012038371A (ja) * | 2010-08-04 | 2012-02-23 | Toshiba Corp | 半導体記憶装置 |
USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
US8502185B2 (en) | 2011-05-31 | 2013-08-06 | Crossbar, Inc. | Switching device having a non-linear element |
US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
US8619459B1 (en) | 2011-06-23 | 2013-12-31 | Crossbar, Inc. | High operating speed resistive random access memory |
US8946669B1 (en) | 2012-04-05 | 2015-02-03 | Crossbar, Inc. | Resistive memory device and fabrication methods |
US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
US9166163B2 (en) | 2011-06-30 | 2015-10-20 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
US8958233B2 (en) | 2011-10-18 | 2015-02-17 | Micron Technology, Inc. | Stabilization of resistive memory |
US8787065B2 (en) | 2011-10-18 | 2014-07-22 | Micron Technology, Inc. | Apparatuses and methods for determining stability of a memory cell |
US8730708B2 (en) | 2011-11-01 | 2014-05-20 | Micron Technology, Inc. | Performing forming processes on resistive memory |
US8971088B1 (en) | 2012-03-22 | 2015-03-03 | Crossbar, Inc. | Multi-level cell operation using zinc oxide switching material in non-volatile memory device |
US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
US8658476B1 (en) | 2012-04-20 | 2014-02-25 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
US9741765B1 (en) | 2012-08-14 | 2017-08-22 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
JP5934086B2 (ja) | 2012-12-27 | 2016-06-15 | 株式会社東芝 | 記憶装置 |
US8949567B2 (en) * | 2013-02-26 | 2015-02-03 | Seagate Technology Llc | Cross-point resistive-based memory architecture |
US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
US9425237B2 (en) | 2014-03-11 | 2016-08-23 | Crossbar, Inc. | Selector device for two-terminal memory |
TWI569270B (zh) * | 2015-01-22 | 2017-02-01 | 旺宏電子股份有限公司 | 記憶體操作方法及相關的記憶體裝置 |
KR102298607B1 (ko) | 2015-02-17 | 2021-09-06 | 삼성전자주식회사 | 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법 |
KR20160131180A (ko) * | 2015-05-06 | 2016-11-16 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 동작방법 |
US9589610B1 (en) * | 2015-09-04 | 2017-03-07 | Macronix International Co., Ltd. | Memory circuit including pre-charging unit, sensing unit, and sink unit and method for operating same |
US10134469B1 (en) * | 2016-06-30 | 2018-11-20 | Crossbar, Inc. | Read operation with data latch and signal termination for 1TNR memory array |
US10096362B1 (en) | 2017-03-24 | 2018-10-09 | Crossbar, Inc. | Switching block configuration bit comprising a non-volatile memory cell |
US11217307B2 (en) | 2018-04-05 | 2022-01-04 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Circuit and method for programming resistive memory cells |
JP2020144959A (ja) * | 2019-03-06 | 2020-09-10 | キオクシア株式会社 | 半導体記憶装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139092A (ja) * | 1995-11-14 | 1997-05-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH11317087A (ja) * | 1998-01-21 | 1999-11-16 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそのプログラム方法 |
JP2002184191A (ja) * | 2000-12-15 | 2002-06-28 | Denso Corp | 不揮発性半導体記憶装置の多値書き込み及び読み出し方法 |
JP2004185753A (ja) * | 2002-12-05 | 2004-07-02 | Sharp Corp | 半導体記憶装置及びメモリセルの記憶データ補正方法 |
JP2007164969A (ja) * | 2005-12-15 | 2007-06-28 | Samsung Electronics Co Ltd | 選択された基準メモリセルを具備する抵抗型メモリ素子 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6813177B2 (en) | 2002-12-13 | 2004-11-02 | Ovoynx, Inc. | Method and system to store information |
US20060203541A1 (en) | 2003-03-18 | 2006-09-14 | Haruki Toda | Phase change memory device |
US7391642B2 (en) | 2005-01-25 | 2008-06-24 | Intel Corporation | Multilevel programming of phase change memory cells |
US7696503B2 (en) | 2005-06-17 | 2010-04-13 | Macronix International Co., Ltd. | Multi-level memory cell having phase change element and asymmetrical thermal boundary |
US20070034850A1 (en) | 2005-08-09 | 2007-02-15 | Ovonyx, Inc. | Chalcogenide devices incorporating chalcogenide materials having reduced germanium or telluruim content |
JP4297136B2 (ja) * | 2006-06-07 | 2009-07-15 | ソニー株式会社 | 記憶装置 |
KR100914267B1 (ko) * | 2007-06-20 | 2009-08-27 | 삼성전자주식회사 | 가변저항 메모리 장치 및 그것의 형성방법 |
-
2007
- 2007-10-17 JP JP2007269973A patent/JP2009099206A/ja active Pending
-
2008
- 2008-10-16 US US12/252,675 patent/US7800935B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139092A (ja) * | 1995-11-14 | 1997-05-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH11317087A (ja) * | 1998-01-21 | 1999-11-16 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそのプログラム方法 |
JP2002184191A (ja) * | 2000-12-15 | 2002-06-28 | Denso Corp | 不揮発性半導体記憶装置の多値書き込み及び読み出し方法 |
JP2004185753A (ja) * | 2002-12-05 | 2004-07-02 | Sharp Corp | 半導体記憶装置及びメモリセルの記憶データ補正方法 |
JP2007164969A (ja) * | 2005-12-15 | 2007-06-28 | Samsung Electronics Co Ltd | 選択された基準メモリセルを具備する抵抗型メモリ素子 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011501335A (ja) * | 2007-10-10 | 2011-01-06 | マイクロン テクノロジー, インク. | Mlcnandにおける不均等閾値電圧範囲 |
WO2010119762A1 (ja) | 2009-04-15 | 2010-10-21 | オリンパスメディカルシステムズ株式会社 | 半導体装置、半導体装置の製造方法 |
US8553445B2 (en) | 2010-09-03 | 2013-10-08 | Samsung Electronics Co., Ltd. | Semiconductor memory device having stacked structure including resistor-switched based logic circuit and method of manufacturing the same |
US8730710B2 (en) | 2010-09-03 | 2014-05-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device having stacked structure including resistor-switched based logic circuit and method of manufacturing the same |
US9106231B2 (en) | 2012-01-11 | 2015-08-11 | Nec Corporation | Bidirectional buffer and control method thereof |
JP2014029744A (ja) * | 2012-07-31 | 2014-02-13 | Panasonic Corp | 不揮発性記憶素子の駆動方法及び不揮発性記憶装置 |
JP2015076118A (ja) * | 2013-10-09 | 2015-04-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9286978B2 (en) | 2013-10-09 | 2016-03-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US10490271B2 (en) | 2017-09-20 | 2019-11-26 | Toshiba Memory Corporation | Resistance change memory device |
Also Published As
Publication number | Publication date |
---|---|
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