JP2002184191A - 不揮発性半導体記憶装置の多値書き込み及び読み出し方法 - Google Patents
不揮発性半導体記憶装置の多値書き込み及び読み出し方法Info
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- JP2002184191A JP2002184191A JP2000382391A JP2000382391A JP2002184191A JP 2002184191 A JP2002184191 A JP 2002184191A JP 2000382391 A JP2000382391 A JP 2000382391A JP 2000382391 A JP2000382391 A JP 2000382391A JP 2002184191 A JP2002184191 A JP 2002184191A
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Abstract
(57)【要約】
【課題】 電荷保持劣化および高電圧ストレスによる誤
読み出しを防止しつつ、極力多くのデータ値を持つ多値
データを記憶する。 【解決手段】 書き込み判定電圧Ｖa を、電圧ＶWRの幅
で等間隔に設定する。また、各データ値に対する書き込
み判定電圧Ｖa とその低電位側に隣接する読み出し電圧
Ｖr との各電圧差（マージンΔＶm ）を、電荷保持劣化
によるしきい値電圧Ｖtmの低下が生じ易いしきい値電圧
Ｖtmの高いものほど順次大きくなるように設定する。そ
の結果、各データ値のしきい値電圧Ｖtmの最大値とその
高電位側に隣接する読み出し電圧Ｖr との電圧差（マー
ジンΔＶd ）は、高電圧ストレスによるしきい値電圧Ｖ
tmの上昇が発生し易いしきい値電圧Ｖtmの低いものほど
順次大きくなるように設定される。
読み出しを防止しつつ、極力多くのデータ値を持つ多値
データを記憶する。 【解決手段】 書き込み判定電圧Ｖa を、電圧ＶWRの幅
で等間隔に設定する。また、各データ値に対する書き込
み判定電圧Ｖa とその低電位側に隣接する読み出し電圧
Ｖr との各電圧差（マージンΔＶm ）を、電荷保持劣化
によるしきい値電圧Ｖtmの低下が生じ易いしきい値電圧
Ｖtmの高いものほど順次大きくなるように設定する。そ
の結果、各データ値のしきい値電圧Ｖtmの最大値とその
高電位側に隣接する読み出し電圧Ｖr との電圧差（マー
ジンΔＶd ）は、高電圧ストレスによるしきい値電圧Ｖ
tmの上昇が発生し易いしきい値電圧Ｖtmの低いものほど
順次大きくなるように設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷蓄積層とコン
トロールゲートとを備えたメモリセルに多値データを書
き込み、その書き込まれたデータ値を読み出す不揮発性
半導体記憶装置の多値書き込み及び読み出し方法に関す
る。
トロールゲートとを備えたメモリセルに多値データを書
き込み、その書き込まれたデータ値を読み出す不揮発性
半導体記憶装置の多値書き込み及び読み出し方法に関す
る。
【０００２】
【従来の技術】１ビットごとの書き換えが可能なＥＥＰ
ＲＯＭや一括消去が可能なフラッシュＥＥＰＲＯＭなど
の不揮発性半導体記憶装置は、マトリクス状に配列され
たメモリセルによって構成されている。半導体基板の主
表面には各メモリセルに対応してソース領域とドレイン
領域とが形成され、そのチャネル領域の上部にフローテ
ィングゲート（電荷蓄積層）とコントロールゲートとが
形成されている。このメモリセルへのデータの書き込み
は、例えばドレインに５Ｖ、コントロールゲートに１２
Ｖを印加してドレイン付近でホットエレクトロンを発生
させ、そのホットエレクトロンをフローティングゲート
に注入してメモリセルのしきい値電圧を高めることによ
り行われる。
ＲＯＭや一括消去が可能なフラッシュＥＥＰＲＯＭなど
の不揮発性半導体記憶装置は、マトリクス状に配列され
たメモリセルによって構成されている。半導体基板の主
表面には各メモリセルに対応してソース領域とドレイン
領域とが形成され、そのチャネル領域の上部にフローテ
ィングゲート（電荷蓄積層）とコントロールゲートとが
形成されている。このメモリセルへのデータの書き込み
は、例えばドレインに５Ｖ、コントロールゲートに１２
Ｖを印加してドレイン付近でホットエレクトロンを発生
させ、そのホットエレクトロンをフローティングゲート
に注入してメモリセルのしきい値電圧を高めることによ
り行われる。
【０００３】このような構成の（フラッシュ）ＥＥＰＲ
ＯＭは、これまでメモリセルの微細化技術により記憶容
量の増大が図られてきた。しかしながら、最近ではさら
なる微細化が難しくなりつつあり、また、微細化による
記憶容量の増大のみでは市場からの容量増大の要求に応
じきれないという状況にある。そこで、近年、１つのメ
モリセルに３値以上の相異なる値を持つ多値データを書
き込む多値化技術が提案されている。
ＯＭは、これまでメモリセルの微細化技術により記憶容
量の増大が図られてきた。しかしながら、最近ではさら
なる微細化が難しくなりつつあり、また、微細化による
記憶容量の増大のみでは市場からの容量増大の要求に応
じきれないという状況にある。そこで、近年、１つのメ
モリセルに３値以上の相異なる値を持つ多値データを書
き込む多値化技術が提案されている。
【０００４】
【発明が解決しようとする課題】これまでに提案されて
いる多値書き込み（例えばT.S.Jung et al.,ISSCC Tec
h.Dig.P.32-33,1996 ）においては、図１５に示すよう
に、例えば４値（２ビット／セル）の場合について“０
“〜“３“の各データ値に対するしきい値電圧Ｖtm0 〜
Ｖtm3 がほぼ等間隔に決められている。この場合、各メ
モリセルの構造ばらつき等により、同一のデータ値が書
き込まれた各メモリセルのしきい値電圧Ｖtmはばらつ
き、メモリセル全体として見るとしきい値電圧Ｖtmはあ
る幅を持って分布する。このため、書き込み後は、所定
の書き込み判定電圧Ｖa1〜Ｖa3でしきい値電圧Ｖtmを順
次ベリファイし、所定のしきい値電圧範囲から外れてい
る場合には再書き込みを行うようになっている。
いる多値書き込み（例えばT.S.Jung et al.,ISSCC Tec
h.Dig.P.32-33,1996 ）においては、図１５に示すよう
に、例えば４値（２ビット／セル）の場合について“０
“〜“３“の各データ値に対するしきい値電圧Ｖtm0 〜
Ｖtm3 がほぼ等間隔に決められている。この場合、各メ
モリセルの構造ばらつき等により、同一のデータ値が書
き込まれた各メモリセルのしきい値電圧Ｖtmはばらつ
き、メモリセル全体として見るとしきい値電圧Ｖtmはあ
る幅を持って分布する。このため、書き込み後は、所定
の書き込み判定電圧Ｖa1〜Ｖa3でしきい値電圧Ｖtmを順
次ベリファイし、所定のしきい値電圧範囲から外れてい
る場合には再書き込みを行うようになっている。
【０００５】そして、これまでに提案されている多値書
き込みにおいては、書き込まれたデータの読み出しに用
いられる読み出し電圧Ｖr1〜Ｖr3は、各データ値に対す
る上記書き込み判定電圧Ｖa と読み出し電圧Ｖr との電
圧差（以下、マージンΔＶmと称す）が等しくなるよう
に、つまりΔＶm1＝ΔＶm2＝ΔＶm3となるように決めら
れている。
き込みにおいては、書き込まれたデータの読み出しに用
いられる読み出し電圧Ｖr1〜Ｖr3は、各データ値に対す
る上記書き込み判定電圧Ｖa と読み出し電圧Ｖr との電
圧差（以下、マージンΔＶmと称す）が等しくなるよう
に、つまりΔＶm1＝ΔＶm2＝ΔＶm3となるように決めら
れている。
【０００６】データの読み出し時においては、コントロ
ールゲートに上記読み出し電圧Ｖr1〜Ｖr3を順に印加
し、しきい値電圧Ｖtmが読み出し電圧Ｖr1より低い場合
にはデータ値“０“、読み出し電圧Ｖr1より高く且つ読
み出し電圧Ｖr2より低い場合にはデータ値“１“、読み
出し電圧Ｖr2より高く且つ読み出し電圧Ｖr3より低い場
合にはデータ値“２“、読み出し電圧Ｖr3より高い場合
にはデータ値“３“として読み出す。
ールゲートに上記読み出し電圧Ｖr1〜Ｖr3を順に印加
し、しきい値電圧Ｖtmが読み出し電圧Ｖr1より低い場合
にはデータ値“０“、読み出し電圧Ｖr1より高く且つ読
み出し電圧Ｖr2より低い場合にはデータ値“１“、読み
出し電圧Ｖr2より高く且つ読み出し電圧Ｖr3より低い場
合にはデータ値“２“、読み出し電圧Ｖr3より高い場合
にはデータ値“３“として読み出す。
【０００７】ところで、フローティングゲートに注入さ
れた電子は、自ら作る内部電界によって時間の経過とと
もに徐々に低減し（電荷保持劣化）、それに伴ってしき
い値電圧Ｖtmも徐々に低下することが知られている。こ
の電荷保持劣化によるしきい値電圧Ｖtmの低下量は、内
部電界が大きいほどすなわちしきい値電圧Ｖtmが高いほ
ど大きくなる。図１５に示す場合、データ値“３“が書
き込まれたメモリセルのしきい値電圧Ｖtm3 が最も電荷
保持劣化の影響を受け易くなる。そこで、これまでの多
値書き込みにおいては、予め電荷保持劣化によるしきい
値電圧Ｖtmの低下を見込んで、（互いに等しく設定され
ている）マージンΔＶm1〜ΔＶm3について余裕を持った
マージン設定が行われている。
れた電子は、自ら作る内部電界によって時間の経過とと
もに徐々に低減し（電荷保持劣化）、それに伴ってしき
い値電圧Ｖtmも徐々に低下することが知られている。こ
の電荷保持劣化によるしきい値電圧Ｖtmの低下量は、内
部電界が大きいほどすなわちしきい値電圧Ｖtmが高いほ
ど大きくなる。図１５に示す場合、データ値“３“が書
き込まれたメモリセルのしきい値電圧Ｖtm3 が最も電荷
保持劣化の影響を受け易くなる。そこで、これまでの多
値書き込みにおいては、予め電荷保持劣化によるしきい
値電圧Ｖtmの低下を見込んで、（互いに等しく設定され
ている）マージンΔＶm1〜ΔＶm3について余裕を持った
マージン設定が行われている。
【０００８】しかしながら、メモリセルにおいて設定可
能なしきい値電圧Ｖtmには上限が存在するため、４値、
８値、１６値、…とデータ値の数が増えるにつれて十分
なマージンΔＶm を確保しにくくなる。従って、これま
では、最も高いしきい値電圧を持つデータ値を書き込ん
だメモリセルにおいて電荷保持劣化による誤読み出しが
発生しない範囲内において、各データ値に対するマージ
ンΔＶm を全て等しく確保できるだけの数のデータ値を
持つ多値データしか記憶することができなかった。
能なしきい値電圧Ｖtmには上限が存在するため、４値、
８値、１６値、…とデータ値の数が増えるにつれて十分
なマージンΔＶm を確保しにくくなる。従って、これま
では、最も高いしきい値電圧を持つデータ値を書き込ん
だメモリセルにおいて電荷保持劣化による誤読み出しが
発生しない範囲内において、各データ値に対するマージ
ンΔＶm を全て等しく確保できるだけの数のデータ値を
持つ多値データしか記憶することができなかった。
【０００９】さらに、データの書き込み時または読み出
し時においてコントロールゲートに高電圧（例えば１２
Ｖ）が印加されると、電界によるトンネリング効果によ
って電子が半導体基板からフローティングゲートに注入
され、しきい値電圧Ｖtmが変動（上昇）する現象が生じ
る。この高電圧ストレスによるしきい値電圧Ｖtmの上昇
は、フローティングゲートの蓄積電荷量が少ないほど、
つまりしきい値電圧Ｖtmの低いメモリセルほど大きくな
る。
し時においてコントロールゲートに高電圧（例えば１２
Ｖ）が印加されると、電界によるトンネリング効果によ
って電子が半導体基板からフローティングゲートに注入
され、しきい値電圧Ｖtmが変動（上昇）する現象が生じ
る。この高電圧ストレスによるしきい値電圧Ｖtmの上昇
は、フローティングゲートの蓄積電荷量が少ないほど、
つまりしきい値電圧Ｖtmの低いメモリセルほど大きくな
る。
【００１０】しかし、上述した設定方法によれば、各デ
ータ値に対するしきい値電圧Ｖtmとその高電位側に隣接
する読み出し電圧Ｖr との差電圧ΔＶd は、互いに等し
くなる（ΔＶd0＝ΔＶd1＝ΔＶd2）。従って、これまで
は、上述した電荷保持劣化による制限に加え、最も低い
しきい値電圧Ｖtm0 を持つデータ値“０“のメモリセル
において上記高電圧ストレスによる誤読み出しが発生し
ない範囲内において、各データ値に対する上記差電圧Δ
Ｖd を確保できるだけの数のデータ値を持つ多値データ
しか記憶することができなかった。
ータ値に対するしきい値電圧Ｖtmとその高電位側に隣接
する読み出し電圧Ｖr との差電圧ΔＶd は、互いに等し
くなる（ΔＶd0＝ΔＶd1＝ΔＶd2）。従って、これまで
は、上述した電荷保持劣化による制限に加え、最も低い
しきい値電圧Ｖtm0 を持つデータ値“０“のメモリセル
において上記高電圧ストレスによる誤読み出しが発生し
ない範囲内において、各データ値に対する上記差電圧Δ
Ｖd を確保できるだけの数のデータ値を持つ多値データ
しか記憶することができなかった。
【００１１】本発明は、上記事情に鑑みてなされたもの
で、その目的は、電荷保持劣化および高電圧ストレスに
よるデータの誤読み出しを防止しつつ、極力多くの数の
データ値を持つ多値データを記憶することができる不揮
発性半導体記憶装置の多値書き込み及び読み出し方法を
提供することにある。
で、その目的は、電荷保持劣化および高電圧ストレスに
よるデータの誤読み出しを防止しつつ、極力多くの数の
データ値を持つ多値データを記憶することができる不揮
発性半導体記憶装置の多値書き込み及び読み出し方法を
提供することにある。
【００１２】
【課題を解決するための手段】請求項１に記載した手段
によれば、メモリセルに多値データを書き込む処理にお
いて、しきい値電圧はそのデータ値に対応した書き込み
判定電圧以上に設定される。また、各データ値に対する
書き込み判定電圧と読み出し電圧との電圧差すなわちマ
ージン（以下、第１のマージンと称す）は、しきい値電
圧の高いものほど大きくまたは等しくなるように決定さ
れている。そして、少なくとも、書き込み時に設定され
るしきい値電圧が最大のデータ値に対する第１のマージ
ンが、書き込み時に設定されるしきい値電圧が最小のデ
ータ値に対する第１のマージンよりも大きくなるように
決定されている。
によれば、メモリセルに多値データを書き込む処理にお
いて、しきい値電圧はそのデータ値に対応した書き込み
判定電圧以上に設定される。また、各データ値に対する
書き込み判定電圧と読み出し電圧との電圧差すなわちマ
ージン（以下、第１のマージンと称す）は、しきい値電
圧の高いものほど大きくまたは等しくなるように決定さ
れている。そして、少なくとも、書き込み時に設定され
るしきい値電圧が最大のデータ値に対する第１のマージ
ンが、書き込み時に設定されるしきい値電圧が最小のデ
ータ値に対する第１のマージンよりも大きくなるように
決定されている。
【００１３】一般に、メモリセルのフローティングゲー
トに注入された電子は、自ら作る内部電界によって電荷
保持劣化を引き起こし、それに伴ってしきい値電圧が徐
々に低下する。この電荷保持劣化によるしきい値電圧の
低下量は、しきい値電圧が高いほど大きい。
トに注入された電子は、自ら作る内部電界によって電荷
保持劣化を引き起こし、それに伴ってしきい値電圧が徐
々に低下する。この電荷保持劣化によるしきい値電圧の
低下量は、しきい値電圧が高いほど大きい。
【００１４】本手段によれば、上記低下量の大きい（し
きい値電圧の高い）データ値に対する第１のマージン
が、上記低下量の小さい（しきい値電圧の低い）データ
値に対する第１のマージンよりも大きくなる傾向を持
ち、限られたしきい値電圧の設定可能範囲内において、
電荷保持劣化の特性に合致した第１のマージンの設定が
可能となる。その結果、しきい値電圧の低いデータ値に
対して不必要に大きい第１のマージンが確保されること
がなくなり、各しきい値電圧を持つデータ値に対して、
誤読み出しの発生を防止する上で必要且つ十分な第１の
マージンの確保が可能となる。
きい値電圧の高い）データ値に対する第１のマージン
が、上記低下量の小さい（しきい値電圧の低い）データ
値に対する第１のマージンよりも大きくなる傾向を持
ち、限られたしきい値電圧の設定可能範囲内において、
電荷保持劣化の特性に合致した第１のマージンの設定が
可能となる。その結果、しきい値電圧の低いデータ値に
対して不必要に大きい第１のマージンが確保されること
がなくなり、各しきい値電圧を持つデータ値に対して、
誤読み出しの発生を防止する上で必要且つ十分な第１の
マージンの確保が可能となる。
【００１５】さらに、上記書き込み判定電圧の設定と上
記第１のマージンの設定とによれば、各データ値に対す
るしきい値電圧とその高電位側に隣接する読み出し電圧
との差電圧すなわちマージン（以下、第２のマージンと
称す）が、しきい値電圧の低いものほど大きくまたは等
しくなるように決定されることとなる。
記第１のマージンの設定とによれば、各データ値に対す
るしきい値電圧とその高電位側に隣接する読み出し電圧
との差電圧すなわちマージン（以下、第２のマージンと
称す）が、しきい値電圧の低いものほど大きくまたは等
しくなるように決定されることとなる。
【００１６】一般に、データの書き込み時または読み出
し時においてコントロールゲートに高電圧が印加される
と、電界によるトンネリング効果によって電子が半導体
基板からフローティングゲートに注入され、しきい値電
圧が上昇する現象が生じる。この高電圧ストレスによる
しきい値電圧の上昇は、フローティングゲートの蓄積電
荷量が少ないほど、つまりしきい値電圧の低いメモリセ
ルほど大きくなる。
し時においてコントロールゲートに高電圧が印加される
と、電界によるトンネリング効果によって電子が半導体
基板からフローティングゲートに注入され、しきい値電
圧が上昇する現象が生じる。この高電圧ストレスによる
しきい値電圧の上昇は、フローティングゲートの蓄積電
荷量が少ないほど、つまりしきい値電圧の低いメモリセ
ルほど大きくなる。
【００１７】本手段によれば、上記上昇量の大きい（し
きい値電圧の低い）データ値に対する第２のマージン
が、上記上昇量の小さい（しきい値電圧の高い）データ
値に対する第２のマージンよりも大きくなる傾向を持
ち、限られたしきい値電圧の設定可能範囲内において、
高電圧ストレスの特性に合致した第２のマージン設定が
可能となる。従って、電荷保持劣化および高電圧ストレ
スによるデータの誤読み出しを防止しつつ、上記しきい
値電圧の設定可能範囲を有効に利用することができ、従
来よりも多くのデータ値を持つ多値データを記憶可能と
なる。
きい値電圧の低い）データ値に対する第２のマージン
が、上記上昇量の小さい（しきい値電圧の高い）データ
値に対する第２のマージンよりも大きくなる傾向を持
ち、限られたしきい値電圧の設定可能範囲内において、
高電圧ストレスの特性に合致した第２のマージン設定が
可能となる。従って、電荷保持劣化および高電圧ストレ
スによるデータの誤読み出しを防止しつつ、上記しきい
値電圧の設定可能範囲を有効に利用することができ、従
来よりも多くのデータ値を持つ多値データを記憶可能と
なる。
【００１８】請求項２に記載した手段によれば、しきい
値電圧分布の最小値と読み出し電圧との電圧差（以下、
第１のマージンと称す）は、しきい値電圧の高いものほ
ど大きくまたは等しくなる。また、上述した第２のマー
ジンが、しきい値電圧の低いものほど大きくまたは等し
くなる。従って、本手段によっても、請求項１に記載し
た手段と同様にして、電荷保持劣化および高電圧ストレ
スの特性に合致した第１および第２のマージンの設定が
可能となり、データの誤読み出しを防止しつつ従来より
も多くのデータ値を持つ多値データを記憶可能となる。
なお、請求項３に記載した手段によっても、同様の作用
および効果が得られる。
値電圧分布の最小値と読み出し電圧との電圧差（以下、
第１のマージンと称す）は、しきい値電圧の高いものほ
ど大きくまたは等しくなる。また、上述した第２のマー
ジンが、しきい値電圧の低いものほど大きくまたは等し
くなる。従って、本手段によっても、請求項１に記載し
た手段と同様にして、電荷保持劣化および高電圧ストレ
スの特性に合致した第１および第２のマージンの設定が
可能となり、データの誤読み出しを防止しつつ従来より
も多くのデータ値を持つ多値データを記憶可能となる。
なお、請求項３に記載した手段によっても、同様の作用
および効果が得られる。
【００１９】請求項４、５、６に記載した手段によって
も、請求項１、２、３に記載した手段と同様にして、電
荷保持劣化および高電圧ストレスの特性に合致した第１
および第２のマージンの設定が可能となり、データの誤
読み出しを防止しつつ従来よりも多くのデータ値を持つ
多値データを記憶可能となる。
も、請求項１、２、３に記載した手段と同様にして、電
荷保持劣化および高電圧ストレスの特性に合致した第１
および第２のマージンの設定が可能となり、データの誤
読み出しを防止しつつ従来よりも多くのデータ値を持つ
多値データを記憶可能となる。
【００２０】請求項７に記載した手段によれば、各デー
タ値に対する第１のマージンは、上述した電荷保持劣化
によるしきい値電圧の低下特性と合致するように、書き
込み時に設定されるしきい値電圧が高いデータ値のもの
ほど順次大きくなるとともに、各データ値に対する第２
のマージンは、上述した高電圧ストレスによるしきい値
電圧の上昇特性と合致するように、書き込み時に設定さ
れるしきい値電圧が低いデータ値のものほど順次大きく
なる。従って、本手段は、誤読み出しの発生を防止しつ
つ上記しきい値電圧の設定可能範囲を有効に利用する上
でより好ましい方法となる。
タ値に対する第１のマージンは、上述した電荷保持劣化
によるしきい値電圧の低下特性と合致するように、書き
込み時に設定されるしきい値電圧が高いデータ値のもの
ほど順次大きくなるとともに、各データ値に対する第２
のマージンは、上述した高電圧ストレスによるしきい値
電圧の上昇特性と合致するように、書き込み時に設定さ
れるしきい値電圧が低いデータ値のものほど順次大きく
なる。従って、本手段は、誤読み出しの発生を防止しつ
つ上記しきい値電圧の設定可能範囲を有効に利用する上
でより好ましい方法となる。
【００２１】請求項８に記載した手段によれば、各書き
込みデータ値に対するしきい値電圧の分布幅（しきい値
電圧分布の最大値と最小値の電圧差）が互いに等しいの
で、各データ値に対する第２のマージンが上述した高電
圧ストレスによるしきい値電圧の上昇特性とより確実に
合致する。
込みデータ値に対するしきい値電圧の分布幅（しきい値
電圧分布の最大値と最小値の電圧差）が互いに等しいの
で、各データ値に対する第２のマージンが上述した高電
圧ストレスによるしきい値電圧の上昇特性とより確実に
合致する。
【００２２】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図１ないし図６を参照しな
がら説明する。図２は、不揮発性半導体記憶装置である
ＥＥＰＲＯＭフラッシュメモリの一つのメモリセルを模
式的な断面構造で示したものである。この図２におい
て、Ｐ型のシリコン基板１（半導体基板に相当）の表層
部の所定領域には、例えばイオン注入および拡散によっ
てＮ＋ソース領域２とＮ＋ドレイン領域３とが形成され
ている。これらソース領域２とドレイン領域３との間の
チャネル領域４上には、シリコン酸化膜からなるゲート
絶縁膜５（いわゆるトンネル膜）、ポリシリコンからな
るフローティングゲート６（電荷蓄積層に相当）、シリ
コン酸化膜とシリコン窒化膜との積層からなる層間絶縁
膜７およびポリシリコンからなるコントロールゲート８
が順に形成され、その上面全体にはシリコン酸化膜から
なる保護膜９が形成されている。
の第１の実施形態について、図１ないし図６を参照しな
がら説明する。図２は、不揮発性半導体記憶装置である
ＥＥＰＲＯＭフラッシュメモリの一つのメモリセルを模
式的な断面構造で示したものである。この図２におい
て、Ｐ型のシリコン基板１（半導体基板に相当）の表層
部の所定領域には、例えばイオン注入および拡散によっ
てＮ＋ソース領域２とＮ＋ドレイン領域３とが形成され
ている。これらソース領域２とドレイン領域３との間の
チャネル領域４上には、シリコン酸化膜からなるゲート
絶縁膜５（いわゆるトンネル膜）、ポリシリコンからな
るフローティングゲート６（電荷蓄積層に相当）、シリ
コン酸化膜とシリコン窒化膜との積層からなる層間絶縁
膜７およびポリシリコンからなるコントロールゲート８
が順に形成され、その上面全体にはシリコン酸化膜から
なる保護膜９が形成されている。
【００２３】図３は、ＥＥＰＲＯＭフラッシュメモリに
おけるメモリセルの電気的な接続形態を示している。シ
リコン基板１には上記構成を持つメモリセルがマトリク
ス状に多数形成されており、各行のメモリセルのコント
ロールゲート８は、行方向に延びるワード線１０に接続
されている。各列のメモリセルのドレイン領域３は、保
護膜９（図２参照）の一部を開口させて、アルミニウム
膜をパターニングして形成した列方向に延びるビット線
１１に接続されている。また、各メモリセルのソース領
域２は、共通のソース線１２に接続されている。
おけるメモリセルの電気的な接続形態を示している。シ
リコン基板１には上記構成を持つメモリセルがマトリク
ス状に多数形成されており、各行のメモリセルのコント
ロールゲート８は、行方向に延びるワード線１０に接続
されている。各列のメモリセルのドレイン領域３は、保
護膜９（図２参照）の一部を開口させて、アルミニウム
膜をパターニングして形成した列方向に延びるビット線
１１に接続されている。また、各メモリセルのソース領
域２は、共通のソース線１２に接続されている。
【００２４】各メモリセルは、４つのデータ値“０“、
“１“、“２“、“３“をとり得る多値データを記憶す
るようになっている。データ値“０“は消去状態であ
り、そのしきい値電圧ＶtmはＶtm0 である。メモリセル
へのデータの書き込みは、データ値“１“、“２“、
“３“に対応してそれぞれメモリセルのしきい値電圧Ｖ
tmをＶtm1 、Ｖtm2 、Ｖtm3 に変化させることにより行
われる。また、メモリセルからのデータの読み出しは、
コントロールゲート８に所定の読み出し電圧Ｖr1、Ｖr
2、Ｖr3を順次印加して、チャネル領域４に流れる電流
の有無を検出することにより行われる。なお、ここで言
うしきい値電圧Ｖtmとは、データの読み出し時において
コントロールゲート８に当該しきい値電圧Ｖtmを印加し
たときにチャネルがオンし始める電圧をいう。
“１“、“２“、“３“をとり得る多値データを記憶す
るようになっている。データ値“０“は消去状態であ
り、そのしきい値電圧ＶtmはＶtm0 である。メモリセル
へのデータの書き込みは、データ値“１“、“２“、
“３“に対応してそれぞれメモリセルのしきい値電圧Ｖ
tmをＶtm1 、Ｖtm2 、Ｖtm3 に変化させることにより行
われる。また、メモリセルからのデータの読み出しは、
コントロールゲート８に所定の読み出し電圧Ｖr1、Ｖr
2、Ｖr3を順次印加して、チャネル領域４に流れる電流
の有無を検出することにより行われる。なお、ここで言
うしきい値電圧Ｖtmとは、データの読み出し時において
コントロールゲート８に当該しきい値電圧Ｖtmを印加し
たときにチャネルがオンし始める電圧をいう。
【００２５】図１は、データが書き込まれたメモリセル
のしきい値電圧Ｖtmの状態を示すもので、その縦軸はし
きい値電圧Ｖtmのレベルを示し、その横軸は各しきい値
電圧Ｖtmを持つメモリセルの数（分布数）を示してい
る。この図１に示すように、メモリセルにデータが書き
込まれていない消去状態（データ値“０“の状態）にお
けるしきい値電圧Ｖtm0 が最も低く、しきい値電圧Ｖtm
1 、Ｖtm2 、Ｖtm3 の順に高くなるように設定されてい
る。この場合、各メモリセルの構造ばらつき等により、
同一のデータ値が書き込まれた各メモリセルのしきい値
電圧Ｖtmにばらつきが生ずるので、メモリセル全体とし
て見るとしきい値電圧Ｖtmはある幅を持って分布してい
る。なお、しきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の分布
幅（しきい値電圧分布の最大値と最小値の電圧差）は、
互いに等しくなるように制御されている。
のしきい値電圧Ｖtmの状態を示すもので、その縦軸はし
きい値電圧Ｖtmのレベルを示し、その横軸は各しきい値
電圧Ｖtmを持つメモリセルの数（分布数）を示してい
る。この図１に示すように、メモリセルにデータが書き
込まれていない消去状態（データ値“０“の状態）にお
けるしきい値電圧Ｖtm0 が最も低く、しきい値電圧Ｖtm
1 、Ｖtm2 、Ｖtm3 の順に高くなるように設定されてい
る。この場合、各メモリセルの構造ばらつき等により、
同一のデータ値が書き込まれた各メモリセルのしきい値
電圧Ｖtmにばらつきが生ずるので、メモリセル全体とし
て見るとしきい値電圧Ｖtmはある幅を持って分布してい
る。なお、しきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の分布
幅（しきい値電圧分布の最大値と最小値の電圧差）は、
互いに等しくなるように制御されている。
【００２６】本実施形態では、後述する書き込み判定処
理において用いられる書き込み判定電圧Ｖa1、Ｖa2、Ｖ
a3（図１において破線で示す）が、電圧ＶWRの幅で等間
隔となるように決められている。その結果、データ書き
込み処理において、しきい値電圧Ｖtm0 、Ｖtm1 、Ｖtm
2 、Ｖtm3 はほぼ等間隔に設定されることになる。ま
た、各データ値に対する書き込み判定電圧Ｖa とその低
電位側に隣接する読み出し電圧Ｖr との電圧差をマージ
ンΔＶm （第１のマージン、いわゆる電荷保持マージ
ン）と定義した場合、読み出し電圧Ｖr1、Ｖr2、Ｖr3
は、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶ
m が順次大きくなるように決められている。すなわち、
データ値“１“、“２“、“３“に対するマージンをそ
れぞれΔＶm1、ΔＶm2、ΔＶm3とすれば、ΔＶm1＜ΔＶ
m2＜ΔＶm3の関係が成立する。
理において用いられる書き込み判定電圧Ｖa1、Ｖa2、Ｖ
a3（図１において破線で示す）が、電圧ＶWRの幅で等間
隔となるように決められている。その結果、データ書き
込み処理において、しきい値電圧Ｖtm0 、Ｖtm1 、Ｖtm
2 、Ｖtm3 はほぼ等間隔に設定されることになる。ま
た、各データ値に対する書き込み判定電圧Ｖa とその低
電位側に隣接する読み出し電圧Ｖr との電圧差をマージ
ンΔＶm （第１のマージン、いわゆる電荷保持マージ
ン）と定義した場合、読み出し電圧Ｖr1、Ｖr2、Ｖr3
は、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶ
m が順次大きくなるように決められている。すなわち、
データ値“１“、“２“、“３“に対するマージンをそ
れぞれΔＶm1、ΔＶm2、ΔＶm3とすれば、ΔＶm1＜ΔＶ
m2＜ΔＶm3の関係が成立する。
【００２７】書き込み判定電圧Ｖa1、Ｖa2、Ｖa3および
マージンΔＶm1、ΔＶm2、ΔＶm3を上記のように設定し
た結果、各データ値のしきい値電圧Ｖtmの最大値とその
高電位側に隣接する読み出し電圧Ｖr との電圧差つまり
マージンΔＶd （第２のマージン、いわゆるストレスマ
ージン）は、しきい値電圧Ｖtmが低いデータ値ほど順次
大きくなるように設定される。すなわち、データ値“０
“、“１“、“２“に対するマージンをそれぞれΔＶd
0、ΔＶd1、ΔＶd2とすれば、ΔＶd0＞ΔＶd1＞ΔＶd2
の関係が成立する。
マージンΔＶm1、ΔＶm2、ΔＶm3を上記のように設定し
た結果、各データ値のしきい値電圧Ｖtmの最大値とその
高電位側に隣接する読み出し電圧Ｖr との電圧差つまり
マージンΔＶd （第２のマージン、いわゆるストレスマ
ージン）は、しきい値電圧Ｖtmが低いデータ値ほど順次
大きくなるように設定される。すなわち、データ値“０
“、“１“、“２“に対するマージンをそれぞれΔＶd
0、ΔＶd1、ΔＶd2とすれば、ΔＶd0＞ΔＶd1＞ΔＶd2
の関係が成立する。
【００２８】図４および図５は、メモリセルに対するデ
ータ書き込み処理のフローチャートおよびタイミングチ
ャートを示している。まず、図４に示すステップＳ１で
は、書き込むデータ値に応じて、コントロールゲート
８、ソース領域２、ドレイン領域３およびシリコン基板
１に所定電圧を所定時間だけ印加する。このデータ書き
込みには種々の方法があるが、ここではデータ値（すな
わち設定するしきい値電圧Ｖtm）に応じて書き込み時間
を可変する方法を用いている。
ータ書き込み処理のフローチャートおよびタイミングチ
ャートを示している。まず、図４に示すステップＳ１で
は、書き込むデータ値に応じて、コントロールゲート
８、ソース領域２、ドレイン領域３およびシリコン基板
１に所定電圧を所定時間だけ印加する。このデータ書き
込みには種々の方法があるが、ここではデータ値（すな
わち設定するしきい値電圧Ｖtm）に応じて書き込み時間
を可変する方法を用いている。
【００２９】この書き込み方法は、図６に示すしきい値
電圧Ｖtmの変化特性を利用したもので、例えばコントロ
ールゲート８にゲート電圧Ｖｇとして１２Ｖを印加し、
ドレイン領域３にドレイン電圧Ｖｄとして５Ｖを印加
し、その印加時間を制御することによりしきい値電圧Ｖ
tmを所望する値に設定するものである。この方法では、
図５に示すように、しきい値電圧Ｖtmの高いデータ値を
書き込む場合ほど書き込み時間（電圧印加時間）が長く
なる。
電圧Ｖtmの変化特性を利用したもので、例えばコントロ
ールゲート８にゲート電圧Ｖｇとして１２Ｖを印加し、
ドレイン領域３にドレイン電圧Ｖｄとして５Ｖを印加
し、その印加時間を制御することによりしきい値電圧Ｖ
tmを所望する値に設定するものである。この方法では、
図５に示すように、しきい値電圧Ｖtmの高いデータ値を
書き込む場合ほど書き込み時間（電圧印加時間）が長く
なる。
【００３０】上述したように、書き込んだしきい値電圧
Ｖtmはばらつくので、ステップＳ２において書き込み判
定処理（ベリファイ処理）が行われる。ここで、データ
値“１“、“２“、“３“に対する書き込み判定電圧Ｖ
a1、Ｖa2、Ｖa3は上述したように決められており、この
書き込み判定電圧Ｖa がコントロールゲート８に印加さ
れてチャネル領域４に流れる電流の有無が検出される
（図５参照）。この検出結果に基づいて、メモリセルの
しきい値電圧Ｖtmが当該データ値に対する書き込み判定
電圧Ｖa 以上あるか否かが判断され、「ＹＥＳ」と判断
されれば当該メモリセルへの書き込みが終了する。これ
に対し、「ＮＯ」と判断されると、ステップＳ１の処理
に戻って当該メモリセルに対し再書き込みが行われる。
Ｖtmはばらつくので、ステップＳ２において書き込み判
定処理（ベリファイ処理）が行われる。ここで、データ
値“１“、“２“、“３“に対する書き込み判定電圧Ｖ
a1、Ｖa2、Ｖa3は上述したように決められており、この
書き込み判定電圧Ｖa がコントロールゲート８に印加さ
れてチャネル領域４に流れる電流の有無が検出される
（図５参照）。この検出結果に基づいて、メモリセルの
しきい値電圧Ｖtmが当該データ値に対する書き込み判定
電圧Ｖa 以上あるか否かが判断され、「ＹＥＳ」と判断
されれば当該メモリセルへの書き込みが終了する。これ
に対し、「ＮＯ」と判断されると、ステップＳ１の処理
に戻って当該メモリセルに対し再書き込みが行われる。
【００３１】このデータ書き込み処理の結果、各データ
値に対して分布するしきい値電圧Ｖtmの最小値は、書き
込み判定電圧Ｖa 以上となる。図１においては、各デー
タ値に対するしきい値電圧Ｖtmの最小値が書き込み判定
電圧Ｖa と等しくなっているが、書き込み判定電圧Ｖa
よりも若干高くなる場合もあり得る。その結果、上述し
たマージンΔＶm は、各データ値に対するしきい値電圧
Ｖtmと読み出し電圧Ｖr との電圧差にほぼ等しくなる。
値に対して分布するしきい値電圧Ｖtmの最小値は、書き
込み判定電圧Ｖa 以上となる。図１においては、各デー
タ値に対するしきい値電圧Ｖtmの最小値が書き込み判定
電圧Ｖa と等しくなっているが、書き込み判定電圧Ｖa
よりも若干高くなる場合もあり得る。その結果、上述し
たマージンΔＶm は、各データ値に対するしきい値電圧
Ｖtmと読み出し電圧Ｖr との電圧差にほぼ等しくなる。
【００３２】さて、「発明が解決しようとする課題」に
おいても説明したように、フローティングゲート６に注
入された電子は、自ら作る内部電界によって電荷保持劣
化を引き起こし、それに伴ってしきい値電圧Ｖtmが時間
をかけて徐々に低下する。この電荷保持劣化によるしき
い値電圧Ｖtmの低下量は、内部電界が大きいほどすなわ
ちしきい値電圧Ｖtmが高いデータ値ほど大きくなる。こ
れに対し、本実施形態では、しきい値電圧Ｖtmが高いデ
ータ値ほどマージンΔＶm が大きく設定されているの
で、メモリセルにしきい値電圧Ｖtmの高いデータ値（例
えばデータ値“３“）が書き込まれている場合であって
も、電荷保持劣化によってしきい値電圧Ｖtmが読み出し
電圧Ｖr よりも低下することが発生しにくくなる。
おいても説明したように、フローティングゲート６に注
入された電子は、自ら作る内部電界によって電荷保持劣
化を引き起こし、それに伴ってしきい値電圧Ｖtmが時間
をかけて徐々に低下する。この電荷保持劣化によるしき
い値電圧Ｖtmの低下量は、内部電界が大きいほどすなわ
ちしきい値電圧Ｖtmが高いデータ値ほど大きくなる。こ
れに対し、本実施形態では、しきい値電圧Ｖtmが高いデ
ータ値ほどマージンΔＶm が大きく設定されているの
で、メモリセルにしきい値電圧Ｖtmの高いデータ値（例
えばデータ値“３“）が書き込まれている場合であって
も、電荷保持劣化によってしきい値電圧Ｖtmが読み出し
電圧Ｖr よりも低下することが発生しにくくなる。
【００３３】また、図３に示すように、同一行のメモリ
セルのコントロールゲート８は、同一のワード線１０に
接続され、同一列のメモリセルのドレイン領域３は、同
一のビット線１１に接続されている。このため、特定の
メモリセルにデータを書き込む場合、コントロールゲー
ト８に印加されるゲート電圧Ｖｇ（１２Ｖ）は、同一行
の他のメモリセルのコントロールゲート８に対しても同
時に印加され、ドレイン領域３に印加されるドレイン電
圧Ｖｄ（５Ｖ）は、同一列の他のメモリセルのドレイン
領域３に対しても同時に印加される。
セルのコントロールゲート８は、同一のワード線１０に
接続され、同一列のメモリセルのドレイン領域３は、同
一のビット線１１に接続されている。このため、特定の
メモリセルにデータを書き込む場合、コントロールゲー
ト８に印加されるゲート電圧Ｖｇ（１２Ｖ）は、同一行
の他のメモリセルのコントロールゲート８に対しても同
時に印加され、ドレイン領域３に印加されるドレイン電
圧Ｖｄ（５Ｖ）は、同一列の他のメモリセルのドレイン
領域３に対しても同時に印加される。
【００３４】この場合、コントロールゲート８に高電圧
（１２Ｖ）が印加されると、電界によるトンネリング効
果によって電子がシリコン基板１からフローティングゲ
ート６に注入され、当該メモリセルのしきい値電圧Ｖtm
が上昇する現象が生じる。この高電圧ストレスによるし
きい値電圧Ｖtmの上昇は、フローティングゲート６の蓄
積電荷量が少ないほど、つまりしきい値電圧Ｖtmの低い
メモリセルほど大きくなる。特に多値データの書き込み
および読み出しでは、従来の２値データの場合に比べ書
き込み電圧および読み出し電圧が高くなる傾向があるた
め、高電圧ストレスの影響が深刻となる。
（１２Ｖ）が印加されると、電界によるトンネリング効
果によって電子がシリコン基板１からフローティングゲ
ート６に注入され、当該メモリセルのしきい値電圧Ｖtm
が上昇する現象が生じる。この高電圧ストレスによるし
きい値電圧Ｖtmの上昇は、フローティングゲート６の蓄
積電荷量が少ないほど、つまりしきい値電圧Ｖtmの低い
メモリセルほど大きくなる。特に多値データの書き込み
および読み出しでは、従来の２値データの場合に比べ書
き込み電圧および読み出し電圧が高くなる傾向があるた
め、高電圧ストレスの影響が深刻となる。
【００３５】これに対し、本実施形態では、しきい値電
圧Ｖtmが低いデータ値ほどマージンΔＶd が大きく設定
されているので、メモリセルのしきい値電圧Ｖtmが低い
場合（例えばデータ値“０“の消去状態）であっても、
高電圧ストレスによってしきい値電圧Ｖtmがその高電位
側に隣接する読み出し電圧Ｖr （例えばＶr1）よりも上
昇することが発生しにくくなる。
圧Ｖtmが低いデータ値ほどマージンΔＶd が大きく設定
されているので、メモリセルのしきい値電圧Ｖtmが低い
場合（例えばデータ値“０“の消去状態）であっても、
高電圧ストレスによってしきい値電圧Ｖtmがその高電位
側に隣接する読み出し電圧Ｖr （例えばＶr1）よりも上
昇することが発生しにくくなる。
【００３６】以上説明したように、本実施形態によれ
ば、ＥＥＰＲＯＭフラッシュメモリのメモリセルに対す
る多値データの書き込み及び読み出し方法において、電
荷保持劣化によるしきい値電圧Ｖtmの低下特性に合致す
るように、しきい値電圧Ｖtmの高いデータ値ほどマージ
ンΔＶm を大きく設定したので、電荷保持劣化の影響を
受け易いしきい値電圧Ｖtmの高いデータ値に対しても誤
読み出しを低減することができる。また、しきい値電圧
Ｖtmの低いデータ値に対して不必要に大きいマージンΔ
Ｖm が確保されることがなくなり、各しきい値電圧Ｖtm
を持つデータ値に対して誤読み出しの発生を防止する上
で必要且つ十分なマージンΔＶm の設定が可能となる。
ば、ＥＥＰＲＯＭフラッシュメモリのメモリセルに対す
る多値データの書き込み及び読み出し方法において、電
荷保持劣化によるしきい値電圧Ｖtmの低下特性に合致す
るように、しきい値電圧Ｖtmの高いデータ値ほどマージ
ンΔＶm を大きく設定したので、電荷保持劣化の影響を
受け易いしきい値電圧Ｖtmの高いデータ値に対しても誤
読み出しを低減することができる。また、しきい値電圧
Ｖtmの低いデータ値に対して不必要に大きいマージンΔ
Ｖm が確保されることがなくなり、各しきい値電圧Ｖtm
を持つデータ値に対して誤読み出しの発生を防止する上
で必要且つ十分なマージンΔＶm の設定が可能となる。
【００３７】さらに、これと同時に、データの書き込み
または読み出しに伴う高電圧ストレスによるしきい値電
圧Ｖtmの上昇特性に合致するように、しきい値電圧Ｖtm
の低いデータ値ほどマージンΔＶd が大きく設定される
ので、高電圧ストレスの影響を受け易いしきい値電圧Ｖ
tmの低いデータ値に対しても誤読み出しを低減すること
ができるという優れた効果を奏する。
または読み出しに伴う高電圧ストレスによるしきい値電
圧Ｖtmの上昇特性に合致するように、しきい値電圧Ｖtm
の低いデータ値ほどマージンΔＶd が大きく設定される
ので、高電圧ストレスの影響を受け易いしきい値電圧Ｖ
tmの低いデータ値に対しても誤読み出しを低減すること
ができるという優れた効果を奏する。
【００３８】その結果、限られたしきい値電圧Ｖtmの設
定可能電圧範囲を有効に利用することができ、従来より
も多くの数のデータ値を持つ多値データを記憶可能とな
る。また、各データ値に対するしきい値電圧Ｖtmと読み
出し電圧Ｖr とが、低電圧側から無駄なく配されること
になるので、しきい値電圧Ｖtmの最大値（本実施形態で
はデータ値“３“に対応）が比較的低くなり、書き込み
に要する時間を短縮することができる。
定可能電圧範囲を有効に利用することができ、従来より
も多くの数のデータ値を持つ多値データを記憶可能とな
る。また、各データ値に対するしきい値電圧Ｖtmと読み
出し電圧Ｖr とが、低電圧側から無駄なく配されること
になるので、しきい値電圧Ｖtmの最大値（本実施形態で
はデータ値“３“に対応）が比較的低くなり、書き込み
に要する時間を短縮することができる。
【００３９】（第２の実施形態）次に、本発明の第２の
実施形態について、データが書き込まれたメモリセルの
しきい値電圧Ｖtmの状態を示す図７を参照しながら説明
する。本実施形態においても、第１の実施形態と同様
に、マージンΔＶm はしきい値電圧Ｖtmが高いものほど
順次大きくなるように設定されており、しきい値電圧Ｖ
tm1 、Ｖtm2 、Ｖtm3 の分布幅が互いに等しくなるよう
に制御されている。ただし、第１の実施形態とは異な
り、書き込み判定電圧Ｖa1、Ｖa2、Ｖa3ではなく読み出
し電圧Ｖr1、Ｖr2、Ｖr3が電圧ＶREの幅で等間隔となる
ように決められている。このような方法によっても、マ
ージンΔＶd は、第１の実施形態と同様に、しきい値電
圧Ｖtmが低いデータ値ほど順次大きくなるように設定さ
れる。従って、本実施形態によっても、第１の実施形態
と同様の作用および効果を得ることができる。
実施形態について、データが書き込まれたメモリセルの
しきい値電圧Ｖtmの状態を示す図７を参照しながら説明
する。本実施形態においても、第１の実施形態と同様
に、マージンΔＶm はしきい値電圧Ｖtmが高いものほど
順次大きくなるように設定されており、しきい値電圧Ｖ
tm1 、Ｖtm2 、Ｖtm3 の分布幅が互いに等しくなるよう
に制御されている。ただし、第１の実施形態とは異な
り、書き込み判定電圧Ｖa1、Ｖa2、Ｖa3ではなく読み出
し電圧Ｖr1、Ｖr2、Ｖr3が電圧ＶREの幅で等間隔となる
ように決められている。このような方法によっても、マ
ージンΔＶd は、第１の実施形態と同様に、しきい値電
圧Ｖtmが低いデータ値ほど順次大きくなるように設定さ
れる。従って、本実施形態によっても、第１の実施形態
と同様の作用および効果を得ることができる。
【００４０】また、本実施形態の場合、上記電圧ＶREの
大きさは、マージンΔＶm1、ΔＶm2、マージンΔＶd1、
ΔＶd2およびしきい値電圧Ｖtm1 、Ｖtm2 に基づいて決
定され、マージンΔＶm3とは無関係となる。従って、例
えば電荷保持劣化の特性上、マージンΔＶm3をマージン
ΔＶm1、ΔＶm2に比べて非常に大きく設定する必要があ
る場合であっても、マージンΔＶm3に直接的に関係しな
い上記電圧ＶREを大きく設定する必要がなく、しきい値
電圧Ｖtmを全体として低電圧化することができる。これ
により、最大の書き込み電圧（しきい値電圧Ｖtm3 ）を
下げることができ、上述の高電圧ストレスによるしきい
値電圧Ｖtmの上昇量を抑制することができる。
大きさは、マージンΔＶm1、ΔＶm2、マージンΔＶd1、
ΔＶd2およびしきい値電圧Ｖtm1 、Ｖtm2 に基づいて決
定され、マージンΔＶm3とは無関係となる。従って、例
えば電荷保持劣化の特性上、マージンΔＶm3をマージン
ΔＶm1、ΔＶm2に比べて非常に大きく設定する必要があ
る場合であっても、マージンΔＶm3に直接的に関係しな
い上記電圧ＶREを大きく設定する必要がなく、しきい値
電圧Ｖtmを全体として低電圧化することができる。これ
により、最大の書き込み電圧（しきい値電圧Ｖtm3 ）を
下げることができ、上述の高電圧ストレスによるしきい
値電圧Ｖtmの上昇量を抑制することができる。
【００４１】（第３の実施形態）次に、本発明の第３の
実施形態について、データが書き込まれたメモリセルの
しきい値電圧Ｖtmの状態を示す図８を参照しながら説明
する。上述した第１の実施形態では、各データ値に対す
る書き込み判定電圧Ｖa とその低電位側に隣接する読み
出し電圧Ｖr との電圧差をマージンΔＶm として定義
し、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶ
m が順次大きくなるように読み出し電圧Ｖr を決定し
た。これは、データ書き込み処理では、各データ値に対
して分布するしきい値電圧Ｖtmの最小値が書き込み判定
電圧Ｖa とほぼ等しくなるためである。
実施形態について、データが書き込まれたメモリセルの
しきい値電圧Ｖtmの状態を示す図８を参照しながら説明
する。上述した第１の実施形態では、各データ値に対す
る書き込み判定電圧Ｖa とその低電位側に隣接する読み
出し電圧Ｖr との電圧差をマージンΔＶm として定義
し、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶ
m が順次大きくなるように読み出し電圧Ｖr を決定し
た。これは、データ書き込み処理では、各データ値に対
して分布するしきい値電圧Ｖtmの最小値が書き込み判定
電圧Ｖa とほぼ等しくなるためである。
【００４２】しかし、実際の誤読み出しは、しきい値電
圧Ｖtmの最小値（図８において一点鎖線で示す）がその
低電位側に隣接する読み出し電圧Ｖr よりも低下したこ
とにより発生する。そこで、本実施形態では、しきい値
電圧Ｖtmの最小値とその低電位側に隣接する読み出し電
圧Ｖr との電圧差をマージンΔＶn （第１のマージン、
電荷保持マージン）として定義し、書き込み処理におい
て、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶ
n が順次大きくなるようにしきい値電圧Ｖtmを制御して
いる。これにより、電荷保持劣化に起因して生じる誤読
み出しをより確実に防止することができる。なお、図８
において、破線は書き込み判定電圧Ｖa1、Ｖa2、Ｖa3を
示している。
圧Ｖtmの最小値（図８において一点鎖線で示す）がその
低電位側に隣接する読み出し電圧Ｖr よりも低下したこ
とにより発生する。そこで、本実施形態では、しきい値
電圧Ｖtmの最小値とその低電位側に隣接する読み出し電
圧Ｖr との電圧差をマージンΔＶn （第１のマージン、
電荷保持マージン）として定義し、書き込み処理におい
て、しきい値電圧Ｖtmが高いデータ値ほどマージンΔＶ
n が順次大きくなるようにしきい値電圧Ｖtmを制御して
いる。これにより、電荷保持劣化に起因して生じる誤読
み出しをより確実に防止することができる。なお、図８
において、破線は書き込み判定電圧Ｖa1、Ｖa2、Ｖa3を
示している。
【００４３】さらに、書き込み処理において、書き込み
後のしきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の最小値が電
圧ＶWMの幅で等間隔になるとともに、しきい値電圧Ｖtm
1 、Ｖtm2 、Ｖtm3 の分布幅が互いに等しくなるように
しきい値電圧Ｖtmを制御している。従って、しきい値電
圧Ｖtmの低いデータ値ほどマージンΔＶd が大きく設定
される。これにより、第１の実施形態と同様に、高電圧
ストレスの影響を受け易いしきい値電圧Ｖtmの低いデー
タ値に対しても誤読み出しを低減することができる。
後のしきい値電圧Ｖtm1 、Ｖtm2 、Ｖtm3 の最小値が電
圧ＶWMの幅で等間隔になるとともに、しきい値電圧Ｖtm
1 、Ｖtm2 、Ｖtm3 の分布幅が互いに等しくなるように
しきい値電圧Ｖtmを制御している。従って、しきい値電
圧Ｖtmの低いデータ値ほどマージンΔＶd が大きく設定
される。これにより、第１の実施形態と同様に、高電圧
ストレスの影響を受け易いしきい値電圧Ｖtmの低いデー
タ値に対しても誤読み出しを低減することができる。
【００４４】（第４の実施形態）次に、本発明の第４の
実施形態について、データが書き込まれたメモリセルの
しきい値電圧Ｖtmの状態を示す図９を参照しながら説明
する。本実施形態においても、第３の実施形態と同様
に、しきい値電圧Ｖtmの最小値とその低電位側に隣接す
る読み出し電圧Ｖr との電圧差をマージンΔＶn として
定義し、書き込み処理において、しきい値電圧Ｖtmが高
いデータ値ほどマージンΔＶn が順次大きくなるように
しきい値電圧Ｖtmを制御している。従って、第３の実施
形態と同様に、電荷保持劣化に起因して生じる誤読み出
しをより確実に防止することができる。
実施形態について、データが書き込まれたメモリセルの
しきい値電圧Ｖtmの状態を示す図９を参照しながら説明
する。本実施形態においても、第３の実施形態と同様
に、しきい値電圧Ｖtmの最小値とその低電位側に隣接す
る読み出し電圧Ｖr との電圧差をマージンΔＶn として
定義し、書き込み処理において、しきい値電圧Ｖtmが高
いデータ値ほどマージンΔＶn が順次大きくなるように
しきい値電圧Ｖtmを制御している。従って、第３の実施
形態と同様に、電荷保持劣化に起因して生じる誤読み出
しをより確実に防止することができる。
【００４５】また、本実施形態では、第２の実施形態と
同様に、読み出し電圧Ｖr1、Ｖr2、Ｖr3が電圧ＶREの幅
で等間隔となるように決められている。このような方法
によっても、マージンΔＶd は、しきい値電圧Ｖtmが低
いデータ値ほど順次大きくなるように設定され、高電圧
ストレスの影響を受け易いしきい値電圧Ｖtmの低いデー
タ値に対しても誤読み出しを低減することができる。
同様に、読み出し電圧Ｖr1、Ｖr2、Ｖr3が電圧ＶREの幅
で等間隔となるように決められている。このような方法
によっても、マージンΔＶd は、しきい値電圧Ｖtmが低
いデータ値ほど順次大きくなるように設定され、高電圧
ストレスの影響を受け易いしきい値電圧Ｖtmの低いデー
タ値に対しても誤読み出しを低減することができる。
【００４６】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
各実施形態では４値（２ビット／メモリセル）の場合に
ついて説明したが、本方法は、その他の多値データ例え
ば８値、１６値、…を持つデータであっても同様にして
適用できる。
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
各実施形態では４値（２ビット／メモリセル）の場合に
ついて説明したが、本方法は、その他の多値データ例え
ば８値、１６値、…を持つデータであっても同様にして
適用できる。
【００４７】各データ値に対するマージンΔＶm の設定
は、ΔＶm1＜ΔＶm2＜ΔＶm3という関係を満たすものに
限られず、例えばΔＶm1＜ΔＶm2＝ΔＶm3という関係を
満たすもの（図１０、図１２参照）、あるいはΔＶm1＝
ΔＶm2＜ΔＶm3という関係を満たすもの（図１１、図１
３参照）であっても良い。ここで、図１０と図１１は第
１の実施形態の変形例を示し、図１２と図１３は第２の
実施形態の変形例を示している。
は、ΔＶm1＜ΔＶm2＜ΔＶm3という関係を満たすものに
限られず、例えばΔＶm1＜ΔＶm2＝ΔＶm3という関係を
満たすもの（図１０、図１２参照）、あるいはΔＶm1＝
ΔＶm2＜ΔＶm3という関係を満たすもの（図１１、図１
３参照）であっても良い。ここで、図１０と図１１は第
１の実施形態の変形例を示し、図１２と図１３は第２の
実施形態の変形例を示している。
【００４８】すなわち、任意の相異なる２つの書き込み
データ値について、しきい値電圧Ｖtmの高い方のデータ
値に対するマージンΔＶm が、しきい値電圧Ｖtmの低い
方のデータ値に対するマージンΔＶm と同値以上となる
ように設定されているとともに、書き込み時に設定され
るしきい値電圧Ｖtmが最大のデータ値（ここでは
“３“）に対するマージンΔＶm3が、書き込み時に設定
されるしきい値電圧Ｖtmが最小のデータ値（ここでは
“１“）に対するマージンΔＶm1よりも大きくなるよう
に設定されていれば良い。
データ値について、しきい値電圧Ｖtmの高い方のデータ
値に対するマージンΔＶm が、しきい値電圧Ｖtmの低い
方のデータ値に対するマージンΔＶm と同値以上となる
ように設定されているとともに、書き込み時に設定され
るしきい値電圧Ｖtmが最大のデータ値（ここでは
“３“）に対するマージンΔＶm3が、書き込み時に設定
されるしきい値電圧Ｖtmが最小のデータ値（ここでは
“１“）に対するマージンΔＶm1よりも大きくなるよう
に設定されていれば良い。
【００４９】この場合であっても、マージンΔＶd0、Δ
Ｖd1、ΔＶd2の間には、ΔＶd0＞ΔＶd1＞ΔＶd2、ΔＶ
d0＞ΔＶd1＝ΔＶd2（図１０、図１３参照）またはΔＶ
d0＝ΔＶd1＞ΔＶd2（図１１、図１２参照）の関係が成
立する。従って、電荷保持劣化および高電圧ストレスに
よるデータの誤読み出しを防止しつつ、従来よりも多く
の数のデータ値を持つ多値データを記憶可能となる。ま
た、図示しないが、第３および第４の実施形態について
も同様の変形が可能である。
Ｖd1、ΔＶd2の間には、ΔＶd0＞ΔＶd1＞ΔＶd2、ΔＶ
d0＞ΔＶd1＝ΔＶd2（図１０、図１３参照）またはΔＶ
d0＝ΔＶd1＞ΔＶd2（図１１、図１２参照）の関係が成
立する。従って、電荷保持劣化および高電圧ストレスに
よるデータの誤読み出しを防止しつつ、従来よりも多く
の数のデータ値を持つ多値データを記憶可能となる。ま
た、図示しないが、第３および第４の実施形態について
も同様の変形が可能である。
【００５０】データの書き込み方法としては、書き込み
時間を可変する方法の他、書き込み時間とゲート電圧Ｖ
ｇとを一定としドレイン電圧Ｖｄを可変する方法、ある
いは書き込み時間とドレイン電圧Ｖｄとを一定としゲー
ト電圧Ｖｇを可変する方法などを用いても良い。
時間を可変する方法の他、書き込み時間とゲート電圧Ｖ
ｇとを一定としドレイン電圧Ｖｄを可変する方法、ある
いは書き込み時間とドレイン電圧Ｖｄとを一定としゲー
ト電圧Ｖｇを可変する方法などを用いても良い。
【００５１】前者の方法による書き込みは、図６に示す
書き込み特性に基づいて行われる。例えば、書き込み時
間を１０μｓｅｃ、ゲート電圧Ｖｇを１２Ｖとすると、
Ｖｄ＝５Ｖではしきい値電圧Ｖtm＝２．６Ｖ、Ｖｄ＝
５．５Ｖではしきい値電圧Ｖtm＝５．４Ｖ、Ｖｄ＝６．
０Ｖではしきい値電圧Ｖtm＝７．１Ｖに設定される。一
方、後者の方法による書き込みは、図１４に示す書き込
み特性に基づいて行われる。例えば、書き込み時間を２
０μｓｅｃ、ドレイン電圧Ｖｄを５．５Ｖに設定する
と、ゲート電圧Ｖｇを１１Ｖから１３Ｖの範囲で変化さ
せることにより、しきい値電圧Ｖtmを６．１Ｖから８Ｖ
の間で制御可能となる。
書き込み特性に基づいて行われる。例えば、書き込み時
間を１０μｓｅｃ、ゲート電圧Ｖｇを１２Ｖとすると、
Ｖｄ＝５Ｖではしきい値電圧Ｖtm＝２．６Ｖ、Ｖｄ＝
５．５Ｖではしきい値電圧Ｖtm＝５．４Ｖ、Ｖｄ＝６．
０Ｖではしきい値電圧Ｖtm＝７．１Ｖに設定される。一
方、後者の方法による書き込みは、図１４に示す書き込
み特性に基づいて行われる。例えば、書き込み時間を２
０μｓｅｃ、ドレイン電圧Ｖｄを５．５Ｖに設定する
と、ゲート電圧Ｖｇを１１Ｖから１３Ｖの範囲で変化さ
せることにより、しきい値電圧Ｖtmを６．１Ｖから８Ｖ
の間で制御可能となる。
【図１】本発明の第１の実施形態を示すメモリセルのし
きい値電圧Ｖtmの状態図
きい値電圧Ｖtmの状態図
【図２】ＥＥＰＲＯＭフラッシュメモリのメモリセルを
模式的な断面構造で示した図
模式的な断面構造で示した図
【図３】ＥＥＰＲＯＭフラッシュメモリのメモリセルの
電気的な接続形態を示す図
電気的な接続形態を示す図
【図４】メモリセルに対するデータ書き込み処理を示す
フローチャート
フローチャート
【図５】メモリセルに対するデータ書き込み時のタイミ
ングチャート
ングチャート
【図６】データ書き込み時におけるしきい値電圧Ｖtmの
時間変化を示す図
時間変化を示す図
【図７】本発明の第２の実施形態を示す図１相当図
【図８】本発明の第３の実施形態を示す図１相当図
【図９】本発明の第４の実施形態を示す図１相当図
【図１０】その他の実施形態（第１の実施形態の変形
例）を示す図１相当図
例）を示す図１相当図
【図１１】図１相当図
【図１２】その他の実施形態（第２の実施形態の変形
例）を示す図１相当図
例）を示す図１相当図
【図１３】図１相当図
【図１４】図６相当図
【図１５】従来技術を示す図１相当図
１はシリコン基板（半導体基板）、６はフローティング
ゲート（電荷蓄積層）、８はコントロールゲートであ
る。
ゲート（電荷蓄積層）、８はコントロールゲートであ
る。
Claims (8)
- 【請求項１】 半導体基板の主表面上に電荷蓄積層とコ
ントロールゲートとを積層形成したメモリセルに、３値
以上の相異なる値をとり得るデータを、そのデータ値に
対応したしきい値電圧が設定されるように書き込み、読
み出し電圧を印加してそのメモリセルに書き込まれたデ
ータ値を読み出す不揮発性半導体記憶装置の多値書き込
み及び読み出し方法において、 書き込み処理における各データ値の書き込み判定電圧を
等間隔に設定し、 任意の相異なる２つの書き込みデータ値について、しき
い値電圧の高い方のデータ値に対する前記書き込み判定
電圧と前記読み出し電圧との電圧差が、しきい値電圧の
低い方のデータ値に対する前記書き込み判定電圧と前記
読み出し電圧との電圧差以上となるとともに、しきい値
電圧が最大の書き込みデータ値に対する電圧差が、しき
い値電圧が最小の書き込みデータ値に対する電圧差より
も大きくなるように各データ値に対する電圧差を設定
し、 書き込み処理において、書き込みにより設定されるしき
い値電圧がそのデータ値に対応した前記書き込み判定電
圧以上となるまで前記メモリセルへのデータの書き込み
を繰り返し実行することを特徴とする不揮発性半導体記
憶装置の多値書き込み及び読み出し方法。 - 【請求項２】 半導体基板の主表面上に電荷蓄積層とコ
ントロールゲートとを積層形成したメモリセルに、３値
以上の相異なる値をとり得るデータを、そのデータ値に
対応したしきい値電圧が設定されるように書き込み、読
み出し電圧を印加してそのメモリセルに書き込まれたデ
ータ値を読み出す不揮発性半導体記憶装置の多値書き込
み及び読み出し方法において、 書き込み後の各データ値についてその各しきい値電圧分
布の最小値が等間隔となり、任意の相異なる２つの書き
込みデータ値について、しきい値電圧の高い方のデータ
値に対する前記しきい値電圧分布の最小値と前記読み出
し電圧との電圧差が、しきい値電圧の低い方のデータ値
に対する前記しきい値電圧分布の最小値と前記読み出し
電圧との電圧差以上となるとともに、しきい値電圧が最
大の書き込みデータ値に対する電圧差が、しきい値電圧
が最小の書き込みデータ値に対する電圧差よりも大きく
なるように前記メモリセルへデータを書き込むことを特
徴とする不揮発性半導体記憶装置の多値書き込み及び読
み出し方法。 - 【請求項３】 書き込み後の各データ値についてその各
しきい値電圧分布の最小値が等間隔となり、任意の相異
なる２つの書き込みデータ値について、しきい値電圧の
高い方のデータ値に対するしきい値電圧分布の最小値と
前記読み出し電圧との電圧差が、しきい値電圧の低い方
のデータ値に対するしきい値電圧分布の最小値と前記読
み出し電圧との電圧差以上となるとともに、しきい値電
圧が最大の書き込みデータ値に対する電圧差が、しきい
値電圧が最小の書き込みデータ値に対する電圧差よりも
大きくなるように前記メモリセルへデータを書き込むこ
とを特徴とする請求項１記載の不揮発性半導体記憶装置
の多値書き込み及び読み出し方法。 - 【請求項４】 半導体基板の主表面上に電荷蓄積層とコ
ントロールゲートとを積層形成したメモリセルに、３値
以上の相異なる値をとり得るデータを、そのデータ値に
対応したしきい値電圧が設定されるように書き込み、読
み出し電圧を印加してそのメモリセルに書き込まれたデ
ータ値を読み出す不揮発性半導体記憶装置の多値書き込
み及び読み出し方法において、 各データ値の読み出し電圧を等間隔に設定し、 任意の相異なる２つの書き込みデータ値について、しき
い値電圧の高い方のデータ値に対する書き込み判定電圧
と前記読み出し電圧との電圧差が、しきい値電圧の低い
方のデータ値に対する書き込み判定電圧と前記読み出し
電圧との電圧差以上となるとともに、しきい値電圧が最
大の書き込みデータ値に対する電圧差が、しきい値電圧
が最小の書き込みデータ値に対する電圧差よりも大きく
なるように各データ値に対する電圧差を設定し、 書き込み処理において、書き込みにより設定されるしき
い値電圧がそのデータ値に対応した前記書き込み判定電
圧以上となるまで前記メモリセルへのデータの書き込み
を繰り返し実行することを特徴とする不揮発性半導体記
憶装置の多値書き込み及び読み出し方法。 - 【請求項５】 半導体基板の主表面上に電荷蓄積層とコ
ントロールゲートとを積層形成したメモリセルに、３値
以上の相異なる値をとり得るデータを、そのデータ値に
対応したしきい値電圧が設定されるように書き込み、読
み出し電圧を印加してそのメモリセルに書き込まれたデ
ータ値を読み出す不揮発性半導体記憶装置の多値書き込
み及び読み出し方法において、 各データ値の読み出し電圧を等間隔に設定し、 任意の相異なる２つの書き込みデータ値について、しき
い値電圧の高い方のデータ値に対するしきい値電圧分布
の最小値と前記読み出し電圧との電圧差が、しきい値電
圧の低い方のデータ値に対するしきい値電圧分布の最小
値と前記読み出し電圧との電圧差以上となるとともに、
しきい値電圧が最大の書き込みデータ値に対する電圧差
が、しきい値電圧が最小の書き込みデータ値に対する電
圧差よりも大きくなるように前記メモリセルへデータを
書き込むことを特徴とする不揮発性半導体記憶装置の多
値書き込み及び読み出し方法。 - 【請求項６】 任意の相異なる２つの書き込みデータ値
について、しきい値電圧の高い方のデータ値に対するし
きい値電圧分布の最小値と前記読み出し電圧との電圧差
が、しきい値電圧の低い方のデータ値に対するしきい値
電圧分布の最小値と前記読み出し電圧との電圧差以上と
なるとともに、しきい値電圧が最大の書き込みデータ値
に対する電圧差が、しきい値電圧が最小の書き込みデー
タ値に対する電圧差よりも大きくなるように前記メモリ
セルへデータを書き込むことを特徴とする請求項５記載
の不揮発性半導体記憶装置の多値書き込み及び読み出し
方法。 - 【請求項７】 各書き込みデータ値に対する前記電圧差
は、しきい値電圧が高いデータ値に対するものほど順次
大きくなることを特徴とする請求項１ないし６の何れか
に記載の不揮発性半導体記憶装置の多値書き込み及び読
み出し方法。 - 【請求項８】 各書き込みデータ値に対するしきい値電
圧の分布幅が互いに等しいことを特徴とする請求項１な
いし７の何れかに記載の不揮発性半導体記憶装置の多値
書き込み及び読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382391A JP4517503B2 (ja) | 2000-12-15 | 2000-12-15 | 不揮発性半導体記憶装置の多値書き込み及び読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382391A JP4517503B2 (ja) | 2000-12-15 | 2000-12-15 | 不揮発性半導体記憶装置の多値書き込み及び読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184191A true JP2002184191A (ja) | 2002-06-28 |
| JP4517503B2 JP4517503B2 (ja) | 2010-08-04 |
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ID=18850224
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000382391A Expired - Fee Related JP4517503B2 (ja) | 2000-12-15 | 2000-12-15 | 不揮発性半導体記憶装置の多値書き込み及び読み出し方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4517503B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004097839A1 (ja) * | 2003-04-28 | 2004-11-11 | Fujitsu Limited | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のプログラム方法 |
| CN101221813A (zh) * | 2006-10-20 | 2008-07-16 | 三星电子株式会社 | 闪存设备中恢复数据的方法和相关闪存设备存储系统 |
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| US7983082B2 (en) | 2007-10-09 | 2011-07-19 | Samsung Electronics Co., Ltd. | Apparatus and method of multi-bit programming |
| US8040725B2 (en) | 2007-06-28 | 2011-10-18 | Samsung Electronics Co., Ltd. | Flash memory device and method for adjusting read voltage of flash memory device |
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-
2000
- 2000-12-15 JP JP2000382391A patent/JP4517503B2/ja not_active Expired - Fee Related
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| US8040725B2 (en) | 2007-06-28 | 2011-10-18 | Samsung Electronics Co., Ltd. | Flash memory device and method for adjusting read voltage of flash memory device |
| US8243514B2 (en) | 2007-06-28 | 2012-08-14 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and systems including multi-level cells using modified read voltages and methods of operating the same |
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| US8208333B2 (en) | 2007-11-15 | 2012-06-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2013037761A (ja) * | 2012-10-17 | 2013-02-21 | Toshiba Corp | 記憶媒体 |
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