KR20140026141A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 소거 동작 및 소프트 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 소프트 프로그램 동작시 상기 메모리 셀들이 HCI(Hot Carrier Injection)방식으로 프로그램되도록 상기 주변 회로를 제어하기 위한 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operation method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 소거 동작 후 소프트 프로그램 동작을 수행하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나누어진다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다. 이러한 타입의 메모리를 비휘발성(nonvolatile) 메모리라고 한다.
반도체 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다.
최근에는 이러한 반도체 메모리 장치의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell)이라 한다.
반도체 메모리 장치는 일반적으로 메모리 셀들을 복수개 포함하는 메모리 블록들로 구성되는데, 각각의 메모리 블록은 소거(erase) 연산의 단위이다.
반도체 메모리 장치의 프로그램이나 독출 동작은 메모리 블록의 페이지 단위로 수행되고, 소거 동작은 메모리 블록 단위로 이루어진다.
한편, 메모리 셀은 F-N 터널링을 이용해서 프로그램한다. 프로그램 동작시에 메모리 셀의 컨트롤 게이트에 고전압을 인가하면, 플로팅 게이트로 전자가 축적된다. 그리고 리드 동작 시 플로팅 게이트에 축적된 전자의 양에 따라 달라지는 메모리 셀의 문턱전압을 검출하고 검출된 문턱전압의 레벨에 따라서 저장된 데이터가 결정된다.
반도체 메모리 장치의 소거 동작은 선택된 블럭(block) 단위로 수행할 수 있다. 예를 들면, 소거 동작은 선택된 블럭에 포함된 모든 워드라인(wordline)들에 접지전압(예컨대, 0V)을 인가하고, 블럭의 웰(well)에는 소거 전압(예컨대, 20V)을 인가하여 수행할 수 있다.
한편, 소거 동작이 완료된 메모리 셀들의 문턱전압 분포는 일반적으로 넓게 분포되기 때문에 이후에 수행하는 프로그램 동작에 걸리는 시간이 길어질 수가 있다. 예를 들면, 소거된 메모리 셀들 중에서도 문턱전압 레벨이 가장 낮은 메모리 셀과 가장 높은 메모리 셀을 동시에 프로그램하는 경우, 두 메모리 셀들 간에 프로그램 동작 속도 차이가 발생하게 된다.
이를 개선하기 위하여 소거 동작 이후에 소프트 프로그램 동작을 실시한다.
도 1은 반도체 메모리 장치의 메모리 셀 어레이 중 하나의 스트링을 나타내는 회로도이다.
도 2는 종래 기술에 따른 소프트 프로그램 동작에 따른 문턱 전압 분포 변화를 설명하기 위한 그래프이다.
도 1 및 도 2를 참조하면, 소프트 프로그램 동작 시 비트라인(BL)에는 접지 전압을 인가하고 소스 라인(SL)에는 전원 전압을 연결한 상태에서 드레인 선택 라인(DSL)에는 전원 전압을 인가하고 소스 선택 라인(SSL)에는 접지 전압을 인가한다. 이때 다수의 워드라인(WL<0:n>)에 소프트 프로그램 전압을 동시에 인가하여 모든 메모리 셀들(MC0 내지 MCn)을 동시에 소프트 프로그램하여 소프트 프로그램 검증 전압(SEV)보다 높은 문턱 전압 값을 갖는 메모리 셀이 적어도 하나 이상이 되도록 프로그램한다. 즉, 소프트 프로그램 동작은 일반적인 프로그램 동작 방법과 유사한 FN 터널링 방식의 프로그램 동작을 이용하여 실시한다. 그러나 모든 메모리 셀들을 FN 터널링 방식으로 동시에 프로그램할 경우, 모든 메모리 셀들의 문턱 전압이 상승하게 되어 문턱 전압 분포의 폭이 감소하는 효과가 미비하다. 즉, 소프트 프로그램 동작이 완료된 메모리 셀들의 문턱 전압 분포(B)는 소프트 프로그램 동작 이전의 메모리 셀들의 문턱 전압(A)에 비해 문턱 전압 분포가 상승할 뿐 분포 폭이 감소하지는 않는다.
본 발명의 실시 예는 반도체 메모리 장치의 소거 동작 후 메모리 셀들의 문턱 전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 소거 동작 및 소프트 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 소프트 프로그램 동작시 상기 메모리 셀들이 HCI(Hot Carrier Injection)방식으로 프로그램되도록 상기 주변 회로를 제어하기 위한 제어 회로를 포함한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법은 소프트 프로그램 동작을 실시하여 소거된 상태의 다수의 메모리 셀들의 문턱 전압값을 상승시키되, 상기 소프트 프로그램 동작은 HCI(Hot Carrier Injection)방식을 이용하는 단계와, 소프트 프로그램 검증 동작을 실시하여 상기 다수의 메모리 셀들의 문턱 전압값이 목표 문턱 전압값보다 큰지 검증하는 단계, 및 상기 소프트 프로그램 검증 동작의 결과 상기 다수의 메모리 셀들의 문턱 전압값이 상기 목표 문턱 전압값보다 작다고 판단된 경우 상기 소프트 프로그램 동작부터 재실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 배치된 반도체 기판에 소거 전압을 인가하여 상기 다수의 메모리 셀들을 소거하는 단계와, 상기 다수의 메모리 셀들에 대해 소거 검증 동작을 실시하는 단계, 및 상기 소거 검증 동작의 결과에 따라 상기 다수의 메모리 셀들의 문턱 전압이 목표 문턱 전압보다 낮다고 판단될 경우, HCI(Hot Carrier Injection)방식을 이용한 소프트 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들 중 프로그램 대상으로 선택된 메모리 셀과 드레인 트랜지스터 방향으로 인접한 메모리 셀에 제어 전압을 인가하여 상기 인접한 메모리 셀을 턴오프시키는 단계와, 상기 인접한 메모리 셀을 제외한 나머지 비 선택된 메모리 셀들과 상기 프로그램 대상으로 선택된 메모리 셀에 패스 전압을 인가하여 채널 부스팅시키는 단계, 및 상기 인접한 메모리 셀이 형성된 반도체 기판 내의 핫 캐리어가 상기 프로그램 대상으로 선택된 메모리 셀에 인가된 상기 패스 전압에 의한 전기장에 의해 상기 프로그램 대상으로 선택된 메모리 셀의 전하 저장층으로 주입되어 소프트 프로그램되는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치의 소거 동작 후 메모리 셀들의 문턱 전압 분포를 개선할 수 있다.
도 1은 반도체 메모리 장치의 메모리 셀 어레이 중 하나의 스트링을 나타내는 회로도이다.
도 2는 종래 기술에 따른 소프트 프로그램 동작에 따른 문턱 전압 분포 변화를 설명하기 위한 그래프이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭도이다.
도 4는 도 3에 도시된 메모리 셀 어레이의 상세 회로도이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명에 따른 소프트 프로그램 동작에 따른 문턱 전압 분포 변화를 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭도이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼(120), X 디코더(130), 전압 제공부(140), 및 제어 회로(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)의 세부 구성은 후술하도록 한다.
페이지 버퍼(120)는 메모리 셀 어레이(110)의 다수의 비트라인(BL)과 연결된다. 페이지 버퍼(120)는 제어 회로(150)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 소거 검증 동작 및 소프트 프로그램 검증 동작 시 비트라인들(BL)의 전위를 센싱하여 메모리 셀들의 소거 상태를 검증한다.
X 디코더(130)는 제어 회로(150)에서 출력되는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)의 다수의 워드라인(WL), 드레인 및 소스 선택 라인(DSL, SSL)에 전압 제공부(140)에서 생성된 동작 전압들을 인가한다.
전압 제공부(140)는 제어 회로(150)에서 출력되는 전압 제공부 제어 신호들(VC_signals)에 응답하여 소거 동작시 메모리 셀 어레이(110)가 형성된 반도체 기판의 P웰에 인가되는 소거 전압(Verase)을 생성하고, 소거 검증 동작 및 소프트 프로그램 검증 동작시 검증 전압(Vverify)을 생성하고, 소프트 프로그램 동작시 제어 전압(Vsoc) 및 패스 전압(Vpass)을 생성한다. 전압 제공부(140)는 소프트 프로그램 동작시 메모리 셀 어레이(110)의 메모리 셀들이 HCI(Hot Carrier Injection) 프로그램되도록 제어 전압(Vsoc) 및 패스 전압(Vpass)을 포함하는 동작 전압들을 생성한다. 소프트 프로그램 동작시 생성되는 동작 전압들은 후술하도록 한다.
제어 회로(150)는 소거 동작시 전압 제공부(130)가 소거 전압(Verase)을 생성하도록 제어 신호들(VC_signals)을 출력하고, 소프트 프로그램 동작시 전압 제공부(130)가 제어 전압(Vsoc) 및 패스 전압(Vpass)을 생성하도록 제어 신호들(VC_signals)을 출력하며, 소거 검증 동작 및 소프트 프로그램 검증 동작시 전압 제공부(130)가 검증 전압(Vverify)을 생성하도록 제어 신호들(VC_signals)을 출력한다.
또한 제어 회로(150)는 소거 검증 동작 및 소프트 프로그램 검증 동작시 페이지 버퍼(120)가 비트라인들(BL)의 전위를 센싱하여 소거 검증 동작 및 소프트 프로그램 검증 동작의 패스/페일 결과를 검출하도록 페이지 버퍼 제어 신호들(PB_signals)을 출력한다.
또한 제어 회로(150)는 소거 검증 동작 및 소프트 프로그램 검증 동작시 메모리 셀 어레이(110)의 선택된 메모리 셀들의 목표 문턱 전압 값을 동일한 값으로 설정한다.
도 4는 도 3에 도시된 메모리 셀 어레이의 상세 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 다수의 스트링(ST0 내지 STk)을 포함한다. 다수의 스트링(ST0 내지 STk)은 유사한 구조를 갖으므로 하나의 스트링(ST0)를 예로 들어 상세히 설명한다.
스트링(ST0)은 소스 라인(SL)과 비트라인(BL0) 사이에 연결되는 소스 선택 트랜지스터(SST), 제1 더미 셀(DMC0), 다수의 메모리 셀(MC0 내지 MCn), 제 더미 셀(DMC1) 및 드레인 선택 트랜지스터(DST)를 포함한다. 제1 및 제2 더미 셀(DMC0 및 DMC1) 대신 제1 및 제2 더미 트랜지스터를 구성할 수 있으며, 제1 및 제2 더미 셀(DMC0 및 DMC1)를 각각 두개씩 배치할 수 있다.
소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)의 게이트는 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 각각 연결되고, 제1 및 제2 더미 셀(DMC0 및 DMC1)의 게이트에는 제1 및 제2 더미 워드라인(DWL<0>, DWL<1>)이 연결되고, 다수의 메모리 셀(MC0 내지 MCn)에는 다수의 워드라인(WL<n:0>)이 연결된다.
메모리 셀 어레이(110)의 다수의 메모리 셀들은 동일한 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다.
도 5는 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3 내지 도 5를 참조하여 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 소거 동작(S510)
전압 제공부(140)는 제어 회로(150)에서 출력된 전압 제공부 제어 신호들에 응답하여 소거 전압(Verase)을 생성한다. 생성된 소거 전압(Verase)은 메모리 셀 어레이(110)가 형성된 반도체 기판의 P웰에 인가된다. 이때 메모리 셀 어레이(110)의 워드라인들에는 0V를 인가할 수 있다.
이로 인하여 메모리 셀 어레이(110)의 프로그램된 다수의 메모리 셀들의 플로팅 게이트에 저장된 전하들이 터널 절연막을 통해 반도체 기판으로 터널링되어 빠져 나가 메모리 셀들의 문턱 전압 값이 낮아지게 된다.
2) 소거 검증(S520)
상기 소거 동작(S510) 후, 메모리 셀 어레이(110)의 비트라인들(BL)과 연결된 페이지 버퍼(120)를 이용하여 메모리 셀 어레이(110)의 메모리 셀들이 목표 문턱 전압(HEV)보다 낮은 문턱 전압 값을 갖는지 검증한다. 이때 소거 검증 동작은 VNR(Virtual negative read) 방식을 이용하여 메모리 셀들의 문턱 전압 값을 센싱하여 검증하는 것이 바람직하다. 이를 좀 더 상세하게 설명하면, 메모리 셀들의 문턱 전압 센싱 동작 시 비트라인 전압, P웰에 인가되는 전압들을 코어 전압(예를 들어 1V)만큼 상승시켜 인가한다. 이로 인해 메모리 셀들의 문턱 전압 값이 음의 전압 값(예를 들어 -1V)이어도 코어 전압(Vcore) 만큼 상승된 값으로 센싱할 수 있다.
3) 소거 검증 동작 판단(S530)
상술한 소거 검증 동작(S520)의 결과 모든 메모리 셀들의 문턱 전압 값이 목표 문턱 전압(HEV)보다 낮은 문턱 전압 값을 갖을 경우 이를 패스로 판단하고, 적어도 하나 이상의 메모리 셀의 문턱 전압 값이 목표 문턱 전압(HEV)보다 높을 경우 이를 페일로 판단한다.
4) 소거 전압 증가(S540)
상술한 소거 검증 동작 판단(S530) 결과 페일로 판단된 경우, 이전 소거 동작(S510)에서 사용된 소거 전압(Verase)을 스텝 전압 만큼 상승시킨 전압을 새로운 소거 전압(Verase)으로 설정하고, 상술한 소거 동작(S510)부터 재수행한다. 전압 제공부(140)는 제어 회로(150)에서 출력된 전압 제공부 제어 신호들에 응답하여 이전 소거 동작(S510)에서 사용된 소거 전압(Verase)을 스텝 전압 만큼 상승시킨 새로운 소거 전압(Verase)을 생성한다.
5) 소프트 프로그램 동작(S550)
상술한 소거 검증 동작 판단(S530) 결과 패스로 판단된 경우, 소프트 프로그램 동작을 수행한다.
소프트 프로그램 동작은 HCI 프로그램 방식을 이용하여 수행하는 것이 바람직하다. HCI 프로그램 방식 상세히 설명하면 다음과 같다.
전압 제공부(140)는 제어 회로(150)에서 출력된 전압 제공부 제어 신호들에 응답하여 패스 전압(Vpass; 약 7.5V), 드레인 및 소스 라인(DSL, SSL)에 인가되는 동작 전압(약 4.5V), 및 제어 전압(Vsoc; 0V 또는 음의 전압)을 생성한다.
X 디코더(130)는 로우 어드레스(RADD)에 응답하여 전압 제공부(140)에서 생성된 제어 전압(Vsoc)을 소프트 프로그램 동작을 수행하기 위하여 선택된 워드라인(예를 들어 WL<n-1>)과 드레인 선택 트랜지스터(DST)방향으로 인접한 워드라인(WL<n>)에 인가한다. 또한 X 디코더(130)는 로우 어드레스(RADD)에 응답하여 전압 제공부(140)에서 생성된 패스 전압(Vpass)을 나머지 워드라인들(WL<0> 내지 WL<n-1>, DWL<1:0>)에 인가한다. 이로 인하여 패스 전압(Vpass)이 인가된 메모리 셀들(MC0 내지 MCn-1) 및 더미 메모리 셀들(DMC0, DMC1)이 형성된 반도체 기판의 채널에서는 채널 부스팅 현상이 발생한다. 또한 트랜지스터(DST)방향으로 인접한 워드라인(WL<n>)에 연결된 메모리 셀(MCn)은 제어 전압(Vsoc)에 따라 턴오프되어 채널이 형성되지 않는다. 메모리 셀(MCn)이 형성된 반도체 기판 내의 핫 캐리어(Hot carrier) 에는 인접한 메모리 셀(MCn-1)에 인가되는 패스 전압(Vpass)에 의한 전기장에 의해 메모리 셀(MCn-1)의 플로팅 게이트로 주입된다. 이로 인하여 메모리 셀(MCn-1)의 문턱 전압 값이 상승되어 프로그램된다.
이때 비트라인(BL) 및 소스 라인(SL)에는 접지 전압이 인가된 상태이다.
상술한 HCI 프로그램 방식은 메모리 셀 어레이(110)의 다수의 메모리 셀들(MC0 내지 MCn) 중 동일한 워드라인에 연결된 메모리 셀들 단위 즉 페이지(Page) 단위로 프로그램 동작을 실시한다.
6) 소프트 프로그램 검증 동작(S560)
상술한 HCI 프로그램 방식을 이용한 소프트 프로그램 동작(S550)을 완료한 후, 소프트 프로그램 검증 동작을 실시한다. 소프트 프로그램 검증 동작은 페이지 버퍼를 이용하여 프로그램된 메모리 셀들의 문턱 전압 값을 센싱하고, 프로그램된 메모리 셀들 중 목포 문턱 전압 값(HEV)보다 높은 문턱 전압 값을 갖는 메모리 셀들의 유무를 검출한다.
상술한 소프트 프로그램 검증 동작은 VNR(Virtual negative read) 방식을 이용하여 메모리 셀들의 문턱 전압 값을 센싱하여 검증하는 것이 바람직하다.
7) 소프트 프로그램 검증 동작 판단(S570)
상술한 소프트 프로그램 검증 동작(S560)의 결과, 프로그램된 메모리 셀들 중 목포 문턱 전압 값(HEV)보다 높은 문턱 전압 값을 갖는 메모리 셀이 적어도 하나 이상인 경우 패스로 판단한 후, 페이지 어드레스를 변경하여 상술한 소프트 프로그램 동작(S550) 및 소프트 프로그램 검증 동작(S560)을 재수행한다. 또한 모든 페이지에 대하여 소프트 프로그램 동작(S550) 및 소프트 프로그램 검증 동작(S560)을 완료한 경우 반도체 메모리 소자의 동작을 종료한다.
모든 메모리 셀들의 문턱 전압 값이 목포 문턱 전압 값(HEV)보다 낮을 경우 해당 페이지의 소프트 프로그램 동작이 페일된 것으로 판단하여 상술한 소프트 프로그램 동작(S550)부터 재수행한다.
이때 하나의 페이지에 대한 소프트 프로그램 동작(S550) 및 소프트 프로그램 검증 동작(S560)이 반복 수행되는 사이클링 횟수를 카운트하여 카우트된 횟수가 설정된 횟수 이상일 경우, 메모리 셀 어레이(110)에 대한 동작을 페일로 판단하여 배드 블럭 처리할 수 있다.
상술한 소프트 프로그램 동작을 진행한 메모리 셀 어레이(110)의 다수의 메모리 셀들(MC0 내지 MCn)은 모두 0V이하의 문턱 전압 값 즉, 소거 상태의 문턱 전압 값을 갖는다. 즉, 소프트 프로그램 동작은 데이터를 저장하기 위한 동작이 아니며 다수의 메모리 셀들의 문턱 전압 값을 0V에 가깝게 상승시키는 동시에 문턱 전압 분포 폭을 감소시키기 위해 실시한다.
소프트 프로그램 동작을 완료한 반도체 메모리 장치는 데이터를 저장하기 위한 프로그램 동작을 수행할 수 있으며, 이때 프로그램 동작은 FN 터널링 방식을 이용한 FN 프로그램 동작으로 수행할 수 있다.
도 6은 본 발명에 따른 소프트 프로그램 동작에 따른 문턱 전압 분포 변화를 설명하기 위한 그래프이다.
도 6을 참조하면, HCI 프로그램 방식을 이용하여 메모리 셀 어레이(110)의 페이지 단위로 소프트 프로그램 동작을 수행한 메모리 셀들의 문턱 전압 분포(B)는 소거 동작 직후의 메모리 셀들의 문턱 전압 분포(A)보다 문턱 전압 분포 폭이 감소한다.
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 페이지 버퍼
130 : X 디코더
140 : 전압 제공부
150 : 제어 회로

Claims (25)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    소거 동작 및 소프트 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 소프트 프로그램 동작시 상기 메모리 셀들이 HCI(Hot Carrier Injection)방식으로 프로그램되도록 상기 주변 회로를 제어하기 위한 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 상기 제어 회로에서 출력되는 전압 공급부 제어 신호들에 응답하여 상기 소거 동작시 소거 전압을 생성하고 상기 소프트 프로그램 동작시 패스 전압 및 제어 전압을 생성하기 위한 전압 공급부; 및
    상기 제어 회로에서 출력되는 로우 어드레스 신호에 응답하여 상기 패스 전압 및 상기 제어 전압을 상기 다수의 메모리 셀들과 연결된 워드라인들에 인가하기 위한 X 디코더를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 회로는 상기 소프트 프로그램 동작시 상기 메모리 셀 어레이를 페이지 단위로 프로그램하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 소프트 프로그램 동작시 상기 X 디코더는 다수의 메모리 셀들 중 프로그램 대상으로 선택된 메모리 셀과 인접한 메모리 셀과 연결된 워드라인에는 상기 제어 전압을 인가하고, 상기 인접한 메모리 셀을 제외한 나머지 메모리 셀들과 연결된 워드라인들에는 상기 패스 전압을 인가하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 인접한 메모리 셀은 상기 선택된 메모리 셀과 드레인 선택 트랜지스터 방향으로 인접한 메모리 셀인 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 인접한 메모리 셀은 상기 제어 전압에 따라 턴오프되고, 상기 나머지 메모리 셀들은 상기 패스 전압에 따라 채널 부스팅되는 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 제어 전압은 0V 또는 음의 전압인 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 주변 회로는 상기 메모리 셀 어레이의 비트라인 전위를 센싱하여 소거 검증 동작 및 소프트 프로그램 검증 동작을 수행하기 위한 페이지 버퍼를 더 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 회로는 상기 소거 검증 동작시의 목표 문턱 전압값과 상기 소프트 프로그램 검증 동작시의 목표 문턱 전압값이 같도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 주변 회로는 상기 소프트 프로그램 동작시 상기 메모리 셀 어레이가 페이지 단위로 프로그램되도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 소프트 프로그램 동작은 상기 소거 동작이 완료된 후 진행되며, 소프트 프로그램 동작이 진행된 상기 메모리 셀어레이의 메모리 셀들은 모두 소거 상태의 문턱 전압 분포를 갖는 반도체 메모리 장치.
  12. 소거 동작이 완료된 후 소프트 프로그램 동작을 실시하여 소거된 상태의 다수의 메모리 셀들의 문턱 전압값을 상승시키되, 상기 소프트 프로그램 동작은 HCI(Hot Carrier Injection)방식을 이용하는 단계;
    소프트 프로그램 검증 동작을 실시하여 상기 다수의 메모리 셀들의 문턱 전압값이 목표 문턱 전압 값보다 큰지 검증하는 단계; 및
    상기 소프트 프로그램 검증 동작의 결과 상기 다수의 메모리 셀들의 문턱 전압값이 상기 목표 문턱 전압값보다 작다고 판단된 경우 상기 소프트 프로그램 동작부터 재실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.

  13. 제 12 항에 있어서,
    상기 HCI 방식의 상기 소프트 프로그램 동작은
    상기 다수의 메모리 셀들 중 프로그램 대상으로 선택된 메모리 셀과 인접한 메모리 셀에 제어 전압을 인가하여 상기 인접한 메모리 셀을 턴오프시키는 단계;
    상기 인접한 메모리 셀을 제외한 나머지 비 선택된 메모리 셀들과 상기 프로그램 대상으로 선택된 메모리 셀에 패스 전압을 인가하여 채널 부스팅시키는 단계; 및
    상기 인접한 메모리 셀이 형성된 반도체 기판 내의 핫 캐리어가 상기 프로그램 대상으로 선택된 메모리 셀에 인가된 상기 패스 전압에 의한 전기장에 의해 상기 프로그램 대상으로 선택된 메모리 셀의 전하 저장층으로 주입되어 프로그램되는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 인접한 메모리 셀은 상기 선택된 메모리 셀과 드레인 선택 트랜지스터 방향으로 인접한 메모리 셀인 반도체 메모리 장치의 동작 방법.
  15. 제 12 항에 있어서,
    상기 소프트 프로그램 동작은 페이지 단위로 수행하는 반도체 메모리 장치의 동작 방법.
  16. 제 12 항에 있어서,
    상기 목표 문턱 전압값은 0V보다 낮은 반도체 메모리 장치의 동작 방법.
  17. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 배치된 반도체 기판에 소거 전압을 인가하여 상기 다수의 메모리 셀들을 소거하는 단계;
    상기 다수의 메모리 셀들에 대해 소거 검증 동작을 실시하는 단계; 및
    상기 소거 검증 동작의 결과에 따라 상기 다수의 메모리 셀들의 문턱 전압이 목표 문턱 전압보다 낮다고 판단될 경우, HCI(Hot Carrier Injection)방식을 이용한 소프트 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 소거 검증 동작의 결과에 따라 상기 다수의 메모리 셀들의 문턱 전압이 목표 문턱 전압보다 높은 메모리 셀이 적어도 하나 이상일 경우, 상기 소거 전압을 스텝 전압만큼 상승시킨 후 상기 다수의 메모리 셀들을 소거하는 단계부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 17 항에 있어서,
    상기 소프트 프로그램 동작은 페이지 단위로 수행하는 반도체 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 소프트 프로그램 동작 후 상기 다수의 메모리 셀들에 대해 소프트 프로그램 검증 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 20 항에 있어서,
    상기 소프트 프로그램 검증 동작 결과에 따라 상기 다수의 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱 전압 값이 상기 목표 문턱 전압값보다 높을 경우 이를 소프트 프로그램 동작의 성공으로 판단하고, 상기 다수의 메모리 셀들의 문턱 전압 값이 상기 목표 문턱 전압값보다 낮을 경우 이를 소프트 프로그램 동작의 페일로 판단하는 반도체 메모리 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 소프트 프로그램 동작이 페일로 판단된 경우 상기 소프트 프로그램 동작부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  23. 제 21 항에 있어서,
    상기 소프트 프로그램 동작을 수행한 상기 다수의 메모리 셀들은 소거 상태의 문턱 전압 분포를 갖는 반도체 메모리 장치의 동작 방법.
  24. 다수의 메모리 셀들 중 프로그램 대상으로 선택된 메모리 셀과 드레인 트랜지스터 방향으로 인접한 메모리 셀에 제어 전압을 인가하여 상기 인접한 메모리 셀을 턴오프시키는 단계;
    상기 인접한 메모리 셀을 제외한 나머지 비 선택된 메모리 셀들과 상기 프로그램 대상으로 선택된 메모리 셀에 패스 전압을 인가하여 채널 부스팅시키는 단계; 및
    상기 인접한 메모리 셀이 형성된 반도체 기판 내의 핫 캐리어가 상기 프로그램 대상으로 선택된 메모리 셀에 인가된 상기 패스 전압에 의한 전기장에 의해 상기 프로그램 대상으로 선택된 메모리 셀의 전하 저장층으로 주입되어 소프트 프로그램되는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  25. 제 24 항에 있어서,
    상기 프로그램 대상으로 선택되어 소프트 프로그램된 메모리 셀들은 모두 소거 상태의 문턱 전압 분포를 갖는 반도체 메모리 장치의 동작 방법.
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