KR102461726B1 - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 다수의 셀 스트링들이 포함된 메모리 블록; 상기 셀 스트링들중 선택된 메모리 셀들의 프로그램 동작을 위한 전압들을 설정하고, 상기 설정된 전압들을 사용하여 상기 선택된 메모리 셀들을 프로그램하도록 구성된 주변회로; 및 프로그램 커맨드에 응답하여 상기 선택된 메모리 셀들이 프로그램되도록 상기 주변회로를 제어하되, 상기 선택된 메모리 셀들이 프로그램되는 동안, 비선택된 메모리 셀들이 포함된 비선택된 셀 스트링들의 채널 전압을 높이는 제어회로를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치의 프로그램 동작에 관한 것이다.
메모리 장치(memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분될 수 있다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등을 포함할 수 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
이 중에서 플래시 메모리로 이루어진 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변회로와, 커맨드에 응답하여 주변회로를 제어하는 제어회로를 포함할 수 있다.
메모리 장치가 3차원 구조로 형성된 경우, 메모리 설 어레이는 3차원 구조로 이루어진 다수의 메모리 블록들을 포함할 수 있다. 3차원 메모리 블록들은 기판으로부터 수직하게 형성된 다수의 수직 스트링들을 포함할 수 있다. 수직 스트링들은 기판 상에 수직 방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 메모리 장치의 프로그램 동작 시, 프로그램 디스터브(disturb) 열화를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 다수의 셀 스트링들이 포함된 메모리 블록; 상기 셀 스트링들중 선택된 메모리 셀들의 프로그램 동작을 위한 전압들을 설정하고, 상기 설정된 전압들을 사용하여 상기 선택된 메모리 셀들을 프로그램하도록 구성된 주변회로; 및 프로그램 커맨드에 응답하여 상기 선택된 메모리 셀들이 프로그램되도록 상기 주변회로를 제어하되, 상기 선택된 메모리 셀들이 프로그램되는 동안, 비선택된 메모리 셀들이 포함된 비선택된 셀 스트링들의 채널 전압을 높이는 제어회로를 포함하고, 상기 제어회로는 상기 선택된 메모리 셀들의 목표전압, 상기 프로그램 동작에 사용되는 검증전압 및 상기 프로그램 동작에 걸리는 프로그램 시간 중 적어도 어느 하나에 따라 상기 채널 전압이 높아지도록 상기 주변회로를 제어하고, 상기 제어회로는, 셋업된 목표전압과 상기 목표전압을 비교하고, 상기 목표전압이 상기 셋업된 목표전압보다 낮으면 상기 채널 전압을 프리차지 전압으로 유지시키고, 상기 목표전압이 상기 셋업된 목표전압과 같거나 높아지면 상기 프리차지 전압을 높이는 것을 특징으로 한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 미리 설정된 프로그램 동작 조건과, 설정된 프로그램 동작 조건을 비교하는 단계; 상기 비교 결과, 상기 프로그램 동작 조건이 상기 설정된 프로그램 동작 조건보다 낮으면 비선택된 셀 스트링들의 채널 전압을 셋업된 레벨로 유지시키고, 상기 프로그램 동작 조건이 상기 설정된 프로그램 동작 조건보다 같거나 높으면 상기 채널 전압을 높이는 단계; 및 상기 채널 전압이 셋업되면, 상기 셋업된 채널 전압을 사용하여 선택된 셀 스트링들에 포함된 선택된 메모리 셀들을 프로그램하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 선택된 셀 스트링에 포함된 선택된 메모리 셀들의 프로그램 동작 시, 상기 프로그램 동작의 목표전압, 검증전압 및 프로그램 시간 중 적어도 하나가 설정된 목표전압, 설정된 검증전압 및 설정된 프로그램 시간보다 낮으면 비선택된 셀 스트링의 채널에 인가되는 전압을 유지시키고, 상기 목표전압, 상기 검증전압 또는 상기 프로그램 시간 중 적어도 하나가 상기 설정된 목표전압, 상기 설정된 검증전압 또는 상기 설정된 프로그램 시간과 같거나 높으면 비선택된 셀 스트링의 상기 채널에 인가되는 전압을 이전보다 높이는 단계; 및 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하는 단계를 포함한다.
본 기술은 메모리 장치의 프로그램 동작시, 셀 스트링들에 인가되는 전압들을 조절함으로써 프로그램 디스터브 열화를 개선할 수 있다. 이로 인해, 메모리 장치의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 4는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 5는 메모리 셀들의 프로그램 상태에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 6은 프로그램 동작시 프로그램 데이터에 따른 채널들의 전압들을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 8 및 도 9는 도 7의 프로그램 동작의 구체적인 실시예를 설명하기 위한 순서도들이다.
도 10은 본 발명의 다른 실시예에 따른 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 11 및 도 12는 도 10의 프로그램 동작의 구체적인 실시예를 설명하기 위한 순서도들이다.
도 13은 본 발명의 다른 실시예에 따른 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 14 및 도 15는 도 13의 프로그램 동작의 구체적인 실시예를 설명하기 위한 순서도들이다.
도 16은 본 발명의 실시예들에 따른 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 17은 본 발명의 실시예들에 따른 비선택된 셀 스트링들의 프리차지 전압을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 19는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한, 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 저장 장치(storage device; 1100)와, 저장 장치(1100)를 제어하는 호스트(host; 1200)로 구성될 수 있다. 저장 장치(1100)는 데이터가 저장되는 메모리 장치(1110)와 메모리 장치(1110)를 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 저장 장치(1100)와 통신할 수 있다. 또한, 호스트(1200)와 저장 장치(1100) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1120)는 저장 장치(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 메모리 장치(1110) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(1120)는 호스트(1200)의 요청에 따라 프로그램, 리드 또는 소거 동작이 수행되도록 메모리 장치(1110)를 제어할 수 있다.
메모리 장치(1110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 본 실시예에서는 플래쉬 메모리로 이루어진 메모리 장치(1110)를 예를 들어 설명하도록 한다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1110)는 메모리 컨트롤러(도 1의 1120)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들은 소스 라인(source line; SL)과 비트라인들(BL1~BLI; I는 양의 정수) 사이에 연결될 수 있다. 셀 스트링들은 소스 라인(SL)과 비트라인들(BL1~BLI) 사이에 연결된 소스 셀렉트 트랜지스터들, 메모리 셀들 및 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인들(SSL)에 연결되고, 메모리 셀들의 게이트들은 워드라인들(WL)에 연결되고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결될 수 있다.
메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다. 메모리 블록들(MB1~MBk)이 3차원 구조로 이루어진 경우, 메모리 블록들(MB1~MBk)에는 파이프 라인들(pipe lines)이 추가로 연결될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 페이지에 포함된 메모리 셀들을 프로그램하거나 소거할 수 있도록 구성될 수 있다. 프로그램 동작시, 주변 회로들(200)은 선택된 페이지에 포함된 선택된 메모리 셀들을 순차적으로 프로그램할 수 있다. 예를 들면, 주변 회로들(200)은 외부 장치로부터 입력된 프로그램 데이터에 따라 셀 선택된 설정된 페이지가 선택되면, 프로그램 동작이 수행되지 않은 페이지들의 전체 또는 일부에 대한 부분 소거 동작(partial erase operation)을 수행한 후, 부분 소거 동작이 수행된 페이지들의 프로그램 동작을 수행할 수 있다. 이를 위해, 주변 회로들(200)은 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 전류 센싱 회로(260)를 포함할 수 있다.
각 회로들을 구체적으로 설명하면 다음과 같다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 소스 라인 전압, 프로그램 전압, 패스 전압, 프리차지 전압, 소스 셀렉트 라인 전압, 드레인 셀렉트 라인 전압, 리드 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 워드라인들(WL), 소스 셀렉트 라인들(SSL), 드레인 셀렉트 라인들(DSL) 및 소스 라인(SL)에 전달할 수 있다.
페이지 버퍼부(230)는 비트라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트라인들(BL1~BLI)을 통해 수신된 프로그램 데이터를 임시로 저장하거나, 리드 또는 검증 동작시, 비트라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다. 또한, 페이지 버퍼들(PB1~PBI)은 프로그램 동작시, 프로그램 데이터에 따라 비트라인들(BL1~BLI)의 전위를 조절할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 프로그램 데이터에 따라 비트라인들(BL1~BLI)의 전위를 0V로 접지시키거나, 프리차지시킬 수 있다. 페이지 버퍼들(PB1~PBI)은 비트라인들(BL1~BLI)을 프리차지시키기 위하여 양전압의 프리차지 전압을 출력할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼부(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준전류를 생성하고, 페이지 버퍼부(230)로부터 수신받은 센싱 전압(VPB)과 기준전류를 서로 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 프로그램 동작시, 목표 전압, 검증 전압 또는 프로그램 시간에 따라 선택된 메모리 블록에 공급되는 전압들을 조절할 수 있다. 예를 들면, 제어 로직(300)은 소스 라인 전압, 프로그램 전압, 패스 전압, 프리차지 전압, 소스 셀렉트 라인 전압 및 드레인 셀렉트 라인 전압을 조절할 수 있다.
도 3은 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트라인들(BL)과 소스 라인(SL) 사이에 배열된 스트링들(strings; ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다.
더욱 구체적으로 설명하면, 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소스 셀렉트 라인들(source selecte lines; SSL), 워드라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도 3에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다. 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트라인들(BL)을 포함할 수 있다.
메모리 셀들은 워드라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다. 서로 동일한 워드라인에 연결된 메모리 셀들을 페이지(page)라 부른다. 프로그램 동작은 페이지 단위로 수행될 수 있으며, 부분 소거 동작은 하나 이상의 페이지들에 수행될 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 4를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) U자 형태로 형성될 수 있으며, 비트라인들(BL)과 소스 라인(SL) 사이에 연결된 소스 스트링들(ST_S) 및 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 채널(P_CH)을 통해 서로 연결되어 U자 형태로 형성될 수 있다. 파이프 채널(P_CH)은 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있고, 드레인 스트링들(ST_D)은 비트라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D)은, 제1 방향(Y 방향)으로 배열되고 서로 이격되어 적층된 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결될 수 있다. 비트라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열될 수 있다.
도 5는 메모리 셀들의 프로그램 상태에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 각각은 다수의 비트로 이루어진 데이터를 저장할 수 있으며, 각각의 데이터는 문턱전압 분포로 구분될 수 있다. 예를 들면, 프로그램 동작시 메모리 셀들은 목표전압에 따라 다양한 프로그램 상태로 프로그램될 수 있다. 예를 들면, 목표전압은 제1 내지 제K 목표전압들(PV1~PVK; K는 양의 정수)로 설정될 수 있으며, 각각의 목표전압에 따라 메모리 셀들은 서로 다른 상태로 프로그램될 수 있다.
도 6은 프로그램 동작시 프로그램 데이터에 따른 채널들의 전압들을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 블록에 포함된 메모리 셀들은 페이지 단위로 프로그램될 수 있다. 하나의 페이지는 하나의 워드라인에 공통으로 연결된 메모리 셀들의 그룹을 의미한다. 다섯 개의 셀 스트링들(ST1~ST5)을 예를 들어 설명하면 다음과 같다.
제1 내지 제5 셀 스트링들(ST1~ST5) 각각에는 다수의 메모리 셀들이 포함될 수 있다. 다수의 메모리 셀들 중에서, 제1 내지 제5 셀 스트링들(ST1~ST5)에 각각 포함되고, 선택된 워드라인(Sel. WL)에 공통으로 연결된 제1 내지 제5 메모리 셀들(F1~F5)이 하나의 페이지를 이룰 수 있다. 프로그램 동작은 페이지 단위로 수행되므로, 선택된 페이지의 프로그램 동작이 수행될 때 나머지 페이지들은 비선택된 페이지들이 된다. 제1 내지 제5 메모리 셀들 중에서 제1, 제3 및 제4 메모리 셀들(F1, F3 및 F4)이 프로그램 대상인 선택된 메모리 셀들이고, 나머지 제2 및 제5 메모리 셀들(F2 및 F5)이 비선택된 메모리 셀들이라고 가정한다. 이러한 경우, 선택된 메모리 셀들(F1, F3 및 F4)이 포함된 제1, 제3 및 제4 셀 스트링들(ST1(P), ST3(P) 및 ST4(P))의 채널(channel) 전위는 0V가 될 수 있고, 비선택된 메모리 셀들(F2 및 F5)이 포함된 제2 및 제5 셀 스트링들(ST2(E) 및 ST5(E))의 채널 전위는 프리차지 전압(Vpre)만큼 높아질 수 있다.
프리차지 전압(Vpre)은 소스 라인 또는 비트라인들을 통해 프리차지 전압(Vpre)이 인가될 수 있다. 소스 라인을 통해 프리차지 전압(Vpre)이 인가되는 경우, 소스 라인을 통해 프리차지 전압(Vpre)을 인가하여 제1 내지 제5 셀 스트링들(ST1~ST5)의 채널을 모두 프리차지시킨 후, 프로그램 데이터에 따라 비트라인들을 통해 선택된 셀 스트링들(ST1, ST3 및 ST4)의 채널을 디스차지하여 0V로 낮출 수 있다. 비트라인들을 통해 프리차지 전압(Vpre)이 인가되는 경우, 비트라인들을 통해 프리차지 전압(Vpre)을 인가하여 제1 내지 제5 셀 스트링들(ST1~ST5)의 채널을 모두 프리차지시킨 후, 프로그램 데이터에 따라 비트라인들을 통해 선택된 셀 스트링들(ST1, ST3 및 ST4)의 채널을 디스차지하여 0V로 낮출 수도 있다.
이하 실시예에서는, 채널의 프리차지 전압(Vpre)을 목표전압, 검증전압 또는 프로그램 시간에 따라 조절하는 방법을 설명하도록 한다.
도 7은 본 발명의 실시예에 따른 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 7을 참조하면, 프로그램 커맨드가 제어 로직에 입력되면, 제어 로직은 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 셋업한다(S71). 이때, 제어 로직은 상기 전압들 외에도 프로그램 전압, 패스 전압 등도 셋업할 수 있다. 'S71' 단계에서 셋업되는 전압들은 각 전압들의 시작 전압으로 정의될 수 있다. 예를 들면, 'S71' 단계에서 셋업되는 소스 라인 전압(Vsl)은 시작 소스 라인 전압일 수 있고, 소스 셀렉트 라인 전압(Vssl)은 시작 소스 셀렉트 라인 전압일 수 있고, 드레인 셀렉트 라인 전압(Vdsl)은 시작 드레인 셀렉트 라인 전압일 수 있다.
프로그램 동작에 사용될 전압들이 디폴트 값으로 설정되면(S71), 선택된 메모리 셀들의 프로그램 동작이 수행된다(S72). 특히, 프로그램 동작은 목표전압(PV)이 상승할수록 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 상승시키면서 수행될 수 있다.
상술한 'S72' 단계의 구체적인 실시예를 설명하면 다음과 같다.
도 8 및 도 9는 도 7의 프로그램 동작의 구체적인 실시예를 설명하기 위한 순서도들이다.
도 8을 참조하면, 선택된 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작 중, 선택된 메모리 셀들을 설정된 목표전압(PV)으로 프로그램할 때 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 상승시켜 프로그램 동작을 진행할 수 있다. 여기서, 설정된 목표전압(PV)은 프로그램 대상 메모리 셀들의 다수의 목표전압들 중 어느 하나로 설정될 수 있다. 설정된 목표전압은 다수의 목표전압들 중 프로그램 디스터브(disturb)가 열화되는 정도에 따라 설정될 수 있다. 예를 들면, 메모리 장치의 테스트 프로그램 동작 시, 디스터브(disturb)의 열화가 급격히 증가할 때의 목표전압으로 설정될 수 있다.
'S71' 단계가 완료되면, 선택된 메모리 셀들의 목표전압(PV)이 설정된 목표전압(PV) 이상인지를 판단한다(S81).
선택된 메모리 셀들의 목표전압(PV)이 설정된 목표전압(PV)보다 낮으면(아니오), 'S71' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)은 그대로 유지된다(S82). 만약, 선택된 메모리 셀들의 목표전압(PV)이 설정된 목표전압(PV) 이상이면(예), 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)은 'S71' 단계에서 셋업된 전압보다 높게 설정된다(S83).
'S82' 단계 또는 'S83' 단계가 완료되면, 프로그램 동작 조건이 설정된다(S84). 프로그램 동작 조건은 프로그램 동작에 필요한 다양한 전압들의 조건을 포함할 수 있다. 비트라인들을 프리차지하기 위한 전압들은 ‘S82’ 또는 ‘S83’ 단계에서 설정되었으므로, ‘S84’ 단계에서는 프로그램 동작에 필요한 나머지 전압들이 설정될 수 있다. 예를 들면, ‘S84’ 단계에서는 프로그램 전압, 패스 전압 및 검증 전압 등이 설정될 수 있다.
이어서, 선택된 메모리 셀들의 프로그램 동작이 수행된다(S85). 즉, 선택된 메모리 셀들의 목표전압이 낮을 때에는 'S71' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 사용하여 프로그램 동작이 수행되고, 선택된 메모리 셀들의 목표전압이 특정 레벨 이상으로 높아지면 'S71' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나 또는 이들 중 다수의 전압들을 상승시키고, 상승된 전압들을 사용한 프로그램 동작이 수행된다. 예를 들면, ‘S71’ 단계에서 셋업된 소스 라인 전압(Vsl)이 제1 전압을 갖는다고 가정하면, ‘S82’ 단계에서는 소스 라인 전압(Vsl)은 제1 전압으로 유지되고, ‘S83’ 단계에서는 소스 라인 전압(Vsl)은 제1 전압보다 높은 제2 전압으로 다시 셋업될 수 있다. ‘S85 단계에서는, ‘S82’ 단계 또는 ‘S83’ 단계와 ‘S84’ 단계에서 셋업된 전압들을 사용한 프로그램 동작이 수행된다.
프로그램 동작은 프로그램 전압을 단계적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 예를 들면, 선택된 워드라인에 프로그램 전압을 인가하는 단계와, 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지는 판단하기 위한 검증동작을 수행하는 단계가 하나의 프로그램 루프(program loop)에 포함된 프로그램 동작이 수행될 수 있다. 따라서, 프로그램 동작이 수행되는 동안, 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 다수의 프로그램 루프들이 수행될 수 있다.
선택된 워드라인에 프로그램 전압이 인가되기 이전에, 비선택된 셀 스트링들의 채널들(도 6의 ST2 및 ST5)에 프리차지 전압(도 6의 Vpre)을 인가하기 위하여, 소스 라인(SL)에 양전압을 갖는 소스 라인 전압(Vsl)이 인가될 수 있다. 이어서, 소스 셀렉트 라인들(SSL)에 양전압을 갖는 소스 셀렉트 라인 전압(Vssl)이 인가되어 소스 셀렉트 트랜지스터들이 턴온되면 소스 라인 전압(Vsl)이 채널에 인가되어 채널의 전위는 프리차지 전압(Vpre)만큼 높아질 수 있다. 따라서, 프리차지 전압(Vpre)은 소스 라인 전압(Vsl)에서 소스 셀렉트 트랜지스터들의 문턱전압을 뺀 전압이 될 수 있다. 선택된 메모리 블록에 포함된 모든 소스 셀렉트 트랜지스터들이 턴온(turn on)되면 선택된 메모리 블록에 포함된 모든 셀 스트링들의 채널에 프리차지 전압(Vpre)이 인가된다. 이어서, 페이지 버퍼부에 저장된 프로그램 데이터에 따라 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V일 수 있고, 프로그램 금지전압은 양전압일 수 있다. 이어서, 드레인 셀렉트 라인들(DSL)에 드레인 셀렉트 전압(Vdsl)이 인가되어 드레인 셀렉트 트랜지스터들이 턴온되면 비트라인들의 전위에 따라 셀 스트링들의 전위가 달라질 수 있다. 예를 들면, 프로그램 허용전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 0V로 낮아질 수 있고, 프로그램 금지전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 프리차지 전압으로 유지될 수 있다. 이어서, 비선택된 워드라인들에 패스전압이 인가되고, 선택된 워드라인에 프로그램 전압이 인가되어, 선택된 워드라인들에 연결된 메모리 셀들 중에서 채널의 전위가 0V인 셀 스트링들에 포함된 메모리 셀들의 문턱전압이 높아지면서 메모리 셀들이 프로그램될 수 있다.
선택된 워드라인에 일정 시간 동안 프로그램 전압이 인가된 후, 선택된 메모리 셀들의 문턱전압들이 목표전압(PV)까지 높아졌는지를 판단하기 위한 검증 동작이 수행된다(S86). 선택된 메모리 셀들의 문턱전압이 모두 목표전압과 같아지거나 높아지면 검증 동작은 패스(pass)되어 프로그램 동작이 종료된다. 만약, 선택된 메모리 셀들의 문턱전압이 목표전압보다 낮은 메모리 셀들이 검출되면, 검증 동작은 페일(fail)되고, ‘S81’ 단계부터 다시 수행된다.
상술한 방식으로, 선택된 메모리 셀들의 문턱전압이 모두 목표전압(PV)보다 높아질 때까지 ‘S81’ 내지 ‘S86 단계들이 반복된다. 특히, ‘S83’ 단계에서, 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나의 전압이 상승되거나, 이들 전압들 중 다수의 전압들이 상승될 수 있다. 다만, 소스 라인(SL)을 통해 셀 스트링들의 채널 전위를 프리차지 전압(Vpre)까지 높이는 경우에는, 드레인 셀렉트 라인 전압(Vdsl)을 제외한 소스 라인 전압(Vsl) 및 소스 셀렉트 라인 전압(Vssl) 중에서 어느 하나의 전압 또는 이들 전압을 모두 상승시킬 수 있다. 만약, 비트라인(BL)을 통해 셀 스트링들의 채널 전위를 프리차지 전압(Vpre)까지 높이는 경우에는, 소스 라인 전압(Vsl) 및 소스 셀렉트 라인 전압(Vssl)을 제외한 드레인 셀렉트 라인 전압(Vdsl)을 상승시킬 수 있다.
상술한 도 8에서는, 설정된 목표전압(PV)이 하나인 경우, 설정된 목표전압(PV)보다 낮은 목표전압에 따라 메모리 셀들을 프로그램할 때에는 미리 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 사용하고, 설정된 목표전압(PV) 이상인 목표전압에 따라 메모리 셀들을 프로그램할 때에는 미리 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)보다 높은 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 사용하였다.
다른 실시예로써, 다수의 목표전압(PV)들이 설정될 수도 있다. 이에 대해서는 도 9를 참조하여 설명하도록 한다.
도 9를 참조하면, 다수의 목표전압(PV)들이 프로그램 동작이 수행되기 전에 설정될 수 있다. 예를 들면, 제1 내지 제N 설정된 목표전압들(PV1~PVN; N은 양의 정수)이 미리 설정될 수 있다. 제1 내지 제N 설정된 목표전압들(PV1~PVN)은 도 8에서 상술한 바와 같이 테스트 프로그램 동작을 수행하여 설정될 수 있다. 예를 들면, 프로그램 디스터브가 열화되는 정도에 따라 제1 내지 제N 설정된 목표전압들(PV1~PVN)이 설정될 수 있다. 제1 내지 제N 설정된 목표전압들(PV1~PVN) 중에서 제1 설정된 목표전압(PV1)이 가장 낮고, 제N 설정된 목표전압(PVN)이 가장 높을 수 있다.
‘S72’단계는 제1 내지 제N 서브 프로그램들(SP1~SPN; N은 양의 정수)을 포함할 수 있다. 제1 내지 제N 서브 프로그램들(SP1~SPN)은 제1 내지 제N 목표전압들(PV1~PVN)에 따라 수행될 수 있다. 예를 들면, 제1 서브 프로그램(SP1)은 메모리 셀들이 제1 목표전압(PV1)보다 높아질 때까지 수행되고, 제1 목표전압(PV1)에 대한 검증동작이 패스되면 제1 목표전압(PV1)보다 높은 제2 목표전압(PV2)에 대한 제2 서브 프로그램(SP2)이 수행된다. 이러한 방식으로 제N 목표전압(PVN)에 대한 제N 서브 프로그램(SPN)까지 수행되면 프로그램 동작이 종료될 수 있다. 제1 내지 제N 서브 프로그램들(SP1~SPN)은 목표전압만 달라지되, 동일한 방법으로 수행될 수 있다.
설명의 편의를 위해서 제1 서브 프로그램(SP1)을 구체적으로 설명하면 다음과 같다.
제1 서브 프로그램(SP1)이 시작되면, 선택된 메모리 셀들의 목표전압(PV)이 제1 내지 제N 목표전압들(PV1~PVN) 중 가장 낮은 제1 설정된 목표전압(PV1) 이상인지를 판단한다(S91). 선택된 메모리 셀들의 목표전압(PV)이 제1 설정된 목표전압(PV1)보다 낮으면(아니오), 'S71' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)은 그대로 유지된다(S92). 만약, 선택된 메모리 셀들의 목표전압(PV)이 제1 설정된 목표전압(PV1) 이상이면(예), 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)은 'S71' 단계에서 셋업된 전압보다 높게 설정된다(S93).
'S92' 단계 또는 'S93' 단계가 완료되면, 프로그램 동작 조건이 설정된다(S94). 프로그램 동작 조건은 프로그램 동작에 필요한 다양한 전압들의 조건을 포함할 수 있다. 비트라인들을 프리차지하기 위한 전압들은 ‘S92’ 또는 ‘S93’ 단계에서 설정되었으므로, ‘S94’ 단계에서는 프로그램 동작에 필요한 나머지 전압들이 설정될 수 있다. 예를 들면, ‘S94’ 단계에서는 프로그램 전압, 패스 전압 및 검증 전압 등이 설정될 수 있다.
이어서, 선택된 메모리 셀들의 프로그램 동작이 수행된다(S95). 즉, 선택된 메모리 셀들의 목표전압이 제1 설정된 목표전압(PV1)보다 낮을 때에는 'S92' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 사용하여 프로그램 동작이 수행되고, 선택된 메모리 셀들의 목표전압이 제1 설정된 목표전압(PV1) 이상으로 높아지면 'S93' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나 또는 이들 중 다수의 전압들을 상승시키고, 상승된 전압들을 사용한 프로그램 동작이 수행된다. 예를 들면, ‘S71’ 단계에서 셋업된 소스 라인 전압(Vsl)이 제1 전압을 갖는다고 가정하면, ‘S92’ 단계에서 소스 라인 전압(Vsl)은 제1 전압으로 유지되고, ‘S93’ 단계에서 소스 라인 전압(Vsl)은 제1 전압보다 높은 제2 전압으로 다시 셋업될 수 있다. ‘S95’ 단계에서는, ‘S92’ 단계 또는 ‘S93’ 단계와 ‘S94’ 단계에서 셋업된 전압들을 사용한 프로그램 동작이 수행된다.
제1 서브 프로그램(SP1)은 프로그램 전압을 단계적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 예를 들면, 선택된 워드라인에 프로그램 전압을 인가하는 단계와, 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지는 판단하기 위한 검증동작을 수행하는 단계가 하나의 프로그램 루프(program loop)에 포함된 프로그램 동작이 수행될 수 있다. 따라서, 프로그램 동작이 수행되는 동안, 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 다수의 프로그램 루프들이 수행될 수 있다.
선택된 워드라인에 프로그램 전압이 인가되기 이전에, 비선택된 셀 스트링들의 채널들(도 6의 ST2 및 ST5)에 프리차지 전압(도 6의 Vpre)을 인가하기 위하여, 소스 라인(SL)에 양전압을 갖는 소스 라인 전압(Vsl)이 인가될 수 있다. 이어서, 소스 셀렉트 라인들(SSL)에 양전압을 갖는 소스 셀렉트 라인 전압(Vssl)이 인가되어 소스 셀렉트 트랜지스터들이 턴온되면 소스 라인 전압(Vsl)이 채널에 인가되어 채널의 전위는 프리차지 전압(Vpre)만큼 높아질 수 있다. 따라서, 프리차지 전압(Vpre)은 소스 라인 전압(Vsl)에서 소스 셀렉트 트랜지스터들의 문턱전압을 뺀 전압이 될 수 있다. 선택된 메모리 블록에 포함된 모든 소스 셀렉트 트랜지스터들이 턴온(turn on)되면 선택된 메모리 블록에 포함된 모든 셀 스트링들의 채널에 프리차지 전압(Vpre)이 인가된다. 이어서, 페이지 버퍼부에 저장된 프로그램 데이터에 따라 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V일 수 있고, 프로그램 금지전압은 양전압일 수 있다. 이어서, 드레인 셀렉트 라인들(DSL)에 드레인 셀렉트 전압(Vdsl)이 인가되어 드레인 셀렉트 트랜지스터들이 턴온되면 비트라인들의 전위에 따라 셀 스트링들의 전위가 달라질 수 있다. 예를 들면, 프로그램 허용전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 0V로 낮아질 수 있고, 프로그램 금지전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 프리차지 전압으로 유지될 수 있다. 이어서, 비선택된 워드라인들에 패스전압이 인가되고, 선택된 워드라인에 프로그램 전압이 인가되어, 선택된 워드라인들에 연결된 메모리 셀들 중에서 채널의 전위가 0V인 셀 스트링들에 포함된 메모리 셀들의 문턱전압이 높아지면서 메모리 셀들이 프로그램될 수 있다.
선택된 워드라인에 일정 시간 동안 프로그램 전압이 인가된 후, 선택된 메모리 셀들의 문턱전압들이 목표전압(PV)까지 높아졌는지를 판단하기 위한 검증 동작이 수행된다(S96). 선택된 메모리 셀들의 문턱전압이 모두 목표전압과 같아지거나 높아지면 검증 동작이 패스(pass)되고, 해당 메모리 셀들의 프로그램 동작이 종료된다. 프로그램 동작이 종료된 선택딘 메모리 셀들이 프로그램 대상 셀들 중 마지막 메모리 셀들인지를 판단한다(S97). 선택된 메모리 셀들이 마지막 셀들이면(예) 프로그램 동작은 종료된다. 만약, 선택된 메모리 셀들이 마지막 셀들이 아니면(아니오), 프로그램 동작이 완료되지 않은 메모리 셀들을 프로그램하기 위한 서브 프로그램들이 순차적으로 수행된다.
상술한 방식으로, 제1 내지 제N 서브 프로그램들(SP1~SPN)이 순차적으로 수행될 수 있다. 제N 서브 프로그램(SPN)에서 선택된 메모리 셀들이 마지막 메모리 셀들로 판단되면 선택된 페이지의 프로그램 동작은 종료될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 10을 참조하면, 프로그램 커맨드가 제어 로직에 입력되면, 제어 로직은 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 셋업한다(S101). 이때, 제어 로직은 상기 전압들 외에도 프로그램 전압, 패스 전압 등도 셋업할 수 있다. 'S101' 단계에서 셋업되는 전압들은 각 전압들의 시작 전압으로 정의될 수 있다. 예를 들면, 'S101' 단계에서 셋업되는 소스 라인 전압(Vsl)은 시작 소스 라인 전압일 수 있고, 소스 셀렉트 라인 전압(Vssl)은 시작 소스 셀렉트 라인 전압일 수 있고, 드레인 셀렉트 라인 전압(Vdsl)은 시작 드레인 셀렉트 라인 전압일 수 있다.
프로그램 동작에 사용될 전압들이 디폴트 값으로 설정되면(S101), 선택된 메모리 셀들의 프로그램 동작이 수행된다(S102). 특히, 프로그램 동작은 검증전압(Vf)이 상승할수록 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 상승시키면서 수행될 수 있다.
상술한 'S102' 단계의 구체적인 실시예를 설명하면 다음과 같다.
도 11 및 도 12는 도 10의 프로그램 동작의 구체적인 실시예를 설명하기 위한 순서도들이다.
도 11을 참조하면, 선택된 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작 중, 선택된 메모리 셀들을 설정된 검증전압(Vf)을 사용하여 프로그램할 때 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 상승시켜 프로그램 동작을 진행할 수 있다. 설정된 검증전압(Vf)은 다수의 검증전압들 중 프로그램 디스터브(disturb)가 열화되는 정도에 따라 설정될 수 있다. 예를 들면, 메모리 장치의 테스트 프로그램 동작 시, 디스터브(disturb)의 열화가 급격히 증가할 때의 검증전압으로 설정될 수 있다.
'S101' 단계가 완료되면, 선택된 메모리 셀들의 검증전압(Vf)이 설정된 검증전압(Vf) 이상인지를 판단한다(S111).
프로그램 루프(program loop)에서 사용될 검증전압(Vf)이 설정된 검증전압(Vf)보다 낮으면(아니오), 'S101' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)은 그대로 유지된다(S112). 만약, 사용될 검증전압(Vf)이 설정된 검증전압(Vf) 이상이면(예), 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)은 'S101' 단계에서 셋업된 전압보다 높게 설정된다(S113).
'S112' 단계 또는 'S113' 단계가 완료되면, 프로그램 동작 조건이 설정된다(S114). 프로그램 동작 조건은 프로그램 동작에 필요한 다양한 전압들의 조건을 포함할 수 있다. 비트라인들을 프리차지하기 위한 전압들은 ‘S112’ 또는 ‘S113’ 단계에서 설정되었으므로, ‘S114’ 단계에서는 프로그램 동작에 필요한 나머지 전압들이 설정될 수 있다. 예를 들면, ‘S114’ 단계에서는 프로그램 전압, 패스 전압 및 검증 전압 등이 설정될 수 있다.
이어서, 선택된 메모리 셀들의 프로그램 동작이 수행된다(S115). 즉, 선택된 메모리 셀들의 검증전압이 낮을 때에는 'S101' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 사용하여 프로그램 동작이 수행되고, 선택된 메모리 셀들의 검증전압이 특정 레벨 이상으로 높아지면 'S101' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나 또는 이들 중 다수의 전압들을 상승시키고, 상승된 전압들을 사용한 프로그램 동작이 수행된다. 예를 들면, ‘S101’ 단계에서 셋업된 소스 라인 전압(Vsl)이 제1 전압을 갖는다고 가정하면, ‘S112’ 단계에서는 소스 라인 전압(Vsl)은 제1 전압으로 유지되고, ‘S113’ 단계에서는 소스 라인 전압(Vsl)은 제1 전압보다 높은 제2 전압으로 다시 셋업될 수 있다. ‘S115’ 단계에서는, ‘S112’ 단계 또는 ‘S113’ 단계와 ‘S114’ 단계에서 셋업된 전압들을 사용한 프로그램 동작이 수행된다.
프로그램 동작은 프로그램 전압을 단계적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 예를 들면, 선택된 워드라인에 프로그램 전압을 인가하는 단계와, 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지는 판단하기 위한 검증동작을 수행하는 단계가 하나의 프로그램 루프(program loop)에 포함된 프로그램 동작이 수행될 수 있다. 따라서, 프로그램 동작이 수행되는 동안, 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 다수의 프로그램 루프들이 수행될 수 있다.
선택된 워드라인에 프로그램 전압이 인가되기 이전에, 비선택된 셀 스트링들의 채널들(도 6의 ST2 및 ST5)에 프리차지 전압(도 6의 Vpre)을 인가하기 위하여, 소스 라인(SL)에 양전압을 갖는 소스 라인 전압(Vsl)이 인가될 수 있다. 이어서, 소스 셀렉트 라인들(SSL)에 양전압을 갖는 소스 셀렉트 라인 전압(Vssl)이 인가되어 소스 셀렉트 트랜지스터들이 턴온되면 소스 라인 전압(Vsl)이 채널에 인가되어 채널의 전위는 프리차지 전압(Vpre)만큼 높아질 수 있다. 따라서, 프리차지 전압(Vpre)은 소스 라인 전압(Vsl)에서 소스 셀렉트 트랜지스터들의 문턱전압을 뺀 전압이 될 수 있다. 선택된 메모리 블록에 포함된 모든 소스 셀렉트 트랜지스터들이 턴온(turn on)되면 선택된 메모리 블록에 포함된 모든 셀 스트링들의 채널에 프리차지 전압(Vpre)이 인가된다. 이어서, 페이지 버퍼부에 저장된 프로그램 데이터에 따라 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V일 수 있고, 프로그램 금지전압은 양전압일 수 있다. 이어서, 드레인 셀렉트 라인들(DSL)에 드레인 셀렉트 전압(Vdsl)이 인가되어 드레인 셀렉트 트랜지스터들이 턴온되면 비트라인들의 전위에 따라 셀 스트링들의 전위가 달라질 수 있다. 예를 들면, 프로그램 허용전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 0V로 낮아질 수 있고, 프로그램 금지전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 프리차지 전압으로 유지될 수 있다. 이어서, 비선택된 워드라인들에 패스전압이 인가되고, 선택된 워드라인에 프로그램 전압이 인가되어, 선택된 워드라인들에 연결된 메모리 셀들 중에서 채널의 전위가 0V인 셀 스트링들에 포함된 메모리 셀들의 문턱전압이 높아지면서 메모리 셀들이 프로그램될 수 있다.
선택된 워드라인에 일정 시간 동안 프로그램 전압이 인가된 후, 선택된 메모리 셀들의 문턱전압들이 목표전압까지 높아졌는지를 판단하기 위한 검증 동작이 수행된다(S116). 선택된 메모리 셀들의 문턱전압이 모두 목표전압과 같아지거나 높아지면 검증 동작은 패스(pass)되어 프로그램 동작이 종료된다. 만약, 선택된 메모리 셀들의 문턱전압이 목표전압보다 낮은 메모리 셀들이 검출되면, 검증 동작은 페일(fail)되고, ‘S111’ 단계부터 다시 수행된다.
상술한 방식으로, 선택된 메모리 셀들의 문턱전압이 모두 목표전압보다 높아질 때까지 ‘S111’ 내지 ‘S116’ 단계들이 반복된다. 특히, ‘S113’ 단계에서, 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나의 전압이 상승되거나, 이들 전압들 중 다수의 전압들 또는 모든 전압들이 상승될 수 있다. 다만, 소스 라인(SL)을 통해 셀 스트링들의 채널 전위를 프리차지 전압(Vpre)까지 높이는 경우에는, 드레인 셀렉트 라인 전압(Vdsl)을 제외한 소스 라인 전압(Vsl) 및 소스 셀렉트 라인 전압(Vssl) 중에서 어느 하나의 전압 또는 이들 전압들을 모두 상승시킬 수 있다. 만약, 비트라인(BL)을 통해 셀 스트링들의 채널 전위를 프리차지 전압(Vpre)까지 높이는 경우에는, 소스 라인 전압(Vsl) 및 소스 셀렉트 라인 전압(Vssl)을 제외한 드레인 셀렉트 라인 전압(Vdsl)을 상승시킬 수 있다.
상술한 도 11에서는, 설정된 검증전압(Vf)이 하나인 경우, 설정된 검증전압(Vf)보다 낮은 검증전압을 사용하여 메모리 셀들을 프로그램할 때에는 미리 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 사용하고, 설정된 검증전압(Vf) 이상인 검증전압을 사용하여 메모리 셀들을 프로그램할 때에는 미리 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)보다 높은 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 사용하였다.
다른 실시예로써, 다수의 검증전압(Vf)들이 설정될 수도 있다. 이에 대해서는 도 12를 참조하여 설명하도록 한다.
도 12를 참조하면, 다수의 검증전압(Vf)들이 프로그램 동작이 수행되기 전에 설정될 수 있다. 예를 들면, 제1 내지 제N 설정된 검증전압들(Vf1~VfN; N은 양의 정수)이 미리 설정될 수 있다. 제1 내지 제N 설정된 검증전압들(Vf1~VfN)은 도 11에서 상술한 바와 같이 테스트 프로그램 동작을 수행하여 설정될 수 있다. 예를 들면, 프로그램 디스터브가 열화되는 정도에 따라 제1 내지 제N 설정된 검증전압들(Vf1~VfN)이 설정될 수 있다. 제1 내지 제N 설정된 검증전압들(Vf1~VfN) 중에서 제1 설정된 검증전압(Vf1)이 가장 낮고, 제N 설정된 검증전압(VfN)이 가장 높을 수 있다.
‘S102’단계는 제1 내지 제N 서브 프로그램들(SP1~SPN; N은 양의 정수)을 포함할 수 있다. 제1 내지 제N 서브 프로그램들(SP1~SPN)은 제1 내지 제N 검증전압들(Vf1~VfN)에 따라 수행될 수 있다. 예를 들면, 제1 서브 프로그램(SP1)은 검증전압이 제1 검증전압(Vf1)보다 높아질 때까지 수행되고, 제1 검증전압(Vf1)을 사용한 검증동작이 패스되면 제1 검증전압(Vf1)보다 높은 제2 검증전압(Vf2)을 사용한 제2 서브 프로그램(SP2)이 수행된다. 이러한 방식으로 제N 검증전압(VfN)을 사용한 제N 서브 프로그램(SPN)까지 수행되면 프로그램 동작이 종료될 수 있다. 제1 내지 제N 서브 프로그램들(SP1~SPN)은 검증전압만 달라지되, 서로 동일한 방법으로 수행될 수 있다.
설명의 편의를 위해서 제1 서브 프로그램(SP1)을 구체적으로 설명하면 다음과 같다.
제1 서브 프로그램(SP1)이 시작되면, 프로그램 그룹에서 사용될 검증전압(Vf)이 제1 내지 제N 검증전압들(Vf1~VfN) 중 가장 낮은 제1 설정된 검증전압(Vf1) 이상인지를 판단한다(S121). 검증전압(Vf)이 제1 설정된 검증전압(Vf1)보다 낮으면(아니오), 'S101' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)은 그대로 유지된다(S122). 만약, 현재 프로그램 루프에서 사용될 검증전압(Vf)이 제1 설정된 검증전압(Vf1) 이상이면(예), 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)은 'S101' 단계에서 셋업된 전압보다 높게 설정된다(S123).
'S122' 단계 또는 'S123' 단계가 완료되면, 프로그램 동작 조건이 설정된다(S124). 프로그램 동작 조건은 프로그램 동작에 필요한 다양한 전압들의 조건을 포함할 수 있다. 비트라인들을 프리차지하기 위한 전압들은 ‘S122’ 또는 ‘S123’ 단계에서 설정되었으므로, ‘S124’ 단계에서는 프로그램 동작에 필요한 나머지 전압들이 설정될 수 있다. 예를 들면, ‘S124’ 단계에서는 프로그램 전압, 패스 전압 및 검증 전압 등이 설정될 수 있다.
이어서, 선택된 메모리 셀들의 프로그램 동작이 수행된다(S125). 즉, 프로그램 루프에서 사용될 검증전압이 제1 설정된 검증전압(Vf1)보다 낮을 때에는 'S122' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 사용하여 프로그램 동작이 수행되고, 검증전압이 제1 설정된 검증전압(Vf1) 이상으로 높아지면 'S123' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나 또는 이들 중 다수의 전압들을 상승시키고, 상승된 전압들을 사용한 프로그램 동작이 수행된다. 예를 들면, ‘S101’ 단계에서 셋업된 소스 라인 전압(Vsl)이 제1 전압을 갖는다고 가정하면, ‘S122’ 단계에서 소스 라인 전압(Vsl)은 제1 전압으로 유지되고, ‘S123’ 단계에서 소스 라인 전압(Vsl)은 제1 전압보다 높은 제2 전압으로 다시 셋업될 수 있다. ‘S125’ 단계에서는, ‘S122’ 단계 또는 ‘S123’ 단계와 ‘S124’ 단계에서 셋업된 전압들을 사용한 프로그램 동작이 수행된다.
제1 서브 프로그램(SP1)은 프로그램 전압을 단계적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 예를 들면, 선택된 워드라인에 프로그램 전압을 인가하는 단계와, 선택된 워드라인에 검증전압(Vf)을 인가하여 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지를 판단하기 위한 검증동작을 수행하는 단계가 하나의 프로그램 루프(program loop)에 포함된 프로그램 동작이 수행될 수 있다. 따라서, 프로그램 동작이 수행되는 동안, 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 다수의 프로그램 루프들이 수행될 수 있다.
선택된 워드라인에 프로그램 전압이 인가되기 이전에, 비선택된 셀 스트링들의 채널들(도 6의 ST2 및 ST5)에 프리차지 전압(도 6의 Vpre)을 인가하기 위하여, 소스 라인(SL)에 양전압을 갖는 소스 라인 전압(Vsl)이 인가될 수 있다. 이어서, 소스 셀렉트 라인들(SSL)에 양전압을 갖는 소스 셀렉트 라인 전압(Vssl)이 인가되어 소스 셀렉트 트랜지스터들이 턴온되면 소스 라인 전압(Vsl)이 채널에 인가되어 채널의 전위는 프리차지 전압(Vpre)만큼 높아질 수 있다. 따라서, 프리차지 전압(Vpre)은 소스 라인 전압(Vsl)에서 소스 셀렉트 트랜지스터들의 문턱전압을 뺀 전압이 될 수 있다. 선택된 메모리 블록에 포함된 모든 소스 셀렉트 트랜지스터들이 턴온(turn on)되면 선택된 메모리 블록에 포함된 모든 셀 스트링들의 채널에 프리차지 전압(Vpre)이 인가된다. 이어서, 페이지 버퍼부에 저장된 프로그램 데이터에 따라 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V일 수 있고, 프로그램 금지전압은 양전압일 수 있다. 이어서, 드레인 셀렉트 라인들(DSL)에 드레인 셀렉트 전압(Vdsl)이 인가되어 드레인 셀렉트 트랜지스터들이 턴온되면 비트라인들의 전위에 따라 셀 스트링들의 전위가 달라질 수 있다. 예를 들면, 프로그램 허용전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 0V로 낮아질 수 있고, 프로그램 금지전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 프리차지 전압으로 유지될 수 있다. 이어서, 비선택된 워드라인들에 패스전압이 인가되고, 선택된 워드라인에 프로그램 전압이 인가되어, 선택된 워드라인들에 연결된 메모리 셀들 중에서 채널의 전위가 0V인 셀 스트링들에 포함된 메모리 셀들의 문턱전압이 높아지면서 메모리 셀들이 프로그램될 수 있다.
선택된 워드라인에 일정 시간 동안 프로그램 전압이 인가된 후, 선택된 메모리 셀들의 문턱전압들이 목표전압까지 높아졌는지를 판단하기 위한 검증 동작이 수행된다(S126). 검증동작 시, ‘S122’ 단계 또는 ‘S123’ 단계에서 설정된 검증전압(Vf)이 사용될 수 있다. 선택된 메모리 셀들의 문턱전압이 모두 목표전압과 같아지거나 높아지면 검증 동작은 패스(pass)되고, 해당 메모리 셀들의 프로그램 동작이 종료된다. 프로그램 동작이 종료된 선택된 메모리 셀들이 프로그램 대상 셀들 중 마지막 메모리 셀들인지를 판단한다(S127). 선택된 메모리 셀들이 마지막 셀들이면(예) 프로그램 동작은 종료된다. 만약, 선택된 메모리 셀들이 마지막 셀들이 아니면(아니오), 프로그램 동작이 완료되지 않은 메모리 셀들을 프로그램하기 위한 서브 프로그램들이 순차적으로 수행된다.
상술한 방식으로, 제1 내지 제N 서브 프로그램들(SP1~SPN)이 순차적으로 수행될 수 있다. 제N 서브 프로그램(SPN)에서 선택된 메모리 셀들이 마지막 메모리 셀들로 판단되면 선택된 페이지의 프로그램 동작은 종료될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 13을 참조하면, 프로그램 커맨드가 제어 로직에 입력되면, 제어 로직은 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 셋업한다(S131). 이때, 제어 로직은 상기 전압들 외에도 프로그램 전압, 패스 전압 등도 셋업할 수 있다. 'S131' 단계에서 셋업되는 전압들은 각 전압들의 시작 전압으로 정의될 수 있다. 예를 들면, 'S131' 단계에서 셋업되는 소스 라인 전압(Vsl)은 시작 소스 라인 전압일 수 있고, 소스 셀렉트 라인 전압(Vssl)은 시작 소스 셀렉트 라인 전압일 수 있고, 드레인 셀렉트 라인 전압(Vdsl)은 시작 드레인 셀렉트 라인 전압일 수 있다.
프로그램 동작에 사용될 전압들이 디폴트 값으로 설정되면(S131), 선택된 메모리 셀들의 프로그램 동작이 수행된다(S132). 특히, 프로그램 동작은 프로그램 시간(tPROG)이 증가할수록 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 상승시키면서 수행될 수 있다.
상술한 'S132' 단계의 구체적인 실시예를 설명하면 다음과 같다.
도 14 및 도 15는 도 13의 프로그램 동작의 구체적인 실시예를 설명하기 위한 순서도들이다.
도 14를 참조하면, 선택된 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작은 설정된 프로그램 시간(tPROG)에 따라 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 상승시켜 수행될 수 있다. 프로그램 시간(tPROG)은 프로그램 동작이 수행되는 동안 프로그램 디스터브(disturb)가 열화되는 시간으로 설정될 수 있다. 예를 들면, 메모리 장치의 테스트 프로그램 동작 시, 디스터브(disturb)의 열화가 급격히 증가할 때의 프로그램 시간으로 설정될 수 있다. 예를 들면, 프로그램 시간은 프로그램 동작이 수행되는 시간(time) 또는 프로그램 루프의 횟수로 설정될 수 있다.
'S131' 단계가 완료되면, 프로그램 시간(tPROG)이 설정된 프로그램 시간(tPROG) 이상인지를 판단한다(S141).
프로그램 시간(tPROG)이 설정된 프로그램 시간(tPROG)보다 짧으면(아니오), 'S131' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)은 그대로 유지된다(S142). 만약, 프로그램 시간(tPROG)이 설정된 프로그램 시간(tPROG) 이상이면(예), 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)은 'S131' 단계에서 셋업된 전압보다 높게 설정된다(S143).
'S142' 단계 또는 'S143' 단계가 완료되면, 프로그램 동작 조건이 설정된다(S144). 프로그램 동작 조건은 프로그램 동작에 필요한 다양한 전압들의 조건을 포함할 수 있다. 비트라인들을 프리차지하기 위한 전압들은 ‘S142’ 또는 ‘S143’ 단계에서 설정되었으므로, ‘S144’ 단계에서는 프로그램 동작에 필요한 나머지 전압들이 설정될 수 있다. 예를 들면, ‘S144’ 단계에서는 프로그램 전압, 패스 전압 및 검증 전압 등이 설정될 수 있다.
이어서, 선택된 메모리 셀들의 프로그램 동작이 수행된다(S145). 즉, 프로그램 시간이 짧을 때에는 'S131' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 사용하여 프로그램 동작이 수행되고, 프로그램 시간이 길어지면 'S131' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나 또는 이들 중 다수의 전압들을 상승시키고, 상승된 전압들을 사용한 프로그램 동작이 수행된다. 예를 들면, ‘S131’ 단계에서 셋업된 소스 라인 전압(Vsl)이 제1 전압을 갖는다고 가정하면, ‘S142’ 단계에서는 소스 라인 전압(Vsl)은 제1 전압으로 유지되고, ‘S143’ 단계에서는 소스 라인 전압(Vsl)은 제1 전압보다 높은 제2 전압으로 다시 셋업될 수 있다. ‘S145’ 단계에서는, ‘S142’ 단계 또는 ‘S143’ 단계와 ‘S144’ 단계에서 셋업된 전압들을 사용한 프로그램 동작이 수행된다.
프로그램 동작은 프로그램 전압을 단계적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 예를 들면, 선택된 워드라인에 프로그램 전압을 인가하는 단계와, 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지는 판단하기 위한 검증동작을 수행하는 단계가 하나의 프로그램 루프(program loop)에 포함된 프로그램 동작이 수행될 수 있다. 따라서, 프로그램 동작이 수행되는 동안, 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 다수의 프로그램 루프들이 수행될 수 있다.
선택된 워드라인에 프로그램 전압이 인가되기 이전에, 비선택된 셀 스트링들의 채널들(도 6의 ST2 및 ST5)에 프리차지 전압(도 6의 Vpre)을 인가하기 위하여, 소스 라인(SL)에 양전압을 갖는 소스 라인 전압(Vsl)이 인가될 수 있다. 이어서, 소스 셀렉트 라인들(SSL)에 양전압을 갖는 소스 셀렉트 라인 전압(Vssl)이 인가되어 소스 셀렉트 트랜지스터들이 턴온되면 소스 라인 전압(Vsl)이 채널에 인가되어 채널의 전위는 프리차지 전압(Vpre)만큼 높아질 수 있다. 따라서, 프리차지 전압(Vpre)은 소스 라인 전압(Vsl)에서 소스 셀렉트 트랜지스터들의 문턱전압을 뺀 전압이 될 수 있다. 선택된 메모리 블록에 포함된 모든 소스 셀렉트 트랜지스터들이 턴온(turn on)되면 선택된 메모리 블록에 포함된 모든 셀 스트링들의 채널에 프리차지 전압(Vpre)이 인가된다. 이어서, 페이지 버퍼부에 저장된 프로그램 데이터에 따라 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V일 수 있고, 프로그램 금지전압은 양전압일 수 있다. 이어서, 드레인 셀렉트 라인들(DSL)에 드레인 셀렉트 전압(Vdsl)이 인가되어 드레인 셀렉트 트랜지스터들이 턴온되면 비트라인들의 전위에 따라 셀 스트링들의 전위가 달라질 수 있다. 예를 들면, 프로그램 허용전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 0V로 낮아질 수 있고, 프로그램 금지전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 프리차지 전압으로 유지될 수 있다. 이어서, 비선택된 워드라인들에 패스전압이 인가되고, 선택된 워드라인에 프로그램 전압이 인가되어, 선택된 워드라인들에 연결된 메모리 셀들 중에서 채널의 전위가 0V인 셀 스트링들에 포함된 메모리 셀들의 문턱전압이 높아지면서 메모리 셀들이 프로그램될 수 있다.
선택된 워드라인에 일정 시간 동안 프로그램 전압이 인가된 후, 선택된 메모리 셀들의 문턱전압들이 목표전압까지 높아졌는지를 판단하기 위한 검증 동작이 수행된다(S145). 선택된 메모리 셀들의 문턱전압이 모두 목표전압과 같아지거나 높아지면 검증 동작은 패스(pass)되어 프로그램 동작이 종료된다. 만약, 선택된 메모리 셀들의 문턱전압이 목표전압보다 낮은 메모리 셀들이 검출되면, 검증 동작은 페일(fail)되고, ‘S141’ 단계부터 다시 수행된다.
상술한 방식으로, 선택된 메모리 셀들의 문턱전압이 모두 목표전압보다 높아질 때까지 ‘S141’ 내지 ‘S146’ 단계들이 반복된다. 특히, ‘S143’ 단계에서, 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나의 전압이 상승되거나, 이들 전압들 중 다수의 전압들 또는 모든 전압들이 상승될 수 있다. 다만, 소스 라인(SL)을 통해 셀 스트링들의 채널 전위를 프리차지 전압(Vpre)까지 높이는 경우에는, 드레인 셀렉트 라인 전압(Vdsl)을 제외한 소스 라인 전압(Vsl) 및 소스 셀렉트 라인 전압(Vssl) 중에서 어느 하나의 전압 또는 이들 전압들을 모두 상승시킬 수 있다. 만약, 비트라인(BL)을 통해 셀 스트링들의 채널 전위를 프리차지 전압(Vpre)까지 높이는 경우에는, 소스 라인 전압(Vsl) 및 소스 셀렉트 라인 전압(Vssl)을 제외한 드레인 셀렉트 라인 전압(Vdsl)을 상승시킬 수 있다.
상술한 도 14에서는, 설정된 프로그램 시간(tPROG)이 하나인 경우, 프로그램 동작 시간이 설정된 프로그램 시간(tPROG)보다 짧을 때에는 미리 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 사용하고, 프로그램 동작 시간이 설정된 프로그램 시간(tPROG)보다 길어지면 미리 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)보다 높은 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 사용하였다.
다른 실시예로써, 다수의 프로그램 시간(tPROG)들이 설정될 수도 있다. 이에 대해서는 도 15를 참조하여 설명하도록 한다.
도 15를 참조하면, 다수의 프로그램 시간(tPROG)들이 프로그램 동작이 수행되기 전에 설정될 수 있다. 예를 들면, 제1 내지 제N 설정된 프로그램 시간들(tPROG1~ tPROGN; N은 양의 정수)이 미리 설정될 수 있다. 제1 내지 제N 설정된 프로그램 시간들(tPROG1~ tPROGN)은 도 14에서 상술한 바와 같이 테스트 프로그램 동작을 수행하여 설정될 수 있다. 예를 들면, 프로그램 디스터브가 열화되는 정도에 따라 제1 내지 제N 설정된 프로그램 시간들(tPROG1~ tPROGN)이 설정될 수 있다. 제1 내지 제N 설정된 프로그램 시간들(tPROG1~ tPROGN) 중에서 제1 설정된 프로그램 시간(tPROG1)이 가장 짧고, 제N 설정된 프로그램 시간(tPROGN)이 가장 길 수 있다.
‘S132’단계는 제1 내지 제N 서브 프로그램들(SP1~SPN; N은 양의 정수)을 포함할 수 있다. 제1 내지 제N 서브 프로그램들(SP1~SPN)은 제1 내지 제N 프로그램 시간들(tPROG1~ tPROGN)에 따라 수행될 수 있다. 예를 들면, 제1 서브 프로그램(SP1)은 프로그램 동작 시간이 제1 프로그램 시간(tPROG1)보다 길어질 때까지 수행되고, 검증동작이 패스되면 제1 프로그램 시간(tPROG1)보다 긴 제2 프로그램 시간(tPROG2)에 따라 제2 서브 프로그램(SP2)이 수행된다. 이러한 방식으로 제N 프로그램 시간(tPROGN)을 사용한 제N 서브 프로그램(SPN)까지 수행되면 프로그램 동작이 종료될 수 있다. 제1 내지 제N 서브 프로그램들(SP1~SPN)은 프로그램 시간만 달라지되, 서로 동일한 방법으로 수행될 수 있다.
설명의 편의를 위해서 제1 서브 프로그램(SP1)을 구체적으로 설명하면 다음과 같다.
제1 서브 프로그램(SP1)이 시작되면, 프로그램 동작이 제1 설정된 프로그램 시간(tPROG1)보다 긴지를 판단한다(S151). 프로그램 동작 시간이 제1 설정된 프로그램 시간(tPROG1)보다 짧으면(아니오), 'S131' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)은 그대로 유지된다(S152). 만약, 프로그램 동작 시간이 제1 설정된 프로그램 시간(tPROG1) 보다 길면(예), 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)은 'S131' 단계에서 셋업된 전압보다 높게 설정된다(S153).
'S152' 단계 또는 'S153' 단계가 완료되면, 프로그램 동작 조건이 설정된다(S154). 프로그램 동작 조건은 프로그램 동작에 필요한 다양한 전압들의 조건을 포함할 수 있다. 비트라인들을 프리차지하기 위한 전압들은 ‘S152’ 또는 ‘S153’ 단계에서 설정되었으므로, ‘S154’ 단계에서는 프로그램 동작에 필요한 나머지 전압들이 설정될 수 있다. 예를 들면, ‘S154’ 단계에서는 프로그램 전압, 패스 전압 및 검증 전압 등이 설정될 수 있다.
이어서, 선택된 메모리 셀들의 프로그램 동작이 수행된다(S155). 즉, 프로그램 동작 시간이 제1 설정된 프로그램 시간(tPROG1)보다 짧을 때에는 'S152' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 사용하여 프로그램 동작이 수행되고, 프로그램 동작 시간이 제1 설정된 프로그램 시간(tPROG1)보다 길어지면 'S153' 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 어느 하나 또는 이들 중 다수의 전압들을 상승시키고, 상승된 전압들을 사용한 프로그램 동작이 수행된다. 예를 들면, ‘S131’ 단계에서 셋업된 소스 라인 전압(Vsl)이 제1 전압을 갖는다고 가정하면, ‘S122’ 단계에서 소스 라인 전압(Vsl)은 제1 전압으로 유지되고, ‘S153’ 단계에서 소스 라인 전압(Vsl)은 제1 전압보다 높은 제2 전압으로 다시 셋업될 수 있다. ‘S155’ 단계에서는, ‘S152’ 단계 또는 ‘S153’ 단계와 ‘S154’ 단계에서 셋업된 전압들을 사용한 프로그램 동작이 수행된다.
제1 서브 프로그램(SP1)은 프로그램 전압을 단계적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 예를 들면, 선택된 워드라인에 프로그램 전압을 인가하는 단계와, 선택된 워드라인에 검증전압을 인가하여 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지를 판단하기 위한 검증동작을 수행하는 단계가 하나의 프로그램 루프(program loop)에 포함된 프로그램 동작이 수행될 수 있다. 따라서, 프로그램 루프의 횟수가 증가할수록 프로그램 동작 시간도 길어진다.
선택된 워드라인에 프로그램 전압이 인가되기 이전에, 비선택된 셀 스트링들의 채널들(도 6의 ST2 및 ST5)에 프리차지 전압(도 6의 Vpre)을 인가하기 위하여, 소스 라인(SL)에 양전압을 갖는 소스 라인 전압(Vsl)이 인가될 수 있다. 이어서, 소스 셀렉트 라인들(SSL)에 양전압을 갖는 소스 셀렉트 라인 전압(Vssl)이 인가되어 소스 셀렉트 트랜지스터들이 턴온되면 소스 라인 전압(Vsl)이 채널에 인가되어 채널의 전위는 프리차지 전압(Vpre)만큼 높아질 수 있다. 따라서, 프리차지 전압(Vpre)은 소스 라인 전압(Vsl)에서 소스 셀렉트 트랜지스터들의 문턱전압을 뺀 전압이 될 수 있다. 선택된 메모리 블록에 포함된 모든 소스 셀렉트 트랜지스터들이 턴온(turn on)되면 선택된 메모리 블록에 포함된 모든 셀 스트링들의 채널에 프리차지 전압(Vpre)이 인가된다. 이어서, 페이지 버퍼부에 저장된 프로그램 데이터에 따라 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V일 수 있고, 프로그램 금지전압은 양전압일 수 있다. 이어서, 드레인 셀렉트 라인들(DSL)에 드레인 셀렉트 전압(Vdsl)이 인가되어 드레인 셀렉트 트랜지스터들이 턴온되면 비트라인들의 전위에 따라 셀 스트링들의 전위가 달라질 수 있다. 예를 들면, 프로그램 허용전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 0V로 낮아질 수 있고, 프로그램 금지전압이 인가된 비트라인들에 연결된 셀 스트링들의 채널 전위는 프리차지 전압으로 유지될 수 있다. 이어서, 비선택된 워드라인들에 패스전압이 인가되고, 선택된 워드라인에 프로그램 전압이 인가되어, 선택된 워드라인들에 연결된 메모리 셀들 중에서 채널의 전위가 0V인 셀 스트링들에 포함된 메모리 셀들의 문턱전압이 높아지면서 메모리 셀들이 프로그램될 수 있다.
선택된 워드라인에 일정 시간 동안 프로그램 전압이 인가된 후, 선택된 메모리 셀들의 문턱전압들이 목표전압까지 높아졌는지를 판단하기 위한 검증 동작이 수행된다(S156). 선택된 메모리 셀들의 문턱전압이 모두 목표전압과 같아지거나 높아지면 검증 동작은 패스(pass)되고, 해당 메모리 셀들의 프로그램 동작이 종료된다. 프로그램 동작이 종료된 선택된 메모리 셀들이 프로그램 대상 셀들 중 마지막 메모리 셀들인지를 판단한다(S157). 선택된 메모리 셀들이 마지막 셀들이면(예) 프로그램 동작은 종료된다. 만약, 선택된 메모리 셀들이 마지막 셀들이 아니면(아니오), 프로그램 동작이 완료되지 않은 메모리 셀들을 프로그램하기 위한 서브 프로그램들이 수행된다.
상술한 방식으로, 제1 내지 제N 서브 프로그램들(SP1~SPN)이 순차적으로 수행될 수 있다. 제N 서브 프로그램(SPN) 에서 선택된 메모리 셀들이 마지막 메모리 셀들로 판단되면 선택된 페이지의 프로그램 동작은 종료될 수 있다.
도 16은 본 발명의 실시예들에 따른 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 16을 참조하면, 프로그램 동작이 시작되면, 선택된 메모리 셀들의 목표전압(PV), 검증전압(Vf) 및 프로그램 시간(tPROG) 중 적어도 하나 이상에 따라 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)이 설정된다(S161). 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)은 비트라인들을 프리차지할 때의 전압들일 수 있다. 목표전압(PV), 검증전압(Vf) 및 프로그램 시간(tPROG) 중 적어도 하나 이상에 따라 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)은 초기 설정된 값으로 유지되거나, 초기 설정된 값보다 높게 설정될 수 있다. 보다 구체적으로 설명하면, 목표전압(PV), 검증전압(Vf) 및 프로그램 시간(tPROG) 중 적어도 하나 이상이 각각의 기준 값보다 높으면, 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 적어도 하나 이상은 초기 설정된 값보다 높게 설정될 수 있다.
이어서, 프로그램 동작에 필요한 나머지 조건들이 설정된다(S162). 프로그램 동작 조건들은 프로그램 동작에 필요한 다양한 전압들의 조건을 포함할 수 있다. 비트라인들을 프리차지하기 위한 전압들은 ‘S161’ 단계에서 설정되었으므로, ‘S162’ 단계에서는 프로그램 동작에 필요한 나머지 전압들이 설정될 수 있다. 예를 들면, ‘S163’ 단계에서는 프로그램 전압, 패스 전압 및 검증 전압 등이 설정될 수 있다.
이어서, 선택된 메모리 셀들의 프로그램 동작이 수행된다(S163). 선택된 메모리 셀들의 목표전압(PV)이 설정된 기준 값보다 낮을 때에는 ‘S162’ 단계에서 셋업된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl)을 사용하여 프로그램 동작이 수행되고, 선택된 메모리 셀들의 목표전압(PV)이 기준 값보다 높아지면 'S163' 단계에서 높게 설정된 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 및 드레인 셀렉트 라인 전압(Vdsl) 중 적어도 하나의 전압들을 사용한 프로그램 동작이 수행된다.
선택된 워드라인에 일정 시간 동안 프로그램 전압이 인가된 후, 선택된 메모리 셀들의 문턱전압들이 목표전압(PV)까지 높아졌는지를 판단하기 위한 검증 동작이 수행된다(S164). 선택된 메모리 셀들의 문턱전압이 목표전압(PV)보다 낮으면 검증 동작이 페일(fail)되고, 선택된 메모리 셀들의 문턱전압들이 목표전압(PV)보다 높아질 때까지 ‘S161’ 내지 ‘S164’ 단계들이 반복된다. ‘S164’ 단계에서, 선택된 메모리 셀들의 문턱전압들이 모두 목표전압(PV)보다 높아지면 검증 동작이 패스(pass)되고, 해당 메모리 셀들의 프로그램 동작이 종료된다.
도 17은 본 발명의 실시예들에 따른 비선택된 셀 스트링들의 프리차지 전압을 설명하기 위한 도면이다.
도 17을 참조하면, 상술한 실시예에서는 목표전압(PV), 검증전압(Vf) 또는 프로그램 시간(tPROG)이 증가함에 따라 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 높임으로써(162a, 162b, 163a 및 163b), 비선택된 셀 스트링들의 채널의 프리차지 전압(Vpre)을 높일 수 있다(161a 및 161b). 예를 들면, 목표전압(PV), 검증전압(Vf) 또는 프로그램 시간(tPROG)에 비례하여 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 높이면(162a 및 163a), 비선택된 셀 스트링들의 채널의 프리차지 전압(Vpre)을 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)에 비례하여 높일 수 있다(161a). 또는, 목표전압(PV), 검증전압(Vf) 또는 프로그램 시간(tPROG)에 비례하여 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)을 단계적으로 높이면(162b 및 163b), 비선택된 셀 스트링들의 채널의 프리차지 전압(Vpre)을 소스 라인 전압(Vsl), 소스 셀렉트 라인 전압(Vssl) 또는 드레인 셀렉트 라인 전압(Vdsl)에 비례하여 단계적으로 높일 수 있다(161b). 이로 인해, 비선택된 메모리 셀들의 프로그램 디스터브를 개선할 수 있으므로, 프로그램 동작의 신뢰도를 개선할 수 있다.
도 18은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다. 여기서, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 18을 참조하면, 메모리 시스템(300)은 제어부(3100) 및 메모리 장치(1110)를 포함할 수 있다. 제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출하고 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어 동작을 수행할 수 있다. 또한, 도 18에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 19는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다. 여기서, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
도 19를 참조하면, 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함할 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
Vs: 소스 라인 전압 Vssl: 소스 셀렉트 라인 전압
Vdsl: 드레인 셀렉트 라인 전압 Vpre: 프리차지 전압

Claims (21)

  1. 다수의 셀 스트링들이 포함된 메모리 블록;
    상기 셀 스트링들중 선택된 메모리 셀들의 프로그램 동작을 위한 전압들을 설정하고, 상기 설정된 전압들을 사용하여 상기 선택된 메모리 셀들을 프로그램하도록 구성된 주변회로; 및
    프로그램 커맨드에 응답하여 상기 선택된 메모리 셀들이 프로그램되도록 상기 주변회로를 제어하되, 상기 선택된 메모리 셀들이 프로그램되는 동안, 비선택된 메모리 셀들이 포함된 비선택된 셀 스트링들의 채널 전압을 높이는 제어회로를 포함하고,
    상기 제어회로는 상기 선택된 메모리 셀들의 목표전압, 상기 프로그램 동작에 사용되는 검증전압 및 상기 프로그램 동작에 걸리는 프로그램 시간 중 적어도 어느 하나에 따라 상기 채널 전압이 높아지도록 상기 주변회로를 제어하고,
    상기 제어회로는,
    셋업된 목표전압과 상기 목표전압을 비교하고,
    상기 목표전압이 상기 셋업된 목표전압보다 낮으면 상기 채널 전압을 프리차지 전압으로 유지시키고,
    상기 목표전압이 상기 셋업된 목표전압과 같거나 높아지면 상기 프리차지 전압을 높이는 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제어회로는 상기 목표전압이 증가할수록 상기 채널 전압이 단계적으로 높아지도록 상기 주변회로를 제어하는 메모리 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제어회로는,
    셋업된 검증전압과 상기 검증전압을 비교하고,
    상기 검증전압이 상기 셋업된 검증전압보다 낮으면 상기 채널 전압을 프리차지 전압으로 유지시키고,
    상기 검증전압이 상기 셋업된 검증전압과 같거나 높아지면 상기 프리차지 전압을 높이는 메모리 장치.
  6. 제1항에 있어서,
    상기 제어회로는,
    셋업된 프로그램 시간과 상기 프로그램 시간을 비교하고,
    상기 프로그램 시간이 상기 셋업된 프로그램 시간보다 짧으면 상기 채널 전압을 프리차지 전압으로 유지시키고,
    상기 프로그램 시간이 상기 셋업된 프로그램 시간과 같거나 길어지면 상기 프리차지 전압을 높이는 메모리 장치.
  7. 제1항에 있어서,
    상기 셀 스트링들은 소스 라인과 비트라인들 사이에 연결된 소스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터들을 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 소스 라인에 인가되는 전압을 통해 상기 채널 전압을 높이는 경우,
    상기 주변회로는 상기 소스 라인에 인가되는 소스 라인 전압을 높이는 메모리 장치.
  9. 제7항에 있어서,
    상기 소스 라인에 인가되는 전압을 통해 상기 채널 전압을 높이는 경우,
    상기 주변회로는 상기 소스 셀렉트 트랜지스터들을 턴온하기 위한 소스 셀렉트 라인 전압을 높이는 메모리 장치.
  10. 제7항에 있어서,
    상기 비트라인들에 인가되는 전압을 통해 상기 채널 전압을 높이는 경우,
    상기 주변회로는 상기 드레인 셀렉트 트랜지스터들을 턴온하기 위한 드레인 셀렉트 라인 전압을 높이는 메모리 장치.
  11. 설정된 프로그램 동작 조건과, 프로그램 동작 조건을 비교하는 단계;
    상기 비교 결과, 상기 프로그램 동작 조건이 상기 설정된 프로그램 동작 조건보다 낮으면 비선택된 셀 스트링들의 채널 전압을 셋업된 레벨로 유지시키고, 상기 프로그램 동작 조건이 상기 설정된 프로그램 동작 조건보다 같거나 높으면 상기 채널 전압을 높이는 단계; 및
    상기 채널 전압이 셋업되면, 상기 셋업된 채널 전압을 사용하여 선택된 셀 스트링들에 포함된 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 프로그램 동작 조건은 목표전압, 검증전압 또는 프로그램 시간을 포함하는 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 목표전압은 상기 선택된 메모리 셀들의 프로그램이 완료되기 위한 전압이고,
    상기 검증전압은 상기 선택된 메모리 셀들을 검증하기 위한 전압이고,
    상기 프로그램 시간은 상기 선택된 메모리 셀들의 프로그램 동작이 수행되는 시간인 메모리 장치의 동작 방법.
  14. 제11항에 있어서, 상기 채널 전압은,
    상기 선택된 셀 스트링들 및 상기 비선택된 셀 스트링들에 공통으로 연결된 소스 라인에 인가되는 소스 라인 전압을 통해 높아지거나,
    상기 선택된 셀 스트링들 및 상기 비선택된 셀 스트링들에 연결된 비트라인들에 인가되는 프리차지 전압에 의해 높아지는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 소스 라인을 통해 상기 채널 전압을 높이는 경우,
    상기 소스 라인에 인가된 전압을 상기 선택된 셀 스트링들 및 상기 비선택된 셀 스트링들에 전달하기 위한 소스 셀렉트 트랜지스터들의 턴온 전압을 높이는 단계를 더 포함하는 메모리 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 비트라인들을 통해 상기 채널 전압을 높이는 경우,
    상기 비트라인들에 인가된 전압을 상기 선택된 셀 스트링들 및 상기 비선택된 셀 스트링들에 전달하기 위한 드레인 셀렉트 트랜지스터들의 턴온 전압을 높이는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 선택된 셀 스트링에 포함된 선택된 메모리 셀들의 프로그램 동작 시, 상기 프로그램 동작의 목표전압, 검증전압 및 프로그램 시간 중 적어도 하나가 설정된 목표전압, 설정된 검증전압 및 설정된 프로그램 시간보다 낮으면 비선택된 셀 스트링의 채널에 인가되는 전압을 유지시키고, 상기 목표전압, 상기 검증전압 또는 상기 프로그램 시간 중 적어도 하나가 상기 설정된 목표전압, 상기 설정된 검증전압 또는 상기 설정된 프로그램 시간과 같거나 높으면 비선택된 셀 스트링의 상기 채널에 인가되는 전압을 이전보다 높이는 단계; 및
    상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. 삭제
  19. 제17항에 있어서,
    상기 설정된 목표전압, 상기 설정된 검증전압 및 상기 설정된 프로그램 시간 각각은 서로 다른 다수의 값들로 설정되는 메모리 장치의 동작 방법.
  20. 다수의 셀 스트링들이 포함된 메모리 블록;
    상기 셀 스트링들중 선택된 메모리 셀들의 프로그램 동작을 위한 전압들을 설정하고, 상기 설정된 전압들을 사용하여 상기 선택된 메모리 셀들을 프로그램하도록 구성된 주변회로; 및
    프로그램 커맨드에 응답하여 상기 선택된 메모리 셀들이 프로그램되도록 상기 주변회로를 제어하되, 상기 선택된 메모리 셀들이 프로그램되는 동안, 비선택된 메모리 셀들이 포함된 비선택된 셀 스트링들의 채널 전압을 높이는 제어회로를 포함하고,
    상기 제어회로는 상기 프로그램 동작에 사용되는 검증전압에 따라 상기 채널 전압이 높아지도록 상기 주변회로를 제어하고,
    상기 제어회로는,
    셋업된 검증전압과 상기 검증전압을 비교하고,
    상기 검증전압이 상기 셋업된 검증전압보다 낮으면 상기 채널 전압을 프리차지 전압으로 유지시키고,
    상기 검증전압이 상기 셋업된 검증전압과 같거나 높아지면 상기 프리차지 전압을 높이는 메모리 장치.
  21. 다수의 셀 스트링들이 포함된 메모리 블록;
    상기 셀 스트링들중 선택된 메모리 셀들의 프로그램 동작을 위한 전압들을 설정하고, 상기 설정된 전압들을 사용하여 상기 선택된 메모리 셀들을 프로그램하도록 구성된 주변회로; 및
    프로그램 커맨드에 응답하여 상기 선택된 메모리 셀들이 프로그램되도록 상기 주변회로를 제어하되, 상기 선택된 메모리 셀들이 프로그램되는 동안, 비선택된 메모리 셀들이 포함된 비선택된 셀 스트링들의 채널 전압을 높이는 제어회로를 포함하고,
    상기 제어회로는 상기 프로그램 동작에 걸리는 프로그램 시간에 따라 상기 채널 전압이 높아지도록 상기 주변회로를 제어하고,
    상기 제어회로는,
    셋업된 프로그램 시간과 상기 프로그램 시간을 비교하고,
    상기 프로그램 시간이 상기 셋업된 프로그램 시간보다 짧으면 상기 채널 전압을 프리차지 전압으로 유지시키고,
    상기 프로그램 시간이 상기 셋업된 프로그램 시간과 같거나 길어지면 상기 프리차지 전압을 높이는 메모리 장치.
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