KR20220030092A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 복수의 페이지들을 포함하는 메모리 블록; 상기 복수의 페이지들 중 선택된 페이지에 포함된 메모리 셀들을 제1 내지 제N 프로그램 상태들로 프로그램하도록 구성된 주변 회로; 및 상기 프로그램 동작이 수행되도록 상기 주변 회로를 제어하도록 구성된 로직 회로를 포함하고, 상기 로직 회로는, 상기 제N-1 프로그램 상태에 대응되는 메모리 셀들의 검증 동작이 페일된 경우, 상기 제1 내지 제N-1 프로그램 상태들로 프로그램될 메모리 셀들은 검증 동작 시 메인 검증 전압 및 상기 메인 검증 전압보다 낮은 서브 검증 전압을 사용하는 더블 프로그램 방식으로 프로그램되고, 상기 제N 프로그램 상태로 프로그램될 메모리 셀들은 검증 동작 시 상기 메인 검증 전압을 사용하는 노말 프로그램 방식으로 프로그램되도록 상기 주변 회로를 제어하고, 상기 N-1 프로그램 상태에 대응되는 메모리 셀들의 검증 동작이 패스된 경우, 상기 제N 프로그램 상태로 프로그램될 메모리 셀들의 검증 동작이 상기 더블 프로그램 방식으로 수행되도록 상기 주변 회로를 제어하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 프로그램 동작을 수행할 수 있는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치 및 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치를 포함할 수 있다.
휘발성 메모리 장치는 DRAM(dynamic random-access memory) 및 SRAM(static random-access memory)를 포함할 수 있다. 비휘발성 메모리 장치는 ROM(read only memory), PROM(programmable read only memory), EPROM(erasable PROM), EEPROM(Electrically EPROM), NAND FLASH 등을 포함할 수 있다.
메모리 장치는 메모리 셀 어레이, 주변 회로들 및 로직 회로를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 데이터를 저장할 수 있다. 하나의 메모리 셀에 1 비트의 데이터가 저장되는 방식을 SLC(single level cell) 방식이라 하고, 2 비트 이상의 데이터가 저장되는 방식을 MLC(multi level cell) 방식이라 한다. MLC 방식의 프로그램 동작은 메모리 셀에 저장되는 비트의 수에 따라 TLC(triple level cell) 또는 QLC(quadruple level cell) 방식으로 구분될 수 있다. TLC 방식에서는 하나의 메모리 셀에 3 비트의 데이터가 저장될 수 있고, QLC 방식에서는 하나의 메모리 셀에 4 비트의 데이터가 저장될 수 있다.
본 발명의 실시예는 프로그램 동작 시 목표전압이 가장 높은 선택된 메모리 셀들의 문턱전압 분포를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 복수의 페이지들을 포함하는 메모리 블록; 상기 복수의 페이지들 중 선택된 페이지에 포함된 메모리 셀들을 제1 내지 제N 프로그램 상태들로 프로그램하도록 구성된 주변 회로; 및 상기 프로그램 동작이 수행되도록 상기 주변 회로를 제어하도록 구성된 로직 회로를 포함하고, 상기 로직 회로는, 상기 제N-1 프로그램 상태에 대응되는 메모리 셀들의 검증 동작이 페일된 경우, 상기 제1 내지 제N-1 프로그램 상태들로 프로그램될 메모리 셀들은 검증 동작 시 메인 검증 전압 및 상기 메인 검증 전압보다 낮은 서브 검증 전압을 사용하는 더블 프로그램 방식으로 프로그램되고, 상기 제N 프로그램 상태로 프로그램될 메모리 셀들은 검증 동작 시 상기 메인 검증 전압을 사용하는 노말 프로그램 방식으로 프로그램되도록 상기 주변 회로를 제어하고, 상기 N-1 프로그램 상태에 대응되는 메모리 셀들의 검증 동작이 패스된 경우, 상기 제N 프로그램 상태로 프로그램될 메모리 셀들의 검증 동작이 상기 더블 프로그램 방식으로 수행되도록 상기 주변 회로를 제어한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 메모리 셀들을 제1 내지 제N 프로그램 상태들로 프로그램하기 위한 프로그램 동작에 있어서, 상기 제1 내지 제N-1 프로그램 상태들로 프로그램될 메모리 셀들에 대하여 서브 프로그램 동작, 서브 검증 동작 및 메인 검증 동작을 수행하고, 상기 제N 프로그램 상태로 프로그램될 메모리 셀들에 대하여 상기 서브 프로그램 동작 및 상기 메인 검증 동작을 수행하는 단계; 및 상기 제N-1 프로그램 상태들로 프로그램될 메모리 셀들의 상기 메인 검증 동작이 패스되면, 상기 제N 프로그램 상태로 프로그램될 상기 메모리 셀들에 대하여 상기 서브 프로그램 동작, 상기 서브 검증 동작 및 상기 메인 검증 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 목표전압에 따라 메모리 셀들을 제1 내지 제N 프로그램 상태로 프로그램하되, 상기 목표전압이 상기 제N-1 프로그램 상태에 해당되는 메모리 셀들의 프로그램 동작이 완료되기 이전까지는 노말 프로그램 방식과 더블 프로그램 방식을 혼용하여 프로그램 루프들을 수행하는 단계; 및 상기 목표전압이 상기 제N-1 프로그램 상태에 해당되는 메모리 셀들의 상기 프로그램 동작이 완료된 후에는 상기 더블 프로그램 방식으로 상기 프로그램 루프들을 수행하는 단계를 포함한다.
본 기술은 메모리 셀들의 문턱전압 분포를 개선할 수 있으며, 프로그램 동작이 수행되는 시간을 단축시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따라 비트 라인들에 인가되는 전압들을 설명하기 위한 도면이다.
도 5는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 6a는 노말 프로그램 방식에서 비트 라인들에 인가되는 전압을 설명하기 위한 도면이다.
도 6b는 더블 프로그램 방식에서 비트 라인들에 인가되는 전압을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예를 프로그램 루프 별로 설명하기 위한 도면이다.
도 9는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 10은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 1000)은 저장 장치(storage device; 1100) 및 컨트롤러(controller; 1200)를 포함할 수 있다. 저장 장치(1100)는 복수의 메모리 장치들(MD)을 포함할 수 있으며, 메모리 장치들(MD)은 입출력 라인들을 통해 컨트롤러(1200)에 연결될 수 있다.
컨트롤러(1200)는 호스트(host; 1500)와 메모리 장치(MD) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(1500)의 요청(request; RQ)에 따라 메모리 장치들(MD)을 제어하기 위한 커맨드(CMD)를 생성할 수 있고, 호스트(1500)의 요청(RQ)이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다.
호스트(1500)는 다양한 동작을 위한 요청들(RQ)을 생성하고, 생성된 요청들(RQ)을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들(RQ)은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(1500)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
본 실시 예에 따른 메모리 장치들(MD)은 프로그램 동작을 수행할 수 있다. 프로그램 동작은 프로그램 전압이 단계적으로 높아지는 ISPP(incremental step pulse program) 방식으로 수행될 수 있다. 본 실시 예에서 메모리 장치들(MD)은 노말 프로그램(normal program) 방식과 더블 프로그램(double program) 방식을 선택적으로 적용하거나 선택적으로 혼용한 ISPP 방식의 프로그램 동작을 수행할 수 있다.
노말 프로그램 방식은 선택된 워드 라인에 프로그램 전압이 인가될 때, 선택된 비트 라인에는 프로그램 허용 전압을 인가하고 비선택된 비트 라인에는 프로그램 금지 전압을 인가하는 방식이다. 선택된 워드 라인은 프로그램 대상 메모리 셀들이 연결된 워드 라인을 의미한다. 선택된 비트 라인은 문턱전압이 목표전압보다 낮은 메모리 셀에 연결된 비트 라인을 의미하고, 비선택된 비트 라인은 문턱전압이 목표전압 이상으로 높아진 메모리 셀에 연결된 비트 라인을 의미한다. 프로그램 허용 전압은 선택된 워드 라인에 인가되는 프로그램 전압과 전위 차이가 큰 전압으로써, 예를 들면 0V일 수 있다. 프로그램 금지 전압은 프로그램 전압과 전위 차이가 적은 전압으로써, 예를 들면 18V 이상의 양전압일 수 있다.
노말 프로그램 방식은 선택된 워드 라인에 프로그램 전압이 인가될 때, 선택된 비트 라인들 중에서 문턱전압과 목표전압 간 차이가 큰 메모리 셀들에 연결된 비트 라인에는 프로그램 허용 전압을 인가하고, 문턱전압과 목표전압 간 차이가 상대적으로 적은 메모리 셀들에 연결된 비트 라인에는 프로그램 감소 전압을 인가하며, 비선택된 비트 라인에는 프로그램 금지 전압을 인가하는 방식이다. 설명의 편의를 위하여, 문턱전압과 목표전압 간 차이가 큰 메모리 셀들에 연결된 비트 라인은 제1 상태 비트 라인으로 정의되고, 문턱전압과 목표전압 간 차이가 상대적으로 적은 메모리 셀들에 연결된 비트 라인은 제2 상태 비트 라인으로 정의될 수 있다. 프로그램 감소 전압은 제2 상태 비트 라인에 연결된 메모리 셀의 문턱전압을 제1 상태 비트 라인에 연결된 메모리 셀의 문턱전압보다 천천히 높아지게 하기 위한 전압일 수 있다. 예를 들면, 프로그램 감소 전압은 프로그램 금지 전압과 프로그램 허용 전압 사이의 양전압으로 설정될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(MD)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로(200)와, 주변 회로(200)를 제어하는 로직 회로(logic circuit; 160)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록(BLK1~BLKi)들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로(200)는 전압 생성기(voltage generator; 120), 로우 디코더(row decoder; 130), 페이지 버퍼 그룹(page buffer group; 140) 및 입출력 회로(input/output circuit; 150)를 포함할 수 있다.
전압 생성기(120)는 전압 코드(VCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성 및 출력할 수 있다. 예를 들면, 전압 생성기(120)는 다양한 레벨들을 가지는 프로그램 전압, 검증 전압, 리드 전압, 패스 전압 및 소거 전압 등을 생성하고 출력할 수 있다.
로우 디코더(130)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1~BLKi) 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 프로그램 동작 시 수행되는 검증 동작과 소거 동작 시 수행되는 검증 동작은 리드 동작과 동일한 방식으로 수행될 수 있다. 페이지 버퍼들은 리드 동작 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전압을 센싱할 수 있다. 즉, 페이지 버퍼들에서 수행되는 센싱 동작의 결과에 따라, 메모리 셀들의 문턱전압들이 리드 전압 또는 검증 전압보다 낮은지 또는 높은지가 판단될 수 있다. 노말 프로그램 방식의 프로그램 동작 시, 페이지 버퍼들은 선택된 비트 라인들에 프로그램 허용 전압을 인가하고, 비선택된 비트 라인들에는 프로그램 금지 전압을 인가할 수 있다. 더블 프로그램 방식의 프로그램 동작 시, 페이지 버퍼들은 제1 상태 비트 라인들에게 프로그램 허용 전압을 인가하고, 제2 상태 비트 라인들에는 프로그램 감소 전압을 인가할 수 있으며, 비선택된 비트 라인들에는 프로그램 금지 전압을 인가할 수 있다.
입출력 회로(150)는 입출력 라인들을 통해 컨트롤러(도 1의 1200)에 연결될 수 있다. 입출력 회로(150)는 입출력 라인들을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들면, 입출력 회로(150)는 입출력 라인들을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(160)에 전송할 수 있고, 입출력 라인들을 통해 수신된 데이터(DATA)를 페이지 버퍼 그룹(140)으로 전송할 수 있다. 입출력 회로(150)는 페이지 버퍼 그룹(140)로부터 수신된 데이터(DATA)를 입출력 라인들을 통해 컨트롤러(1200)로 출력할 수 있다.
로직 회로(160)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 전압 코드(VCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 로직 회로(160)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다.
로직 회로(160)는 선택된 메모리 블록에 포함된 복수의 페이지들 중에서 선택된 페이지의 프로그램 동작 시, 검증 동작의 결과에 따라 노말 프로그램 방식 및 더블 프로그램 방식을 선택적으로 적용하여 주변 회로(200)를 제어할 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 블록을 설명하기 위한 도면으로써, 도 2에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중에서 제i 메모리 블록(BLKi)이 예로써 도시된다.
도 3을 참조하면, 제i 메모리 블록(BLKi)은 복수의 스트링들(ST1~STj; j는 양의 정수)을 포함할 수 있다. 제1 내지 제j 스트링들(ST1~STj)은 비트 라인들(BL1~BLj)과 소스 라인(SL) 사이에 연결될 수 있다. 예를 들면, 제1 스트링(ST1)은 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 연결될 수 있고, 제2 스트링(ST2)은 제2 비트 라인(BL2)과 소스 라인(SL) 사이에 연결될 수 있으며, 제j 스트링(STj)은 제j 비트 라인(BLj)과 소스 라인(SL) 사이에 연결될 수 있다.
제1 내지 제j 스트링들(ST1~STj) 각각은 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있으며, 도면에 도시되지는 않았으나 메모리 셀들(C1~Cn)과 소스 또는 드레인 셀렉트 트랜지스터들(SST 또는 DST) 사이에 더미 셀들(dummy cells)이 더 포함될 수도 있다. 제j 스트링(STj)을 예를 들어 스트링의 구성을 구체적으로 설명하면 다음과 같다.
제j 스트링(STj)에 포함된 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 인가되는 전압에 따라 소스 라인(SL)과 제1 메모리 셀(C1)을 전기적으로 서로 연결하거나 차단할 수 있다. 제1 내지 제n 메모리 셀들(C1~Cn)의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLN)에 각각 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 인가되는 전압에 따라 제j 비트 라인(BLj)과 제n 메모리 셀(Cn)을 전기적으로 서로 연결하거나 차단할 수 있다. 서로 다른 스트링들(ST1~STj)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 공통으로 연결될 수 있고, 제1 내지 제n 메모리 셀들(C1~Cn)의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLN)에 연결될 수 있으며, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 공통으로 연결될 수 있다. 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 하며, 프로그램 및 리드 동작은 페이지(PG) 단위로 수행될 수 있다.
본 실시 예에 따른 프로그램 동작은 프로그램 전압이 단계적으로 높아지는 ISPP(incremental step pulse program) 방식으로 수행될 수 있다. ISPP 방식의 프로그램 동작에서는 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 복수의 프로그램 루프들(program loops)이 수행될 수 있으며, 프로그램 루프가 수행될 때마다 프로그램 전압은 단계적으로 높아질 수 있다. 각각의 프로그램 루프들에서는 선택된 메모리 셀들의 문턱전압을 높이기 위한 서브 프로그램 동작과, 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지를 판단하기 위한 검증 동작이 수행될 수 있다. 서브 프로그램 동작에서는 선택된 워드 라인에 프로그램 전압이 인가될 수 있고, 검증 동작에서는 선택된 워드 라인에 검증 전압이 인가될 수 있다. 검증 동작에서 센싱된 메모리 셀들의 데이터에 따라 검증 동작의 패스 또는 페일 여부는 다음 프로그램 루프의 서브 프로그램 동작에서 수행될 수 있다. 서브 프로그램 동작 시 검증 동작의 패스 또는 페일 여부를 판단하는 동작은 전류 센싱 체크 동작 동작일 수 있다.
도 4는 본 발명의 실시 예에 따라 비트 라인들에 인가되는 전압들을 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼 그룹(140)은 제1 내지 제j 페이지 버퍼들(PB1~PBj)을 포함할 수 있다. 제1 내지 제j 페이지 버퍼들(PB1~PBj)은 제1 내지 제j 비트 라인들(BL1~BLj)에 각각 연결될 수 있다. 프로그램 동작이 시작할 때, 제1 내지 제j 페이지 버퍼들(PB1~PBj)은 컨트롤러(도 1의 1200)로부터 출력된 데이터를 저장하고, 저장된 데이터에 따라 제1 내지 제j 비트 라인들(BL1~BLj)에 프로그램 허용 전압(Val), 프로그램 감소 전압(Vde) 또는 프로그램 금지 전압(Vin)을 인가할 수 있다. 프로그램 동작이 시작된 후에는, 제1 내지 제j 페이지 버퍼들(PB1~PBj)은 저장된 데이터와 검증 동작시 선택된 메모리 셀들로부터 센싱된 데이터에 따라 제1 내지 제j 비트 라인들(BL1~BLj)에 프로그램 허용 전압(Val), 프로그램 감소 전압(Vde) 또는 프로그램 금지 전압(Vin)을 인가할 수 있다. 프로그램 허용 전압(Val)은 0V일 수 있으며, 프로그램 감소 전압(Vde)은 프로그램 허용 전압(Val)보다 높은 양전압일 수 있다. 프로그램 금지 전압(Vin)은 프로그램 감소 전압(Vde)보다 높은 양전압일 수 있다.
노말 프로그램 방식에서, 프로그램 허용 전압(Val)은 선택된 비트 라인들에 인가될 수 있고, 프로그램 금지 전압(Vin)은 비선택된 비트 라인들에 인가될 수 있다. 더블 프로그램 방식에서, 프로그램 허용 전압(Val)은 제1 상태 비트 라인들에 인가될 수 있고, 프로그램 감소 전압(Vde)은 제2 상태 비트 라인들에 인가될 수 있으며, 프로그램 금지 전압(Vin)은 비선택된 비트 라인들에 인가될 수 있다. 이 중에서 더블 프로그램 방식을 예를 들어 설명하되, 제1 및 제2 비트 라인들(BL1, BL2)이 제1 상태 비트 라인들이고, 제3 및 제5 비트 라인들(BL3, BL5)이 제2 상태 비트 라인들이고, 제4 및 제j 비트 라인들(BL4, BLj)이 비선택된 비트 라인들이라고 가정한다. 이 경우, 제1 및 제2 비트 라인들(BL1, BL2)에 연결된 제1 및 제2 페이지 버퍼들(PB1, PB2)은 프로그램 허용 전압(Val)을 출력할 수 있고, 제3 및 제5 비트 라인들(BL3, BL5)에 연결된 제3 및 제5 페이지 버퍼들(PB3, PB5)은 프로그램 감소 전압(Vde)을 출력할 수 있으며, 제4 및 제j 비트 라인들(BL4, BLj)에 연결된 제4 및 제j 페이지 버퍼들(PB4, PBj)은 프로그램 금지 전압(Vin)을 출력할 수 있다. 제1 내지 제j 페이지 버퍼들(PB1~PBj)이 출력하는 전압들은 검증 동작에서 센싱되는 데이터에 따라 달라질 수 있다.
도 5는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 5를 참조하면, 프로그램 동작은 메모리 셀에 저장되는 비트들의 개수에 따라 다양한 방식들로 구분될 수 있다. 예를 들면, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 방식을 트리플 레벨 셀(triple level cell; TLC) 방식이라 하고, 하나의 메모리 셀에 4 비트의 데이터가 저장되는 방식을 쿼드러플 레벨 셀(quadruple level cell; QLC) 방식이라 한다.
TLC 방식에서, 메모리 셀들의 상태는 한 개의 소거 상태(ER)와 일곱 개의 프로그램 상태들(P1~P7) 중 어느 하나로 구분될 수 있다. QLC 방식에서, 메모리 셀들의 상태는 한 개의 소거 상태(ER)와 열 다섯 개의 프로그램 상태들(P1~P15) 중 어느 하나로 구분될 수 있다.
프로그램 동작 시, 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들은 제1 프로그램 상태(P1)에 대응되는 목표전압을 가지도록 프로그램될 수 있고, 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들은 제2 프로그램 상태(P2)에 대응되는 목표전압을 가지도록 프로그램될 수 있다. 이러한 방식으로, 나머지 메모리 셀들은 각각의 프로그램 상태에 대응되는 목표전압을 가지도록 프로그램될 수 있다.
목표전압의 개수가 증가할수록 서로 다른 프로그램 상태들로 프로그램될 메모리 셀들의 문턱전압 분포들 간 간격이 좁아지기 때문에, 본 실시 예에서는 노말 프로그램 방식과 더블 프로그램 방식이 혼용될 수 있다.
도 6a는 노말 프로그램 방식에서 비트 라인들에 인가되는 전압을 설명하기 위한 도면이다.
도 6a를 참조하면, 노말 프로그램 방식에서는 목표전압(PV)마다 하나의 목표 검증전압(Vt)이 설정될 수 있으며, 선택된 메모리 셀들은 문턱전압(61)이 목표 검증전압(Vt)보다 높아질 때까지 프로그램될 수 있다.
프로그램 동작 시 선택된 메모리 셀들의 문턱전압(61)은 프로그램 전압이 인가될 때마다 높아질 수 있으며, 목표전압(PV)까지 문턱전압이 높아진 선택된 메모리 셀들은 비선택된 메모리 셀들로 바뀐다. 따라서, 모든 선택된 메모리 셀들의 문턱전압(61)이 목표전압(PV)에 도달할 때까지 선택된 비트 라인들(Sel_BL)에는 프로그램 허용 전압(Val)이 인가될 수 있고, 비선택된 비트 라인들(Unsel_BL)에는 프로그램 금지 전압(Vin)이 인가될 수 있다. 예를 들면, 선택된 메모리 셀들 중에서 목표 검증전압(Vt)보다 낮은 문턱전압을 가지는 메모리 셀들에 연결된 비트 라인들이 선택된 비트 라인들(Sel_BL)이 되고, 목표 검증전압(Vt) 이상인 문턱전압을 가지는 메모리 셀들에 연결된 비트 라인들이 비선택된 비트 라인들(Unsel_BL)이 될 수 있다.
도 6b는 더블 프로그램 방식에서 비트 라인들에 인가되는 전압을 설명하기 위한 도면이다.
도 6b를 참조하면, 더블 프로그램 방식에서는 목표전압(PV)마다 두 개 이상의 검증 전압들(Vs, Vt)이 설정될 수 있으며, 선택된 메모리 셀들은 문턱전압(61)이 목표 검증전압(Vt)보다 높아질 때까지 프로그램될 수 있다. 본 실시 예에서는 검증전압으로 서브 검증전압(Vs) 및 목표 검증전압(Vt)이 사용되는 프로그램 동작이 설명된다. 서브 검증전압(Vs)은 목표 검증전압(Vt)보다 낮은 레벨로 설정될 수 있다.
더블 프로그램 동작에서는 서브 검증전압(Vs)을 사용한 서브 검증 동작이 수행된 후, 목표 검증전압(Vt)을 사용한 메인 검증 동작이 수행될 수 있다. 따라서, 선택된 메모리 셀들은 서브 검증 동작과 메인 검증 동작의 결과에 따라 문턱전압이 서브 검증전압(Vs)보다 낮은 메모리 셀들과, 서브 검증전압(Vs)과 목표 검증전압(Vt) 사이에 있는 메모리 셀들과, 목표 검증전압(Vt) 이상인 메모리 셀들로 구분될 수 있다.
문턱전압이 서브 검증전압(Vs)보다 낮은 메모리 셀들에 연결된 비트 라인들은 제1 상태 비트 라인들(1ST_BL)이 되고, 문턱전압이 서브 검증전압(Vs)과 목표 검증전압(Vt) 사이에 있는 메모리 셀들에 연결된 비트 라인들은 제2 상태 비트 라인들(2ST_BL)이 되며, 문턱전압이 목표 검증전압(Vt) 이상인 메모리 셀들에 연결된 비트 라인들은 비선택된 비트 라인들(Unsel_BL)이 될 수 있다.
프로그램 동작이 수행되는 동안, 선택된 메모리 셀들의 문턱전압이 모두 목표 검증전압(Vt)까지 높아질 때까지, 제1 상태 비트 라인들(1ST_BL)에는 프로그램 허용 전압(Val)이 인가될 수 있고, 제2 상태 비트 라인들(2ST_BL)에는 프로그램 감소 전압(Vde)이 인가될 수 있으며, 비선택된 비트 라인들(Unsel_BL)에는 프로그램 금지 전압(Vin)이 인가될 수 있다. 프로그램 허용 전압(Val)과 프로그램 금지 전압(Vin) 사이의 프로그램 감소 전압(Vde)이 제2 상태 비트 라인들(2ST_BL)에 인가되면, 제2 상태 비트 라인들(2ST_BL)에 연결된 메모리 셀들의 문턱전압은 프로그램 허용 전압(Val)이 인가되는 메모리 셀들의 문턱전압보다 느리게 높아질 수 있다. 다시 말하면, 프로그램 허용 전압(Val)과 프로그램 감소 전압(Vde) 차이로 인해, 제1 상태 비트 라인들(1ST_BL)에 연결된 메모리 셀들의 문턱전압 변화량보다 제2 상태 비트 라인들(2ST_BL)에 연결된 메모리 셀들의 문턱전압 변화량이 상대적으로 적다. 따라서, 제2 상태 비트 라인들(2ST_BL)에 연결된 메모리 셀들의 문턱전압이 과도하게 높아지는 현상이 방지될 수 있다.
하지만, 더블 프로그램 방식의 프로그램 동작에서는 서브 검증 동작과 메인 검증 동작이 수행되기 때문에 프로그램 동작 시간이 증가할 수 있다. 따라서, 본 실시 예에서는 목표전압(PV)이 가장 높은 선택된 메모리 셀들에 대하여 더블 프로그램 방식의 프로그램 동작을 선택적으로 수행할 수 있다. 본 실시 예에 따른 프로그램 동작을 설명하면 다음과 같다.
도 7은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 7을 참조하면, 선택된 페이지의 프로그램 동작이 시작되면, 프로그램 루프의 횟수인 k(k는 양의 정수)는 1로 설정되고(S71), 제k 프로그램 루프가 수행될 수 있다(S72). 제k 프로그램 루프에서는 선택된 워드 라인에 프로그램 전압을 인가하는 서브 프로그램 동작과 선택된 메모리 셀들의 문턱전압을 검증하는 검증 동작이 수행될 수 있다. 메모리 셀들을 제1 내지 제n-1 목표전압들(PV1~PV(n-1))로 프로그램하기 위한 제k 프로그램 루프는 더블 프로그램 방식(DPGM)으로 수행될 수 있고, 메모리 셀들을 제n 목표전압(PVn)으로 프로그램하기 위한 제k 프로그램 루프는 노말 프로그램 방식(NPGM)으로 수행될 수 있다. 예를 들면, k가 1인 경우, 제1 프로그램 루프가 수행될 수 있으며, 제1 프로그램 루프에서는 메모리 셀들을 제1 목표전압(PV1)까지 프로그램하기 위한 서브 프로그램 동작과 제1 검증 동작은 더블 프로그램 방식(DPGM)으로 수행될 수 있다. 이어서 메모리 셀들의 문턱전압이 제1 내지 제n-1 목표전압들(PV1~PV(n-1))까지 높아졌는지를 판단하기 위한 동작이 수행될 수 있다(S73). 메모리 셀들의 문턱전압이 제1 내지 제n-1 목표전압들(PV1~PV(n-1))까지 높아지지 않았으면(NO), k를 1만큼 높이고(S74), 프로그램 전압(Vpgm)을 높이는 동작이 수행될 수 있다(S75). 이어서, 높아진 프로그램 전압(Vpgm)을 사용한 제k 프로그램 루프가 수행될 수 있다(S72).
메모리 셀들의 문턱전압이 제1 내지 제n-1 목표전압들(PV1~PV(n-1))까지 모두 높아질 때까지 S71 내지 S75 단계들이 반복될 수 있다. S71 내지 S75 단계들이 반복될수록 제1 내지 제n-1 목표전압들(PV1~PV(n-1)) 중에서 낮은 목표전압에 도달하는 메모리 셀들의 개수는 증가할 수 있다. 따라서, S71 내지 S75 단계들이 반복되면 가장 높은 제n 목표전압에 대한 프로그램 루프가 수행될 수 있다.
S73 단계에서 제1 내지 제n-1 목표전압들(PV1~PV(n-1)) 중에서 적어도 어느 하나의 목표전압에 대한 검증 동작이 페일된 상태에서는, S72 단계에서 제n 목표전압(PVn)보다 낮은 목표전압에 대한 프로그램 루프들은 더블 프로그램 방식(DPGM)으로 수행될 수 있고, 제n 목표전압(PVn)에 대한 프로그램 루프들은 노말 프로그램 방식(NPGM)으로 수행될 수 있다. 제n 목표전압(PVn)에 대한 프로그램 루프들이 노말 프로그램 방식(NPGM)으로 수행됨으로써, 선택된 페이지의 프로그램 동작 시간이 단축될 수 있다.
S73 단계에서 메모리 셀들의 문턱전압이 제1 내지 제n-1 목표전압들(PV1~PV(n-1))까지 모두 높아진 것으로 판단되면(YES), 다음 프로그램 루프를 위하여 k는 1만큼 높아지고(S76), 제n 목표전압(PVn)에 대한 제k 프로그램 루프가 수행될 수 있다(S77). S77 단계부터 수행되는 제n 목표전압(PVn)에 대한 제k 프로그램 루프들은 더블 프로그램 방식(DPGM)으로 수행될 수 있다.
이어서 메모리 셀들의 문턱전압이 제n 목표전압(PVn)까지 높아졌는지를 판단하기 위한 동작이 수행될 수 있다(S78). 메모리 셀들의 문턱전압이 제n 목표전압(PVn)까지 높아지지 않았으면(NO), k를 1만큼 높이고(S79), 프로그램 전압(Vpgm)을 높이는 동작이 수행될 수 있다(S80). 이어서, 높아진 프로그램 전압(Vpgm)을 사용한 제k 프로그램 루프가 수행될 수 있다(S77).
메모리 셀들의 문턱전압이 제n 목표전압(PVn)까지 모두 높아질 때까지 S77 내지 S80 단계들이 반복될 수 있으며, 메모리 셀들의 문턱전압이 제n 목표전압(PVn)까지 모두 높아지면(S78의 YES) 선택된 페이지의 프로그램 동작은 종료될 수 있다.
도 8은 본 발명의 실시 예를 프로그램 루프 별로 설명하기 위한 도면이다.
도 8을 참조하면, 제1 프로그램 루프(LP1)는 더블 프로그램 방식(DPGM)으로 수행될 수 있다. 예를 들면, 제1 프로그램 루프(LP1)에서, 제1 프로그램 전압(1Vpgm)을 사용하는 서브 프로그램 동작과 제1 검증 전압(V1)을 목표전압으로 사용하는 검증 동작이 순차적으로 수행될 수 있다. 제1 검증 전압(V1)이 메인 검증 전압이라고 가정하면, 검증 동작은 제1 검증 전압(V1)보다 낮은 제1 서브 검증 전압을 사용하는 서브 검증 동작을 더 포함할 수 있다. 예를 들면 제1 서브 검증 전압을 사용하는 서브 검증 동작이 수행된 후에 제1 검증 전압(V1)을 사용하는 메인 검증 동작이 수행될 수 있다.
이어서, 제2 프로그램 루프(LP2)가 수행될 수 있다. 제2 프로그램 루프(LP2)는 더블 프로그램 방식(DPGM)으로 수행될 수 있다. 예를 들면, 제2 프로그램 루프(LP2)에서, 제1 프로그램 전압(1Vpgm)보다 높은 제2 프로그램 전압(2Vpgm)을 사용하는 서브 프로그램 동작이 수행될 수 있다. 서브 프로그램 동작 시, 제1 프로그램 루프(LP1)에서 수행된 검증 동작에 대한 패스(pass) 또는 페일(fail) 여부를 판단하기 위한 전류 센싱 체크(current sensing check; CSC) 동작이 수행될 수 있다. 전류 센싱 체크(CSC) 동작에서 제1 검증 동작이 페일로 판단되면, 제2 프로그램 루프(LP2)에서는 제1 및 제2 검증 전압들(V1, V2)을 사용하는 제1 및 제2 검증 동작들이 수행될 수 있다. 제2 프로그램 루프(LP2)가 더블 프로그램 방식(DPGM)으로 수행되므로, 제1 및 제2 검증 동작들 각각에서도 서브 검증 동작과 메인 검증 동작이 수행될 수 있다.
제3 프로그램 루프(LP3)는 더블 프로그램 방식(DPGM)으로 수행될 수 있다. 예를 들면, 제3 프로그램 루프(LP3)에서, 제2 프로그램 전압(2Vpgm)보다 높은 제3 프로그램 전압(3Vpgm)을 사용하는 서브 프로그램 동작이 수행될 수 있다. 서브 프로그램 동작 시, 제2 프로그램 루프(LP2)에서 수행된 검증 동작들에 대한 패스(pass) 또는 페일(fail) 여부를 판단하기 위한 전류 센싱 체크(CSC) 동작이 수행될 수 있다. 전류 센싱 체크(CSC) 동작에서 제1 및 제2 검증 동작들이 모두 페일로 판단되면, 제3 프로그램 루프(LP3)에서는 제1 내지 제3 검증 전압들(V1~V3)을 사용하는 제1 내지 제3 검증 동작들이 수행될 수 있다. 제3 프로그램 루프(LP3)가 더블 프로그램 방식(DPGM)으로 수행되므로, 제1 내지 제3 검증 동작들 각각에서는 서브 검증 동작과 메인 검증 동작이 수행될 수 있다.
제4 프로그램 루프(LP4)는 더블 프로그램 방식(DPGM)으로 수행될 수 있다. 예를 들면, 제4 프로그램 루프(LP4)에서, 제3 프로그램 전압(3Vpgm)보다 높은 제4 프로그램 전압(4Vpgm)을 사용하는 서브 프로그램 동작이 수행될 수 있다. 서브 프로그램 동작 시, 제3 프로그램 루프(LP3)에서 수행된 검증 동작들에 대한 패스(pass) 또는 페일(fail) 여부를 판단하기 위한 전류 센싱 체크(CSC) 동작이 수행될 수 있다. 전류 센싱 체크(CSC) 동작에서 제1 내지 제3 검증 동작들 중 제1 검증 동작은 패스로 판단되고, 제2 및 제3 검증 동작들은 페일로 판단되면, 제4 프로그램 루프(LP4)에서는 제2 내지 제4 검증 전압들(V2~V4)을 사용하는 제2 내지 제4 검증 동작들이 수행될 수 있다. 제4 프로그램 루프(LP4)가 더블 프로그램 방식(DPGM)으로 수행되므로, 제2 내지 제4 검증 동작들 각각에서도 서브 검증 동작과 메인 검증 동작이 수행될 수 있다. 상술한 방법으로 제4 내지 제k-5 프로그램 루프들(LP4~LP(k-5))이 수행될 수 있다.
제k-4 프로그램 루프(LP(k-4))는 더블 프로그램 방식(DPGM)으로 수행될 수 있다. 예를 들면, 제k-4 프로그램 루프(LP(k-4))에서, 제k-5 프로그램 전압((k-5)Vpgm)보다 높은 제(k-4) 프로그램 전압((k-4)Vpgm)을 사용하는 서브 프로그램 동작이 수행될 수 있다. 서브 프로그램 동작 시, 제(k-5) 프로그램 루프(LP(k-5))에서 수행된 검증 동작들에 대한 패스(pass) 또는 페일(fail) 여부를 판단하기 위한 전류 센싱 체크(CSC) 동작이 수행될 수 있다. 전류 센싱 체크(CSC) 동작에서 패스된 검증 동작은 제k-4 프로그램 루프(LP(k-4))부터 생략될 수 있다. 제k-4 프로그램 루프(LP(k-4))에서는 제(n-2) 및 제(n-1) 검증 전압들(V(n-2), V(n-1))을 사용하는 제(n-2) 및 제(n-1) 검증 동작들이 수행될 수 있다.
제k-3 프로그램 루프(LP(k-3))가 시작되면, 제k-4 프로그램 전압((k-4)Vpgm)보다 높은 제(k-3) 프로그램 전압((k-3)Vpgm)을 사용하는 서브 프로그램 동작이 수행될 수 있다. 서브 프로그램 동작 시, 제(k-4) 프로그램 루프(LP(k-4))에서 수행된 검증 동작들에 대한 패스(pass) 또는 페일(fail) 여부를 판단하기 위한 전류 센싱 체크(CSC) 동작이 수행될 수 있다. 전류 센싱 체크(CSC) 동작에서 제n-2 검증 동작은 패스로 판단되고, 제n-1 검증 동작은 페일로 판단되면, 제k-3 프로그램 루프(LP(k-3))부터 제n-2 검증 동작은 생략될 수 있다. 제k-3 프로그램 루프(LP(k-3))부터 제n 검증 전압(Vn)을 사용하는 제n 검증 동작이 수행되면, 제n-1 검증 동작은 더블 프로그램 방식(DPGM)으로 수행될 수 있고, 제n 검증 전압(Pn)을 사용하는 제n 검증 동작은 노말 프로그램 방식(NPGM)으로 수행될 수 있다. 즉, 제n-1 검증 동작이 페일이므로, 제n 검증 동작은 노말 프로그램 방식(NPGM)으로 수행될 수 있다.
제k-2 프로그램 루프(LP(k-2))가 시작되면, 제k-3 프로그램 전압((k-3)Vpgm)보다 높은 제(k-2) 프로그램 전압((k-2)Vpgm)을 사용하는 서브 프로그램 동작이 수행될 수 있다. 서브 프로그램 동작 시, 제(k-3) 프로그램 루프(LP(k-3))에서 수행된 검증 동작들에 대한 패스(pass) 또는 페일(fail) 여부를 판단하기 위한 전류 센싱 체크(CSC) 동작이 수행될 수 있다. 전류 센싱 체크(CSC) 동작에서 제n-1 검증 동작은 패스로 판단되고, 제n 검증 동작은 페일로 판단되면, 제k-2 프로그램 루프(LP(k-2))부터 제n-1 검증 동작은 생략될 수 있다. 제n-1 검증 동작이 패스되었으므로, 제k-2 프로그램 루프(LP(k-2))부터 제n 검증 전압(Vn)을 사용하는 제n 검증 동작은 더블 프로그램 방식(DPGM)으로 수행될 수 있다.
제k-1 프로그램 루프(LP(k-1))가 시작되면, 제k-2 프로그램 전압((k-2)Vpgm)보다 높은 제(k-1) 프로그램 전압((k-1)Vpgm)을 사용하는 서브 프로그램 동작이 수행될 수 있다. 서브 프로그램 동작 시, 제(k-2) 프로그램 루프(LP(k-2))에서 수행된 검증 동작에 대한 패스(pass) 또는 페일(fail) 여부를 판단하기 위한 전류 센싱 체크(CSC) 동작이 수행될 수 있다. 전류 센싱 체크(CSC) 동작에서 제n 검증 동작이 페일로 판단되면 제n 검증 동작이 수행된 후 제k 프로그램 루프(LPk)가 수행될 수 있다.
제k 프로그램 루프(LPk)가 시작되면, 제k-1 프로그램 전압((k-1)Vpgm)보다 높은 제k 프로그램 전압(kVpgm)을 사용하는 서브 프로그램 동작이 수행될 수 있다. 서브 프로그램 동작 시, 제(k-2) 프로그램 루프(LP(k-2))에서 수행된 검증 동작에 대한 패스(pass) 또는 페일(fail) 여부를 판단하기 위한 전류 센싱 체크(CSC) 동작이 수행될 수 있다. 전류 센싱 체크(CSC) 동작에서 제n 검증 동작이 패스로 판단되면 선택된 페이지의 프로그램 동작은 종료될 수 있다.
상술한 프로그램 동작은 본 실시 예의 이해를 돕기 위한 실시 예 이므로, 프로그램 루프들 각각에서 수행되는 검증 동작들 및 검증 전압들은 메모리 장치에 따라 달라질 수 있다.
상술한 본 실시 예에 따르면, 제n-1 검증 동작이 패스되기 이전까지, 제n 검증 동작을 제외한 제1 내지 제n-1 검증 동작들은 모두 더블 프로그램 방식(DPGM)으로 수행되고, 제n 검증 동작만 노말 프로그램 방식으로 수행될 수 있다. 제n 검증 동작은 제n-1 검증 동작이 패스된 이후부터 더블 프로그램 방식(DPGM)으로 수행될 수 있다.
따라서, 제n-1 검증 동작이 패스되기 이전까지는 제n 검증 동작을 노말 프로그램 방식(NPGM)으로 수행함으로써 프로그램 동작 시간을 단축시킬 수 있고, 제n-1 검증 동작이 패스된 이후부터 제n 검증 동작을 더블 프로그램 방식(DPGM)으로 수행함으로써, 제n 목표전압을 가지도록 프로그램되는 메모리 셀들의 문턱전압 분포를 개선할 수 있다.
도 9는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 접속(access)하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(MD)와 동일하게 구성될 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS (Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque - Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 10은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원 전압을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230) 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, 플래시 메모리들(3221~322n)은 도 2를 참조하여 설명된 메모리 장치(MD)와 동일하게 구성될 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
1000: 메모리 시스템 1100: 저장 장치
1200: 컨트롤러 1500: 호스트
MD: 메모리 장치 110: 메모리 셀 어레이
120: 전압 생성기 130: 로우 디코더
140: 페이지 버퍼 그룹 150: 입출력 회로
160: 로직 회로

Claims (18)

  1. 복수의 페이지들을 포함하는 메모리 블록;
    상기 복수의 페이지들 중 선택된 페이지에 포함된 메모리 셀들을 제1 내지 제N 프로그램 상태들로 프로그램하도록 구성된 주변 회로; 및
    상기 프로그램 동작이 수행되도록 상기 주변 회로를 제어하도록 구성된 로직 회로를 포함하고,
    상기 로직 회로는,
    상기 제N-1 프로그램 상태에 대응되는 메모리 셀들의 검증 동작이 페일된 경우, 상기 제1 내지 제N-1 프로그램 상태들로 프로그램될 메모리 셀들은 검증 동작 시 메인 검증 전압 및 상기 메인 검증 전압보다 낮은 서브 검증 전압을 사용하는 더블 프로그램 방식으로 프로그램되고, 상기 제N 프로그램 상태로 프로그램될 메모리 셀들은 검증 동작 시 상기 메인 검증 전압을 사용하는 노말 프로그램 방식으로 프로그램되도록 상기 주변 회로를 제어하고,
    상기 N-1 프로그램 상태에 대응되는 메모리 셀들의 검증 동작이 패스된 경우, 상기 제N 프로그램 상태로 프로그램될 메모리 셀들의 검증 동작이 상기 더블 프로그램 방식으로 수행되도록 상기 주변 회로를 제어하는 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로는,
    상기 프로그램 동작 및 검증 동작에 필요한 전압들을 생성하도록 구성된 전압 생성기;
    상기 전압 생성기에서 생성된 상기 전압들을 상기 메모리 블록에 전달하도록 구성된 로우 디코더; 및
    비트 라인들을 통해 상기 메모리 블록에 연결된 페이지 버퍼들을 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 페이지 버퍼들은,
    상기 노말 프로그램 방식에서는,
    상기 비트 라인들 중 상기 메인 검증 전압보다 낮은 문턱전압을 가지는 메모리 셀들에 연결된 선택된 비트 라인들에 프로그램 허용 전압을 인가하고,
    상기 비트 라인들 중 상기 메인 검증 전압과 같거나 높은 문턱전압을 가지는 메모리 셀들에 연결된 비선택된 비트 라인들에 프로그램 금지 전압을 인가하도록 구성된 메모리 장치.
  4. 제3항에 있어서, 상기 페이지 버퍼들은,
    상기 더블 프로그램 방식에서는,
    상기 비트 라인들 중 상기 서브 검증 전압보다 낮은 문턱전압을 가지는 메모리 셀들에 연결된 제1 상태 비트 라인들에 상기 프로그램 허용 전압을 인가하고,
    상기 비트 라인들 중 상기 서브 검증 전압과 상기 메인 검증 전압 사이의 문턱전압을 가지는 메모리 셀들에 연결된 제2 상태 비트 라인들에 프로그램 감소 전압을 인가하고,
    상기 비트 라인들 중 상기 메인 검증 전압과 같거나 높은 문턱전압을 가지는 메모리 셀들에 연결된 비선택된 비트 라인들에 상기 프로그램 금지 전압을 인가하도록 구성된 메모리 장치.
  5. 제4항에 있어서,
    상기 프로그램 감소 전압은 상기 프로그램 허용 전압보다 높은 양전압으로 설정되고,
    상기 프로그램 금지 전압은 상기 프로그램 감소 전압보다 높은 양전압으로 설정되는 메모리 장치.
  6. 제1항에 있어서, 상기 로직 회로는,
    상기 프로그램 동작 시, 프로그램 전압이 단계적으로 높아지는 복수의 프로그램 루프들이 수행되도록 상기 주변 회로를 제어하는 메모리 장치.
  7. 메모리 셀들을 제1 내지 제N 프로그램 상태들로 프로그램하기 위한 프로그램 동작에 있어서,
    상기 제1 내지 제N-1 프로그램 상태들로 프로그램될 메모리 셀들에 대하여 서브 프로그램 동작, 서브 검증 동작 및 메인 검증 동작을 수행하고, 상기 제N 프로그램 상태로 프로그램될 메모리 셀들에 대하여 상기 서브 프로그램 동작 및 상기 메인 검증 동작을 수행하는 단계; 및
    상기 제N-1 프로그램 상태들로 프로그램될 메모리 셀들의 상기 메인 검증 동작이 패스되면, 상기 제N 프로그램 상태로 프로그램될 상기 메모리 셀들에 대하여 상기 서브 프로그램 동작, 상기 서브 검증 동작 및 상기 메인 검증 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 제N 프로그램 상태로 프로그램될 상기 메모리 셀들에 대하여 상기 서브 프로그램 동작 및 상기 메인 검증 동작을 수행하는 단계에서,
    상기 서브 프로그램 동작은 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 방식으로 수행되고,
    상기 메인 검증 동작은 상기 메모리 셀들의 문턱전압을 메인 검증 전압을 사용하여 센싱하는 방식으로 수행되는 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 메인 검증 전압은 상기 메모리 셀들의 문턱전압이 목표전압에 도달했는지를 판단하기 위한 전압으로 설정되는 메모리 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 메인 검증 동작에서 메인 검증 전압보다 문턱전압이 낮게 센싱된 메모리 셀들에 연결된 비트 라인들에는 프로그램 허용 전압이 인가되고, 상기 메인 검증 전압 이상으로 센싱된 메모리 셀들에 연결된 비트 라인들에는 프로그램 금지 전압이 인가되는 메모리 장치의 동작 방법.
  11. 제7항에 있어서,
    상기 제N 프로그램 상태로 프로그램될 상기 메모리 셀들에 대하여 상기 서브 프로그램 동작, 상기 서브 검증 동작 및 상기 메인 검증 동작을 수행하는 단계에서,
    상기 서브 프로그램 동작은 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 방식으로 수행되고,
    상기 서브 검증 동작은 상기 메모리 셀들의 문턱전압을 서브 검증 전압을 사용하여 센싱하는 방식으로 수행되고,
    상기 메인 검증 동작은 상기 메모리 셀들의 문턱전압을 상기 서브 검증 전압보다 높은 메인 검증 전압을 사용하여 센싱하는 방식으로 수행되는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 메인 검증 동작에서 상기 서브 검증 전압보다 문턱전압이 낮게 센싱된 메모리 셀들에 연결된 비트 라인들에는 프로그램 허용 전압이 인가되고, 문턱전압이 상기 서브 검증 전압과 상기 메인 검증 전압 사이에 있는 메모리 셀들에 연결된 비트 라인들에는 프로그램 감소 전압이 인가되며, 상기 메인 검증 전압 이상으로 센싱된 메모리 셀들에 연결된 비트 라인들에는 프로그램 금지 전압이 인가되는 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 프로그램 감소 전압은 상기 프로그램 허용 전압보다 높고,
    상기 프로그램 금지 전압은 상기 프로그램 감소 전압보다 낮은 메모리 장치의 동작 방법.
  14. 제7항에 있어서,
    상기 메인 검증 동작의 결과를 판단하기 위한 전류 센싱 체크 동작을 수행하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 전류 센싱 체크 동작은 상기 서브 프로그램 동작이 수행될 때 수행되는 메모리 장치의 동작 방법.
  16. 목표전압에 따라 메모리 셀들을 제1 내지 제N 프로그램 상태로 프로그램하되, 상기 목표전압이 상기 제N-1 프로그램 상태에 해당되는 메모리 셀들의 프로그램 동작이 완료되기 이전까지는 노말 프로그램 방식과 더블 프로그램 방식을 혼용하여 프로그램 루프들을 수행하는 단계; 및
    상기 목표전압이 상기 제N-1 프로그램 상태에 해당되는 메모리 셀들의 상기 프로그램 동작이 완료된 후에는 상기 더블 프로그램 방식으로 상기 프로그램 루프들을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서, 상기 노말 프로그램 방식은,
    상기 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하는 서브 프로그램 동작을 수행하는 단계; 및
    상기 메모리 셀들의 문턱전압이 상기 목표전압까지 높아졌는지를 판단하기 위하여 메인 검증 동작을 사용하여 상기 메모리 셀들을 센싱하는 검증 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. 제16항에 있어서, 상기 더블 프로그램 방식은,
    상기 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하는 서브 프로그램 동작을 수행하는 단계;
    상기 메모리 셀들의 문턱전압이 상기 목표전압보다 낮은 서브 목표전압까지 높아졌는지를 판단하기 위하여 서브 검증 동작을 사용하여 상기 메모리 셀들을 센싱하는 검증 동작을 수행하는 단계; 및
    상기 메모리 셀들의 문턱전압이 상기 목표전압까지 높아졌는지를 판단하기 위하여 메인 검증 동작을 사용하여 상기 메모리 셀들을 센싱하는 검증 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
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