KR101360133B1 - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 읽기 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 읽기 방법에 관한 것이다. 본 발명에 따른 읽기 방법은, 선택된 워드 라인으로 제 1 선택 읽기 전압을 제공함으로 제 1 읽기 동작을 수행하는 단계; 상기 제 1 읽기 동작에서 읽기 페일이 발생한 경우에, 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압보다 낮은 제 2 선택 읽기 전압을 제공함으로 제 2 읽기 동작을 수행하는 단계; 및 상기 제 2 읽기 동작에서 읽기 페일이 발생하지 않은 경우에, 프로그램 동작을 수행함으로 상기 제 1 읽기 동작 시에 발생한 읽기 페일을 치유하는 단계를 포함한다. 본 발명에 의하면, 전하 누설에 의한 읽기 페일을 방지할 수 있다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리로 분류된다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록(memory block)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된다. 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
플래시 메모리의 각각의 메모리 셀은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 데이터 '1'을 저장하며 소거 셀(erase cell)이라고도 한다. 오프 셀은 데이터 '0'을 저장하며 프로그램 셀(program cell)이라고도 한다. 온 셀(on cell)은 -3V와 -1V 사이의 문턱 전압을 갖고, 오프 셀(off cell)은 +1V와 +3V의 문턱 전압을 갖는다.
플래시 메모리는 셀 스트링(cell string, 도 2 참조)을 갖는다. 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WL31)에 연결되는 메모리 셀, 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL)에 연결된다.
읽기 동작 시에, 플래시 메모리의 선택 워드 라인에는 약 0V의 선택 읽기 전압(Vrd)이 인가되고, 비선택 워드 라인에는 약 4.5V의 비선택 읽기 전압(Vread)이 인가된다. 여기에서, 비선택 읽기 전압(Vread)은 비선택 워드 라인에 연결되어 있는 메모리 셀을 턴 온(turn on) 하기에 충분한 전압이다.
한편, 플래시 메모리의 읽기 동작 시에, 여러 가지 원인에 의해 읽기 페일(read fail)이 발생할 수 있다. 여기에서, 읽기 페일(read fail)이라 함은 온 셀 (또는 데이터 1)로 프로그램하였는데 오프 셀 (또는 데이터 0)으로 읽히거나, 오프 셀 (또는 데이터 0)로 프로그램하였는데 온 셀 (또는 데이터 1)로 읽히는 등의 읽기 오동작을 의미한다. 읽기 페일의 원인에는 여러 가지가 있다.
대표적인 읽기 페일의 원인은 전하 누설(charge leakage)에 의한 경우이다. 전하 누설에 의한 읽기 페일은 프로그램 셀에 저장된 전하가 채널로 빠져나가는 경우에 주로 발생한다. 전하 누설에 의해 읽기 페일이 발생하면, 데이터 0으로 프로그램된 오프 셀의 문턱 전압분포가 온 셀 쪽으로 이동하게 된다(도 4 참조).
전하 누설이 심하게 진행되면, 메모리 셀에 저장된 데이터가 완전히 바뀔 수 있다. 예를 들어, 프로그램된 메모리 셀의 문턱 전압이 선택 읽기 전압(Vrd=0V)보다 낮아질 정도로 전하 누설이 발생하면, 데이터 0으로 프로그램된 메모리 셀이 데이터 1로 읽히게 된다. 이와 같은 전하 누설에 의한 읽기 페일은 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 MLC(Multi Level Cell) 플래시 메모리에서 더 빈번하게 발생할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 전하 누설에 의한 읽기 페일을 미리 방지할 수 있는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명은 불휘발성 메모리 장치의 읽기 방법에 관한 것이다. 본 발명에 따른 읽기 방법은, 선택된 워드 라인으로 제 1 선택 읽기 전압을 제공함으로 제 1 읽기 동작을 수행하는 단계; 상기 제 1 읽기 동작에서 읽기 페일이 발생한 경우에, 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압보다 낮은 제 2 선택 읽기 전압을 제공함으로 제 2 읽기 동작을 수행하는 단계; 및 상기 제 2 읽기 동작에서 읽 기 페일이 발생하지 않은 경우에, 프로그램 동작을 수행함으로 상기 제 1 읽기 동작 시에 발생한 읽기 페일을 치유하는 단계를 포함한다.
실시 예로서 상기 읽기 방법은 상기 읽기 페일을 치유한 다음에, 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압을 제공함으로 읽기 페일 치유 여부를 검사하는 단계를 더 포함한다.
다른 실시 예로서, 상기 프로그램 동작은 상기 제 1 및 제 2 읽기 동작이 수행된 메모리 셀들에 대해 수행될 수도 있다. 또한, 상기 프로그램 동작은 상기 제 1 및 제 2 읽기 동작이 수행된 메모리 셀 이외의 다른 메모리 셀들에 대해 수행될 수도 있다. 이때 상기 프로그램 동작은 카피백 프로그램 동작이다.
또 다른 실시 예로서, 상기 읽기 방법은 상기 제 2 읽기 동작에서 읽기 페일이 발생한 경우에, 상기 제 1 및 제 2 읽기 동작이 수행된 메모리 셀들을 페일 처리하는 단계를 더 포함한다. 상기 읽기 페일은 메모리 셀의 전하 누설에 의해 발생하는 것을 특징으로 한다. 상기 불휘발성 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 한다.
본 발명에 따른 불휘발성 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이; 선택된 워드 라인으로 읽기 전압을 제공하는 읽기 전압 발생기; 및 상기 읽기 전압 발생기를 제어하기 위한 제어 유닛을 포함한다. 여기에서, 상기 제어 유닛은 상기 선택된 워드 라인으로 제 1 선택 읽기 전압을 제공하도록 상기 읽기 전압 발생기를 제어함으로 제 1 읽기 동작을 수행하고, 상기 제 1 읽기 동작에서 읽기 페일이 발생한 경우에 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압보 다 낮은 제 2 선택 읽기 전압을 제공하도록 상기 읽기 전압 발생기를 제어함으로 제 2 읽기 동작을 수행하고, 상기 2 읽기 동작에서 읽기 페일이 발생하지 않은 경우에 프로그램 동작을 수행함으로 상기 제 1 읽기 동작 시에 발생한 읽기 페일을 치유한다.
본 발명에 따른 메모리 시스템은 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함한다. 여기에서, 상기 불휘발성 메모리 장치는 읽기 동작 시에 선택된 워드 라인으로 제 1 선택 읽기 전압을 제공함으로 제 1 읽기 동작을 수행하고, 상기 제 1 읽기 동작에서 읽기 페일이 발생한 경우에 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압보다 낮은 제 2 선택 읽기 전압을 제공함으로 제 2 읽기 동작을 수행하고, 상기 2 읽기 동작에서 읽기 페일이 발생하지 않은 경우에 프로그램 동작을 수행함으로 상기 제 1 읽기 동작 시에 발생한 읽기 페일을 치유한다.
본 발명에 따른 불휘발성 메모리 장치는 읽기 동작 시에 전하 누설에 의한 읽기 페일을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 예시적으로 보여주는 블록도이 다. 도 1을 참조하면, 반도체 메모리 장치(10)는 플래시 메모리(100) 및 메모리 컨트롤러(200)를 포함한다. 여기에서, 플래시 메모리(100)는 불휘발성 메모리로서, 메모리 컨트롤러(200)에 제어에 따라 쓰기, 읽기, 소거 등의 동작을 수행한다.
메모리 컨트롤러(200)는 읽기 동작 시에 읽기 커맨드(RD_CMD), 어드레스(ADDR), 그리고 제어 신호(CTRL)를 제공한다. 플래시 메모리(100)는 메모리 컨트롤러(200)로부터 읽기 커맨드 및 어드레스 등을 입력받고, 해당 워드 라인으로 읽기 전압을 제공한다.
메모리 컨트롤러(200)는 메모리 인터페이스(210), 호스트 인터페이스(220), ECC 회로(230), 중앙처리장치(CPU, 240), 그리고 랜덤 액세스 메모리(RAM, 250)를 포함한다. RAM(250)은 중앙처리장치(240)의 워킹 메모리(working memory)로써 사용된다. 호스트 인터페이스(220)는 호스트와 데이터를 교환하는 데 필요한 프로토콜을 구비한다.
ECC 회로(230)는 플래시 메모리(100)에 저장된 데이터의 비트 에러를 분석하거나 정정하는데 사용된다. 메모리 인터페이스(210)는 플래시 메모리(100)와 직접 연결되며 커맨드, 어드레스, 데이터, 그리고 제어 신호를 주고 받는데 사용된다. 중앙처리장치(240)는 메모리 컨트롤러(200)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 반도체 메모리 장치(100)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 2는 도 1에 도시된 플래시 메모리를 보여주는 블록도이다. 도 2를 참조하 면, 플래시 메모리(100)는 메모리 셀 어레이(110), 데이터 입출력 회로(120), 행 디코더(130), 그리고 제어 로직 및 고전압 발생 회로(140)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록(memory block)을 포함한다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀(memory cell)로 구성된다. 메모리 셀은 싱글 비트 데이터(single bit data)를 저장하거나 멀티 비트 데이터(multi bit data)를 저장할 수 있다. 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 읽기 또는 쓰기 동작을 수행한다.
도 2에는 하나의 메모리 블록이 도시되어 있다. 도 2를 참조하면, 메모리 블록은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WL31)에 연결되는 메모리 셀, 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL0~BLm)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL)에 연결된다.
플래시 메모리(100)의 읽기 동작 시에, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 전원 전압(Vcc)이 인가되고, 선택 워드 라인(예를 들면, WL8)에는 선택 읽기 전압(Vrd)이 인가되며, 비선택 워드 라인(WL0~WL7, WL9~WL31)에는 비선택 읽기 전압(Vread)이 인가된다. 여기에서, 비선택 읽기 전압(Vread)은 비선택 워드 라인(WL0~WL7, WL9~WL31)에 연결되어 있는 메모리 셀을 턴 온(turn on) 하기에 충분한 전압이다.
데이터 입출력 회로(120)는 복수의 비트 라인(BL0~BLm)을 통해 메모리 셀 어 레이(110)와 연결된다. 데이터 입출력 회로(120)는 데이터 입출력 라인(도시되지 않음)을 통해 데이터(DATA)를 입력받는다. 입력 데이터는 해당 메모리 셀에 저장된다. 한편, 데이터 입출력 회로(120)는 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해 읽어낸다. 읽은 데이터는 데이터 입출력 라인을 통해 외부로 출력된다.
행 디코더(130)는 복수의 워드 라인(WL0~WL31)을 통해 메모리 셀 어레이(110)와 연결된다. 행 디코더(130)는 어드레스(ADDR)를 입력받고 메모리 블록 또는 페이지를 선택한다. 여기에서, 메모리 블록을 선택하기 위한 어드레스를 블록 어드레스(block address)라고, 페이지를 선택하기 위한 어드레스를 페이지 어드레스(page address)라 한다.
제어 로직 및 고전압 발생 회로(140)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터 입출력 회로(120) 및 행 디코더(130)를 제어한다. 여기에서, 제어 신호(CTRL)는 메모리 인터페이스(도 1 참조, 210) 또는 메모리 컨트롤러(도 6 참조, 712)로부터 제공된다. 한편, 제어 로직 및 고전압 발생 회로(140)는 쓰기, 읽기, 소거 동작 시에 워드 라인으로 제공될 바이어스 전압(bias voltage)을 발생한다.
읽기 동작 시에, 제어 로직 및 고전압 발생 회로(140)는 선택 워드 라인으로 제공되는 선택 읽기 전압(Vrd)과 비선택 워드 라인으로 제공되는 비선택 읽기 전압(Vread)을 발생한다. 일반적으로, 비선택 읽기 전압(Vread)은 선택 읽기 전압(Vrd)보다 높은 전압 레벨을 갖는다.
도 3은 도 2에 도시된 플래시 메모리의 전하 누설(charge leakage)로 인한 읽기 페일을 보여주는 다이어그램이다. 전하 누설에 의한 읽기 페일은 데이터 0으로 프로그램되었는데, 데이터 1로 읽히는 읽기 오류이다. 즉, 오프 셀이 온 셀로 읽히는 경우에 해당한다.
도 3을 참조하면, 공통 소스 라인(CSL)과 비트 라인(BLi) 사이에는 접지 선택 트랜지스터, 복수의 메모리 셀, 그리고 스트링 선택 트랜지스터가 직렬로 연결되어 있다. 접지 선택 트랜지스터에는 접지 선택 라인(GSL)이 연결되고, 복수의 메모리 셀에는 복수의 워드 라인(WL0~WL31)이 연결되며, 스트링 선택 트랜지스터에는 스트링 선택 라인(SSL)이 연결되어 있다.
읽기 동작 시에, 선택 워드 라인(예를 들면, WL8)에는 선택 읽기 전압(Vrd, 약 0V)이 인가되며, 비선택 워드 라인(WL0~WL7, WL9~WL31)에는 비선택 읽기 전압(Vread, 약 4.5V)이 인가된다. 여기에서, 비선택 읽기 전압(Vread)은 비선택 워드 라인(WL0~WL7, WL9~WL31)에 연결되어 있는 메모리 셀을 턴 온(turn on) 하기에 충분한 전압이다.
읽기 페일은 전하 누설(charge leakage)로 인해 발생한다. 메모리 셀에 프로그램/소거 동작이 반복되면, 메모리 셀의 산화막이 열화된다. 산화막이 열화되면, 메모리 셀의 플로팅 게이트나 산화막에 포획(trap)된 전자가 산화막을 거쳐 메모리 셀의 채널로 이동하게 된다.
플로팅 게이트나 산화막에 포획된 전자가 채널로 누설되면, 메모리 셀의 문턱 전압은 낮아지게 된다. 즉, 도 3에서 보는 바와 같이, 오프 셀의 문턱 분포가 온 셀 쪽으로 이동(shift)하게 된다. 오프 셀의 문턱 전압이 선택 읽기 전압(Vrd) 보다 낮아지면, 읽기 동작 시에 오프 셀이 온 셀로 읽혀지게 된다. 즉, 데이터 0으로 프로그램된 메모리 셀이 데이터 1로 읽혀지게 된다.
전하 누설(charge leakage)로 인한 읽기 페일은 에러 정정 코드(Error Correction Code)를 분석해보면 알아낼 수 있다. 즉, 메모리 컨트롤러(도 1 참조, 200)는 ECC 분석을 통해, 읽기 페일이 전하 누설로 인한 것임을 알 수 있다. 이하에서는 전하 누설에 의한 읽기 페일을 미리 방지하는 방법이 상세하게 설명된다.
도 4는 전하 누설에 따른 문턱 전압의 이동(shift)을 보여주는 다이어그램이다. 본 발명에 따른 불휘발성 메모리 장치는 전하 누설로 인한 읽기 페일을 방지하기 위해 일반적으로 두 번의 읽기 동작을 수행한다.
제 1 읽기 동작 시에는 선택 워드 라인으로 제 1 선택 읽기 전압(Vrd+α)이 제공되고, 비선택 워드 라인으로 비선택 읽기 전압(Vread)이 제공된다. 제 2 읽기 동작 시에는 선택 워드 라인으로 제 2 선택 읽기 전압(Vrd)이고 제공되고 비선택 워드 라인으로 비선택 읽기 전압(Vread)이 제공된다.
여기에서, 제 2 선택 읽기 전압(Vrd)은 도 3에 도시된 일반적으로 사용되는 읽기 전압이다. 그리고 제 1 선택 읽기 전압(Vrd+α)은 전하 누설로 인한 읽기 페일을 방지하기 위해 인가되는 전압으로, 제 2 읽기 선택 전압(Vrd)보다 αV만큼 낮은 레벨을 갖는다. 여기에서, αV의 전압은 읽기 마진을 충분히 확보할 수 있는 전압으로 정의된다.
도 4(a)는 전하 누설로 인해 프로그램된 셀의 문턱 전압이 제 1 선택 읽기 전압(Vrd+α) 근처까지 이동한 경우를 보여준다. 프로그램된 셀의 문턱 전압은 제 1 선택 읽기 전압(Vrd+α)보다 높은 레벨을 갖는다. 도 4(a)에 도시된 메모리 셀의 문턱 전압 분포는 충분한 읽기 마진을 확보하고 있는 것을 의미한다. 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법에 있어서, 도 4(a)에 도시된 메모리 셀은 전하 누설로 인한 읽기 페일을 무시할 수 있는 것으로 간주한다.
도 4(b)는 전하 누설로 인해 프로그램된 셀의 문턱 전압이 제 1 선택 읽기 전압(Vrd+α)과 제 2 선택 읽기 전압(Vrd) 사이로 이동한 경우를 보여준다. 프로그램된 셀의 문턱 전압은 제 1 선택 읽기 전압(Vrd+α)보다 높은 레벨을 갖는다. 도 4(b)에 도시된 문턱 전압 분포를 갖는 메모리 셀은 나중에 읽기 페일로 진행될 가능성이 높다. 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법은 도 4(b)에 도시된 메모리 셀을 알아내고, 전하 누설로 인한 읽기 페일을 미리 방지하기 위한 것이다.
도 4(c)는 메모리 셀의 문턱 전압이 제 2 선택 읽기 전압(Vrd)보다 낮은 레벨로 이동한 경우를 보여준다. 프로그램된 셀의 문턱 전압은 제 2 선택 읽기 전압(Vrd)보다 낮은 레벨을 갖는다. 도 4(c)에 도시된 문턱 전압 분포를 갖는 메모리 셀은 이미 읽기 페일로 진행된 것이다. 즉, 데이터 0으로 프로그램된 셀이 데이터 1로 읽히게 된다. 본 발명은 프로그램된 셀이 도 4(c)와 같은 문턱 전압 분포를 갖는 것을 미리 방지하기 위한 것이다.
도 5는 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하기 위한 순서도이다. 도 2 및 도 5를 참조하여, 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법이 상세히 설명된다. 본 발명에 따른 불휘발성 메모리 장치(100)는 전하 누 설에 따른 문턱 전압 분포의 이동에 따라 한 번 또는 두 번 또는 그 이상의 읽기 동작이 수행된다.
S110 단계에서, 불휘발성 메모리 장치(100)는 선택된 워드 라인으로 제 1 선택 읽기 전압(Vrd+α)을 제공함으로 제 1 읽기 동작을 수행한다. 제 1 읽기 동작 시에 선택 워드 라인(예를 들면, WL8)에는 제 1 선택 읽기 전압(Vrd+α)이 제공되고, 비선택 워드 라인에는 비선택 읽기 전압(Vread)이 제공된다.
S120 단계에서, 불휘발성 메모리 장치(100)는 제 1 읽기 동작에서 발생한 읽기 페일을 검사한다. 검사 결과, 읽기 페일이 없으면 읽기 동작이 종료된다. 그러나 읽기 페일이 있으면 S130 단계가 수행된다. 여기에서, 읽기 페일이 없는 경우는 메모리 셀의 문턱 전압 분포가 충분한 마진을 갖는 경우이다. 즉, 메모리 셀의 문턱 전압이 도 4(a)에서 보는 바와 같이 제 1 선택 읽기 전압(Vrd+α)보다 높은 경우이다.
읽기 페일을 검사하는 방법은 여러 가지가 있지만, 주로 에러 정정 코드(ECC) 분석을 통해 전하 누설로 인한 읽기 페일 원인을 알아낸다. ECC 분석 결과, 불휘발성 메모리 장치(100)가 데이터 0을 데이터 1로 읽으면, 전하 누설(charge leakage)로 인한 읽기 페일로 판단한다. 검사 결과는 메모리 셀의 문턱 전압이 도 4(a)와 같이 이동한 경우에는 읽기 패스(read pass)에 해당하고, 도 4(b) 또는 도 4(c)와 같이 이동한 경우에는 읽기 페일(read fail)에 해당한다.
S130 단계에서, 불휘발성 메모리 장치(100)는 선택된 워드 라인으로 제 2 선택 읽기 전압(Vrd)을 제공함으로 제 2 읽기 동작을 수행한다. 제 2 읽기 동작 시에 선택 워드 라인(예를 들면, WL8)에는 제 2 선택 읽기 전압(Vrd)이 제공되고, 비선택 워드 라인에는 비선택 읽기 전압(Vread)이 제공된다.
S140 단계에서, 불휘발성 메모리 장치(100)는 제 2 읽기 동작에서 발생한 읽기 페일을 검사한다. 검사 결과, 읽기 페일이 존재하면 페일 처리된다(S180). 여기에서, 읽기 페일이 존재하는 경우는 메모리 셀의 문턱 전압 분포가 도 4(c)에서 보는 바와 같이 제 2 선택 읽기 전압(Vrd)보다 낮아진 셀이 존재하는 경우이다.
그러나 읽기 페일이 없으면 S150 단계가 수행된다. 여기에서, 읽기 페일이 없는 읽기 패스(read pass)는 프로그램된 셀이 도 4(b)에서 보는 바와 같이 제 1 선택 읽기 전압(Vrd+α)과 제 2 선택 읽기 전압(Vrd) 사이의 문턱 전압을 갖는 경우이다.
S150 단계에서, 읽기 페일이 치유된다. 도 4(b)와 같은 문턱 전압 분포를 갖는 메모리 셀은 재프로그램(reprogram) 동작 또는 카피백 프로그램(copyback program) 동작에 의해 치유된다. 재프로그램 동작은 제 1 또는 제 2 읽기 동작이 수행된 메모리 셀에 다시 프로그램하는 동작이다. 본 발명은 전하 누설이 발생한 메모리 셀을 다시 프로그램함으로 전하 누설로 인한 읽기 페일을 미리 방지한다.
재프로그램 동작 대신에 카피백 프로그램 동작이 수행될 수 있다. 카피백 프로그램 동작에 의해, 읽기 동작이 수행된 메모리 셀 이외의 다른 메모리 셀로 프로그램된다. 카피백 프로그램 동작을 수행하면, 읽기 페일이 발생한 셀 이외의 다른 셀로 프로그램되기 때문에 읽기 페일이 근본적으로 치유될 수 있다.
본 발명에 따른 불휘발성 메모리 장치의 읽기 방법은 읽기 페일이 치유된 다 음에, 추가적으로 제 3 읽기 동작을 수행할 수 있다. S160 단계에서, 불휘발성 메모리 장치(100)는 선택된 워드 라인으로 제 1 선택 읽기 전압(Vrd+α)을 제공함으로 제 3 읽기 동작을 수행한다. 제 3 읽기 동작 시에 선택 워드 라인(예를 들면, WL8)에는 제 1 선택 읽기 전압(Vrd+α)이 제공되고, 비선택 워드 라인에는 비선택 읽기 전압(Vread)이 제공된다.
S170 단계에서, 불휘발성 메모리 장치(100)는 제 3 읽기 동작에서 발생한 읽기 페일을 검사한다. 검사 결과, 읽기 페일이 없으면 읽기 동작이 종료된다. 읽기 페일이 있으면 S180 단계가 수행된다. 즉, 제 3 읽기 동작 시에 읽기 페일이 존재하면 페일 처리된다.
본 발명은 하나의 메모리 셀에 싱글 비트 데이터를 저장하는 SLC(Single Level Cell) 플래시 메모리 장치나 멀티 비트 데이터를 저장하는 MLC(Multi Level Cell) 플래시 메모리 장치에 적용될 수 있다. 또한, 하나의 플래시 메모리 장치에 SLC 및 MLC를 동시에 갖는 콤보(combo) 구조의 플래시 메모리 장치에도 적용될 수 있다.
도 6은 본 발명에 따른 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다. 도 6을 참조하면, 메모리 시스템(700)은 불휘발성 메모리 장치(710), 전원 장치(720), 중앙처리장치(730), 램(740), 유저 인터페이스(750), 그리고 시스템 버스(760)를 포함한다.
불휘발성 메모리 장치(710)는 플래시 메모리(711) 및 메모리 컨트롤러(712)를 포함한다. 불휘발성 메모리 장치(710)는 플래시 메모리 단품을 사용하여 설계될 수도 있고, 원낸드(One NANDTM)와 같이 하나의 집적 회로로 구현될 수도 있다. 플래시 메모리(711)는 메모리 컨트롤러(712)로부터 읽기 커맨드 및 어드레스 등을 입력받고, 에러 정정 코드(ECC)를 분석하거나, 선택 읽기 전압(Vrd) 또는 비선택 읽기 전압(Vread)의 레벨을 제어한다.
불휘발성 메모리 장치(710)는 시스템 버스(760)를 통해, 전원 장치(720), 중앙처리장치(730), 램(740), 그리고 유저 인터페이스(750)에 전기적으로 연결된다. 플래시 메모리(711)에는 유저 인터페이스(750)를 통해서 제공되거나 또는 중앙처리장치(730)에 의해서 처리된 데이터가 메모리 컨트롤러(712)를 통해 저장된다.
한편, 도 7에 도시된 불휘발성 메모리 장치(710)는 반도체 디스크 장치(SSD)로 장착될 수도 있고, 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등에 사용될 수도 있다.
본 발명에 따른 불휘발성 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 및/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 플래시 메모리 장치의 셀 스트링 및 전하 누설(charge leakage)로 인한 읽기 페일을 설명하기 위한 도면이다.
도 4는 전하 누설에 따른 문턱 전압 분포의 이동을 보여주는 다이어그램이다.
도 5는 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다.
도 6은 본 발명에 따른 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

Claims (20)

  1. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택된 워드 라인으로 제 1 선택 읽기 전압을 제공함으로 제 1 읽기 동작을 수행하는 단계;
    상기 제 1 읽기 동작에서 읽기 페일이 발생한 경우에, 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압보다 낮은 제 2 선택 읽기 전압을 제공함으로 제 2 읽기 동작을 수행하는 단계; 및
    상기 제 2 읽기 동작에서 읽기 페일이 발생하지 않은 경우에, 프로그램 동작을 수행함으로 상기 제 1 읽기 동작 시에 발생한 읽기 페일을 치유하는 단계를 포함하는 읽기 방법.
  2. 제 1 항에 있어서,
    상기 읽기 페일을 치유한 다음에, 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압을 제공함으로 읽기 페일 치유 여부를 검사하는 단계를 더 포함하는 읽기 방법.
  3. 제 1 항에 있어서,
    상기 프로그램 동작은 상기 제 1 및 제 2 읽기 동작이 수행된 메모리 셀들에 대해 수행되는 읽기 방법.
  4. 제 1 항에 있어서,
    상기 프로그램 동작은 상기 제 1 및 제 2 읽기 동작이 수행된 메모리 셀 이외의 다른 메모리 셀들에 대해 수행되는 읽기 방법.
  5. 제 4 항에 있어서,
    상기 프로그램 동작은 카피백 프로그램 동작인 것을 특징으로 하는 읽기 방법.
  6. 제 1 항에 있어서,
    상기 제 2 읽기 동작에서 읽기 페일이 발생한 경우에, 상기 제 1 및 제 2 읽기 동작이 수행된 메모리 셀들을 페일 처리하는 단계를 더 포함하는 읽기 방법.
  7. 제 1 항에 있어서,
    상기 읽기 페일은 메모리 셀의 전하 누설에 의해 발생하는 것을 특징으로 하는 읽기 방법.
  8. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 하는 읽기 방법.
  9. 데이터를 저장하기 위한 메모리 셀 어레이;
    선택된 워드 라인으로 읽기 전압을 제공하는 읽기 전압 발생기; 및
    상기 읽기 전압 발생기를 제어하기 위한 제어 유닛을 포함하되,
    상기 제어 유닛은 상기 선택된 워드 라인으로 제 1 선택 읽기 전압을 제공하도록 상기 읽기 전압 발생기를 제어함으로 제 1 읽기 동작을 수행하고, 상기 제 1 읽기 동작에서 읽기 페일이 발생한 경우에 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압보다 낮은 제 2 선택 읽기 전압을 제공하도록 상기 읽기 전압 발생기를 제어함으로 제 2 읽기 동작을 수행하고, 상기 2 읽기 동작에서 읽기 페일이 발생하지 않은 경우에 프로그램 동작을 수행함으로 상기 제 1 읽기 동작 시에 발생한 읽기 페일을 치유하는 불휘발성 메모리 장치.
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  17. 메모리 시스템에 있어서,
    불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 불휘발성 메모리 장치는 읽기 동작 시에 선택된 워드 라인으로 제 1 선택 읽기 전압을 제공함으로 제 1 읽기 동작을 수행하고, 상기 제 1 읽기 동작에서 읽기 페일이 발생한 경우에 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압더욱 낮은 제 2 선택 읽기 전압을 제공함으로 제 2 읽기 동작을 수행하고, 상기 2 읽기 동작에서 읽기 페일이 발생하지 않은 경우에 프로그램 동작을 수행함으로 상기 제 1 읽기 동작 시에 발생한 읽기 페일을 치유하는 메모리 시스템.
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