KR20070019575A - 데이터의 파괴를 방지하는 반도체 메모리 장치 - Google Patents

데이터의 파괴를 방지하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20070019575A
KR20070019575A KR1020060075537A KR20060075537A KR20070019575A KR 20070019575 A KR20070019575 A KR 20070019575A KR 1020060075537 A KR1020060075537 A KR 1020060075537A KR 20060075537 A KR20060075537 A KR 20060075537A KR 20070019575 A KR20070019575 A KR 20070019575A
Authority
KR
South Korea
Prior art keywords
threshold voltage
memory cell
data
page
read
Prior art date
Application number
KR1020060075537A
Other languages
English (en)
Other versions
KR100756711B1 (ko
Inventor
노보루 시바따
히로시 스께가와
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Priority to KR1020060075537A priority Critical patent/KR100756711B1/ko
Publication of KR20070019575A publication Critical patent/KR20070019575A/ko
Application granted granted Critical
Publication of KR100756711B1 publication Critical patent/KR100756711B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

각각이 n개(n은 3보다 작지 않은 자연수임)의 값을 저장하는 복수의 메모리 셀(MC)이 메모리 셀 어레이(1)에 매트릭스 형태로 배열되어 있고, 각각의 메모리 셀은 워드선(WL0 - WL31) 및 비트선(BL0 - BLn+1)과 연결되어 있다. 각각의 메모리 셀은 제1 기록 동작 및 제2 기록 동작에 의해 n개의 값을 갖는 데이터(n-valued data)를 저장한다. 판독부는 워드선의 전위를 설정하고, 메모리 셀 어레이 내의 메모리 셀로부터 데이터를 판독한다. 판독부에 의해 판독되고 제2 기록 동작에서 기록된 데이터가 정정 불가능한 에러를 포함하고 있는 경우, 제어부는 제1 기록 동작에서 기록된 데이터를 판독할 때 판독부에 공급되는 워드선의 전위를 변경한다.
반도체 메모리 장치, NAND 플래시 메모리, 메모리 셀, 워드선, 비트선

Description

데이터의 파괴를 방지하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WHICH PREVENTS DESTRUCTION OF DATA}
도 1a 내지 도 1e는 본 발명에 따른, 메모리 셀 내의 데이터와 메모리 셀의 문턱 전압 간의 관계를 나타낸 도면.
도 2a 내지 도 2d는 종래 기술에 따른, 메모리 셀 내의 데이터와 메모리 셀의 문턱 전압 간의 관계를 나타낸 도면.
도 3은 본 발명이 적용된 반도체 메모리 장치의 개략 구성을 나타낸 도면.
도 4는 도 3에 도시된 메모리 셀 어레이 및 비트선 제어 회로의 구성을 나타낸 회로도.
도 5a 및 도 5b는 메모리 셀 및 선택 트랜지스터를 나타낸 단면도.
도 6은 메모리 셀 어레이 내의 하나의 NAND 셀을 나타낸 단면도.
도 7은 도 4에 도시된 데이터 메모리 회로의 일례를 나타낸 회로도.
도 8은 NAND 셀에 대한 기록 순서를 나타낸 도면.
도 9는 제1 페이지 프로그램의 일례를 나타낸 플로우차트.
도 10은 제2 페이지 프로그램의 일례를 나타낸 플로우차트.
도 11a는 내부 데이터 판독 후의 각각의 데이터 캐쉬 내의 데이터를 나타낸 도면이고, 도 11b는 각각의 데이터 캐쉬의 제1 설정 이후의 각각의 데이터 캐쉬 내 의 데이터를 나타낸 도면.
도 12a는 제2 페이지를 기록하는 동작이 제1 단계 이후의 각각의 데이터 캐쉬 내의 데이터를 나타낸 도면이고, 도 12b는 각각의 데이터 캐쉬의 제2 설정 이후의 각각의 데이터 캐쉬 내의 데이터를 나타낸 도면.
도 13a는 제2 페이지를 기록하는 동작의 제2 단계 이후의 각각의 데이터 캐쉬 내의 데이터를 나타낸 도면이고, 도 13b는 제2 페이지를 기록하는 동작의 제1 단계가 생략된 경우의 각각의 데이터 캐쉬 내의 데이터를 나타낸 도면.
도 14는 검증 동작에서의 워드선, 비트선 및 선택 게이트선의 동작의 일례를 나타낸 파형도.
도 15는 제1 페이지 판독 동작을 나타낸 플로우차트.
도 16은 제2 페이지 판독 동작을 나타낸 플로우차트.
도 17은 사용자측에서의 판독 절차를 나타낸 플로우차트.
도 18은 제2 실시예에서의 제2 페이지의 판독 시퀀스를 나타낸 플로우차트.
도 19는 제3 실시예에서의 제1 페이지의 판독 시퀀스를 나타낸 플로우차트.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이(MCA)
1-1: ECC 영역
2: 비트선 제어 회로
3: 열 디코더
4: 데이터 입력/출력 버퍼
5: 데이터 입력/출력 단자
6: 워드선 제어 회로
7: 제어 신호 및 제어 전압 발생기 회로
7-1: 퓨즈 회로
8: 제어 신호 입력 단자
9: 제어기
본 발명은 예를 들어 EEPROM을 사용하는 NAND 플래시 메모리에 관한 것으로서, 보다 상세하게는 단일의 메모리 셀에 다중값 데이터(multivalued data)를 저장할 수 있는 반도체 메모리 장치에 관한 것이다.
NAND 플래시 메모리에서, 열 방향으로 배열된 복수의 메모리 셀은 직렬로 연결되어 NAND 셀을 구성하고, 각각의 NAND 셀은 선택 게이트를 통해 대응하는 비트선과 연결되어 있다. 각각의 비트선은 기록 데이터 및 판독 데이터를 래치하는 래치 회로와 연결되어 있다. 다중값 데이터를 이 NAND 플래시 메모리에 저장할 수 있는 비휘발성 반도체 메모리 장치가 제안되어 있다(예를 들어, 일본 특허 출원 공개 제2000-195280호 참조).
최근 몇년 사이에, 요소의 소형화가 진척되어, 셀들 간의 거리가 감소되고 있다. 따라서, 서로에 인접한 셀들 간의 부유 게이트 용량의 영향이 커지고 있다. 구체적으로는, 데이터가 이미 기록되어 있는 셀의 문턱 전압이 상기 셀에 인접해 있고 차후에 데이터가 기록되는 셀의 문턱 전압으로 인해 변동하는 문제점이 발생하였다. 특히, 단일의 셀에 각각이 2개 이상의 비트로 이루어진 복수의 데이터 세트를 저장하는 다중값 메모리(multivalued memory)가 복수의 문턱 전압을 사용하여 복수의 데이터 세트를 저장하기 때문에, 하나의 데이터 세트에 대응하는 문턱 전압의 분포가 극도로 좁게 되도록 제어되어야만 한다. 따라서, 인접 셀의 문턱 전압의 영향이 현저하다.
이 문제를 해결하기 위해, 1-비트(제1 페이지) 데이터가 저장되는 메모리 셀에서, 1-비트(제1 페이지) 데이터는 그 다음 데이터를 저장하기 이전에 원래의 문턱 전압보다 낮은 문턱 전압(V-레벨)에 도달하기 위해 인접 메모리 셀에 기록된다. 이 인접 메모리 셀에 데이터를 기록한 후에, 제2 페이지를 기록할 시에 그 전압을 원래의 문턱 전압(워드선 전위 "b"(V <= B))로 상승시키기 위한 기록이 수행된다. 그렇지만, 제2 페이지를 기록하기 전후에 제1 페이지의 데이터가 원래의 문턱 전압 또는 더 낮은 문턱 전압으로 기록되어 있는지를 알아내기가 어렵다. 따라서, 이를 알아내기 위해, 각각의 페이지에 따라 플래그 메모리 셀(플래그 셀이라고 함)이 준비되고 이 플래그 셀 내의 데이터에 따라 판독 동작이 수행되는 기록 방식이 제안되어 있다(예를 들어, 일본 특허 출원 공개 제2004-192789호 참조).
제2 페이지의 데이터가 이 기록 방식에 기초하여 기록되는 경우, 제1 페이지의 데이터가 "1"이고 제2 페이지의 데이터가 "0"인 경우, 메모리 셀 내의 데이터는 "0"에서 "1"로 변경되고, 문턱 전압은 예를 들어 레벨 A로 증가된다. 게다가, 제1 페이지의 데이터가 "0"인 경우, 그의 문턱 전압은 레벨 A를 포함한 전압으로서 결정된다. 따라서, 이들의 문턱 전압 분포가 서로 중첩한다. 따라서, 예를 들어 제2 페이지를 기록하는 동안에 전원의 이상 차단으로 인해 기록이 중단될 때, 이전에 기록된 제1 페이지 데이터도 역시 파괴되는 문제가 일어난다. 따라서, 제2 페이지의 기록이 비정상적으로 중단되는 경우에도 제1 페이지의 데이터의 파괴를 회피할 수 있는 반도체 메모리 장치가 요구된다.
본 발명의 제1 측면에 따르면, 복수의 메모리 셀이 매트릭스 형태로 배열되어 있는 메모리 셀 어레이 - 각각의 메모리 셀은 워드선 및 비트선과 연결되어 있고 n개(단, n은 3보다 작지 않은 자연수임)의 값을 저장함 -, k개(k < n)의 값이 저장되어 있는 상기 메모리 셀에 n개의 값을 갖는 데이터(n-valued data)를 기록하는 기록부, 상기 메모리 셀 어레이 내의 상기 메모리 셀로부터 데이터를 판독하기 위해 상기 워드선의 전위를 설정하는 판독부, 및 상기 판독부에 의해 판독된 데이터 내에 정정불가능한 에러가 포함되어 있는 경우 상기 k개 값을 갖는 데이터(k-valued data)를 판독할 시에 상기 판독부에 공급되는 상기 워드선의 상기 전위를 변경하는 제어부를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 제2 측면에 따르면, n개의 값(단, n은 3보다 작지 않은 자연수임)을 저장하는 메모리 셀, 및 상기 메모리 셀을 제어하는 제어부를 포함하며, 상기 제어부는 제1 기록 동작에 의해 상기 메모리 셀의 문턱 전압을 제1 문턱 전압으로부터 상기 제1 문턱 전압 또는 제2 문턱 전압(상기 제1 문턱 전압 < 상기 제2 문턱 전압)으로 설정하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제2 문턱 전압인 경우 제2 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 제3 문턱 전압(상기 제2 문턱 전압 ≤ 상기 제3 문턱 전압) 이상으로 설정하며, 또 상기 메모리 셀의 상기 문턱 전압이 상기 제1 문턱 전압인 경우 제3 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제1 문턱 전압 또는 제4 문턱 전압(상기 제1 문턱 전압 < 상기 제4 문턱 전압)으로 설정하는 것인 반도체 메모리 장치가 제공된다.
본 발명의 제3 측면에 따르면, n개(단, n은 3보다 작지 않은 자연수임)의 값을 저장하는 메모리 셀, 제1 플래그 메모리 셀, 제2 플래그 메모리 셀, 및 상기 메모리 셀 및 상기 제1 및 제2 플래그 메모리 셀을 제어하는 제어부를 포함하고, 상기 제어부는 제1 기록 동작에 의해 상기 메모리 셀의 문턱 전압을 제1 문턱 전압으로부터 상기 제1 문턱 전압 또는 제2 문턱 전압(상기 제1 문턱 전압 < 상기 제2 문턱 전압)으로 설정하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제2 문턱 전압인 경우 제2 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 제3 문턱 전압(상기 제2 문턱 전압 ≤ 상기 제3 문턱 전압) 이상으로 설정하고 상기 제3 문턱 전압을 달성하기 위해 상기 제2 플래그 메모리 셀에 데이터를 기록하며, 상기 메모리 셀의 상기 문턱 전압이 상기 제1 문턱 전압인 경우 제3 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제1 문턱 전압 또는 제4 문턱 전압(상기 제1 문턱 전압 < 상기 제4 문턱 전압)으로서 달성하기 위해 기록을 수행하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제3 문턱 전압인 경우 상기 메모리 셀의 상기 문턱 전압을 제5 문턱 전압으로 설정하기 위해 기록을 수행하고 상기 제4 문턱 전압을 설정하기 위해 상기 제1 플래그 메모리 셀에 기록을 수행하는 것인 반도체 메모리 장치가 제공된다.
이제부터, 본 발명에 따른 실시예들에 대해 이하에서 첨부 도면을 참조하여 기술한다.
(제1 실시예)
도 3은 3개 이상의 값을 갖는 데이터를 저장하는 반도체 메모리 장치의 개략 구성, 예를 들어 4개의 값(2 비트)을 저장하는 NAND 플래시 메모리의 구성을 나타낸 것이다.
메모리 셀 어레이(1)는 복수의 비트선, 복수의 워드선, 및 공통 소스선을 포함한다. 메모리 셀 어레이(1)에서, 예를 들어 EEPROM 셀로 이루어진 전기적 재기록가능 메모리 셀이 매트릭스 상으로 배열되어 있다. 비트선을 제어하는 비트선 제어 회로(2) 및 워드선 제어 회로(6)는 이 메모리 셀 어레이(1)에 연결되어 있다.
비트선 제어 회로(2)는 복수의 데이터 저장 회로 및 플래그 데이터 저장 회로를 포함하며, 이에 대해서는 나중에 기술한다. 이 비트선 제어 회로(2)는 비트선을 통해 메모리 셀 어레이(1)의 메모리 셀 내의 데이터를 판독하고, 비트선을 통해 메모리 셀 어레이(1) 내의 메모리 셀의 상태를 검출하며, 비트선을 통해 기록 제어 전압을 메모리 셀에 인가함으로써 메모리 셀 어레이(1) 내의 메모리 셀에 데이터를 기록한다. 열 디코더(column decoder)(3) 및 데이터 입력/출력 버퍼(4)는 비트선 제어 회로(2)에 연결되어 있다. 비트선 제어 회로(2) 내의 데이터 저장 회 로는 열 디코더(3)에 의해 선택된다. 데이터 저장 회로로 판독된 메모리 셀 내의 데이터는 데이터 입력/출력 버퍼(4)를 통해 데이터 입력/출력 단자(5)로부터 외부로 출력된다.
게다가, 외부로부터 데이터 입력/출력 단자(5)로의 기록 데이터 입력은 데이터 입력/출력 버퍼(4)를 통해 열 디코더(3)에 의해 선택된 데이터 저장 회로로 입력된다.
워드선 제어 회로(6)는 메모리 셀 어레이(1)에 연결되어 있다. 이 워드선 제어 회로(6)는 메모리 셀 어레이(1) 내의 워드선을 선택하고 선택된 워드선에 판독, 기록 또는 소거 동작을 위해 필요한 전압을 인가한다.
메모리 셀 어레이(1), 비트선 제어 회로(2), 열 디코더(3), 데이터 입력/출력 버퍼(4) 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생기 회로(7)에 연결되어 있고 그에 의해 제어된다. 제어 신호 및 제어 전압 발생기 회로(7)는 제어 신호 입력 단자(8)에 연결되어 있고 제어 신호 입력 단자(8)를 통해 외부로부터 입력된 제어 신호에 의해 제어된다.
비트선 제어 회로(2), 열 디코더(3), 워드선 제어 회로(6), 및 제어 신호 및 제어 전압 발생기 회로(7)는 기록 회로 및 판독 회로를 구성한다.
게다가, 메모리 셀 어레이(1)는 에러 정정 코드(ECC)가 저장되어 있는 ECC 영역(1-1)을 갖는다.
게다가, NAND 플래시 메모리의 데이터 입력/출력 단자(5) 및 제어 신호 입력 단자(8)는 NAND 플래시 메모리 칩 외부에 제공된 제어기(9)와 연결되어 있다. 이 제어기(9)는 NAND 플래시 메모리와 예를 들어 도시되지 않은 호스트 장치 사이에서 데이터 또는 명령을 전송/수신한다.
게다가, 제어 신호 및 제어 전압 발생기 회로(7)는 퓨즈 회로(7-1)를 갖는다. 이 퓨즈 회로(7-1)는 예를 들어 비휘발성 메모리, 레이저 퓨즈 또는 래치 회로로 이루어져 있고, 기록 회로 및 판독 회로의 동작을 제어하는 데 필요한 데이터를 저장하며, 이에 대해서는 나중에 기술한다. 유의해야 할 점은, 래치 회로의 경우에, 메모리 셀 어레이 내의 특정의 블록에 저장된 데이터가 전원을 켤 때 래치 회로에 저장되어 있다는 것이다.
도 4는 도 3에 도시된 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 나타낸 것이다. 메모리 셀 어레이(1) 내에, 복수의 NAND 셀이 배열되어 있다. NAND 셀은 예를 들어 직렬로 연결된 32개의 EEPROM으로 이루어진 예를 들어 메모리 셀(MC) 및 선택 게이트(S1 및 S2)로 이루어져 있다. 제1 선택 게이트(S1)는 비트선(BL0)에 연결되어 있고, 제2 선택 게이트(S2)는 소스선(SRC)에 연결되어 있다. 각각의 행에 배열되어 있는 메모리 셀(MC)의 제어 게이트는 워드선(WL0, WL1, WL2 내지 WL31)에 똑같이 연결되어 있다. 게다가, 제1 선택 게이트(S1)는 선택선(SGD) 에 똑같이 연결되어 있고, 제2 선택 게이트(S2)는 선택선(SGS)에 똑같이 연결되어 있다.
게다가, 하나 걸러 비트선마다 배열되어 있고 하나의 워드선에 연결되어 있는 복수의 메모리 셀(점선으로 둘러싸인 메모리 셀)은 하나의 섹터를 구성한다. 데이터는 섹터 단위로 기록 또는 판독된다. 예를 들어 2개의 페이지에 대응하는 데이터가 하나의 섹터에 저장된다. 또한, 플래그를 저장하는 제1 및 제2 플래그 셀(FC1, FC2)은 각각의 워드선에 연결되어 있다. 즉, 이 실시예에서, 하나의 섹터는 2개의 제1 및 제2 플래그 셀(FC1, FC2)을 포함한다.
비트선 제어 회로(2)는 복수의 데이터 저장 회로(10) 및 플래그 데이터 저장 회로(10a, 10b)를 포함한다. 각각의 데이터 저장 회로(10) 및 플래그 데이터 저장 회로(10a, 10b)는 한쌍의 비트선 (BL0 및 BL1), (BL2 및 BL3), ..., (BLi 및 BLi+1) 또는 (BLn 및 BLn+1)에 연결되어 있다.
점선으로 나타낸 바와 같이, 메모리 셀 어레이(1)는 복수의 블록을 포함한다. 각각의 블록은 복수의 NAND 셀로 이루어져 있으며, 데이터는 블록 단위로 소거된다. 게다가, 소거 동작은 데이터 저장 회로(10) 및 플래그 데이터 저장 회로(10a, 10b)에 연결되어 있는 2개의 비트선을 통해 동시에 수행된다.
판독 동작, 프로그램 검증 동작, 및 프로그램 동작에서, 데이터 저장 회로(10)에 연결된 2개의 비트선(BLi 및 BLi+1) 중 하나는 외부로부터 지정되는 주소 신호에 따라 선택된다. 게다가, 하나의 섹터(2개의 페이지에 대응함)가 선택되도록 하나의 워드선이 외부 주소에 따라 선택된다. 2개의 페이지의 전환은 주소를 사용하여 수행된다.
유의할 점은 하나의 섹터와 연결된 제1 및 제2 플래그 셀(FC1, FC2)의 수가 한 개로 제한되지 않으며 점선으로 나타낸 바와 같이 복수의 플래그 셀이 하나의 섹터에 연결될 수 있다는 것이다. 이 경우에, 나중에 기술하는 바와 같이, 복수의 플래그 셀에 저장된 데이터의 다수결에 기초하여 플래그 셀에 저장된 데이터를 결 정하는 것이 좋다.
게다가, ECC 데이터가 저장되어 있는 셀 및 이러한 셀에 연결된 데이터 저장 회로는 도 4에 도시된 회로 구성의 것들과 동일하며, 따라서 이들은 도 4에서 생략되어 있다.
도 5a 및 도 5b는 메모리 셀 및 선택 트랜지스터를 나타낸 단면도이다. 도 5a는 메모리 셀을 나타낸 것이다. 기판(41)에서, n-형 확산층(42)은 메모리 셀의 소스 및 드레인으로서 형성되어 있다. 부유 게이트(FG)(44)는 게이트 절연막(43)을 거쳐 기판(41) 상부에 형성되어 있고, 제어 게이트(CG)(46)는 절연막(45)을 거쳐 이 부유 게이트(44) 상부에 형성되어 있다. 도 5b는 선택 게이트를 나타낸 것이다. 기판(41)에서, n-형 확산층(47)이 소스 및 드레인으로서 형성되어 있다. 제어 게이트(49)는 게이트 절연막(48)을 거쳐 기판(41) 상부에 형성되어 있다.
도 6은 메모리 셀 어레이 내의 하나의 NAND 셀의 단면을 나타낸 것이다. 이 예에서, 하나의 NAND 셀은 도 5a에 도시된 구성을 갖는 32개의 메모리 셀(MC)를 직렬로 연결함으로써 구성된다. 도 5b에 도시된 구성을 갖는 제1 선택 게이트(S1) 및 제2 선택 게이트(S2)는 NAND 셀의 드레인측 및 소스측에 제공된다.
도 7은 도 4에 도시된 데이터 저장 회로(10)의 일례를 나타낸 회로도이다. 플래그 데이터 저장 회로(10a, 10b)도 역시 데이터 저장 회로(10)와 동일한 구성을 갖는다.
이 데이터 저장 회로(10)는 1차 데이터 캐쉬(primary data cache, PDC), 2차 데이터 캐쉬(secondary data cache, SDC), 동적 데이터 캐쉬(dynamic data cache, DDC), 동적 데이터 캐쉬 Q(dynamic data cache Q, DDCQ), 및 임시 데이터 캐쉬(temporary data cache, TDC)를 갖는다. SDC, PDC 및 DDC는 기록 동작에서의 입력 데이터를 보유하고, 판독 동작에서의 판독 데이터를 보유하며, 검증 동작에서의 데이터를 일시적으로 보유하며, 다중값 데이터를 저장할 시에 내부 데이터를 조작하는 데 사용된다. TDC는 비트선 상의 데이터를 증폭하고, 데이터 판독 동작에서의 데이터를 일시적으로 보유하며, 다중값 데이터를 저장할 시에 내부 데이터를 조작하는 데 사용된다. DDCQ는 나중에 기술되는 기록 동작에서 특정의 검증 레벨보다 약간 낮은 검증 레벨에 도달되었는지 여부를 나타내는 데이터를 저장한다.
SDC는 래치 회로를 구성하는 클럭드 인버터 회로(clocked inverter circuit)(61a, 61b) 및 트랜지스터(61c, 61d)로 이루어져 있다. 트랜지스터(61c)는 클럭드 인버터 회로(61a)의 입력단과 클럭드 인버터 회로(61b)의 입력단 사이에 연결되어 있다. 신호(EQ2)는 이 트랜지스터(61c)의 게이트에 공급된다. 트랜지스터(61d)는 클럭드 인버터 회로(61b)의 입력단과 접지 사이에 연결되어 있다. 신호(PRS)는 이 트랜지스터(61d)의 게이트에 공급된다. SDC의 노드(N2a)는 열 선택 트랜지스터(61e)를 통해 입력/출력 데이터선(IO)과 연결되어 있고, 노드(N2b)는 열 선택 트랜지스터(61f)를 통해 입력/출력 데이터선(IOn)과 연결되어 있다. 열 선택 신호(CSLi)는 이들 트랜지스터(61e, 61f)의 게이트에 공급된다. SDC의 노드(N2a)는 트랜지스터(61g, 61h)를 통해 PDC의 노드(N1a)에 연결된다. 신호(BLC2)는 트랜지스터(61g)의 게이트에 공급되고, 신호(BLC1)는 트랜지스터(61h)의 게이트에 공급된다.
PDC는 클럭드 인버터 회로(61i, 61j) 및 트랜지스터(61k)로 이루어져 있다. 트랜지스터(61k)는 클럭드 인버터 회로(61i)의 입력단과 클럭드 인버터 회로(61j)의 입력단 사이에 연결되어 있다. 신호(EQ1)는 이 트랜지스터(61k)의 게이트에 공급된다. PDC의 노드(N1b)는 트랜지스터(61l)의 게이트와 연결되어 있다. 이 트랜지스터(61l)의 전류 경로의 한쪽 단부는 트랜지스터(61m)를 통해 접지에 연결되어 있다. 신호(CHK1)는 이 트랜지스터(61m)의 게이트에 공급된다.
게다가, 트랜지스터(61l)의 전류 경로의 다른쪽 단부는 전송 게이트를 구성하는 트랜지스터(61n, 61o)의 전류 경로의 한쪽 단부와 연결되어 있다. 신호(CHK2n)는 이 트랜지스터(61n)의 게이트에 공급된다. 게다가, 트랜지스터(61o)의 게이트는 트랜지스터(61g, 61h) 사이의 접합 노드(junction node)와 연결되어 있다. 신호(COMi)는 트랜지스터(61n, 61o)의 전류 경로의 다른쪽 단부에 공급된다. 데이터 저장 회로들(10) 모두에 공통인 이 신호(COMi)는 데이터 저장 회로들(10) 모두가 검증되었는지 여부를 가리키는 신호이다. 즉, 나중에 기술하는 바와 같이, 이들이 검증된 경우, PDC의 노드(N1b)는 로우로 된다. 이 상태에서, 신호(CHK1, CHK2n)가 하이로 될 때, 검증이 완료된 경우, 신호(COMi)는 하이로 된다.
게다가, TDC는 예를 들어 MOS 커패시터(61p)로 이루어져 있다. 이 커패시터(61p)는 트랜지스터(61g, 61h)의 접합 노드(N3)와 접지 사이에 연결되어 있다. 게다가, DDC는 트랜지스터(61q)를 통해 접합 노드(N3)에 연결되어 있다. 신호(REG)는 트랜지스터(61q)의 게이트에 공급된다.
DDC는 트랜지스터(61r, 61s)로 이루어져 있다. 신호(VREG)는 트랜지스 터(61r)의 전류 경로의 한쪽 단부에 공급되고, 이 전류 경로의 다른쪽 단부는 트랜지스터(61q)의 전류 경로와 연결되어 있다. 이 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통해 PDC의 노드(N1a)에 연결되어 있다. 신호(DTG)는 이 트랜지스터(61s)의 게이트에 공급된다.
DDCQ는 트랜지스터(61Qr, 61Qs)로 이루어져 있다. 신호(VREG)는 트랜지스터(61Qr)의 전류 경로의 한쪽 단부에 공급되고, 이 전류 경로의 다른쪽 단부는 트랜지스터(61Qq)를 통해 접합 노드(N3)와 연결되어 있다. 신호(REGQ)는 트랜지스터(61Qq)의 게이트에 공급된다. 트랜지스터(61Qr)의 게이트는 트랜지스터(61Qs)를 통해 PDC의 노드(N1a)에 연결되어 있다. 신호(DTGQ)는 이 트랜지스터(61Qs)의 게이트에 공급된다.
게다가, 트랜지스터(61t, 61u)의 전류 경로의 한쪽 단부는 접합 노드(N3)에 연결되어 있다. 신호(VPRE)는 트랜지스터(61u)의 전류 경로의 다른쪽 단부에 공급되고, BLPRE는 트랜지스터(61u)의 게이트에 공급된다. 신호(BLCLAMP)는 트랜지스터(61t)의 게이트에 공급된다. 이 트랜지스터(61t)의 전류 경로의 다른쪽 단부는 트랜지스터(61v)를 통해 비트선(BLo)의 한쪽 단부에 연결되어 있고, 트랜지스터(61w)를 통해 비트선(BLe)의 한쪽 단부에 연결되어 있다. 비트선(BLo)의 다른쪽 단부는 트랜지스터(61x)의 전류 경로의 한쪽 단부에 연결되어 있다. 신호(BIASo)는 이 트랜지스터(61x)의 게이트에 공급된다. 비트선(BLe)의 다른쪽 단부는 트랜지스터(61y)의 전류 경로의 한쪽 단부와 연결되어 있다. 신호(BIASe)는 이 트랜지스터(61y)의 게이트에 공급된다. 신호(BLCRL)는 이들 트랜지스터(61x, 61y)의 전 류 경로의 다른쪽 단부에 공급된다. 트랜지스터(61x, 61y)는 트랜지스터(61v, 61w)에 상보적으로 되도록 신호(BIASo, BIASe)에 따라 턴온되며, 그에 의해 신호(BLCRL)의 전위를 미선택된 비트선에 인가한다.
상기한 각각의 신호 및 전압은 도 3에 도시된 제어 신호 및 제어 전압 발생기 회로(7)에 의해 발생된다. 이 제어 신호 및 제어 전압 발생기 회로(7)의 제어 하에서, 이하의 동작이 제어된다.
이 메모리는 다중값 메모리이기 때문에, 단일의 셀에 2-비트 데이터를 저장할 수 있다. 2 비트의 전환은 주소를 사용하여 수행된다(제1 페이지 또는 제2 페이지).
(동작의 설명)
이제부터, 상기한 구성에서의 동작에 대해 기술한다.
도 1a 내지 도 1e는 메모리 셀 내의 데이터와 메모리 셀의 문턱 전압 간의 관계를 나타낸 것이다. 소거가 행해질 때, 메모리 셀 내의 데이터는 "0"이 된다. 도 1a에 나타낸 바와 같이, 제1 페이지가 기록될 때, 메모리 셀 내의 데이터는 데이터 "0" 및 데이터 "2"로 된다. 데이터 "2"의 문턱 전압 분포는 원래의 데이터 "2"의 문턱 전압 분포보다 약간 더 낮게 설정되어 있다.
그 후에, 도 1b에 나타낸 바와 같이, 제2 페이지를 기록하기 이전에 인접 셀에 데이터가 기록된다. 그러면, 이 셀에 기록된 데이터로 인해 데이터 "2"의 문턱 전압 분포가 증가된다. 이어서, 제2 페이지의 데이터가 기록될 때, 메모리 셀 내의 데이터는 도 1e에 나타낸 바와 같이 원래의 문턱 전압을 갖는 데이터 "0" 내지 "3"이 된다. 이 실시예에서, 메모리 셀 내의 데이터는 보다 낮은 문턱 전압으로부터 오름차순으로 정의된다.
도 1a 내지 도 1e에 도시된 이 실시예의 동작과 도 2a 내지 도 2d에 도시된 종래 기술의 기록 동작 간의 차이는 이하에서 기술하는 바와 같다.
이 실시예에서, 인접 셀에 데이터를 기록한 후에, 제2 페이지가 2 단계로 기록된다. 도 1c에 도시한 바와 같이, 제1 단계에서 레벨 "b" 이상의 문턱 전압으로 기록 동작을 수행하는 것이 좋기 때문에, 제1 페이지의 데이터 "2"는 원래의 문턱 전압 "b"로 기록된다. 다른 대안으로서, 제1 페이지의 데이터 "2"는 "b" 및 "c"의 문턱 전압으로 기록된다(도 1c에 점선으로 나타냄). 이 밖에도, 도 1d에 도시한 바와 같이, 데이터 "2"는 이와 마찬가지로 제2 플래그 셀(FC2)에 기록된다. 제2 페이지의 데이터가 이 제2 플래그 셀(FC2) 내의 데이터에 기초하여 기록된 것으로 판정될 수 있다. 그 후에, 제2 페이지를 기록하는 동작의 제2 단계에서, 제1 페이지의 데이터가 "1"이고 제2 페이지의 데이터가 "0"일 때, 데이터 "1"이 기록된다. 게다가, 제1 페이지의 데이터가 "0"이고 제2 페이지의 데이터가 "1"일 때, 데이터 "3"이 기록된다. 이와 같은 방식으로, 도 1e의 문턱값 분포가 설정될 수 있다.
제2 페이지의 기록 동작 동안에 전원이 꺼진 경우에도, 제1 페이지 데이터의 문턱 전압은 도 1b 및 도 1c에 나타낸 바와 같이 다른 데이터의 문턱 전압과 중첩하지 않는다. 따라서, 제1 페이지의 데이터는 제2 페이지의 기록 동작이 실패하는 경우에도 파괴되지 않는다. 그에 따라, 판독 동작에서 워드선의 전위를 도 1e에 나타낸 전위 "a" 또는 "b"로 설정하면 제1 페이지의 데이터를 판독할 수 있다.
이와 반대로, 도 2a 내지 도 2d에 도시된 종래 기술의 경우에, 도 2b에 나타낸 인접 셀에 데이터를 기록한 후에, 도 2d에 나타낸 문턱 전압을 설정하기 위해 도 2c에 나타낸 바와 같이 레벨 "a" 및 레벨 "b"를 달성하도록 기록 동작이 동시에 수행된다. 도 2c에 나타낸 바와 같이, 데이터 "2"는 제2 페이지의 기록 동작 동안에 원래의 문턱 전압에 도달하지 않는다. 게다가, 데이터 "1"을 기록하는 경우에, 데이터 "1"의 문턱 전압 분포가 데이터 "2"의 문턱 전압 분포와 중첩할 가능성이 있다. 이 상태에서, 전원이 꺼질 때, 제1 페이지는 파괴된다. 따라서, 제1 페이지 데이터를 판독하기가 어렵다.
도 8은 NAND 셀에 대한 기록 순서를 나타낸 것이다. 블록에서, 기록 동작은 각각의 페이지에 따라 소스선에 가까운 메모리 셀부터 수행된다. 도 8에서, 워드선의 수는 편의상 4개이다.
제1 기록 동작에서, 1-비트 데이터가 메모리 셀(1)의 제1 페이지에 기록된다.
제2 기록 동작에서, 1-비트 데이터가 워드 방향으로 메모리 셀(1)에 인접한 메모리 셀(2)의 제1 페이지에 기록된다.
제3 기록 동작에서, 1-비트 데이터가 비트 방향으로 메모리 셀(1)에 인접한 메모리 셀(3)의 제1 페이지에 기록된다.
제4 기록 동작에서, 1-비트 데이터가 대각 방향으로 메모리 셀(1)에 인접한 메모리 셀(4)의 제1 페이지에 기록된다.
제5 기록 동작에서, 1-비트 데이터가 메모리 셀(1)의 제2 페이지에 기록된 다.
제6 기록 동작에서, 1-비트 데이터가 워드 방향으로 메모리 셀(1)에 인접한 메모리 셀(2)의 제2 페이지에 기록된다.
제7 기록 동작에서, 1-비트 데이터가 비트 방향으로 메모리 셀(3)에 인접한 메모리 셀(5)의 제1 페이지에 기록된다.
제8 기록 동작에서, 1-비트 데이터가 대각 방향으로 메모리 셀(3)에 인접한 메모리 셀(6)의 제1 페이지에 기록된다.
제9 기록 동작에서, 1-비트 데이터가 메모리 셀(3)의 제2 페이지에 기록된다.
제10 기록 동작에서, 1-비트 데이터가 워드 방향으로 메모리 셀(3)에 인접한 제4 메모리 셀(4)의 제2 페이지에 기록된다.
제11 기록 동작에서, 1-비트 데이터가 비트 방향으로 메모리 셀(5)에 인접한 메모리 셀(7)의 제1 페이지에 기록된다.
제12 기록 동작에서, 1-비트 데이터가 대각 방향으로 메모리 셀(5)에 인접한 메모리 셀(8)의 제1 페이지에 기록된다.
제13 기록 동작에서, 1-비트 데이터가 메모리 셀(5)의 제2 페이지에 기록된다.
제14 기록 동작에서, 1-비트 데이터가 워드 방향으로 메모리 셀(5)에 인접한 메모리 셀(6)의 제2 페이지에 기록된다.
제15 기록 동작에서, 1-비트 데이터가 메모리 셀(7)의 제2 페이지에 기록된 다.
제16 기록 동작에서, 1-비트 데이터가 워드 방향으로 메모리 셀(7)에 인접한 메모리 셀(8)의 제2 페이지에 기록된다.
이제, 이후부터는 구체적인 기록 동작에 대해 기술한다.
(프로그램 동작 및 프로그램 검증 동작)
(제1 페이지 프로그램 동작)
도 9는 제1 페이지에 대한 프로그램 동작의 일례를 나타낸 플로우차트이다. 프로그램 동작에서, 도 4에 나타낸 2개의 페이지(하나의 섹터)를 선택하기 위해 먼저 주소가 지정된다. 이 메모리는 이들 2개의 페이지 중 제1 페이지 및 제2 페이지의 순서로만 프로그램 동작을 수행할 수 있다. 따라서, 그 주소에 기초하여 제1 페이지가 먼저 선택된다.
도 7에 나타낸 트랜지스터(61d)가 이 주소의 입력 동안에 턴온될 때, 모든 SDC의 노드(N2a)는 접지 전위(Vss)로 설정된다(S11).
이어서, 기록 데이터가 외부에서 입력되고 모든 데이터 저장 회로(10) 내의 SDC에 저장된다(S12). 이 때, 데이터를 기록하는 경우, 데이터 "0"은 외부에서 입력되지만, SDC의 노드(N2a)는 전원 전압(Vdd)으로 설정된다. 게다가, 기록 동작이 선택되지 않은 경우, 데이터 "1"은 외부에서 입력되지만, SDC의 노드(N2a)는 접지 전위(Vss)로 설정된다. 그 후에, 기록 명령이 입력될 때, 모든 데이터 저장 회로(10)의 SDC 내의 데이터는 PDC로 전송된다(S13). 즉, 신호(BLC1, BLC2)가 미리 정해진 전압, 예를 들어, Vdd + Vth(Vdd: 전원 전압(예를 들어, 3V 또는 1.8V, 그 렇지만 이 전압으로 한정되지 않음), Vth: N-채널 MOS 트랜지스터의 문턱 전압)으로 설정되고, 트랜지스터(61h, 61g)는 턴온된다. 이어서, 노드(N2a) 내의 데이터는 트랜지스터(61g, 61h)를 통해 PDC로 전송된다. 따라서, 데이터 "1"(기록 동작이 수행되지 않음)이 외부로부터 입력될 때, PDC의 노드(N1a)는 로우 레벨로 설정된다. 데이터 "0"(기록 동작이 수행됨)이 입력될 때, PDC의 노드(N1a)는 하이 레벨로 설정된다. 그 후에, PDC 내의 데이터는 노드(N1a)의 전위로 설정되고, SDC 내의 데이터는 노드(N2a)의 전위로 설정된다.
(데이터 반전 동작)(S14)
이어서, 신호(VPRE)는 Vdd로 설정되는 반면, 신호(BLPRE)는 Vdd + Vth로 설정되고, 접합 노드(N3)는 일시적으로 Vdd로 프리차지된다. 이후에, 신호(DTG)는 Vdd + Vth로 설정되고, PDC 내의 데이터는 DDC로 전송된다. 이어서, 신호(REG)는 Vdd로 설정되고, 신호(VREG)는 Vss로 설정된다. DDC 내의 데이터가 하이 레벨에 있는 경우, 접합 노드(N3)는 로우 레벨로 변한다. DDC 내의 데이터가 로우 레벨에 있을 때, 접합 노드(N3)는 하이 레벨에 머물러 있다. 그 후에, 신호(SEN1n, LAT1n)는 일시적으로 턴오프되고, 신호(EQ1)는 Vdd로 설정되며, 노드(N1a, N1b)는 동일 전위로 설정된다. 이어서, 신호(BLC1)는 Vdd + Vth로 설정되고, TDC 내의 데이터(접합 노드(N3)의 전위)는 PDC로 전송된다. 그 결과, 데이터 "1"가 처음부터 PDC에 래치되어 있는 경우, 이 데이터는 데이터 "0"으로 된다. 데이터 "0"이 래치되어 있는 경우, 이 데이터는 데이터 "1"로 된다.
기록 명령이 입력될 때, 제어 신호 및 제어 전압 발생기 회로(7)는 프로그램 전압(Vpgm)(예를 들어, 20V)을 선택된 워드선에 공급하고, Vpass(예를 들어, 10V)를 미선택된 워드선에 공급한다. 그렇지만, 이들 전압이 즉각적으로 증가하지 않기 때문에, 대기 시간에 데이터 반전 동작이 수행된다. 따라서, 기록 속도가 감소되지 않는다.
이와 같은 방식으로 입력 데이터를 반전시킴에 있어서, 메모리 셀에 기록된 제1 페이지의 데이터가 페이지 버퍼로 판독되고 이 데이터가 외부로 출력되지 않고 다른 페이지에 기록되는 소위 페이지 복사를 수행할 때, 판독 동작이 먼저 수행되지만, SDC는 기록된 데이터(데이터 "0")에 대해 "1"을 취하고 SDC는 미기록된 데이터(데이터 "1")에 대해 "0"을 취한다. SDC 내의 이 데이터는 반전된 데이터로서 입력된 데이터와 매칭한다. 즉, 기록 동작이 실시될 때 SDC = "1"이 달성되고, 기록 동작이 수행되지 않을 때 SDC = "0"이 달성된다. 이와 같은 방식으로 그 다음 기록 데이터를 SDC와 매칭시키는 것은 외부로부터 데이터를 입력하는 것 및 판독된 데이터의 일부를 재기록하는 것을 용이하게 해줄 수 있다. 따라서, 페이지 복사가 수행되지 않은 경우, 외부로부터 입력된 데이터는 페이지 버퍼에 항상 반전되어 있다.
데이터 반전 동작 이후에, PDC 내의 데이터도 역시 DDC로 복사된다.
한편, 제1 페이지에 대한 프로그램 동작에서, 데이터는 플래그 셀에 기록되지 않는다. 따라서, 플래그 데이터 저장 회로(10a) 내의 PDC는 데이터 "1"을 갖는다.
(프로그램 동작)(S15)
도 7에 도시된 신호(BLC1, BLCLAMP, BLSo 또는 BLSe)의 전위는 Vdd + Vth로 설정된다. 이어서, 트랜지스터(61h, 61t, 61v 또는 61w)는 턴온되고, PDC 내에 보유된 데이터는 비트선에 공급된다. 데이터 "1"(기록 동작이 수행되지 않음)이 PDC에 저장되어 있는 경우, 비트선은 Vdd(전원 전압)로 설정된다. 데이터 "0"(기록 동작이 수행됨)이 PDC에 저장되어 있는 경우, 비트선은 Vss(접지 전위)로 설정된다. 게다가, 데이터는 선택된 워드선과 연결되어 있고 미선택된 페이지를 갖는(비트선이 선택되지 않음) 셀에 기록되어서는 안된다. 따라서, Vdd도 역시 데이터 "1"의 예와 같이 이러한 셀에 연결된 비트선에 공급된다. 여기에서, Vdd는 선택선(SGD)에 공급되고, 전위(Vpgm)(20V)는 선택된 워드선에 인가되며, 전위(Vpass)(10V)는 선택된 블록 내의 미선택된 워드선에 인가된다. 이어서, 비트선이 Vss로 설정될 때, 셀의 채널은 Vss로 설정되고 워드선은 Vpgm으로 설정된다. 따라서, 기록 동작이 수행된다. 반면에, 비트선이 Vdd로 설정될 때, 셀의 채널은 Vss로 설정되지 않고 커플링(couplinig)에 의해 부트(boot)된다. 따라서, 게이트와 채널 간의 전위차가 대략 Vpgm/2로 감소되고, 기록 동작이 실시되지 않는다.
다중값 메모리가 문턱 전압 분포를 좁히기 때문에, 원래의 검증 레벨 "v'" 및 보다 낮은 검증 레벨 "v*'"이 설정된다. 중간 전위(Vdd와 Vss 사이, 예를 들어, 1V)가 검증 레벨 "v*'"보다 크고 검증 레벨 "v'"보다 작거나 같은 검증 레벨을 갖는 셀의 비트선에 공급되는 방법이 채택되며, 그에 의해 기록 속도가 저하된다. 이 시점에서, 신호(VREG)가 Vdd로 설정되고 신호(REG)가 중간 전위 + Vth(예를 들어, 1V + Vth)로 설정될 때, 비트선이 Vss로 설정되고 DDC가 하이 레벨에 있는 경 우에 비트선은 중간 전위로 설정된다. DDC가 로우 레벨에 있는 경우에 비트선은 Vss에 머물러 있다. 비트선이 Vdd로 설정되어 있는 경우 비트선은 Vdd에 머물러 있다.
기록 데이터가 "0"일 때, 메모리 셀 내의 데이터는 도 1a에 나타낸 바와 같이 "2"로 변한다. 기록 데이터가 "1"일 때, 메모리 셀 내의 데이터는 "0"으로서 남아 있다.
(제1 페이지 검증 동작)(S16)
제1 페이지를 기록함에 있어서, 도 1a에 나타낸 바와 같이 검증 레벨 "v'"에 도달될 때까지 기록 동작이 수행된다. 따라서, 검증 동작의 제1 단계에서, 도 1a에 나타낸 바와 같이, 검증 동작에서의 워드선의 원래의 전위 "v'"보다 낮은 전위 "v*'"을 사용하여 검증 동작이 수행된다. 이어서, 제2 단계에서, 워드선의 전위는 "v'"으로 설정된다. 이후부터, "*"는 원래의 값보다 낮은 전위를 의미한다.
먼저, 판독 동작을 위한 전위(Vread)가 선택된 블록 내의 미선택된 워드선 및 선택선(SGD)에 주어진다. 게다가, 도 7에 도시된 데이터 저장 회로(10)에서, 예를 들어 Vdd + Vth가 신호(BLPRE)에 공급되고, 신호(VPRE)를 Vdd로 설정하기 위해 미리 정해진 전압, 예를 들어 1V + Vth가 신호(BLCLAMP)에 공급되며, 비트선은 1V로 프리차지된다.
이어서, 셀의 소스측에 있는 선택선(SGS)은 하이 레벨로 설정된다. 전위 "v*'" 보다 높은 문턱 전압을 갖는 셀이 턴오프된다. 따라서, 그의 비트선은 하이 레벨에 머물러 있다. 게다가, 전위 "v*'"보다 낮은 문턱 전압을 갖는 셀은 턴온된 다. 따라서, 그의 비트선은 Vss로 설정된다.
이어서, 신호(VPRE)를 Vdd로 설정하기 위해 미리 정해진 전압, 예를 들어 Vdd + Vth이 신호(BLPRE)에 공급된다. 그 결과, TDC의 접합 노드(N3)는 Vdd로 프리차지된다. 이어서, 트랜지스터(61t)를 턴온시키기 위해 신호(BLCLAMP)는 미리 정해진 전압, 예를 들어 0.9V + Vth로 설정된다. TDC의 노드(N3)는 그의 비트선이 로우 레벨에 있을 때 로우 레벨로 설정되고 그의 비트선이 하이 레벨에 있을 때 하이 레벨로 설정된다.
여기서, 기록 동작이 수행되는 경우, 로우 레벨을 나타내는 데이터가 도 7에 도시된 DDC에 저장된다. 기록 동작이 수행되지 않는 경우, 하이 레벨을 나타내는 데이터가 DDC에 저장된다. 따라서, 신호(VREG)가 Vdd로 설정되고 신호(REG)가 하이 레벨로 변할 때, TDC의 노드(N3)는 기록 동작이 수행되지 않는 경우에만 강제적으로 하이 레벨로 변경된다. 이 동작 이후에, PDC 내의 데이터는 DDC로 전송되고, TDC의 전위는 PDC로 전송된다. 데이터가 셀에 기록되어 있지 않는 경우 및 데이터 "2"가 셀에 기록되어 있고 이 셀의 문턱 전압이 검증 전위 "v*'"에 도달된 경우에만 하이 레벨 신호가 PDC에 래치된다. 게다가, 셀의 문턱 전압이 "v*'"에 도달되지 않은 경우에만 로우-레벨 신호가 PDC에 래치된다.
이어서, 워드선의 전압이 "v*'"에서 "v'"으로 증가될 때, "v'"보다 낮은 문턱 전압을 갖는 셀이 턴온되고, 그의 비트선이 Vss로 설정된다.
이어서, 신호(VPRE)를 Vdd로 설정하기 위해 미리 정해진 전압, 예를 들어 Vdd + Vth가 신호(BLPRE)에 공급되고, 이에 의해 TDC의 접합 노드(N3)가 Vdd로 프 리차지된다. 그 후에, 트랜지스터(61t)를 턴온시키기 위해 신호(BLCLAMP)가 미리 정해진 전압, 예를 들어 0.9V + Vth로 설정된다. TDC의 노드(N3)는 그의 비트선이 로우 레벨에 있을 때 로우 레벨로 설정되고 그의 비트선이 하이 레벨에 있을 때 하이 레벨로 설정된다.
여기서, 기록 동작이 수행되는 경우, 로우 레벨을 나타내는 데이터가 도 7에 도시된 DDC에 저장된다. 기록 동작이 수행되지 않는 경우에, 하이 레벨을 나타내는 데이터가 DDC에 저장된다. 따라서, 신호(VREG)가 Vdd로 설정되고 신호(REG)가 하이 레벨로 변할 때, 기록 동작이 수행되지 않는 경우에만 TDC의 노드(N3)는 강제적으로 하이 레벨로 설정된다. 이 동작 이후에, PDC 내의 데이터는 DDC로 전송되고, TDC의 전위는 PDC로 전송된다. 데이터가 셀에 기록되어 있지 않은 경우 및 데이터 "2"가 셀에 기록되어 있고 이 셀의 문턱 전압이 검증 전위 "v'"에 도달한 경우에만, 하이-레벨 신호가 PDC에 래치된다. 게다가, 셀의 문턱 전압이 "v'"에 도달하지 않은 경우에만 로우 레벨 신호가 PDC에 래치된다.
그 결과, 셀의 문턱 전압이 "v*'"을 초과하는 경우 및 기록 동작이 선택되지 않은 경우, DDC가 하이 레벨로 설정된다. 기록 동작이 수행되는 경우 및 셀의 문턱 전압이 "v*'"보다 크지 않은 경우에, DDC가 로우 레벨로 설정된다. 셀의 문턱 전압이 "v'"을 초과하는 경우 및 기록 동작이 선택되지 않은 경우에, PDC가 하이 레벨로 설정된다. 기록 동작이 수행되는 경우 및 셀의 문턱 전압이 "v'"보다 크지 않은 경우에, PDC가 로우 레벨로 설정된다.
PDC가 로우 레벨에 있는 경우, 기록 동작이 다시 수행되고, 모든 데이터 저 장 회로(10) 내의 데이터가 하이 레벨로 변할 때까지 이 프로그램 동작 및 검증 동작이 반복된다(S18 내지 S15). 그렇지만, PDC가 로우 레벨에 있고 DDC가 하이 레벨에 있는 셀, 즉 "v*'"보다 작지 않고 "v'"보다 크지 않은 문턱 전압을 갖는 셀에 대한 기록 동작의 경우에, 기록 속도를 억압하기 위해 중간 전위가 그의 비트선에 인가된다.
단계(S14)에서 클리어된 프로그램 실행 횟수 카운터(PC)의 값이 프로그램의 최대 횟수를 초과하지 않도록 하는 방식으로 프로그램 동작이 실행된다.
(인접 셀 프로그램)
도 8에 도시된 바와 같이, 메모리 셀(1)의 제1 페이지에 1-비트 데이터를 기록한 후에, 워드 방향으로 메모리 셀(1)에 인접한 메모리 셀(2)의 제1 페이지에 데이터를 기록하는 동작, 비트선 방향으로 메모리 셀(1)에 인접한 메모리 셀(3)의 제1 페이지에 데이터를 기록하는 동작, 및 대각 방향으로 메모리 셀(1)에 인접한 메모리 셀(4)의 제1 페이지에 데이터를 기록하는 동작이 순차적으로 수행된다. 이들 기록 동작이 수행되면, 기록 데이터에 따른 부유 게이트간 용량(inter-floating-gate capacity)으로 인해 메모리 셀(1)의 문턱 전압이 증가된다. 따라서, 도 1b에 도시한 바와 같이, 메모리 셀(1) 내의 데이터 "0" 및 데이터 "2" 각각의 문턱 전압 분포는 보다 높은 전위 쪽으로 확장된다.
이어서, 도 3에 도시된 제5 기록 동작에서, 1-비트 데이터가 메모리 셀(1)의 제2 페이지에 기록된다.
(제2 페이지 프로그램)
도 1c 및 도 1d는 제2 페이지 프로그램의 기록 순서를 나타낸 것이다. 도 2에 도시된 종래 기술의 경우에, 데이터는 문턱 전압 레벨 "a'", "b'" 및 "c'"을 동시에 달성하도록 제2 페이지에 기록된다. 그렇지만, 이 실시예의 경우, 제2 페이지 프로그램의 제1 단계에서, 데이터는 문턱 전압 레벨 "v'"에서 제1 페이지에 데이터가 기록된 셀에서 문턱 전압 레벨 "b'"를 달성하도록 기록된다. 이어서, 제2 단계에서, 문턱 전압 레벨 "a'" 및 "c'"을 동시에 달성하기 위해 제2 페이지의 입력 데이터를 사용하여 기록 동작이 수행된다. 다른 대안으로서, 제2 페이지 프로그램의 제1 단계에서, 문턱 전압 레벨 "v'"에서 제1 페이지에 데이터가 기록된 셀에서 문턱 전압 레벨 "b'" 및 "c'"을 달성하도록 데이터가 기록된다. 이어서, 제2 단계에서, 문턱값 레벨 "a'"을 달성하도록 기록 동작이 수행된다. 즉, 제1 단계에서 데이터 "2" 및 "3"이 기록될 수 있고, 제2 단계에서 데이터 "1"이 기록될 수 있다.
도 10은 제2 페이지 프로그램의 일례를 나타낸 플로우차트이다. 제2 페이지 프로그램에서, 도 4에 도시된 2개의 페이지도 마찬가지로 주소에 따라 먼저 선택된다. 동시에, 페이지 버퍼가 리셋된다(S21).
이어서, 기록 데이터가 외부에서 입력되고 모든 데이터 저장 회로 내의 SDC에 저장된다(S22). 데이터 "1"(기록 동작이 실행되지 않음)이 외부에서 입력될 때, 각각의 데이터 저장 회로(10) 내의 SDC의 노드(N2a)는 로우 레벨로 들어간다. 데이터 "0"(기록 동작이 실행됨)이 외부에서 입력될 때, 노드(N2a)는 하이 레벨로 들어간다.
(내부 데이터 판독 동작)(S23)
먼저, 셀에 데이터를 기록하기 이전에, 메모리 셀의 제1 페이지의 데이터가 "0"인지 "2"인지를 판정해야만 한다. 따라서, 메모리 셀 내의 데이터를 판독하는 내부 판독 동작이 수행된다. 내부 데이터 판독 동작은 판독 동작과 전적으로 동일하다. 통상의 메모리 셀 내의 데이터가 "0"인지 "2"인지에 관한 판정 시에, 판독 동작 시의 전위 "b"가 선택된 워드선에 공급된다. 그렇지만, 제1 페이지에 대한 프로그램 동작에서, 데이터 "2"가 기록되어 통상의 문턱 전압보다 낮은 "v'"에 이르게 된다. 따라서, 어떤 경우에 메모리 셀의 문턱 전압은 전위 "b'"보다 낮을 수 있다. 그에 따라, 내부 데이터 판독 동작에서, 판독 동작을 실행하기 위해 전위 "a"가 워드선에 공급된다.
도 11a는 내부 데이터 판독 동작 이후의 데이터 캐쉬 내의 데이터를 나타낸 것이다. 즉, 제1 페이지의 데이터를 기록할 시에, PDC 내의 데이터는 데이터가 기록되어 있지 않을 때 로우 레벨("0")에 있고 데이터가 기록되어 있을 때 하이 레벨("1")에 있다.
(데이터 캐쉬의 제1 설정)(S24)
이어서, 각각의 데이터 캐쉬에 저장된 데이터는 각각의 데이터 캐쉬를 조작함으로써 도 11b에 나타낸 바와 같이 된다. 즉, 도 7에 도시된 SDC, DDC, DDCQ 또는 PDC 내의 데이터를 전송하는 동작 또는 복사하는 동작은 각각의 데이터 캐쉬 내의 데이터를 도 11b에 도시한 바와 같이 설정할 수 있다. 이 실시예에서 각각의 데이터 캐쉬의 조작이 필수적이지 않기 때문에, 그에 대한 설명은 생략한다.
각각의 데이터 캐쉬에 대한 이러한 설정 동안에 또는 내부 판독 동작 동안에, 플래그 셀 내의 데이터도 역시 로드된다. 게다가, 프로그램 실행 횟수 카운터(PC)가 클리어된다.
메모리 셀의 데이터 "1"은 제1 플래그 셀(FC1)에 기록되고, 메모리 셀의 데이터 "2"는 제2 플래그 셀(FC2)에 기록된다. 따라서, 각각의 메모리 셀 및 각각의 플래그 셀과 연결된 각각의 데이터 캐쉬도 역시 메모리 셀 내의 기록된 데이터에 따라 설정된다.
제2 페이지 기록 동작의 제1 단계에서, 데이터는 검증 레벨 "v'"에서 제1 페이지 데이터가 기록된 셀에 대해 레벨 "b" 이상을 달성하도록 기록되고, 제2 페이지 기록 데이터에 기초하여 레벨 "a"를 달성하는 기록 동작은 실행되지 않는다. 그 결과, 제1 페이지의 기록 데이터 및 제2 페이지의 기록 데이터는 이들의 문턱 전압 분포가 중첩하지 않도록 제어된다.
(제1 단계)(S25)
이어서, 메모리 셀에 데이터가 기록된다. 먼저, 신호(BLC1)가 Vsg(Vdd + Vth, 예를 들어 2.5V + Vth)로 설정된다. 이어서, PDC가 데이터 "0"을 가질 때 비트선은 Vss로 설정되고, PDC가 데이터 "1"을 가질 때 비트선은 Vdd로 설정된다. 이어서, 신호(BLC1)가 Vss로 설정된 후에, 신호(VREG)는 Vdd로 설정되고, 신호(REG)는 중간 전위 + Vth(1V + Vth)로 설정된다. 그 결과, 비트선이 Vss로 설정될 때, 그 비트선은 중간 전위(1V)를 제공받는다.
여기에서, 선택된 워드선이 Vpgm의 전위를 가지고 미선택된 워드선이 Vpass 의 전위를 갖는 것으로 가정하면, 비트선이 Vdd를 가질 때, 기록 동작이 실행되지 않는다. 게다가, 비트선이 Vss를 가질 때, 기록 동작이 수행된다. 비트선이 중간 전위(1V)를 가질 때, 소량의 데이터가 기록된다.
(제1 단계 검증 동작)
이어서, 검증 동작이 실행된다. 그렇지만, 레벨 "a"에서의 검증 동작(S26 및 S27)은 이 때 생략된다. 따라서, 이 예에서, 워드선의 전위는 먼저 "b*'"으로 설정되고, 기록 검증 동작이 실행된다(S28 및 S29). 이 검증 절차는 제1 페이지의 것과 동일하다. 모든 PDC가 하이 레벨로 변할 때까지 프로그램 동작 및 검증 동작이 반복된다(S25, S28, S29, S32 및 S33). 기록 동작이 완료될 때, 각각의 데이터 캐쉬 내의 데이터는 도 12a에 도시한 바와 같이 된다. 게다가, 기록 동작이 완료될 때, 제어는 단계(S32)로부터 단계(S34)로 진행한다. 단계(S34)에서, 제2 프로그램이 있는 것으로 가정하는 경우, 제어는 단계(S24)로 진행한다.
(데이터 캐쉬의 제2 설정)
이어서, 각각의 데이터 캐쉬에 저장될 데이터가 각각의 데이터 캐쉬를 조작함으로써 도 12b에 나타낸 바와 같이 설정된다.
메모리 셀 내의 데이터 "1"은 제1 플래그 셀(FC1)에 기록되고, 메모리 셀 내의 데이터 "2"는 제2 플래그 셀(FC2)에 기록된다. 따라서, 제1 및 제2 플래그 셀(FC2)과 연결된 각각의 데이터 캐쉬는 또한 도 12b에 도시한 바와 같이 메모리 셀 내의 기록된 데이터에 따라 설정된다. 그렇지만, 메모리 셀 및 제2 플래그 셀(FC2)에 데이터 "2"를 기록하는 동작이 완료되었기 때문에, PDC = 1이 달성된다.
(제2 단계)(S25)
이어서, 데이터가 메모리 셀에 기록된다. 먼저, 신호(BLC1)가 Vsg로 설정된다. 그 결과, PDC가 데이터 "0"을 가질 때 비트선은 전위 Vss를 가지며, PDC가 데이터 "1"을 가질 때 비트선은 Vdd의 전위를 갖는다. 이어서, 신호(BLC1)가 Vss로 설정된 후에, 신호(VREG)는 Vdd로 설정되고, 신호(REG)는 중간 전위 + Vth(1V + Vth)로 설정된다. 그 결과, 비트선이 전위 Vss를 가질 때, 그 비트선은 중간 전위(1V)를 제공받는다.
여기서, 선택된 워드선이 전위 Vpgm을 가지고 미선택된 워드선이 전위 Vpass를 갖는 것으로 가정하면, 비트선이 전위 Vdd를 가질 때 기록 동작이 실행되지 않는다. 게다가, 비트선이 전위 Vss를 가질 때 기록 동작이 실행되고, 비트선이 중간 전위(1V)를 가질 때 소량의 데이터가 기록된다.
도 13a는 제2 페이지 기록 동작의 제2 단계 이후에 각각의 데이터 캐쉬 내의 데이터를 나타낸 것이다.
(제2 단계 검증 레벨 "a"에서의 검증 동작)(S26 및 S27)
프로그램 동작 이후에, 기록 검증 동작을 실행하기 위해 검증 전압 "a*'" 및 "a'"이 워드선에 순차적으로 설정된다. 검증 절차는 제1 페이지의 것과 동일하지만, 데이터 "2" 또는 "3"이 기록되어 있는 셀도 역시 이 검증 동작에서 통과된다. 따라서, 신호(VPRE) 및 신호(VREG)를 하이 레벨로 설정하고 TDC를 Vdd로 충전시키는 대신에, 데이터 "1"이 기록되어 있는 메모리 셀에서만 SDC가 하이 레벨로 설정되고 TDC가 Vdd로 충전된다. 이 동작에 따르면, 이 검증 동작에서는 데이터 "2" 또는 "3"이 기록되어 있는 메모리 셀을 건너뛰지 않는다.
(제2 단계 검증 레벨 "b"에서의 검증 동작)(S28 및 S29)
이어서, 검증 전압 "b*'" 및 "b'"이 워드선에 대해 순차적으로 설정되고 기록 검증 동작이 실행된다. 검증 절차가 제1 페이지의 것과 동일하지만, 데이터 "3"이 기록되어 있는 메모리 셀도 역시 이 검증 동작을 통과한다. 따라서, 신호(VPRE) 및 신호(VREG)를 하이 레벨로 설정하고 TDC를 Vdd로 충전하는 대신에, 신호(REG)가 하이 레벨로 설정되고 데이터 "2"가 기록되어 있는 메모리 셀의 TDC가 Vdd로 충전된다. 이 동작에 따르면, 데이터 "3"이 기록되어 있는 메모리 셀은 이 검증 동작에서 통과되지 않는다. 데이터 "2"는 제1 단계에서 기록되었다. 따라서, 이 제2 단계 검증 레벨 "b"에서의 검증 동작은 실행되지 않는데, 그 이유는 기록 데이터 "2"가 존재하지 않기 때문이다.
(제2 단계 검증 레벨 "c"에서의 검증 동작)(S30 및 S31)
이어서, 검증 전압 "c*'" 및 "c'"이 워드선에 대해 순차적으로 설정되고, 기록 검증 동작이 실행된다. 검증 절차는 제1 단계의 것과 동일하다.
모든 PDC 내의 데이터가 "1"로 변할 때까지 프로그램 동작 및 검증 동작이 이와 같이 반복된다. 검증 동작 동안에, 데이터 "1"을 기록하는 동작이 보다 일찍 종료된다. 따라서, 데이터 "1"이 기록되어야 할 셀이 없는 경우, 프로그램 검증(a*' 및 a') 동작이 실행되지 않는다. 게다가, 데이터 "2"가 기록되어야 할 셀이 없는 경우, 프로그램 검증(b*' 및 b') 동작이 수행되지 않는다.
도 14는 검증 동작에서의 워드선(WL), 비트선(BL) 및 선택 게이트선(SGD)의 동작의 예를 나타낸 것이다. 비트선(BL)이 충전되고, 워드선(WL)의 전위가 "a*'"으로 설정된다. 이어서, 선택 게이트(S1)를 턴온시키기 위해 선택 게이트선(SGD)이 하이 레벨로 설정되고, 비트선(BL)이 방전된다. 그 결과, 워드선(WL)의 전위 "a*'"으로 검증 동작이 실행된다. 이어서, 비트선을 방전시키기 위해 워드선(WL)의 전위가 "a'"으로 설정되고, 워드선(WL)의 전위 "a'"으로 검증 동작이 수행된다.
(제1 페이지 판독 동작)
도 15는 제1 페이지 판독 동작의 플로우차트를 나타낸 것이다. 먼저, 주소가 지정되고, 도 4에 도시된 2개의 페이지가 선택된다. 도 1b 및 도 1c에 도시된 바와 같이, 문턱 전압 분포가 제2 페이지를 기록하기 전후에 변한다. 따라서, 판독 동작을 수행하기 위해 워드선의 전위가 먼저 "b"로 설정되고, 제2 플래그 셀(FC2) 내의 데이터가 "0"인지 "1"인지가 판정된다(S41 및 S42). 이 판정에 의해 복수의 제2 플래그 셀(FC2)이 존재하는 것으로 밝혀진 경우, 이들 셀의 다수결에 기초하여 "0" 또는 "1"로 판정된다.
제2 플래그 셀(FC2)로부터 판독된 데이터가 "0"인 경우(메모리 셀 내의 데이터가 "2"인 경우), 제2 페이지가 기록된다. 따라서, 셀의 문턱 전압 분포가 도 1c에 도시된 바와 같다. 이러한 셀 내의 데이터를 판정하기 위해서는, 판독 동작을 수행하기 위해 워드선의 전위를 "b"로 설정하는 것으로 충분할 수 있다. 그렇지만, 워드 라인 전위 "b"로 판독 동작을 실행한 결과는 이미 데이터 저장 회로(10)로 판독되어 있다. 따라서, 데이터 저장 회로(10)에 저장된 데이터를 외부로 출력하는 것이 좋다.
반면에, 제2 플래그 셀(FC2)로부터 판독된 데이터가 "1"인 경우(메모리 셀 내의 데이터가 "0"인 경우), 제2 페이지가 기록되지 않는다. 따라서, 셀의 문턱 전압 분포는 도 1a 또는 도 1g에 도시된 바와 같다. 이러한 메모리 내의 데이터를 판정하기 위해서는, 판독 동작을 수행하기 위해 워드선의 전위가 "a"로 설정된다(S44). 그 데이터는 이와 같이 데이터 저장 회로(10)로 판독된다. 그 후에, 데이터 저장 회로(10)로 판독된 데이터는 외부로 출력된다(S43).
(제2 페이지 판독 동작)
도 16은 제2 페이지 판독 동작의 플로우차트를 나타낸 것이다. 제2 페이지 판독 동작에서, 주소가 먼저 지정되고, 도 4에 도시된 2개의 페이지가 선택된다. 도 1b 및 도 1c에 도시된 바와 같이, 문턱 전압 분포는 제2 페이지를 기록하기 전후에 변한다. 그렇지만, 도 1e에 도시한 바와 같은 문턱 전압 분포가 제2 페이지를 기록한 후에 얻어진다. 따라서, 판독 동작을 수행하기 위해 워드선의 전위는 "c" 및 "a"로 두번 변경되어야만 한다.
먼저, 판독 동작을 실행하기 위해 워드선 전위가 "c"로 설정된다(S51). 이어서, 판독 동작을 수행하기 위해 워드선 전위가 "a"로 설정된다(S52). 셀의 문턱 전압이 워드선 전위 "a"보다 낮거나 워드선 전위 "c"보다 높은 경우, 데이터는 "1"로 설정된다. 셀의 문턱 전압이 워드선 전위 "a"보다 높거나 워드선 전위 "c"보다 낮은 경우, 데이터는 "0"으로 설정된다. 제2 페이지를 기록하기 이전에 "1"이 제2 페이지 데이터로서 출력되어야만 한다. 그렇지만, 도 1a에 도시된 문턱 전압 분포가 얻어진다. 따라서, 제2 페이지를 기록한 이후의 것과 동일한 판독 동작이 실행 될 때, 출력 데이터가 "0"으로 될 수 있다. 따라서, 제1 플래그 셀(FC1) 내의 데이터가 "0"인지 "1"인지가 판정된다(S53). 그 결과, 제1 플래그 셀(FC1) 내의 데이터가 "1"이고 제2 페이지가 기록되지 않은 경우, 출력 데이터는 "1"로서 고정된다(S54). 게다가, 플래그 셀 내의 데이터가 "0"인 경우, 판독된 데이터가 출력된다(S55).
도 15 및 도 16에 도시된 시퀀스에 따라 메모리 셀로부터 데이터가 판독된다. 그렇지만, 상기한 바와 같이, 제2 페이지를 기록하는 동안 전원이 꺼지고 제2 페이지 데이터가 정상적으로 기록되지 않은 경우, 메모리 셀로부터 판독된 제1 페이지 데이터가 부정확할 수 있다. 따라서, 이제부터 제1 페이지 데이터를 판독할 때의 동작에 대해 기술한다.
(판독 절차)
도 17은 사용자측으로부터의 판독 절차를 나타낸 플로우차트이다. 예를 들어, 비도시된 사용자측 제어기로부터 도 3에 도시된 제어기(9)를 거쳐 NAND 플래시 메모리로 판독 명령이 입력된다(S61). 그 결과, 주소에 따른 메모리 셀 내의 데이터가 판독되고 SDC로 전송된다(S62). 이어서, NAND 플래시 메모리로부터 제어기(9)로 판독된 데이터가 순차적으로 전송된다. 제어기(9)는 ECC를 디코딩하기 위해 계산을 실행한다(S63). 모든 데이터가 전송된 후에, 제어기(9)는 데이터 내에 에러가 있는지 또는 이러한 에러가 ECC를 사용하여 정정될 수 있는지를 판정한다(S64). 에러가 없거나 이러한 에러가 ECC를 사용하여 정정될 수 있는 경우, 판독된 데이터는 정상적이다. 에러가 ECC를 사용하여 정정될 수 없는 경우, 기록 동 작 동안에 비정상적인 종료가 일어났을 가능성이 있다. 기록 결함은 종래와 같이 이하의 3가지 유형으로 분류된다.
(1) 에러가 제1 페이지를 기록하는 동안에 발생하고, 제1 페이지 데이터가 판독될 수 없다.
(2) 에러가 제2 페이지를 기록하는 동안에 발생하고, 제1 페이지 데이터가 판독될 수 없다.
(3) 에러가 제2 페이지를 기록하는 동안에 발생하고, 제2 페이지 데이터가 판독될 수 없다.
기록 동작 중에 있는 셀이 (1) 및 (3)에서의 에러를 갖기 때문에, 판독 동작은 물론 불가능하다. 제1 실시예는 (2)의 경우를 해결한다. 즉, 제1 페이지 데이터의 파괴가 회피되고, 따라서 제1 페이지 데이터의 판독이 가능하게 된다.
제1 실시예에서, 개별적인 기록 단계에 대한 결과는 다음과 같이 분류될 수 있다.
(1) 제1 페이지를 기록(플래그 셀: 소거된 상태로 유지됨)
· 메인 보디 셀(제1 및 제2 플래그 셀 및 ECC 셀 이외의 셀)에서의 기록 실패의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 실패
특별한 명령 및 워드선 전위 "a"를 사용하는 것에 의한 제1 페이지 판독 실패
· 메인 보디 셀에서의 기록 성공의 경우
정규의 판독(워드선 전위 "a")에 의한 제1 페이지 판독 성공
특별한 명령 및 워드선 전위 "a"를 사용하는 것에 의한 제1 페이지 판독 성공
(2) 인접 셀에 데이터를 기록
(3) 제2 페이지를 기록하는 동작의 제2 단계(제2 플래그 셀(FC2) → 전위 "b")
· 제2 플래그 셀(FC2)에서의 기록 실패 및 메인 보디 셀에서의 기록 실패의 경우
정규의 판독(워드선 전위 "a")에 의한 제1 페이지 판독 성공
특별한 명령 및 워드선 전위 "a"를 사용하는 것에 의한 제1 페이지 판독 성공
· 제2 플래그 셀(FC2)에서의 데이터 기록 성공 및 메인 보디 셀에서의 기록 실패의 경우
정규의 판독(워드선 전위 "b")에 의한 제1 페이지 판독 실패
특별한 명령 및 워드선 전위 "a"를 사용하여 제1 페이지 판독 성공
· 제2 플래그 셀(FC2)에서의 기록 실패 및 메인 보디 셀에서의 기록 성공의 경우
정규의 판독(워드선 전위 "a")에 의한 제1 페이지 판독 성공
특별한 명령 및 워드선 전위 "a"를 사용하는 것에 의한 제1 페이지 판독 성공
· 제2 플래그 셀(FC2)에서의 기록 성공 및 메인 보디 셀에서의 기록 성공의 경우
정규의 판독(워드선 전위 "b")에 의한 제1 페이지 판독 성공
특별한 명령 및 워드선 전위 "a"를 사용하는 것에 의한 제1 페이지 판독 성공
(4) 제2 페이지를 기록하는 동작의 제2 단계(제2 플래그 셀(FC2), 전위 "b" 불변)
정규의 판독(워드선 전위 "b")에 의한 제1 페이지 판독 성공
특별한 명령 및 워드선 전위 "a"를 사용하는 것에 의한 제1 페이지 판독 실패
상기한 관계에서, 제2 페이지 프로그램 동작의 제1 단계가 중단될 때, 제2 플래그 셀(FC2)에서의 기록 성공 및 메인 보디 셀에서의 기록 실패의 경우에 워드선 전위 "b"로 판독 동작이 실행된다. 따라서, 판독 동작이 실패되는데 그 이유는 메인 보디 셀의 문턱 전압이 전위 "b"에 도달하지 않기 때문이다.
따라서, 이 경우에, 도 17의 단계(S65)에 나타낸 바와 같이, 특별한 판독 명령(xxh + 판독 명령)이 플래그 셀 내의 데이터에 상관없이 외부로부터 공급된다. 이 특별한 명령에 응답하여 워드선 전위 "a"로 판독 동작이 실행된다(S66). 메모리 셀로부터 SDC로 판독된 데이터는 제어기(9)로 순차적으로 전송된다. 제어기(9)는 ECC를 디코딩하기 위해 계산을 수행한다(S67).
모든 데이터가 제어기(9)로 전송된 후에, 에러가 있는지 또는 이러한 에러가 ECC를 사용하여 정정될 수 있는지가 판정된다(S68). 그 결과, 에러가 없거나 이러한 에러가 ECC에 의해 정정될 수 있을 때, 판독된 데이터가 출력된다(S69). 게다가, 에러가 ECC를 사용하여 정정될 수 없을 때, 이 에러는 (1) 또는 (3)으로 인해 야기된 에러 또는 방치하는 등으로 인한 셀의 품질 저하로서 간주되고, 따라서 데이터가 판독될 수 없다(S70).
(소거 동작)
소거 동작에서, 먼저 주소가 지정되고, 도 4에서 점선으로 나타낸 블록이 선택된다. 소거 동작이 실행될 때, 메모리 셀 내의 데이터는 "0"으로 되고 제1 페이지 및 제2 페이지 둘다에서 실시되는 판독 동작에 상관없이 데이터 "1"이 출력된다.
제1 실시예에 따르면, 제2 페이지의 기록 동작에서, 제1 페이지가 기록된 후에 인접 셀에 데이터가 기록되고, 확장된 문턱 전압 분포를 갖는 데이터 "2"가 원래의 문턱 전압으로 설정되며, 이어서 다른 데이터가 기록된다. 따라서, 제2 페이지 기록에서 에러가 발생되는 경우에도, 제1 페이지 기록에서 기록된 데이터 "0" 또는 "2"가 파괴되지 않도록 하는 것이 가능하다. 따라서, 제1 페이지 데이터가 판독될 수 있다.
유의할 점은 제2 페이지 기록이 2 단계로, 즉 제1 단계 및 제2 단계로 수행될 때 기록 속도가 저하된다는 것이다. 따라서, 제1 페이지를 파괴할 수 있고 또 기록 동작을 고속으로 수행하고자 하는 사용자의 경우, 제1 단계에서 메모리 셀 데이터 "2"의 기록 동작 및 검증 동작 "b"가 실행되지 않지만 제2 단계에서 기록 동 작이 수행될 수 있다. 이러한 사용자의 경우, 예를 들어 다른 기록 명령이 설정될 수 있거나, 또는 이 사용자에 대한 데이터가 스위칭을 가능하게 해주기 위해 제어 신호 및 제어 전압 발생기 회로(7) 내에 제공된 휴즈 회로(7-1)에 설정될 수 있다.
도 13b는 제2 페이지 기록 동작의 제1 단계가 생략될 때 각각의 데이터 캐쉬 내의 데이터를 나타낸 것이다.
게다가, 제1 실시예에 따른 기록 동작 및 판독 동작에 대해 채택된 조건은 예를 들어 다음과 같이 설정될 수 있다.
· 제1 페이지 기록 이후에 전원이 차단되고 이어서 제2 페이지 기록을 수행하기 위해 전원이 다시 켜지는 경우.
· 제1 페이지 및 제2 페이지의 연속적인 기록 및 제1 페이지 및 제2 페이지의 불연속적인 기록이 명령을 사용하여 전환되는 경우.
· 사용자가 제1 페이지 데이터가 파괴되지 않기를 원하는 경우. 이 경우에, 제1 실시예에 따른 기록 방법 및 판독 방법이 퓨즈 회로(7-1)를 사용하여 이전에 설정되어 있을 때, 새로운 명령이 입력될 필요가 없다.
(제2 실시예)
제1 실시예에 따르면, 제2 페이지 기록에서, 메모리 셀의 데이터 "0" 내지 "1"은 제1 플래그 셀(FC1)에 기록되고, 메모리 셀의 데이터 "0" 내지 "2"는 제2 플래그 셀(FC2)에 기록된다. 그렇지만, 도 1c에 도시된 제2 플래그 셀(FC2)의 문턱 전압 분포가 문턱 전압 "c"보다 낮을 때, 제1 플래그 셀(FC1)이 생략될 수 있다.
도 18은 제2 실시예에서 제2 페이지의 판독 시퀀스를 나타낸 것이다. 동일 한 참조 번호는 제1 실시예에서의 것과 같은 부분을 나타낸다. 제2 실시예의 경우에, 출력 데이터를 구분할 때, 제2 플래그 셀(FC2) 내의 데이터가 제1 플래그 셀(FC1) 내의 데이터 대신에 사용된다(S71).
제2 실시예는 제1 실시예의 것과 동일한 효과를 달성할 수 있다. 게다가, 제1 플래그 셀(FC1)이 제2 실시예에서 생략될 수 있기 때문에, 구성이 간단화될 수 있다.
(제3 실시예)
제1 실시예에 따르면, 제2 페이지 기록에서, 메모리 셀의 데이터 "0" 내지 "1"이 제1 플래그 셀(FC1)에 기록되고, 메모리 셀의 데이터 "0" 내지 "2"가 제2 플래그 셀(FC2)에 기록된다. 그렇지만, 메모리 셀의 기록 시퀀스처럼, 데이터 "0" 내지 "1"의 기록 및 데이터 "2" 내지 "3"의 기록만이 있다. 따라서, 제2 플래그 셀(FC2)에 데이터를 기록하는 것은 어떤 경우에 기록 속도의 증가를 방해할 수 있다. 따라서, 제2 플래그 셀(FC2)을 이용하지 않고 제1 플래그 셀(FC1)만이 사용된다.
이 경우에, 데이터는 제2 페이지 프로그램 동작에서 제1 플래그 셀(FC1)에만 기록된다. 제2 페이지 판독 시퀀스는 도 16에 나타낸 바와 같다.
도 19는 제3 실시예에서 제1 페이지의 판독 시퀀스를 나타낸 플로우차트이며, 동일한 참조 번호는 도 15에서의 것과 같은 부분을 나타낸다. 제1 페이지 판독에서, 데이터는 먼저 판독 레벨 "a"에서 판독된다(S41). 제1 플래그 셀(FC1)에 대한 판정의 결과 제1 플래그 셀(FC1)에 데이터가 기록되어 있는 것으로 판정되는 경우(S42), 제2 페이지의 데이터가 기록된다. 따라서, 판독 레벨 "b"에서 데이터가 다시 판독된다(S81). 게다가, 제1 플래그 셀(FC1)이 그 안에 데이터가 기록되어 있지 않은 경우, 제2 페이지의 데이터가 기록되지 않는다. 따라서, 판독 레벨 "a"에서 데이터를 판독한 결과가 출력된다(S43).
(판독 절차)
사용자에 의한 판독 절차는 도 17에 나타낸 바와 같다. 그렇지만, 제1 페이지 판독, 제1 플래그 셀(FC1) 및 메인 보디 셀 간의 관계는 이하에 기술하는 바와 같다.
(1) 제1 페이지(플래그 셀은 소거된 상태로 남아 있음)
· 메인 보디 셀에서의 기록 실패의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 실패
특별한 명령 및 워드선 전위 "b"를 사용하는 것에 의한 제1 페이지 판독 실패
· 메인 보디 셀에서의 기록 성공의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 성공
특별한 명령 및 워드선 전위 "b"를 사용하여 제1 페이지 판독 실패
(2) 인접 셀에 데이터를 기록
(3) 제2 페이지의 데이터를 기록하는 동작의 제2 단계(제1 플래그 셀(FC1)은 소거된 상태로 남아 있음)
· 메인 보디 셀에서의 기록 실패의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 성공
· 메인 보디 셀에서의 기록 성공의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 성공
(4) 제2 페이지의 데이터를 기록하는 동작의 제2 단계(전위 "a"로 제1 플래그 셀(FC1)에 데이터가 기록됨)
· 제1 플래그 셀(FC1)에서의 기록 실패의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 실패
특별한 명령 및 워드선 전위 "b"를 사용하는 것에 의한 제1 페이지 판독 성공
· 제1 플래그 셀(FC1)에서의 기록 성공의 경우
정규의 판독(워드선 전위 "b")에 의한 제1 페이지 판독 성공
특별한 명령 및 워드선 전위 "b"를 사용하는 것에 의한 제1 페이지 판독 성공
제2 페이지를 기록하는 동작의 제2 단계에서, 제1 플래그 셀(FC1)이 기록 실패를 가질 때, 워드선 전위 "a"로 판독 동작이 실행된다. 제1 단계에서 전위 "b" 이상으로 제1 페이지의 데이터가 기록된다. 그렇지만, 제2 단계에서, 전위 "a" 이상으로 제2 페이지의 데이터가 기록될 가능성이 있다. 따라서, 워드선 전위 "a"로 데이터를 판독하는 것은 실패하게 된다.
따라서, 이 경우에, 도 17의 단계(S65)에 나타낸 바와 같이, 특별한 명령이 외부로부터 NAND 플래시 메모리로 공급되고, 플래그 셀과 상관없이 워드선 전위 "b"로 판독 동작이 실행된다.
제3 실시예에 따르면, 제2 플래그 셀(FC2)을 이용하지 않고 제1 플래그 셀(FC1)만을 사용하여 데이터가 기록된다. 따라서, 제2 페이지의 기록 동작이 향상될 수 있다. 게다가, 제2 페이지 기록 동작에서 에러가 발생한 경우에도, 제1 페이지의 데이터가 판독될 수 있다. 따라서, 반도체 메모리 장치의 신뢰성이 향상될 수 있다.
(제4 실시예)
제1, 제2 및 제3 실시예에 따르면, 도 10에 도시한 바와 같이, 제1 단계 및 제2 단계의 순서로 제2 페이지 기록 동작이 실행된다. 그렇지만, 도 1b에 도시된 인접 셀에서의 기록 동작이 종료될 때, 제2 페이지의 데이터가 결정되기 전에 레벨 "b"를 달성하기 위해 데이터가 기록될 수 있다.
따라서, 마지막 인접 셀에서의 기록 동작 후에 최대 원래의 문턱 전압 "b'"으로 데이터 "2"가 연속적으로 기록될 수 있다. 다른 대안으로서, 외부로부터 새로운 다른 명령이 공급될 수 있고, 이 명령에 응답하여 마지막 인접 셀에서의 기록 동작 이후에 최대 원래의 문턱 전압 "b'"로 데이터 "2"가 기록될 수 있다.
제4 실시예에 따르면, 제2 페이지 데이터가 결정되기 이전에 원래의 문턱 전압 "b'"을 달성하기 위해 데이터 "2"가 기록될 수 있기 때문에, 전체 기록 동작의 속도가 증가될 수 있다. 제1, 제2, 및 제3 실시예에서, 제1 페이지 데이터를 기록하는 속도는 제2 페이지 데이터를 기록하는 속도보다 훨씬 더 높으며, 따라서 불균형이 있게 된다. 그렇지만, 제4 실시예의 경우에, 제2 페이지 데이터를 기록하는 속도가 증가될 수 있으며, 그에 의해 제1 페이지에 데이터를 기록하는 속도가 제2 페이지에서의 속도와 거의 같을 수 있다.
(제5 실시예)
제1 내지 제4 실시예에 따르면, 제2 페이지에 데이터를 기록할 시에, 제1 단계에서 전위 "b'" 이상으로 제1 페이지의 데이터가 기록되고, 이어서 제2 페이지의 기록 데이터를 기반으로 전위 "a'"로 기록 동작이 소거 셀에 수행된다. 이 동작은 제1 페이지 데이터의 문턱 전압 분포가 제2 페이지 데이터의 문턱 전압 분포와 중첩하는 것을 방지한다. 그렇지만, 메인 보디 셀에서의 기록 동작과 마찬가지로 제1 단계 또는 제2 단계에서 플래그 셀에 데이터가 기록된다. 따라서, ECC를 사용하는 정정이 판독 시퀀스에서 수행될 수 없을 때, 특수한 판독 명령을 사용하여 판독 동작이 수행된다.
그렇지만, 예를 들어, 제2 페이지 기록의 제1 단계에서 전위 "b'"을 달성하기 위해 제1 페이지 데이터가 기록되고, 이어서 제2 단계에서 플래그 셀에 데이터가 기록된다. 뒤이어서, 제3 단계에서, 제2 페이지의 기록 데이터에 기초하여 소거 셀에 전위 "a'"으로 데이터가 기록된다. 이러한 동작이 실시될 때, 제1 페이지 데이터의 문턱 전압 분포가 제2 페이지 데이터의 문턱 전압 분포와 중첩하는 것을 방지하는 것이 가능하다. 게다가, 플래그 셀 내의 데이터에 따라 판독 동작을 수행하는 것은 ECC를 사용하지 않고 제1 페이지의 데이터를 판독할 수 있다.
예를 들어, 제1 플래그 셀(FC1)이 예를 들어 제3 실시예에서와 같이 사용되는 경우, 제2 페이지의 기록 동작 동안에 전원의 차단 또는 기타 등등으로 인해 기 록 동작이 중단될 때, 제1 페이지 판독, 제1 플래그 셀(FC1) 및 메인 보디 셀 간의 관계는 다음과 같이 된다.
(1) 제1 페이지(제1 플래그 셀은 소거된 상태로 있음)
· 메인 보디 셀에서의 기록 실패의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 실패
· 메인 보디 셀에서의 기록 성공의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 성공
(2) 인접 셀에 기록
(3) 제2 페이지를 기록하는 동작의 제1 단계(제1 플래그 셀은 소거된 상태로 있고, 전위 "b'"을 달성하기 위해 메인 보디 셀에 데이터가 기록됨)
· 메인 보디 셀에서의 기록 실패의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 성공
· 메인 보디 셀에서의 데이터 기록 성공의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 성공
(4) 제2 페이지를 기록하는 동작의 제2 단계(전위 "a" 또는 소거된 상태에서의 문턱 전압보다 높은 문턱 전압을 달성하기 위해 제1 플래그 셀(FC1)에 데이터가 기록됨)
· 제1 플래그 셀(FC1)에서의 기록 실패의 경우
정규의 판독 동작(워드선 전위 "a")에 의한 제1 페이지 판독 성공
· 제1 플래그 셀(FC1)에서의 기록 성공의 경우
정규의 판독 동작(워드선 전위 "b")에 의한 제1 페이지 판독 성공
(5) 제2 페이지를 기록하는 동작의 제3 단계(전위 "a'"으로 메인 보디 셀에 데이터가 기록됨)
· 메인 보디 셀에서의 기록 실패의 경우
정규의 판독 동작(워드선 전위 "b")에 의한 제1 페이지 판독 성공
· 메인 보디 셀에서의 기록 성공의 경우
정규의 판독 동작(워드선 전위 "b")에 의한 제1 페이지 판독 성공
상기한 바와 같이, 제5 실시예에 따르면, 제2 페이지에서의 기록 동작의 제2 단계에서 전위 "a"를 달성하기 위해 제1 플래그 셀(FC1)에 데이터가 기록된다. 워드선 전위 "a" 또는 "b"를 설정하는 것은 제1 플래그 셀(FC1)에서의 데이터 기록의 실패 또는 성공에 상관없이 제1 페이지에서 데이터를 판독할 수 있다. 따라서, 제1 페이지의 데이터는 ECC를 사용하지 않고 판독될 수 있다. 그에 따라, ECC를 디코딩하는 데 필요한 계산 시간을 기다리지 않고 데이터가 판독될 수 있음으로써, 고속 판독을 가능하게 해준다.
부가의 이점 및 수정이 당업자에게는 용이하게 안출될 수 있다. 따라서, 본 발명은 광의의 측면에서 본 명세서에 도시되고 기술된 특정의 상세 및 대표적인 실시예에 한정되지 않는다. 그에 따라, 첨부된 청구항 및 그의 등가물에 의해 정의되는 본 발명의 일반적 개념의 정신 또는 범위를 벗어나지 않고 여러가지 수정이 행해질 수 있다.
본 발명에 따르면, 단일의 메모리 셀에 다중값 데이터를 저장할 수 있는 반도체 메모리 장치를 제공할 수 있다.

Claims (20)

  1. 복수의 메모리 셀이 매트릭스 형태로 배열되어 있는 메모리 셀 어레이 - 각각의 메모리 셀은 워드선 및 비트선과 연결되어 있고 n개(단, n은 3보다 작지 않은 자연수임)의 값을 저장함 -,
    k개(k < n)의 값이 저장되어 있는 상기 메모리 셀에 n개의 값을 갖는 데이터(n-valued data)를 기록하는 기록부,
    상기 워드선의 전위를 설정하고 상기 메모리 셀 어레이 내의 상기 메모리 셀로부터 데이터를 판독하는 판독부, 및
    상기 판독부에 의해 판독된 데이터가 정정불가능한 에러를 포함하는 경우 상기 k개 값을 갖는 데이터(k-valued data)를 판독할 시에 상기 판독부에 공급되는 상기 워드선의 상기 전위를 변경하는 제어부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는 에러 정정 코드를 저장하는 저장 영역을 갖는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제어부는 제1 판독 명령에 응답하여 상기 판독부를 동작시키고, 상기 판독부에 의해 판독된 상기 데이터가 상기 정정불가능한 에러를 포함하는 경우 상기 제1 판독 명령과 다른 제2 판독 명령에 응답하여 상기 판독부를 동작시키는 반도체 메모리 장치.
  4. n개의 값(단, n은 3보다 작지 않은 자연수임)을 저장하는 메모리 셀, 및
    상기 메모리 셀을 제어하는 제어부를 포함하고,
    상기 제어부는 제1 기록 동작에 의해 상기 메모리 셀의 문턱 전압을 제1 문턱 전압으로부터 상기 제1 문턱 전압 또는 제2 문턱 전압(상기 제1 문턱 전압 < 상기 제2 문턱 전압)으로 설정하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제2 문턱 전압인 경우 제2 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 제3 문턱 전압(상기 제2 문턱 전압 ≤ 상기 제3 문턱 전압) 이상으로 설정하며, 또 상기 메모리 셀의 상기 문턱 전압이 상기 제1 문턱 전압인 경우 제3 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제1 문턱 전압 또는 제4 문턱 전압(상기 제1 문턱 전압 < 상기 제4 문턱 전압)으로 설정하도록 제어하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    플래그 메모리 셀을 더 포함하고,
    상기 제어부는 상기 제2 기록 동작에 의해 상기 메모리 셀과 동시에 선택된 상기 플래그 메모리 셀의 문턱 전압을 상기 제1 문턱 전압으로부터 상기 제3 문턱 전압 이상으로 설정하기 위해 기록을 수행하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제어부는 제1 판독 동작에서 상기 메모리 셀의 문턱 전압이 상기 제3 문턱 전압보다 크거나 같은지에 관한 판독 동작을 수행하고, 상기 제1 판독 동작에 의해 판독된 데이터가 정정불가능한 에러를 포함하는 경우 상기 메모리 셀의 상기 문턱 전압이 상기 제2 문턱 전압보다 크거나 같은지에 관한 판독 동작을 수행하는 반도체 메모리 장치.
  7. 제4항에 있어서,
    플래그 메모리 셀을 더 포함하고,
    상기 제어부는 상기 제3 기록 동작에 의해 상기 메모리 셀과 동시에 선택된 상기 플래그 메모리 셀의 문턱 전압을 상기 제1 문턱 전압으로부터 상기 제4 문턱 전압 이상으로 설정하기 위해 기록을 수행하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제어부는 상기 제3 기록 동작에 의해 데이터가 기록되어 있는 상기 메모리 셀의 문턱 전압을 판독하고, 상기 플래그 메모리 셀의 상기 문턱 전압이 상기 제4 문턱 전압보다 작지 않은 경우 상기 판독된 문턱 전압에 대응하는 데이터를 출력하며, 상기 플래그 메모리 셀의 상기 문턱 전압이 상기 제4 문턱 전압보다 낮은 경우 고정된 데이터를 출력하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 제어부는 상기 제1 판독 동작에서 상기 메모리 셀의 문턱 전압이 상기 제4 문턱 전압보다 크거나 같은지에 관한 판독 동작을 수행하고, 상기 제1 판독 동작에 의해 판독된 데이터가 정정불가능한 에러를 포함하는 경우 상기 메모리 셀의 상기 문턱 전압이 상기 제3 문턱 전압보다 크거나 같은지에 관한 판독 동작을 수행하는 반도체 메모리 장치.
  10. 제4항에 있어서,
    플래그 메모리 셀을 더 포함하고,
    상기 제어부는 상기 제3 기록 동작에 의해 상기 메모리 셀과 동시에 선택된 상기 플래그 메모리 셀의 문턱 전압을 상기 제1 문턱 전압으로부터 상기 제3 문턱 전압 또는 상기 제4 문턱 전압(상기 제1 문턱 전압 < 상기 제4 문턱 전압)이상으로 설정하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제1 문턱 전압인 경우 상기 메모리 셀의 상기 문턱 전압을 상기 제1 문턱 전압 또는 상기 제4 문턱 전압으로 설정하기 위해 기록을 수행하는 반도체 메모리 장치.
  11. 제4항에 있어서,
    상기 제어부는 상기 메모리 셀의 상기 문턱 전압이 상기 제2 문턱 전압인 경 우 상기 제2 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제3 문턱 전압(상기 제2 문턱 전압 ≤ 상기 제3 문턱 전압) 또는 상기 제4 문턱 전압(상기 제3 문턱 전압 < 상기 제4 문턱 전압)으로 설정하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제1 문턱 전압인 경우 상기 제3 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제1 문턱 전압 또는 제5 문턱 전압(상기 제1 문턱 전압 < 상기 제5 문턱 전압 < 상기 제3 문턱 전압)으로 설정하기 위해 기록을 수행하는 반도체 메모리 장치.
  12. 제4항에 있어서,
    상기 제어부는 상기 메모리 셀의 상기 문턱 전압이 상기 제2 문턱 전압인 경우 상기 제2 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제3 문턱 전압(상기 제2 문턱 전압 ≤ 상기 제3 문턱 전압)으로 설정하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제3 문턱 전압인 경우 상기 제3 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제3 문턱 전압 또는 상기 제5 문턱 전압(상기 제3 문턱 전압 < 상기 제5 문턱 전압)으로 설정하며, 상기 문턱 전압이 상기 제1 문턱 전압인 경우 상기 메모리 셀의 상기 문턱 전압을 상기 제1 문턱 전압 또는 상기 제4 문턱 전압(상기 제1 문턱 전압 < 상기 제4 문턱 전압 < 상기 제3 문턱 전압)으로 설정하기 위해 기록을 수행하는 반도체 메모리 장치.
  13. 제4항에 있어서,
    상기 제어부는 상기 제1 기록 동작 이후에 명령에 따라 상기 메모리 셀의 상기 문턱 전압을 상기 제3 문턱 전압으로 설정하기 위해 기록을 수행하는 반도체 메모리 장치.
  14. n개(단, n은 3보다 작지 않은 자연수임)의 값을 저장하는 메모리 셀,
    제1 플래그 메모리 셀,
    제2 플래그 메모리 셀, 및
    상기 메모리 셀 및 상기 제1 및 제2 플래그 메모리 셀을 제어하는 제어부를 포함하고,
    상기 제어부는 제1 기록 동작에 의해 상기 메모리 셀의 문턱 전압을 제1 문턱 전압으로부터 상기 제1 문턱 전압 또는 제2 문턱 전압(상기 제1 문턱 전압 < 상기 제2 문턱 전압)으로 설정하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제2 문턱 전압인 경우 제2 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 제3 문턱 전압(상기 제2 문턱 전압 ≤ 상기 제3 문턱 전압) 이상으로 설정하고 상기 제2 플래그 메모리 셀에 상기 제3 문턱 전압을 설정하기 위해 기록을 수행하며, 상기 메모리 셀의 상기 문턱 전압이 상기 제1 문턱 전압인 경우 제3 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제1 문턱 전압 또는 제4 문턱 전압(상기 제1 문턱 전압 < 상기 제4 문턱 전압)으로 설정하기 위해 기록을 수행하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제3 문턱 전압인 경우 상기 메모리 셀에 상기 제3 문턱 전압 및 제5 문턱 전압(상기 제3 문턱 전압 < 상기 제5 문턱 전압) 중 하 나를 설정하기 위해 기록을 수행하고 상기 제1 플래그 메모리 셀에 상기 제4 문턱 전압을 기록하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제어부는 상기 메모리 셀의 문턱 전압이 상기 제3 문턱 전압보다 크거나 같은지에 관한 제1 판독 동작을 수행하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제4 문턱 전압보다 크거나 같은지에 관한 제2 판독 동작을 수행하며, 상기 판독된 데이터가 에러를 갖지 않거나 정정가능한 에러를 갖는 경우 상기 제2 판독 동작에 의해 판독된 데이터를 출력하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 제2 플래그 메모리 셀의 문턱 전압이 상기 제3 문턱 전압보다 낮은 경우 상기 제1 플래그 메모리 셀이 사용되지 않고,
    상기 제어부는 상기 제2 및 제3 기록 동작에 의해 기록된 상기 메모리 셀의 문턱 전압을 판독하고, 상기 제2 플래그 메모리 셀의 상기 문턱 전압이 상기 제4 문턱 전압보다 작지 않은 경우 상기 판독된 문턱 전압에 대응하는 데이터를 출력하며, 상기 제2 플래그 메모리 셀의 상기 문턱 전압이 상기 제4 문턱 전압보다 작은 경우 고정된 데이터를 출력하는 반도체 메모리 장치.
  17. 제14항에 있어서,
    상기 제어부는 상기 제2 기록 동작에서 상기 제2 플래그 메모리 셀에 기록을 수행하지 않고, 상기 메모리 셀의 상기 문턱 전압이 상기 제4 문턱 전압보다 크거나 같은지를 판정하기 위해 상기 제1 판독 동작을 수행하며, 상기 메모리 셀의 상기 문턱 전압이 상기 제3 문턱 전압보다 크거나 같은지를 판정하기 위해 상기 제2 판독 동작을 수행하고, 데이터가 상기 제1 플래그 메모리 셀에 기록되어 있는 경우 결과를 출력하며, 데이터가 상기 제1 플래그 메모리 셀에 기록되어 있지 않은 경우 상기 제1 판독 동작에서 행해진 판정의 결과를 출력하는 반도체 메모리 장치.
  18. 제14항에 있어서,
    상기 제어부는 상기 제1 기록 동작 이후에 명령에 따라 상기 메모리 셀의 상기 문턱 전압을 상기 제3 문턱 전압으로 설정하기 위해 기록을 수행하는 반도체 메모리 장치.
  19. 제14항에 있어서,
    상기 제어부는 상기 제3 기록 동작에 의해 상기 메모리 셀과 동시에 선택된 상기 제1 플래그 메모리 셀의 문턱 전압을 상기 제1 문턱 전압으로부터 상기 제4 문턱 전압(상기 제1 문턱 전압 < 상기 제4 문턱 전압) 이상으로 설정하고, 상기 메모리 셀의 상기 문턱 전압이 상기 제1 문턱 전압인 경우 제4 기록 동작에 의해 상기 메모리 셀의 상기 문턱 전압을 상기 제1 문턱 전압 또는 상기 제4 문턱 전압으로 설정하기 위해 기록을 수행하는 반도체 메모리 장치.
  20. 제15항에 있어서,
    상기 메모리 셀은 상기 메모리 셀 어레이 내에 포함되고, 상기 메모리 셀 어레이는 에러 정정 코드가 저장되어 있는 저장 영역을 갖는 반도체 메모리 장치.
KR1020060075537A 2005-08-12 2006-08-10 데이터의 파괴를 방지하는 반도체 메모리 장치 KR100756711B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060075537A KR100756711B1 (ko) 2005-08-12 2006-08-10 데이터의 파괴를 방지하는 반도체 메모리 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00234719 2005-08-12
KR1020060075537A KR100756711B1 (ko) 2005-08-12 2006-08-10 데이터의 파괴를 방지하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20070019575A true KR20070019575A (ko) 2007-02-15
KR100756711B1 KR100756711B1 (ko) 2007-09-07

Family

ID=41628828

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060075537A KR100756711B1 (ko) 2005-08-12 2006-08-10 데이터의 파괴를 방지하는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100756711B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100865830B1 (ko) * 2007-02-22 2008-10-28 주식회사 하이닉스반도체 메모리 소자의 독출 방법
US8027194B2 (en) 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US8031522B2 (en) 2007-04-30 2011-10-04 Samsung Electronics Co., Ltd. Memory system, program method thereof, and computing system including the same
US8621266B2 (en) 2009-09-17 2013-12-31 Samsung Electronics Co., Ltd. Nonvolatile memory system and related method of performing erase refresh operation
KR101360133B1 (ko) * 2008-03-14 2014-02-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8027194B2 (en) 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
KR100865830B1 (ko) * 2007-02-22 2008-10-28 주식회사 하이닉스반도체 메모리 소자의 독출 방법
US7518913B2 (en) 2007-02-22 2009-04-14 Hynix Semiconductor Inc. Read method of memory device
US7751241B2 (en) 2007-02-22 2010-07-06 Hynix Semiconductor Inc. Read method of memory device
DE102007031027B4 (de) * 2007-02-22 2016-11-24 Hynix Semiconductor Inc. Leseverfahren einer Speichervorrichtung
US8614914B2 (en) 2007-04-30 2013-12-24 Samsung Electronics Co., Ltd. Memory system, program method thereof, and computing system including the same
US9030876B2 (en) 2007-04-30 2015-05-12 Samsung Electronics Co., Ltd. Memory system, program method thereof, and computing system including the same
US8031522B2 (en) 2007-04-30 2011-10-04 Samsung Electronics Co., Ltd. Memory system, program method thereof, and computing system including the same
US8223544B2 (en) 2007-04-30 2012-07-17 Samsung Electronics Co., Ltd. Memory system, program method thereof, and computing system including the same
US9460796B2 (en) 2007-04-30 2016-10-04 Samsung Electronics Co., Ltd. Memory system, program method thereof, and computing system including the same
US9275742B2 (en) 2007-04-30 2016-03-01 Samsung Electronics Co., Ltd. Memory system, program method thereof, and computing system including the same
KR101360133B1 (ko) * 2008-03-14 2014-02-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US8565021B2 (en) 2008-06-13 2013-10-22 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US8705272B2 (en) 2008-06-13 2014-04-22 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US8760918B2 (en) 2008-06-13 2014-06-24 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US8638585B2 (en) 2008-06-13 2014-01-28 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US8625344B2 (en) 2008-06-13 2014-01-07 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US8614919B2 (en) 2008-06-13 2013-12-24 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US8621266B2 (en) 2009-09-17 2013-12-31 Samsung Electronics Co., Ltd. Nonvolatile memory system and related method of performing erase refresh operation

Also Published As

Publication number Publication date
KR100756711B1 (ko) 2007-09-07

Similar Documents

Publication Publication Date Title
JP4991131B2 (ja) 半導体記憶装置
JP5367210B2 (ja) 半導体記憶装置
JP5065594B2 (ja) 半導体記憶装置
JP4928752B2 (ja) 半導体記憶装置
JP4786171B2 (ja) 半導体記憶装置
JP4945187B2 (ja) 半導体記憶装置
JP4896605B2 (ja) 不揮発性半導体記憶システム
JP5073197B2 (ja) ページバッファおよびこれを含むマルチ−ビット不揮発性メモリ装置
JP4791912B2 (ja) 不揮発性半導体記憶装置及び不揮発性記憶システム
JP4768256B2 (ja) 半導体記憶装置
JP4713873B2 (ja) 半導体記憶装置
JP4041057B2 (ja) 不揮発性半導体記憶装置
JP4843362B2 (ja) 半導体記憶装置
JP5305751B2 (ja) 半導体記憶装置
JP2010225220A (ja) 不揮発性半導体記憶装置、及びそのデータ書き込み方法
JP2008010046A (ja) 不揮発性半導体記憶装置
JP5802603B2 (ja) 半導体記憶装置
KR100756711B1 (ko) 데이터의 파괴를 방지하는 반도체 메모리 장치
JP5075992B2 (ja) 半導体記憶装置
JP4489084B2 (ja) 不揮発性半導体記憶装置
JP5296175B2 (ja) 半導体記憶装置
JP5197730B2 (ja) 半導体記憶装置
JP5216908B2 (ja) 半導体記憶装置
JP2011119023A (ja) 半導体記憶装置
JP2011150788A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130820

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180730

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190729

Year of fee payment: 13