TWI696186B - 對記憶體胞之操作 - Google Patents

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Abstract

在一實例中，跨複數個記憶體胞同時施加複數個信號脈衝，直至各自記憶體胞達到一所要狀態。各自記憶體胞共同耦合至一第一信號線且耦合至一不同各自第二信號線。各信號脈衝藉由引起各自記憶體胞驟回來引起各自記憶體胞移動朝向該所要狀態。回應於耦合至一各自第二信號線之該各自記憶體胞每次驟回而切斷至該各自第二信號線之電流。

Description

對記憶體胞之操作
本發明大體上係關於記憶體，且更特定言之，本發明係關於對記憶體胞之操作。
通常可提供記憶體裝置作為電腦或其他電子裝置中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之各種類型之記憶體。
可將各種記憶體陣列組織成一交叉點架構，其中記憶體胞(例如兩個末端胞)定位於用於存取胞之一第一信號線及一第二信號線之相交點處(例如，在字線及位元線之相交點處)。一些記憶體胞可為(例如)其狀態(例如儲存資料值)取決於記憶體胞之程式化電阻之電阻可變記憶體胞。一些電阻可變記憶體胞可包括與一儲存元件(例如一相變材料、金屬氧化物材料及/或可程式化至不同電阻位準之一些其他材料)串聯之一選擇元件(例如二極體、電晶體或其他切換裝置)。可指稱自選記憶體胞之一些可變電阻記憶體胞包括可充當記憶體胞之一選擇元件及一儲存元件兩者之一單一材料。
根據本發明之一態樣，一種方法包括：跨複數個記憶體胞同時施加複數個信號脈衝，直至各自記憶體胞達到一所要狀態，其中各自記憶體胞共同耦合至一第一信號線且耦合至一不同各自第二信號線，且其中各信號脈衝藉由引起各自記憶體胞驟回來引起各自記憶體胞移動朝向該所要狀態；及回應於耦合至一各自第二信號線之該各自記憶體胞每次驟回而切斷至該各自第二信號線之電流。
根據本發明之一態樣，一種設備包括：一控制器；及一陣列，其耦合至該控制器，其中該陣列包括耦合至一第一記憶體胞之一第一信號線、耦合至一第二記憶體胞之一第二信號線及共同耦合至該第一記憶體胞及該第二記憶體胞之一第三信號線；其中當抑制該第二記憶體胞時，該控制器經組態以引起在一第一時段期間跨該第一記憶體胞施加具有一第一極性之複數個第一信號脈衝，直至將該第一記憶體胞程式化為一所要第一狀態，其中各第一信號脈衝藉由引起該第一記憶體胞驟回來引起該第一記憶體胞移動朝向該所要第一狀態；及其中當抑制該第一記憶體胞時，該控制器經組態以引起在一第二時段期間跨該第二記憶體胞施加具有與該第一極性相反之一第二極性之複數個第二信號脈衝，直至將該第二記憶體胞程式化為一所要第二狀態，其中各第二信號脈衝藉由引起該第二記憶體胞驟回來引起該第二記憶體胞移動朝向該所要第二狀態。
根據本發明之另一態樣，一種方法包括：將一第一信號同時施加至第一信號線及第二信號線，其中該第一信號線耦合至一第一記憶體胞且該第二信號線耦合至一第二記憶體胞；在將該第一信號同時施加至第一信號線及第二信號線時，將一第三信號施加至一第三信號線，其中該第三信號線共同耦合至該第一記憶體胞及該第二記憶體胞；基於一驟回事件是否回應於將該第一信號施加至該第一信號線及將該第三信號施加至該第三信號線而發生於該第一信號線上來判定該第一記憶體胞之一資料狀態；及基於一驟回事件是否回應於將該第二信號施加至該第二信號線及將該第三信號施加至該第三信號線而發生於該第二信號線上來判定該第二記憶體胞之一資料狀態。
根據本發明之另一態樣，一種設備包括：一控制器；及一陣列，其耦合至該控制器，其中該陣列包括耦合至一第一記憶體胞之一第一信號線、耦合至一第二記憶體胞之一第二信號線及共同耦合至該第一記憶體胞及該第二記憶體胞之一第三信號線；其中該控制器經組態以引起將一第一信號同時施加至該第一信號線及該第二信號線且引起在將該第一信號同時施加至該第一信號線及該第二信號線時將複數個信號脈衝施加至該第三信號線，其中各信號脈衝藉由引起該第一記憶體胞及該第二記憶體胞在施加各信號脈衝時驟回來引起該第一記憶體胞及該第二記憶體胞移動朝向一所要狀態；其中該設備經組態以回應於判定該第一記憶體胞每次驟回而切斷至該第一信號線之電流且回應於判定該第二記憶體胞每次驟回而切斷至該第二信號線之電流。
在一實例中，跨複數個記憶體胞同時施加複數個信號脈衝，直至各自記憶體胞達到一所要狀態。各自記憶體胞共同耦合至一第一信號線且耦合至一不同各自第二信號線。各信號脈衝藉由引起各自記憶體胞驟回來引起各自記憶體胞移動朝向該所要狀態。回應於耦合至一各自第二信號線之該各自記憶體胞每次驟回而切斷至該各自第二信號線之電流。
本發明之若干實施例提供若干益處。例如，使用複數個脈衝來程式化一記憶體胞可允許在各驟回事件期間調整傳遞給胞之能量，其可導致程式化期間之總能量消耗比其中可施加一連續電壓差動之先前方法減少。此亦可允許藉由調整驟回事件之次數來調整傳遞給胞之總能量。在一些實例中，在各驟回期間切斷至一胞之電流亦可比不切斷電流減少電力消耗。
在以下詳細描述中，參考構成本發明之一部分之附圖且附圖中依繪示方式展示特定實例。在圖式中，相同元件符號描述全部若干視圖中之實質上類似組件。可利用其他實例且可在不背離本發明之範疇的情況下作出結構及電性改變。因此，以下詳細描述不應被視為意在限制，且本發明之範疇僅由隨附申請專利範圍及其等效物界定。
圖1係根據本發明之若干實施例之一記憶體陣列100 (例如一交叉點記憶體陣列)之一實例之三維圖。記憶體陣列100可包含彼此交叉(例如，在不同平面中相交)之複數個第一信號線(例如第一存取線)(其可指稱字線110-0至110-N)及複數個第二信號線(例如第二存取線)(其可指稱位元線120-0至120-M)。例如，各字線110-0至110-N可與位元線120-0至120-M交叉。一記憶體胞125可介於位元線與字線之間(例如，在各位元線/字線交叉處)。
例如，記憶體胞125可為電阻可變記憶體胞。記憶體胞125可包含可程式化為不同資料狀態之一材料。在一些實例中，各記憶體胞125可包含可充當一選擇器材料(例如一切換材料)及一儲存材料之一材料，使得各記憶體胞125可充當一選擇器裝置及一記憶體元件兩者。例如，各記憶體胞可包含硫屬化物材料，其可由各種摻雜或未摻雜材料形成、可或可不為一相變材料及/或可或可不在讀取及/或寫入記憶體胞期間經歷一相變。在一些實例中，各記憶體胞125可包含三元組合物(其可包含硒(Se)、砷(As)及鍺(Ge))、四元組合物(其可包含矽(Si)、Se、As及Ge)等等。
在各種實施例中，記憶體胞125之臨限電壓可回應於跨記憶體胞125施加之一電壓差動之一量值超過其臨限電壓而驟回。此等記憶體胞可指稱驟回記憶體胞。例如，一記憶體胞125可回應於施加電壓差動超過臨限電壓而自一非導電(例如高阻抗)狀態驟回至一導電(例如低阻抗)狀態。例如，一記憶體胞驟回可係指記憶體胞回應於跨記憶體胞施加之一電壓差動大於記憶體胞之臨限電壓而自一高阻抗狀態轉變成一低阻抗狀態。例如，一記憶體胞之一臨限電壓驟回可指稱一驟回事件。
圖2A繪示根據本發明之若干實施例之與諸如記憶體胞125之記憶體胞之各種狀態(例如狀態0、狀態1及狀態D)相關聯之臨限值分佈。在圖2A中，電壓VCELL可對應於施加至記憶體胞(例如，跨記憶體胞施加)之一電壓差動，諸如一位元線電壓(VBL)與一字線電壓(VWL)之間之差(例如VCELL=VBL-VWL)。臨限電壓分佈(例如範圍) 200-1、200-2、201-1、201-2、202-D1及202-D2可表示程式化為一特定狀態之記憶體胞之臨限電壓之一統計變動。圖2A中所繪示之分佈對應於結合圖2B及圖2C進一步描述之電流-電壓曲線，圖2B及圖2C繪示與指派資料狀態相關聯之驟回不對稱性。
在一些實例中，一特定狀態中之一記憶體胞125之臨限電壓之量值可因不同極性而不對稱，如圖2A、圖2B及圖2C中所展示。例如，一記憶體胞125之臨限電壓可在一極性中具有不同於一相反極性之一量值。例如，足以引起一記憶體125驟回之一施加電壓量值可因一施加電壓極性而不同於另一施加電壓極性之施加電壓量值。
在各種實施例中，一記憶體胞之臨限電壓可隨時間漂移(例如，至一更高絕對值)，如由臨限值分佈202-D1及202-D2所指示，此可指稱漂移狀態。例如，程式化為一分佈201-2之一記憶體胞可隨時間漂移朝向分佈202-D2。類似地，程式化為一分佈200-2之一記憶體胞亦可隨時間漂移至一更高臨限電壓。
程式化為一分佈200-1之一記憶體胞可隨時間漂移朝向分佈202-D1。程式化為分佈201-1之一記憶體胞亦可隨時間漂移朝向一負向更高臨限電壓。
圖2A繪示可用於判定一記憶體胞之狀態(例如，用於區分狀態「1」與狀態「0」，作為一讀取操作之部分)之定界電壓VDM1及VDM2。在此實例中，VDM1係用於區分處於狀態1 (201-2)中之胞與狀態0 (200-2)或漂移狀態202-D2中之胞之一正電壓。類似地，VDM2係用於區分狀態0 (200-1)中之胞與狀態1 (201-1)或漂移狀態202-D1中之胞之一負電壓。在圖2A至圖2C之實例中，一正狀態0中之一記憶體胞125不回應於施加VDM1而驟回，一正狀態1中之一記憶體胞125回應於施加VDM1而驟回，一負狀態0中之一記憶體胞125回應於施加VDM2而驟回，且一負狀態1中之一記憶體胞125不回應於施加VDM2而驟回。
實施例不受限於圖2A中所展示之實例。例如，可互換狀態0及狀態1之指定(例如，可將分佈201-1及201-2指定為狀態0且可將分佈200-1及200-2指定為狀態1)。
在一些實例中，可電及/或熱加速胞臨限電壓漂移。例如，可將一電場及/或熱量施加至記憶體胞以加速漂移。在一些實例中，可將一記憶體胞125自漂移狀態程式化為狀態0或狀態1。
圖2B及圖2C係根據本發明之若干實施例之對應於圖2A之記憶狀態之電流-電壓曲線之實例。因而，在此實例中，圖2B及圖2C中之曲線對應於其中將狀態0指定為一特定極性(在此實例中為正極性方向)中之較高臨限電壓狀態且將狀態1指定為相反極性(在此實例中為負極性方向)中之較高臨限電壓狀態之胞。如上文所提及，狀態指定可經互換使得狀態1可對應於正極性方向上之較高臨限電壓狀態且狀態0對應於負方向上之較高臨限電壓狀態。
圖2B及圖2C繪示本文中所描述之驟回。VCELL可表示跨記憶體胞施加之一電壓。例如，VCELL可為施加至對應於胞之一頂部電極之一電壓減去施加至對應於胞之一底部電極之一電壓(例如，經由一字線及位元線)。如圖2B中所展示，回應於所施加之一正極性電壓(VCELL)，程式化為狀態0 (例如200-2)之一記憶體胞處於一非導電狀態中，直至VCELL達到電壓Vtst02，此時胞轉變為一導電(例如低電阻)狀態。此轉變可指稱一驟回事件，其發生於跨胞施加之電壓(在一特定極性中)超過胞之臨限電壓時。因此，電壓Vtst02可指稱一驟回電壓。在圖2B中，電壓Vtst01對應於程式化為狀態0 (例如200-1)之一胞之一驟回電壓。即，如圖2B中所展示，當VCELL在負極性方向上超過Vtst01時，記憶體胞轉變(例如，切換)成一導電狀態。
類似地，如圖2C中所展示，回應於所施加之一負極性電壓(VCELL)，程式化為狀態1 (例如201-1)之一記憶體胞處於一非導電狀態中，直至VCELL達到電壓Vtst11，此時胞驟回至一導電(例如低電阻)狀態。在圖2C中，電壓Vtst12對應於程式化為狀態1 (例如201-2)之一胞之驟回電壓。即，如圖2C中所展示，當VCELL在正極性方向上超過Vtst12時，記憶體胞自一高阻抗非導電狀態驟回至一低阻抗導電狀態。
在各種例項中，一驟回事件可導致一記憶體胞切換狀態。例如，若將超過Vtst02之一VCELL施加至一狀態0胞，則所得驟回事件可將胞之臨限電壓減小至低於VDM1之一位準，此將導致胞被讀取為狀態1 (例如201-2)。因而，在若干實施例中，一驟回事件可用於對一胞寫入相反狀態(例如，自狀態1至狀態0，且反之亦然)。
如下文將進一步描述，對應於程式化狀態之臨限電壓分佈可跨極性不對稱(例如，因正向/正偏壓及反向/負偏壓而不同)。可利用將不同狀態指定為相反極性中之較高臨限電壓(例如，將正向方向上之較高臨限電壓指定為狀態0且將反向方向上之較高臨限電壓指定為狀態1)來執行根據本文中所描述之實施例之記憶體運算函數。例如，在若干實施例中，記憶體胞可經操作以實施一XOR (互斥或)函數。執行XOR函數可用於(例如)執行比較運算以判定輸入資料(例如一輸入向量)是否匹配儲存於一陣列中之資料。在若干實施例中，XOR函數可用於執行諸如加法、減法、乘法、除法等等之較高階運算。
圖3繪示根據本發明之若干實施例之與比較輸入資料與儲存於一記憶體胞中之資料相關聯之可施加至記憶體胞之電壓信號之一實例。圖3包含一記憶體胞325，其可為諸如上文所描述之記憶體胞125之一記憶體胞。記憶體胞325耦合至一字線(WL) 310及一位元線(BL) 320。將一電壓信號SBL施加至位元線320且將一電壓信號SWL施加至字線310，其中電壓信號SBL與電壓信號SWL之間之一差對應於跨記憶體胞325施加之一電壓差動。類比於圖2A至圖2C，圖3中所展示之實例對應於其中將正向(例如正極性)方向上之較高臨限電壓指定為狀態0且將反向方向(例如負極性)上之較高臨限電壓指定為狀態1之胞。因此，一正電壓差動VDM1用於判定正向方向上之胞狀態且一負差動VDM2用於判定反向方向上之胞狀態。在若干實施例中，可將輸入狀態(例如資料值)映射至指定電壓定界位準(例如VDM1及VDM2)以比較輸入資料值與儲存資料值，此可實施(例如)一XOR函數。
例如，電壓信號SWL可具有一電壓VWL1且電壓信號SBL可具有一電壓VBL1，使得一施加電壓差動VDM1 (例如，VDM1=VBL1-VWL1)可對應於一輸入狀態0 (例如一邏輯0)，或電壓信號SWL可具有一電壓VWL2且電壓信號SBL可具有一電壓VBL2，使得一施加電壓差動VDM2 (例如，VDM2=VBL2-VWL2)可對應於一輸入狀態1 (例如一邏輯1)。例如，當狀態0係輸入狀態(例如用於與一胞之一儲存狀態比較之一狀態)時，施加至記憶體胞325 (例如，跨記憶體胞325施加)之輸入電壓差動可為VDM1 (例如，其中驅動位元線320至高位電壓VBL1且驅動字線310至低位電壓VWL1)。當狀態1係輸入狀態時，施加至記憶體胞325之輸入電壓差動可為VDM2 (例如，其中驅動位元線320至低位電壓VBL2且驅動字線310至高位電壓VWL2)。因此，所施加之VDM1信號之極性與VDM2信號之極性相反。
參考圖2A中針對具有驟回特性(諸如圖2B及圖2C中所展示之驟回特性)之記憶體胞所展示之臨限值分佈，可藉由將對應輸入電壓信號(例如VDM1)施加至胞且判定(例如，感測)是否發生一驟回事件來比較一輸入狀態0與一記憶體胞(例如325)之儲存狀態。類似地，可藉由將對應電壓信號(例如VDM2)施加至胞且感測是否發生一驟回事件來比較一輸入狀態1與記憶體胞之儲存狀態。下表1係繪示一實例的一真值表，在該實例中，輸入狀態與儲存狀態之比較結果對應於一XOR函數。
例如，為判定一輸入狀態0是否匹配儲存於一記憶體胞中之一資料狀態，可將VDM1施加至胞。若胞儲存狀態0 (例如200-2)或漂移至狀態202-D2，則一驟回事件不會發生(例如，由於VDM1低於胞之臨限電壓位準)。若胞儲存狀態1 (例如201-2)，則一驟回事件會發生(例如，由於VDM1高於胞臨限電壓位準)。因此，回應於施加電壓VDM1而偵測到一驟回事件指示一不匹配(例如，輸入資料狀態0不匹配儲存狀態1)，且回應於施加電壓VDM1而未偵測到一驟回事件指示一匹配(例如，輸入狀態0相同於儲存資料狀態或處於一漂移狀態D中)。類似地，為判定一輸入狀態1是否匹配儲存於一記憶體胞中之一資料狀態，可將VDM2施加至胞。若胞儲存狀態0 (例如200-1)，則一驟回事件會發生(例如，由於VDM2高於胞之臨限電壓)。若胞儲存狀態1 (例如201-1)或已漂移至狀態202-D1，則一驟回事件不會發生(例如，由於VDM2低於胞臨限電壓位準)。因此，回應於施加電壓VDM2而偵測到一驟回事件指示一不匹配(例如，輸入資料狀態1不匹配儲存狀態0)，且回應於施加電壓VDM2而未偵測到一驟回事件指示一匹配(例如，輸入狀態1相同於儲存資料狀態或處於一漂移狀態D中)。
因此，如下表1中所展示，比較運算之結果對應於一XOR函數。即，僅在輸入狀態相同於儲存狀態時判定一匹配，且在輸入狀態不同於儲存狀態時判定一不匹配。
在若干實施例中，可結合可指稱一輸入狀態Z (例如一「不關注」狀態)之一額外輸入狀態(例如除狀態0或狀態1之外之一輸入狀態)來使用漂移狀態202-D1及202-D2。由於任一極性中之一偏移狀態中之胞具有高於驟回電壓之一臨限電壓，所以不論施加電壓如何，驟回事件均不會發生。因此，不論記憶體胞之儲存狀態如何(例如狀態0、狀態1或一漂移狀態)，不會回應於電壓信號SBL具有一電壓VBLZ及電壓信號SWL具有一電壓VWLZ且因此不會回應於一施加電壓差動VDMZ (例如，VDMZ=VBLZ-VWLZ)而偵測到驟回事件。電壓VDMZ可對應於具有記憶體胞之各自驟回電壓(在任一極性中)之間之一量值之一抑制電壓。在此實例中，未偵測到一驟回事件對應於一「匹配」結果。
包含輸入狀態Z及漂移記憶狀態D之比較運算之結果包含於表1中。如表中所繪示，第三輸入狀態Z (例如「不關注」)提供執行(例如)三元運算之能力。
表1係對應於比較輸入資料與儲存資料之一真值表之一實例，如結合圖2A至圖2C及圖3所描述。
Figure 107139602-A0304-0001
 表1：一輸入狀態與由一記憶體胞儲存之一狀態之比較結果
儘管先前結合圖2A至圖2C及圖3所描述之實例及表1中之實例使用一判定驟回事件來指示一不匹配結果且使用無驟回事件來指示一匹配，但實施例不受限於此。例如，在其他實例中，一判定驟回事件可指示一匹配，而一判定無驟回事件可指示一不匹配。
圖4繪示根據本發明之若干實施例之比較輸入資料(例如輸入位元值之一群組)與儲存於一記憶體陣列400中之資料(例如位元值之群組)之一實例。陣列400可包含諸如上述記憶體胞之記憶體胞。如圖4中所展示，輸入資料可為用於與儲存於記憶體陣列400中之資料(例如位元向量404-0至404-7，其等可統稱為位元向量404)比較之一輸入向量402 (例如對應於所展示之位元Bit0至Bit7之「00110011」)。
在此實例中，記憶體陣列400包含複數個第一信號線(例如字線) 410-0至410-7及複數個第二信號線(例如位元線420-0至420-7)。陣列400可為其中一記憶體胞425定位於各位元線/字線交叉處之一交叉點陣列。儘管圖4之實例中展示8個位元線及8個字線，但實施例不受限於特定數目個字線及/或位元線。
在圖4中，將位元向量404儲存於共同耦合至一各自字線410之胞中(例如，其中將位元0儲存於耦合至位元線420-0之一胞中，將位元1耦合至位元線420-1，...，將位元7耦合至位元線420-7)。例如，在此實例中，將位元向量404-0 (「01111111」)儲存於耦合至字線410-0之胞中，將位元向量404-1 (「11110111」)儲存於耦合至字線410-1之胞中，將位元向量404-2 (「11111111」)儲存於耦合至字線410-2之胞中，將位元向量404-3 (「11111101」)儲存於耦合至字線410-3之胞中，將位元向量404-4 (「00110011」)儲存於耦合至字線410-4之胞中，將位元向量404-5 (「00000000」)儲存於耦合至字線410-5之胞中，將位元向量404-6 (「11111110」)儲存於耦合至字線410-6之胞中，且將位元向量404-7 (「00000000」)儲存於耦合至字線410-7之胞中。
如圖4中所展示，可包括一感測放大器430之偵測器耦合至各自字線410。例如，感測放大器430-0至430-7可分別耦合至字線410-0至410-7。在一些實例中，一感測放大器430可為一字線驅動器(圖4中未展示)之部分。一鎖存器440可耦合至各自感測放大器430且因此耦合至各自字線410。例如，鎖存器440-0至440-7可分別耦合至感測放大器430-0至430-7且因此分別耦合至字線410-0至410-7。鎖存器440-0至440-7可分別儲存指示向量404-0至404-7是否匹配輸入向量402之資料。在一些實例中，一感測放大器430與一各自鎖存器440之組合可指稱感測電路系統。
如上文所描述，比較一輸入狀態0 (例如位元值0)與儲存於一記憶體胞(例如425)中之一位元值可包含將先前所描述之電壓差動VDM1施加至該記憶體胞。例如，比較輸入向量402之位元0 (例如輸入狀態0)與儲存於耦合至位元線420-0及字線410-0之記憶體胞中之位元值(例如儲存狀態0)可包含將一正極性電壓差動VDM1施加至記憶體胞(例如，藉由將位元線電壓VBL1施加至位元線420-0且將字線電壓VWL1施加至字線410-0)。可藉由將電壓差動VDM1施加至耦合至位元線420-0之各記憶體胞來比較輸入向量402之位元0與各儲存向量404之位元0資料值。在一些實例中，可在將位元線電壓VBL1施加至位元線420-0時將字線電壓VWL1同時施加至字線410-0至410-7。
如本文中所使用，同時執行多個動作意欲意謂：在一各自時段內執行此等動作之各者，且此等各自時段之各者與剩餘各自時段之各者部分或完全重疊。換言之，可在至少某時段內同時執行該等動作。
依一類似方式，可藉由將電壓差動VDM1施加至耦合至位元線420-1之各記憶體胞來比較輸入向量402之位元1 (例如輸入狀態0)與儲存資料向量404之位元1，可藉由將電壓差動VDM1施加至耦合至位元線420-4之各記憶體胞來比較輸入向量402之位元4 (例如輸入狀態0)與儲存資料向量404之位元4，且可藉由將電壓差動VDM1施加至耦合至位元線420-5之各記憶體胞來比較輸入向量402之位元5 (例如輸入狀態0)與儲存資料向量404之位元5。在一些實例中，可在一第一階段(例如時段)期間將電壓差動VDM1同時(例如，並行)施加至耦合至位元線420-0、420-1、420-4及420-5之一或多個記憶體胞，如圖4中所展示。例如，可在第一階段期間同時(例如，並行)分別比較輸入向量402之位元0、位元1、位元4及位元5與儲存向量404之位元0、位元1、位元4及位元5。在一實例中，在第一階段之後，可在一第二階段期間將電壓差動VDMZ (如先前結合圖2A至圖2C及圖3所描述)同時(例如，並行)施加至耦合至位元線420-0、420-1、420-4及420-5之一或多個記憶體胞，如圖4中所展示。
比較一輸入狀態1 (例如位元值1)與儲存於一記憶體胞(例如425)中之一位元值可包含將先前所描述之電壓差動VDM2施加至記憶體胞。例如，比較輸入向量402之位元2 (例如輸入狀態1)與儲存於耦合至位元線420-2及字線410-0之記憶體胞中之位元值(例如儲存狀態1)可包含將一負極性電壓差動VDM2施加至記憶體胞(例如，藉由將位元線電壓VBL2施加至位元線420-0且將字線電壓VWL2施加至字線410-0)。可藉由將電壓差動VDM2施加至耦合至位元線420-0之各記憶體胞來比較輸入向量402之位元2與各儲存向量404之位元2資料值。在一些實例中，可在將位元線電壓VBL2施加至位元線420-0時將字線電壓VWL2同時施加至字線410-0至410-7。
依一類似方式，可藉由將電壓差動VDM2施加至耦合至位元線420-3之各記憶體胞來比較輸入向量402之位元3 (例如輸入狀態1)與儲存資料向量404之位元3，可藉由將電壓差動VDM2施加至耦合至位元線420-6之各記憶體胞來比較輸入向量402之位元6 (例如輸入狀態1)與儲存資料向量404之位元4，且可藉由將電壓差動VDM2施加至耦合至位元線420-7之各記憶體胞來比較輸入向量402之位元7 (例如輸入狀態1)與儲存資料向量404之位元7。在一些實例中，可在一第二階段(例如時段)期間將電壓差動VDM2同時(例如，並行)施加至耦合至位元線420-2、420-3、420-6及420-7之一或多個記憶體胞，如圖4中所展示。例如，可在第二階段期間同時(例如，並行)分別比較輸入向量402之位元2、位元3、位元6及位元7與儲存向量404之位元0、位元1、位元4及位元5。
在一些實例中，可在第一階段期間將電壓差動VDMZ同時施加至耦合至位元線420-2、420-3、420-6及420-7之一或多個記憶體胞，且將VDM1同時(例如，並行)施加至耦合至位元線420-0、420-1、420-4及420-5之一或多個記憶體胞，如圖4中所展示。在第二階段期間，可將電壓差動VDMZ同時施加至耦合至位元線420-0、420-1、420-4及420-5之一或多個記憶體胞，且將電壓差動VDM2同時施加至耦合至位元線420-2、420-3、420-6及420-7之一或多個記憶體胞。在其他實例中，圖4中所描述之比較可發生於一單一階段中，其中將VDM1施加至位元線420-0、420-1、420-4及420-5 (例如耦合至其儲存資料值將與輸入狀態0比較之胞之位元線)，同時將VDM2施加至位元線420-2、420-3、420-6及420-7 (例如耦合至其儲存資料值將與輸入狀態1比較之胞之位元線)。
為使一儲存向量404匹配輸入向量402，儲存於該向量中之各自位元值必須匹配輸入向量402中之位元值之一對應者(例如，輸入向量402之位元0至位元7之全部位元值必須匹配儲存向量404之各自位元0至位元7之位元值)。如上文所描述，在若干實施例中，可因回應於施加電壓差動(例如取決於所比較之輸入狀態係狀態0或狀態1之VDM1或VDM2)而未感測到一驟回而判定輸入向量402之一位元值與由一記憶體胞儲存之一位元值之間匹配。可因回應於施加電壓差動而感測到一驟回而判定一輸入位元值與由一記憶體胞儲存之一位元值之間不匹配。
在若干實施例中，耦合至一陣列之字線及/或位元線之偵測電路(例如感測放大器)可經組態以回應於在一對應信號線(例如字線或位元線)上感測到一驟回事件而鎖存一特定資料值(例如「0」)及回應於未在對應信號線上感測到一驟回事件而鎖存另一資料值(例如「1」)。例如，在圖4之實例中，耦合至字線410之偵測電路包含各自感測放大器430及對應鎖存器440。在此實例中，一鎖存值「1」指示未在字線上偵測到驟回事件，且一鎖存值「0」指示在字線上偵測到一驟回事件。因此，圖4中所描述之比較運算導致僅鎖存器440-4儲存一「1」，因為儲存向量404-4 (例如00110011)係匹配輸入向量402 (例如00110011)之唯一儲存向量404。應注意，其他各儲存向量404包含其值不匹配輸入向量402之對應位元之至少一位元。因此，耦合至其他各字線410 (例如除字線410-4之外之全部字線)之偵測電路將在比較運算期間偵測到至少一驟回事件且將因此鎖存一「0」(例如，用於指示至少一不匹配)，如圖4中所展示。
如下文將進一步描述，在若干實施例中，偵測電路可回應於一記憶體之驟回(例如，回應於感測到一驟回事件)而(例如，向一驅動器)提供一回饋信號以防止更多電流流動通過字線，此可防止耦合至字線之其他記憶體胞驟回。回應於感測到一驟回事件而防止更多電流流動通過一字線可節省電力，且減少感測時間等等。例如，在圖4所描述之比較運算中，耦合至一特定字線410之任一胞之一驟回導致對應儲存向量404之一判定不匹配。一旦判定一不匹配(例如，經由感測到一單一驟回事件)，則無需更多電流流動通過對應字線。
在一些實例中，圖4中之組態可操作為一內容可定址記憶體(CAM)，諸如三元內容可定址記憶體(TCAM)(例如，歸因於記憶體胞實施三元函數之能力)。在其他實例中，圖4中之組態可操作為一霍普菲爾德(Hopfield)網路、一脈衝網路及/或一稀疏分佈記憶體。
圖5繪示根據本發明之若干實施例之用於執行比較運算之一記憶體陣列500及相關聯偵測電路系統之一部分之一實例。記憶體陣列500可為記憶體陣列100及/或記憶體陣列400之一部分。記憶體胞525耦合至一字線510及一位元線520且可如本文中所描述般操作。
圖5中所展示之實例包含耦合至字線510之一驅動器550 (例如一字線驅動器550)。字線驅動器550可將雙極性(例如正及負)電流及/或電壓信號供應給字線510。可包括一交叉耦合鎖存器之一感測放大器530耦合至字線驅動器550且可偵測字線510上之正及負電流及/或正及負電壓。在一些實例中，感測放大器530可為字線驅動器550之部分(例如，包含於字線驅動器550中)。例如，字線驅動器550可包含感測放大器530之感測功能。一位元線驅動器552耦合至位元線520以將正及/或負電流及/或電壓信號供應給位元線520。
感測放大器530及字線驅動器550耦合至一鎖存器540，鎖存器540可用於儲存指示胞525是否已回應於一施加電壓差動而發生一驟回事件之一資料值。例如，感測放大器530之一輸出信號554耦合至鎖存器540，使得回應於經由感測放大器530偵測到記憶體胞525驟回，輸出信號554引起適當資料值鎖存於鎖存器540中(例如取決於哪個資料值用於指示一偵測驟回事件之一資料值「1」或「0」)。作為一實例，若一鎖存資料值「1」用於指示一偵測驟回事件，則信號554將引起鎖存器540回應於胞525之一偵測驟回而鎖存一邏輯1之一資料值，且反之亦然。
當將一正電壓差動VDM1 (例如，對應於一輸入狀態0)施加至記憶體胞525 (例如，字線電壓VWL1呈低態且位元線電壓VBL1呈高態)且記憶體胞525儲存狀態1時，電壓差動VDM1可大於臨限電壓Vtst12 (圖2C)，且記憶體胞525可驟回至一導電狀態以引起正電流(如圖2C中所展示)自位元線520流動通過記憶體胞525而至字線510。例如，感測放大器530可偵測此電流及/或與電流相關聯之一電壓且可回應於偵測到此電流及/或電壓而將信號554輸出至鎖存器540。例如，信號554可向鎖存器540指示：電流係正的(例如，因具有一邏輯低值)，且字線電壓因此呈低態。回應於信號554指示字線電壓呈低態，鎖存器540可將一信號556 (例如電壓)輸出至字線驅動器550之電路系統558或耦合至字線驅動器550之電路系統558以切斷(例如，抑制)電流流動通過字線510且因此切斷流動通過記憶體胞525之電流。
在實例中，當將一負電壓差動VDM2 (例如，對應於一輸入狀態1)施加至記憶體胞525 (例如，字線電壓VWL2呈高態且位元線電壓VBL2呈低態)且記憶體胞525儲存狀態0時，電壓差動VDM2大於(負向上)臨限電壓Vtst01 (圖2B)，且記憶體胞525可驟回至一導電狀態以引起負電流(如圖2B中所展示)自字線510流動通過記憶體胞525而至位元線520。例如，感測放大器530可偵測此電流及/或與電流相關聯之一電壓且可回應於偵測到此電流及/或電壓而將信號554輸出至鎖存器540。例如，信號554可向鎖存器540指示：電流係負的(例如，因具有一邏輯高值)，且字線電壓因此呈高態。回應於信號554指示字線電壓呈高態，鎖存器540可將一信號560 (例如電壓)輸出至字線驅動器550之電路系統562或耦合至字線驅動器550之電路系統562以切斷流動通過字線510之電流。在一些實例中，感測放大器530與電路系統558及562之組合可指稱偵測電路系統。
圖6繪示根據本發明之若干實施例之用於執行比較運算(例如，用於偵測及記錄驟回)之一記憶體陣列600及相關聯偵測電路系統之一部分之一實例。記憶體陣列600可為記憶體陣列100及/或記憶體陣列400之一部分。一記憶體胞625耦合至字線610及一位元線620且可如本文中所描述般操作。
一字線驅動器650耦合至字線610，且一位元線驅動器652耦合至位元線620。字線驅動器650將一信號(例如一電壓) SIN1輸出至感測放大器630-1 (例如一偵測器)且將一信號(例如一電壓) SIN2輸出至感測放大器630-2。一鎖存器640耦合至回饋電路系統(例如感測放大器) 630-1及630-2。感測放大器630-1產生及輸出一信號(例如一電壓) IPULS1至鎖存器640，且感測放大器630-2產生及輸出一信號(例如一電壓) IPULS2至鎖存器640。在一些實例中，鎖存器640具有一靜態隨機存取記憶體(SRAM)組態。
在一些實例中，感測放大器630-1及630-2係操作為反相器之回饋鎖存器，諸如交叉耦合鎖存器。例如，當至感測放大器630-1之輸入SIN1呈高態時，感測放大器630-1之輸出IPULS1可呈低態，且反之亦然。當至感測放大器630-2之輸入SIN2呈低態時，感測放大器630-2之輸出IPULS2呈高態，且反之亦然。
感測放大器630-1之電路系統(例如電晶體) 660與鎖存器640之電路系統(例如電晶體) 662-1之組合充當(例如)一比較器，其中電晶體660充當一下拉電晶體且電路系統(例如電晶體) 662-1可充當一負載。感測放大器630-2之電路系統(例如電晶體) 665與鎖存器640之電路系統(例如電晶體) 662-2之組合充當(例如)一比較器，其中電晶體665充當一上拉電晶體且電晶體662-2可充當一負載。
信號IPULS1及IPULS2亦充當用於切斷至字線610之電流之回饋信號。例如，當信號SIN1呈高態時，信號IPULS1呈低態且引起感測放大器630-1之一電晶體668切斷，且因此切斷流動至字線610及因此流動至記憶體胞625之電流。例如，電晶體668及因此感測放大器630-1經組態以回應於信號IPULS1變成低態而選擇性地使節點674與字線610解耦合(例如，電隔離)。當信號SIN2呈低態時，信號IPULS2呈高態且可引起感測放大器630-2之一電晶體670切斷，且因此切斷流動至字線610之電流。例如，電晶體670及因此感測放大器630-2經組態以回應於信號IPULS2變成高態而選擇性地使節點678與字線610解耦合。
在一實例中，當信號IPULS1呈低態時，其引起鎖存器640中之資料改變其值(例如，自一邏輯1變成一邏輯0)，且當信號IPULS2呈高態時，其引起鎖存器640中之資料改變其值(例如，自一邏輯1變成一邏輯0)。
當將一正電壓差動VDM1 (例如，對應於一輸入狀態0)施加至記憶體胞625 (例如，字線電壓VWL1呈低態且位元線電壓VBL1呈高態)且記憶體胞625儲存狀態1時，電壓差動VDM1大於臨限電壓Vtst12 (圖2C)，且記憶體胞625驟回至一導電狀態以引起正電流(如圖2C中所展示)自位元線620流動通過記憶體胞625而至字線610。
圖6中之箭頭672展示回應於記憶體胞625回應於電壓差動VDM1而驟回之電流路徑之一實例。一般而言，電流自位元線620流動通過記憶體胞625而至字線610。電流流動通過字線610而至字線驅動器650且自字線驅動器650流動至可處於一電壓SLL (諸如接地)之一(例如，低)電壓節點674。例如，字線電壓VWL1可處於電壓SLL。
記憶體胞625回應於電壓差動VDM1而驟回引起信號SIN1 (例如，其最初可呈低態)呈(例如，變成)高態。感測放大器630-1引起信號IPULS1 (例如，其最初可呈高態)呈(例如，變成)低態。IPULS1之低值可引起鎖存器640儲存(例如，鎖存)一邏輯0以指示記憶體胞625驟回。IPULS1 (例如，操作為一回饋信號)之低值亦引起電晶體668切斷流動至字線610之電流。電晶體668最初可(例如)回應於IPULS1最初呈高態而接通。
例如，為將VDM1施加至記憶體胞625，驅動器650及感測放大器630-1將節點674及電壓SLL耦合至字線610，同時將大於電壓SLL之一電壓施加至位元線620。回應於記憶體胞625驟回，電流最初自位元線620流動至節點674，直至SIN1變成高態(例如，回應於字線電壓回應於記憶體胞625驟回而變成高態)且IPULS1變成低態且引起感測放大器630-1使節點674與字線610解耦合。
在實例中，當將一負電壓差動VDM2 (例如，對應於一輸入狀態1)施加至記憶體胞625 (例如，字線電壓VWL2呈高態且位元線電壓VBL2呈低態)且記憶體胞625儲存狀態0時，電壓差動VDM2負向上大於臨限電壓Vtst01 (圖2B)，且記憶體胞625驟回至一導電狀態以引起負電流(如圖2B中所展示)自字線610流動通過記憶體胞625而至位元線620。
箭頭676展示回應於記憶體胞625驟回(例如，回應於跨胞施加VDM2且字線電壓呈高態)之電流路徑之一實例。一般而言，電流自處於一電壓SHH之一(例如，高)電壓節點678流動至字線驅動器650，自字線驅動器650流動至字線610，且自字線610流動至記憶體胞625。電流可自字線610流動通過記憶體胞625而至位元線620。在一些實例中，字線電壓VWL2可處於電壓SHH。
記憶體胞625回應於電壓差動VDM2而驟回可引起信號SIN2 (例如，最初呈高態)呈(例如，變成)低態。感測放大器630-2可引起信號IPULS2 (例如，其最初可呈低態)呈(例如，變成)高態。IPULS2之高值可引起鎖存器640儲存(例如，鎖存)一邏輯0以指示記憶體胞625驟回。IPULS2 (例如，操作為一回饋信號)之高值亦可引起電晶體670切斷流動至字線610之電流。電晶體670最初可(例如)回應於IPULS2最初呈低態而接通。
例如，為將VDM2施加至記憶體胞625，驅動器650及感測放大器630-2可將節點678及電壓SHH耦合至字線610，同時將小於電壓SHH之一電壓施加至位元線620。回應於記憶體胞625驟回，電流最初可自節點678流動至位元線620，直至SIN2變成低態(例如，回應於字線電壓回應於記憶體胞625驟回而負向上變成高態)且IPULS2變成高態且引起感測放大器630-2使節點678與字線610解耦合。
切換電路系統680可用於設定鎖存器640之操作範圍。例如，當字線電壓呈低態時，切換電路系統680可回應於將電壓差動VDM1施加至記憶體胞625而將鎖存器640之操作範圍設定為介於電壓SLL與一電壓MID之間，電壓MID可位於電壓SLL與SHH之中間。當字線電壓呈高態時，切換電路系統680可(例如)回應於將電壓差動VDM2施加至記憶體胞625而將鎖存器640之操作範圍設定為介於電壓MID與電壓SHH之間。在一些實例中，切換電路系統680可耦合至鎖存器，鎖存器可耦合至其他字線。例如，圖4中之鎖存器440-0至440-7可共同耦合至切換電路系統680。在一些實例中，可包含感測放大器630-1及630-2與鎖存器640之組合之感測電路系統可進一步包含切換電路系統680。
當字線電壓呈低態時，感測放大器630-1之一電晶體682 (諸如一電流設定電晶體)可用於回應於來自一線684之信號(例如電壓)而控制(例如，限制)電流流入字線610中且因此控制電流通過記憶體胞625。當字線電壓呈高態時，感測放大器630-2之一電晶體686 (諸如一電流設定電晶體)可用於回應於來自一線688之信號(例如電壓)而控制(例如，限制)電流流入字線610中。一線690可用於將儲存於鎖存器640中之資料傳送至輸入/輸出電路系統，諸如圖12中之I/O電路系統1212。在一些實例中，回應於電流達到一特定位準，電晶體682及686用於限制電流以允許字線610之電壓(例如電壓之量值)增大。
在一些實例中，電晶體668及682之組合可指稱感測放大器630-1之電路系統，且電晶體670及686之組合可指稱感測放大器630-2之電路系統。在一些實例中，感測放大器630-1中之電晶體可為n通道電晶體且感測放大器630-2中之電晶體可為p通道電晶體。例如，驅動器650可經組態以將字線610選擇性地耦合至感測放大器630-1及630-2。
圖7A呈現根據本發明之若干實施例之與執行比較運算(例如，其可包含感測操作)相關聯之實例性時序圖。圖7B係根據本發明之若干實施例之一記憶體陣列700之一部分之一實例，對記憶體陣列700執行一操作且記憶體陣列700可為記憶體陣列100或記憶體陣列400之一部分。圖7A中之時序圖可對應於對圖7B之陣列執行之一操作(例如其中將一電壓V1施加至字線WL且將一電壓V2施加至各位元線BL0及BL1之一操作)。
圖7A及圖7B用於繪示回應於偵測到耦合至一字線之僅一個記憶體胞中之資料之間不匹配而切斷至一記憶體胞且因此至一字線之電流之一實例。例如，可回應於偵測到共同耦合至字線之一記憶體胞群組之第一記憶體胞驟回而切斷至字線之電流以驟回。例如，此可利用可儲存相同資料狀態之記憶體胞可具有可小於施加至該等記憶體胞之一輸入電壓差動之略微不同臨限電壓(例如，其可在該資料狀態之臨限值分佈內)的可能性。例如，記憶體胞可在不同時間回應於相同輸入電壓差動而驟回。在一些實例中，用於驟回之第一記憶體胞可為具有最低臨限電壓之記憶體胞，且可回應於偵測到該記憶體胞驟回而切斷至字線之電流，藉此避免需要偵測其他記憶體胞之驟回。此可用於減少與在偵測到一單一驟回之後不切斷至字線之電流相關聯之電力消耗。
在一些實例中，輸入電壓差動可為可變的。例如，輸入電壓差動可為一斜坡電壓差動，其可(例如)使量值自一接地電壓(例如零伏特)增大(例如，依一恆定速率)至量值大於記憶體胞之一最高預期臨限電壓之一電壓。在其他實例中，可變輸入電壓可為包括一系列遞增(例如量值遞增)差動電壓脈衝之一斜坡輸入電壓差動。
在圖7A及圖7B之實例中，可將字線WL與位元線BL0之一交叉處之一記憶體胞MC0程式化至一臨限電壓Vt0 (例如約5.0伏特)，且可將字線WL與位元線BL1之一交叉處之記憶體胞MC1程式化至大於臨限電壓Vt0之一臨限電壓Vt1 (例如約5.1伏特)。記憶體胞MC0及MC1可類似於(例如，相同於)記憶體胞125。例如，可將記憶體胞MC0及MC1程式化為圖2A及圖2C中所展示之狀態1。例如，臨限電壓Vt0及Vt1可在對應於正狀態1之臨限電壓分佈201-2中，如圖2A中所展示。
最初，字線WL及位元線BL0及BL1可處於一電壓V0 (例如約3.5伏特)，因此，介於位元線BL0與字線WL之間且因此施加至記憶體胞MC0之電壓差動及介於位元線BL1與字線WL之間且因此施加至記憶體胞MC1之電壓差動最初可為約零(0)伏特。接著，可將一電壓(例如位準) V1施加至字線WL。字線電壓信號VWL可表示字線WL之瞬時字線電壓。例如，電壓信號VWL可回應於將V1施加至字線WL而自初始電壓V0減小至電壓V1。
可將一電壓V2 (例如約5.5伏特)同時施加至位元線BL0及BL1 (例如，在將電壓V1施加至字線WL之後)。然而，本發明不受限於在施加電壓V1之後施加電壓V2。例如，可同時施加電壓V1及V2或可在電壓V1之前施加電壓V2。
介於位元線BL0與字線WL之間且因此施加至記憶體胞MC0之電壓差動VDM1 (諸如一感測電壓差動)可為VDM1=V2-V1 (例如約5.5伏特)。電壓差動VDM1亦可介於位元線BL1與字線WL之間，且因此可施加至記憶體胞MC1。在一些實例中，電壓V2可為量值遞增之一可變電壓，諸如量值遞增之一斜坡電壓或量值遞增之一系列電壓脈衝。例如，電壓V2可具有等於電壓V1之一初始值。因此，電壓差動VDM1可為量值遞增之一斜坡電壓差動或量值遞增之一系列遞增差動電壓脈衝(例如，具有零伏特之一起始電壓)。圖7A及圖7B可描繪一感測操作，其中將諸如電壓差動VDM1之一感測差動施加至共同耦合至一字線WL且分別耦合至位元線BL0及BL1之記憶體胞MC0及MC1。
圖7A及圖7B之實例可描繪一比較運算，其中VDM1對應於與儲存於記憶體胞MC0及MC1中之正狀態1比較之一正輸入狀態0。例如，輸入狀態(例如資料)可對應於一輸入向量之分量且由記憶體胞MC0及MC1儲存之狀態係與輸入向量比較之一儲存向量之分量。類似於圖7A中之時序圖之時序圖可描繪一比較運算，其中可藉由將VDM2 (圖2A)施加至記憶體胞MC0及MC1來比較一負輸入狀態1與儲存於記憶體胞MC0及MC1中之負狀態0，諸如電壓差動VDM1。
電壓差動VDM1可大於(例如)記憶體胞MC0之臨限電壓Vt0及記憶體胞MC1之臨限電壓Vt1且因此可引起記憶體胞MC0及MC1驟回。剩餘位元線與字線之交叉處之記憶體胞之臨限電壓可大於電壓差動VDM1。在實例中，電壓差動VDM1可自零伏特增大至臨限電壓Vt0及臨限電壓Vt1 (例如，藉由增大電壓V2)。
一位元線電壓信號VBL0可表示位元線BL0之瞬時位元線電壓，且一位元線電壓信號VBL1可表示位元線BL1之瞬時位元線電壓。例如，電壓信號VBL0及VBL1可回應於將電壓V2施加至位元線BL0及BL1而同時自電壓V0增大至一電壓V3。例如，差VBL0-VWL可為跨記憶體胞MC0之瞬時電壓差動，且差VBL1-VWL可為跨記憶體胞MC1之瞬時電壓差動。
記憶體胞MC0之臨限電壓Vt0可為(例如)可小於電壓差動VDM1之Vt0=V3-V1 (例如約5伏特)。表示流動通過記憶體胞MC0之瞬時電流之電流信號IMC0及表示流動通過記憶體胞MC1之瞬時電流之電流信號IMC1可保持於一電流I0 (例如約0安培)處，同時(在此期間)字線電壓信號VWL減小至電壓V1且(在此期間)位元線電壓信號VBL0及VBL1增大至電壓V3。例如，此可因為：在此等時間期間，記憶體胞MC0及MC1被切斷(例如，處於其非導電狀態中)。
圖7A中之電壓信號IPULS1可為耦合至圖7B中之字線WL之感測電路系統730之輸出電壓信號。感測電路系統730可類似於(例如，相同於)先前結合圖5及/或圖6所描述之感測電路系統。例如，電壓信號IPULS1可保持於一初始預設電壓V6 (例如約3.5伏特)處以對應於一邏輯1，同時字線電壓信號VWL減小至電壓V1且位元線電壓信號VBL0及VBL1增大至電壓V3。
當字線電壓信號VWL處於電壓V1時，記憶體胞MC0可回應於位元線電壓信號VBL0達到電壓V3而驟回。回應於記憶體胞MC0驟回，位元線電壓信號VBL0可自電壓V3減小至一電壓V4 (例如約4.5伏特)；當位元線電壓VBL0自電壓V3減小至電壓V4時，字線電壓信號VWL可自電壓V1增大至一電壓V5 (例如約1伏特)；且電流信號IMC0可自電流I0增大至一電流I1。例如，應注意，如先前結合圖2C所描述，由於一記憶體胞驟回，跨記憶體胞之電壓差動會減小且電流會增大。
電壓信號IPULS1可回應於感測電路系統730偵測到字線電壓信號VWL之電壓增大而自電壓V6減小至一電壓V7 (例如約0伏特)，諸如一邏輯0。感測電路系統730可用於回應於電壓信號IPULS1減小至電壓位準V7而切斷至字線WL之電流。例如，感測電路系統730可用於使字線WL與一電壓節點解耦合(例如，引起字線WL浮動)。
例如，當跨記憶體胞MC1之電壓差動變為大於記憶體胞MC1之臨限電壓Vt1時，切斷至字線WL之電流可用於防止記憶體胞MC1驟回，且記憶體胞MC1因此可保持切斷且電流信號IMC1可保持於電流I0處。例如，可回應於記憶體胞MC0驟回而終止輸入資料與儲存於記憶體胞中之資料之間之比較以因此防止與儲存於記憶體胞MC1中之資料比較。
在一些實例中，在記憶體胞MC0驟回且切斷字線上之電流之後，介於位元線BL0與字線WL之間且因此跨記憶體胞MC0之電壓差動VDIF可為VDIF=V2-V8。電壓差動VDIF亦可介於位元線BL1與字線WL之間且因此跨記憶體胞MC1。例如，電壓差動VDIF可小於記憶體胞MC0及MC1之臨限電壓。
在一些實例中，當將相同電壓差動施加至記憶體胞MC0及MC1時，記憶體胞MC0可首先驟回，因為記憶體胞MC0可具有低於記憶體胞MC1之一臨限電壓。例如，可切斷至字線WL之電流以避免記憶體胞MC1驟回且可減少電力需求。在一些實例中，可在感測之後使施加至字線WL及各位元線BL0及BL1之電壓恢復至電壓V0。
圖8A呈現根據本發明之若干實施例之實例性時序圖(例如，在一比較及/或感測操作期間)。圖8B係根據本發明之若干實施例之對一記憶體陣列800之一部分執行之一操作(諸如一比較及/或感測操作)之一實例，記憶體陣列800可為記憶體陣列100或記憶體陣列400之一部分。圖8A中之時序圖係回應於將一電壓施加至一位元線BL0且將一電壓施加至與位元線BL0交叉之各字線WL0至WL5 (圖8B)。
記憶體胞MC0至MC7分別位於字線WL0至WL7與位元線BL0之交叉處。記憶體胞MC0至MC7分別耦合至字線WL0至WL7且共同耦合至位元線BL0。記憶體胞MC0至MC7可類似於(例如，相同於)記憶體胞125。記憶體胞MC1至MC5可經程式化為圖2A及圖2C中所展示之正狀態1且可分別具有臨限電壓Vt1至Vt5。例如，臨限電壓Vt1至Vt5可在圖2A所展示之臨限電壓分佈201-2中。在一些實例中，記憶體胞MC0、MC6及MC7可經程式化為圖2A及圖2B中所展示之正狀態0且可分別具有臨限電壓Vt0、Vt6及Vt7。例如，臨限電壓Vt0、Vt6及Vt7可在圖2A所展示之臨限電壓分佈200-2中。
感測電路系統830-0至830-7分別耦合至字線WL0至WL7。例如，各感測電路系統830-0至830-7可類似於(例如，相同於)先前結合圖5及/或圖6所描述之感測電路系統。諸如字線驅動器550或650之一字線驅動器耦合至各感測電路系統830及先前所描述之各字線WL，且諸如位元線驅動器552或652之一位元線驅動器可耦合至先前所描述之各位元線BL。例如，結合圖5或圖6所描述之設置可與圖8B中之各位元線/字線組合一起使用。
圖8A中之字線電壓信號VWL1至VWL5分別表示字線WL1至WL5之瞬時字線電壓。一位元線電壓信號VBL0表示位元線BL0之瞬時位元線電壓。圖8A中之電壓信號IPULS11至IPULS15係感測電路系統830-1至830-5之輸出電壓信號。圖8A中之電流信號IMC1至IMC5分別表示流動通過記憶體胞MC1至MC5之瞬時電流。
最初，字線WL0至WL7及位元線BL0處於電壓V0，因此，介於位元線BL0與字線WL0至WL7之間且因此施加至記憶體胞MC0至MC7之電壓差動最初為約0伏特。接著，將電壓V1同時(例如，並行)施加至各字線WL0至WL7。圖8A之實例關注分別耦合至記憶體胞MC1至MC5之字線WL1至WL5之行為及記憶體胞MC1至MC5之驟回行為。
字線電壓信號VWL1至VWL5回應於將V1施加至字線WL1至WL5而自初始電壓V0減小至電壓V1。儘管圖8A中未展示，但字線WL0、WL6及WL7之電壓亦可回應於將電壓V1施加至字線WL0、WL6及WL7而自初始電壓V0減小至電壓V1。
將電壓V2施加至位元線BL0 (例如，在將電壓V1施加至字線WL1至WL7之後)。然而，本發明不受限於在施加電壓V1之後施加電壓V2。例如，可同時施加電壓V1及V2或可在電壓V1之前施加電壓V2。在一些實例中，電壓V2可為量值遞增之一可變電壓，諸如量值遞增之一斜坡電壓或量值遞增之一系列遞增電壓脈衝。例如，電壓V2可具有等於電壓V1之一初始值。
介於位元線BL0與各字線WL0至WL7之間且因此施加至記憶體胞MC0至MC7之電壓差動VDM1係VDM1=V2-V1。例如，圖8A及圖8B描繪一(例如偽並行)感測方案，其中將一感測電壓差動同時施加至記憶體胞MC0至MC7。類似時序圖可描繪將負電壓差動VDM2 (圖2A)施加至記憶體胞MC0至MC7。舉其中電壓V2可為一可變電壓之實例而言，電壓差動VDM1可為量值遞增之一可變電壓差動，諸如量值遞增之一斜坡電壓差動或量值遞增之一系列差動電壓脈衝(例如，具有零伏特之一起始電壓)。例如，電壓差動VDM1可自零伏特增大(例如，在一斜坡電壓差動的情況中連續增大)，直至其大於記憶體胞MC4 (記憶體胞MC1至MC5中具有最高臨限電壓之記憶體胞)之臨限電壓Vt4且小於記憶體胞MC0、MC6及MC7之各自臨限電壓Vt0、Vt6及Vt7。
例如，電壓差動VDM1對應於一輸入狀態0。記憶體胞MC1至MC5之各自臨限電壓Vt1至Vt5小於電壓差動VDM1且回應於電壓差動VDM1而驟回。記憶體胞MC0、MC6及MC7之各自臨限電壓Vt0、Vt6及Vt7大於電壓差動VDM1且不回應於電壓差動VDM1而驟回。
當字線WL1至WL5處於電壓V1時，位元線電壓信號VBL0回應於將電壓V2施加至位元線BL0而自電壓V0增大至電壓V3。當字線WL1至WL5處於電壓V1時，記憶體胞MC2回應於位元線電壓信號VBL0達到電壓V3而驟回。例如，記憶體胞MC2之臨限電壓Vt2係Vt2=V3-V1。回應於記憶體胞MC2驟回，位元線電壓信號VBL0自電壓V3減小至一電壓V4；當電壓信號VBL0自電壓V3減小至電壓V4時，字線電壓信號VWL2自電壓V1增大至一電壓V9；且電流信號IMC2自電流I0增大至一電流I2。例如，電流信號IMC2之增大引起位元線電壓信號VBL0開始自電壓V4增大至一電壓V11。
電壓信號IPULS11至IPULS15可保持於初始預設電壓V6處，同時字線電壓信號VWL1至VWL5減小至電壓V1且位元線電壓信號VBL0增大至電壓V3。
電壓信號IPULS12回應於感測電路系統830-2偵測到電壓信號VWL2之電壓增大而自電壓V6減小至電壓V7。感測電路系統830-2用於回應於電壓信號IPULS12減小至電壓位準V7且因此回應於記憶體胞MC2驟回而切斷至字線WL2之電流。例如，感測電路系統830-2用於使字線WL2與一電壓節點解耦合(例如，引起字線WL2浮動)。例如，切斷至字線WL2之電流用於防止記憶體胞MC2之任何未來驟回且可用於減少電力消耗。
在一些實例中，記憶體胞MC2之臨限電壓小於記憶體胞MC1及MC3至MC5之臨限電壓。例如，在達到記憶體胞MC1及MC3至MC5之臨限電壓之前達到記憶體胞MC2之臨限電壓，且記憶體胞MC2因此在記憶體胞MC1及MC3至MC5之前驟回。
在一些實例中，字線電壓信號VWL2自電壓V9增大至一電壓V12且電流信號IMC2減小，同時位元線電壓信號VBL0自電壓V4增大至一電壓V11。
當字線WL1及WL3至WL5處於電壓V1且字線WL2處於電壓V12時，記憶體胞MC3回應於位元線電壓信號VBL0達到電壓V11而驟回。例如，記憶體胞MC3之臨限電壓Vt3係Vt3=V11-V1。
回應於記憶體胞MC3驟回，位元線電壓信號VBL0自電壓V11減小至一電壓V13；當位元線電壓信號VBL0自電壓V11減小至電壓V13時，字線電壓信號VWL3自電壓V1增大至一電壓V14；且電流信號IMC3自電流I0增大至一電流I3。例如，增大至電流I3可引起位元線電壓信號VBL0開始自電壓V13增大至一電壓V24。在一些實例中，電流信號IMC2被切斷且回應於記憶體胞MC3驟回而變成電流I0。
電壓信號IPULS11、IPULS13、IPULS14及IPULS15保持於電壓V6處且電壓信號IPULS12保持於電壓V7處(例如，至字線WL2之電流被切斷)，同時位元線電壓信號VBL0增大至電壓V11且隨後減小至電壓V13，記憶體胞MC3驟回，且字線電壓信號VWL2增大至電壓V12。
電壓信號IPULS13回應於感測電路系統830-3偵測到字線電壓信號VWL3之電壓增大而自電壓V6減小至電壓V7。感測電路系統830-3用於回應於電壓信號IPULS13減小至電壓位準V7且因此回應於記憶體胞MC3驟回而切斷至字線WL3之電流。例如，感測電路系統830-3用於使字線WL3與一電壓節點解耦合(例如，引起字線WL3浮動)。例如，切斷至字線WL3之電流用於防止記憶體胞MC3之任何未來驟回且可用於減少電力消耗。
在一些實例中，記憶體胞MC3之臨限電壓小於記憶體胞MC1、MC4及MC5之臨限電壓。例如，在達到記憶體胞MC1、MC4及MC5之臨限電壓之前達到記憶體胞MC3之臨限電壓，且記憶體胞MC3因此在記憶體胞MC1、MC4及MC5之前驟回。
在一些實例中，字線電壓信號VWL3自電壓V14增大至電壓V12且電流信號IMC3減小，同時位元線電壓信號VBL0自電壓V13增大至一電壓V24。
當字線WL1、WL4及WL5處於電壓V1，字線WL2處於電壓V12，且字線WL3增大至電壓V12或處於電壓V12時，記憶體胞MC1回應於位元線電壓信號VBL0達到電壓V24而驟回至其導電狀態。例如，記憶體胞MC1之臨限電壓Vt1可為Vt1=V24-V1。
回應於記憶體胞MC1驟回，位元線電壓信號VBL0自電壓V24減小至一電壓V15；當位元線電壓信號VBL0自電壓V24減小至電壓V15時，字線電壓信號VWL1自電壓V1增大至一電壓V16；且電流信號IMC1自電流I0增大至一電流I4。例如，增大至電流I4引起位元線電壓信號VBL0開始自電壓V15增大至一電壓V17。在一些實例中，電流信號IMC3被切斷且回應於記憶體胞MC1驟回而變成電流I0。
電壓信號IPULS11、IPULS14及IPULS15保持於電壓V6處且電壓信號IPULS12及IPULS13保持於電壓V7處(例如，至字線WL2及WL3之電流被切斷)，同時位元線電壓信號VBL0增大至電壓V24且隨後減小至電壓V15，記憶體胞MC1驟回，且字線電壓信號VWL3增大至電壓V12。
電壓信號IPULS11回應於感測電路系統830-1偵測到字線電壓信號VWL1之電壓增大而自電壓V6減小至電壓V7。感測電路系統830-1用於回應於電壓信號IPULS11減小至電壓位準V7且因此回應於記憶體胞MC1驟回而切斷至字線WL1之電流。例如，感測電路系統830-1用於使字線WL1與一電壓節點解耦合(例如，引起字線WL1浮動)。例如，切斷至字線WL1之電流用於防止記憶體胞MC1之任何未來驟回且可用於減少電力消耗。
在一些實例中，記憶體胞MC1之臨限電壓小於記憶體胞MC4及MC5之臨限電壓。例如，在達到記憶體胞MC4及MC5之臨限電壓之前達到記憶體胞MC1之臨限電壓，且記憶體胞MC1因此在記憶體胞MC4及MC5之前驟回。
在一些實例中，字線電壓信號VWL1自電壓V16增大至電壓V12且電流信號IMC1減小，同時位元線電壓信號VBL0自電壓V15增大至電壓V17。
當字線WL4及WL5處於電壓V1且字線WL1、WL2及WL3處於電壓V12時，記憶體胞MC5回應於位元線電壓信號VBL0達到電壓V17而驟回。例如，記憶體胞MC5之臨限電壓Vt5係Vt5=V17-V1。
回應於記憶體胞MC5驟回，位元線電壓信號VBL0自電壓V17減小至一電壓V18；當位元線電壓信號VBL0自電壓V17減小至電壓V18時，字線電壓信號VWL5自電壓V1增大至一電壓V19；且電流信號IMC5自電流I0增大至一電流I5。例如，增大至電流I5引起位元線電壓信號VBL0開始自電壓V18增大至一電壓V20。在一些實例中，電流信號IMC1被切斷且回應於記憶體胞MC5驟回而變成電流I0。
電壓信號IPULS14及IPULS15保持於電壓V6處且電壓信號IPULS11、IPULS12及IPULS13保持於電壓V7處(例如，至字線WL1、WL2及WL3之電流被切斷)，同時位元線電壓信號VBL0增大至電壓V17且隨後減小至電壓V18，記憶體胞MC5驟回，且字線電壓信號VWL1增大至電壓V12。
電壓信號IPULS15回應於感測電路系統830-5偵測到字線電壓信號VWL5之電壓增大而自電壓V6減小至電壓V7。感測電路系統830-5用於回應於電壓信號IPULS15減小至電壓位準V7且因此回應於記憶體胞MC5驟回而切斷至字線WL5之電流。例如，感測電路系統830-5用於使字線WL5與一電壓節點解耦合(例如，引起字線WL5浮動)。例如，切斷至字線WL5之電流用於防止記憶體胞MC5之任何未來驟回且可用於減少電力消耗。
在一些實例中，記憶體胞MC5之臨限電壓小於記憶體胞MC4之臨限電壓。例如，在達到記憶體胞MC4之臨限電壓之前達到記憶體胞MC5之臨限電壓，且記憶體胞MC5因此在記憶體胞MC4之前驟回。
在一些實例中，字線電壓信號VWL5自電壓V19增大至電壓V12且電流信號IMC5減小，同時位元線電壓信號VBL0自電壓V18增大至一電壓V20。
當字線WL4處於電壓V1且字線WL1、WL2、WL3及WL5處於電壓V12時，記憶體胞MC4回應於位元線電壓信號VBL0達到電壓V20而驟回至其導電狀態。例如，記憶體胞MC4之臨限電壓Vt4係Vt4=V20-V1。
回應於記憶體胞MC4驟回，位元線電壓信號VBL0自電壓V20減小至一電壓V21；當位元線電壓信號VBL0自電壓V20減小至電壓V21時，字線電壓信號VWL4自電壓V1增大至一電壓V22；且電流信號IMC4自電流I0增大至一電流I6。例如，增大至電流I6可引起位元線電壓信號VBL0開始自電壓V21增大至電壓V2。在一些實例中，電流信號IMC5被切斷且回應於記憶體胞MC4驟回而變成電流I0。
電壓信號IPULS14保持於電壓V6處且電壓信號IPULS11、IPULS12、IPULS13及IPULS15保持於電壓V7處(例如，至字線WL1、WL2、WL3及WL5之電流被切斷)，同時位元線電壓信號VBL0增大至電壓V20且隨後減小至電壓V21，記憶體胞MC4驟回，且字線電壓信號VWL5增大至電壓V12。
電壓信號IPULS14回應於感測電路系統830-4偵測到字線電壓信號VWL4之電壓增大而自電壓V6減小至電壓V7。感測電路系統830-4用於回應於電壓信號IPULS14減小至電壓位準V7且因此回應於記憶體胞MC4驟回而切斷至字線WL4之電流。例如，感測電路系統830-4用於使字線WL4與一電壓節點解耦合(例如，引起字線WL4浮動)。例如，切斷至字線WL4之電流用於防止記憶體胞MC4之任何未來驟回且可用於減少電力消耗。
當位元線電壓信號VBL0自電壓V21增大至電壓V2時，字線電壓信號VWL4自電壓V22增大至電壓V12且電流信號IMC4自電流I6減小至電流I0。
在一些實例中，字線WL1至WL5上之電壓變成電壓V12，同時位元線BL0上之電壓變成電壓V2，使得字線WL1至WL5上之電壓與位元線BL0上之電壓之間之差係V2-V12，其小於記憶體胞MC1至MC5之臨限電壓。儘管圖8A之實例展示字線WL1至WL5上之電壓變成共同電壓V12，但本發明不受限於此，且字線WL1至WL5上之電壓可變成彼此不同之電壓，使得字線WL1至WL5上之該等電壓與位元線BL0上之電壓之間之差小於記憶體胞MC1至MC5之臨限電壓。
儘管圖8A中未展示，但字線WL0、WL6及WL7上之電壓信號(例如，對應於瞬時電壓)可回應於將電壓V1施加至字線WL0、WL6及WL7而自電壓V0減小至V1且可保持於V1處，同時位元線電壓信號VBL0可表現得像圖8A之實例中所展示，因為分別位於字線WL0、WL6及WL7與位元線BL0之交叉處之記憶體胞MC0、MC6及MC7之臨限電壓可大於電壓差動VDM1且因此不驟回。例如，感測方案可指示記憶體胞MC0、MC6及MC7處於正狀態0中，因為此等記憶體胞不驟回；且感測方案可指示記憶體胞MC1至MC5處於狀態1中，因為此等記憶體胞驟回。另外，記憶體胞MC0、MC6及MC7不驟回可指示輸入狀態與由記憶體胞MC0、MC6及MC7儲存之狀態之間匹配，且記憶體胞MC1至MC5驟回可指示輸入狀態與由記憶體胞MC1至MC5儲存之狀態之間不匹配。在一些實例中，全部字線WL0至WL7上之電壓信號可回應於將電壓V1施加至字線WL0至WL7而自電壓V0減小至V1且可保持於V1處，同時位元線電壓信號VBL0可表現得像圖8A之實例中所展示，因為分別位於字線WL0至WL7與位元線BL0之交叉處之記憶體胞MC0至MC7之臨限電壓可大於電壓差動VDM1且因此不驟回以指示輸入值與儲存值之間匹配。應注意，圖8A涉及圖4中所展示之第一階段。可在圖4之第二階段期間施加類似於圖8A中所描繪之考量之考量，例如，其中使圖8A中所描繪之電壓反向。
在先前結合圖8A所描述之並行感測之實例中，記憶體胞MC2、MC3、MC1、MC5及MC4因其各自驟回事件而一次一個地被選擇。例如，記憶體胞MC2、MC3、MC1、MC5及MC4因其各自臨限電壓而被一次一個地依序選擇(例如，以具有最低臨限電壓(例如，及/或最低臨限延遲)之記憶體胞MC2開始且以具有最高臨限電壓(例如，及/或最高臨限延遲)之記憶體胞MC4結束)。此可防止一次一個以上胞驟回。偵測電路系統(例如感測電路系統)偵測一各自胞之驟回，切斷該胞，且允許下一胞(例如，具有次最高臨限電壓)驟回。例如，臨限延遲係一記憶體胞回應於一施加電壓而驟回所花費之時間。圖8A之實例中之並行感測可用於將記憶體胞MC1至MC5之個別臨限延遲攤銷於記憶體胞MC1至MC5中。
字線信號VWL1至VWL5之電壓回應於各自記憶體胞MC1至MC5驟回而增大係(例如)偵測電路系統限制電流之結果。例如，各自字線WL1至WL5中之電流可因各自記憶體胞MC1至MC5驟回而增大。例如，當對應於一記憶體胞之一字線中之電流達到一特定位準時，字線之電壓因電流限制而增大。
圖9A繪示根據本發明之若干實施例之一資料儲存(例如一向量儲存)操作之一實例。例如，可將一輸入向量儲存至一記憶體陣列900之一部分，記憶體陣列900可為記憶體陣列100或記憶體陣列400之一部分。可將輸入向量寫入至共同耦合至字線WL4且分別耦合至位元線BL0至BL7之記憶體胞MC0至MC7。例如，可將輸入向量之位元0至位元7分別寫入至記憶體胞MC0至MC7以形成一儲存向量。
記憶體胞MC0至MC7可類似於(例如，相同於)記憶體胞125。感測電路系統930-0至930-7分別耦合至位元線BL0至BL7。各感測電路系統930-0至930-7可類似於先前結合圖5及/或圖6所描述之感測電路系統。例如，圖5或圖6中所展示之設置可與記憶體陣列900一起使用，但其中使字線及位元線互換。
為將一正狀態1寫入最初呈一正狀態0 (例如，對應於臨限電壓分佈200-2)之一記憶體胞中(諸如圖2A中所展示)，可將一正電壓差動VWRITE0施加於位元線與字線之間且因此施加至該記憶體胞(例如，跨該記憶體胞施加)。例如，電壓差動VWRITE0可大於記憶體胞之臨限電壓(例如，大於對應於正狀態0之臨限電壓分佈200-2中之臨限電壓)，如圖2A中所展示。
為將一負狀態0寫入最初呈一負狀態1 (例如，對應於一臨限電壓分佈201-1)之一記憶體胞中(諸如圖2A中所展示)，可將一負電壓差動VWRITE1施加於位元線與字線之間且因此施加至該記憶體胞。例如，電壓差動VWRITE1可負向上大於記憶體胞之臨限電壓(例如，負向上大於對應於負狀態0之臨限電壓分佈201-1中之臨限電壓)，如圖2A中所展示。
圖9B繪示根據本發明之若干實施例之諸如寫入電壓之信號之實例。例如，電壓差動VWRITE0係VWRITE0=VBL0-VWL0，其中VBL0係施加至耦合至待自正狀態0寫成(例如，程式化為)正狀態1之記憶體胞之位元線之位元線電壓且VWL0係施加至耦合至該記憶體胞之字線之字線電壓。例如，電壓差動VWRITE1係VWRITE1=VBL1-VWL1，其中VBL1係施加至耦合至待自負狀態1寫成(例如，程式化為)負狀態0之記憶體胞之位元線之位元線電壓且VWL1係施加至耦合至該記憶體胞之字線之字線電壓。
在圖9B之實例中，諸如字線電壓VWL0之一信號自一中間電壓V0變成一電壓VLOW (例如約0伏特)且可(例如)保持於VLOW處，同時將一信號(例如一系列電壓脈衝VBLPULS)施加至耦合至待寫入之記憶體胞之位元線。例如，各電壓脈衝VBLPULS具有VHIGH-V0之一量值。例如，此意謂將量值為VHIGH-VLOW之一系列差動電壓脈衝VWRITE0施加至待自正狀態0寫成正狀態1之記憶體胞(例如，用於遞增地改變胞之狀態)。此可(例如)藉由將差動電壓脈衝系列VWRITE0施加於字線與位元線之間來完成，該等記憶體胞耦合於字線與位元線之間。在一些實例中，在一第一階段期間將差動電壓脈衝VWRITE0施加至待寫成正狀態1之記憶體胞，且在一第二階段期間施加一抑制電壓差動(例如約零伏特)，其中VBL0及VWL0可處於電壓V0。例如，可對將儲存正狀態0之記憶體胞同時(例如，諸如對分別耦合至不同位元線且共同耦合至一個字線之記憶體胞並行)執行第一階段期間之寫入。
在一些實例中，一脈衝(例如各脈衝) VWRITE0引起記憶體胞驟回。在一些實例中，耦合至與記憶體胞耦合之位元線之感測電路系統可用於引起至位元線之電流回應於記憶體胞每次驟回而被切斷。例如，感測電路系統可用於回應於記憶體胞每次驟回而使位元線與一電壓節點解耦合(例如，引起位元線浮動)。
每當記憶體胞驟回時，諸如圖9C中之ICURPULS之一電流脈衝(例如一電流暫態)流動(例如，脈動)通過記憶體胞。例如，在圖9C中所展示之一持續時間time0期間，各電流脈衝ICURPULS可將能量傳遞給(例如，給與)記憶體胞。在一些實例中，脈衝VWRITE0之數目可使得由對應電流脈衝ICURPULS傳遞給記憶體胞之能量可足以引起記憶體胞自正狀態0變成正狀態1。在一些實例中，可施加差動寫入脈衝VWRITE0，直至將記憶體胞程式化為正狀態1，其中每當記憶體胞驟回時，其移動朝向正狀態1。
在一些實例中，每當發生驟回事件時(諸如每當一記憶體胞驟回時(例如，每當一記憶體胞自一高阻抗狀態變成一低阻抗狀態時))，記憶體胞之狀態可移動朝向正狀態1。例如，一記憶體胞之狀態會在記憶體胞驟回時趨向於狀態1。在一些實例中，可估計一記憶體胞需要為了自狀態0變成狀態1而驟回之次數(例如，基於為使記憶體胞之一取樣自狀態0變成狀態1而進行之驟回次數)。例如，應注意，當記憶體胞自狀態0變成狀態1時，其臨限電壓會減小。在一些實例中，可在特定數目次驟回之後感測一記憶體胞(例如先前所描述)以判定是否程式化記憶體胞。
在另一實例中，位元線電壓VBL0及字線電壓VWL0兩者可為恆定的(例如，在電壓VBL0及VWL0之常規變動內)，其意謂電壓差動VWRITE0可為恆定的。恆定電壓差動VWRITE0可在一特定時間內施加至記憶體胞且可引起記憶體胞驟回以導致一恆定電流ICUR (例如，在電流之常規變動內)通過記憶體胞，如圖9C中所展示。可將恆定電壓差動VWRITE0施加至記憶體胞，直至恆定電流ICUR將足夠能量(例如，大致相同於由數個電流脈衝ICURPULS傳遞之能量)傳遞給記憶體胞，使得記憶體胞變成正狀態1。例如，使記憶體胞變成正狀態1之恆定電流ICUR之持續時間可為一time1，如圖9C中所展示。
在圖9B之實例中，位元線電壓VBL1變成電壓VLOW且(例如)保持於VLOW處，同時將一系列電壓脈衝VWLPULS施加至字線。例如，各電壓脈衝VWLPULS具有VHIGH-V0之一量值。例如，此意謂可將量值為VHIGH-VLOW之一系列差動電壓脈衝VWRITE1施加至記憶體胞。在一些實例中，在第二階段期間將差動電壓脈衝VWRITE1 (例如，具有與差動電壓脈衝VWRITE0相反之一極性)施加至待自負狀態1程式化為負狀態0之記憶體胞，且在第一階段期間施加一抑制電壓差動(例如約零伏特)，其中VBL1及VWL1可為一電壓V0。例如，可對將儲存負狀態0之記憶體胞同時(例如，諸如對分別耦合至不同位元線且共同耦合至一個字線之記憶體胞並行)執行第二階段期間之寫入。例如，圖9A及圖9B中所描繪之寫入可指稱對分別耦合至不同位元線且共同耦合至一個字線之記憶體胞之一偽並行儲存。然而，例如，本發明不受限於在不同階段中施加差動電壓脈衝VWRITE0及差動電壓脈衝VWRITE1。
在一些實例中，一脈衝(例如各脈衝) VWRITE1引起記憶體胞驟回。在一些實例中，耦合至與記憶體胞耦合之位元線之感測電路系統可用於引起至位元線之電流回應於記憶體胞每次驟回而被切斷。
每當記憶體胞驟回時，類似於圖9C中之ICURPULS之一電流脈衝(例如一電流暫態)可流動通過記憶體胞。在一些實例中，脈衝VWRITE1之數目可使得由對應電流脈衝傳遞給記憶體胞之能量可足以引起記憶體胞自負狀態1變成負狀態0。例如，一記憶體胞之狀態可回應於記憶體胞驟回數次而趨向於狀態0。例如，應注意，當記憶體胞自負狀態1變成負狀態0時，其臨限電壓會負向上減小。耦合至與驟回記憶體胞耦合之位元線之感測電路系統可輸出一回饋信號，其可用於回應於該感測電路系統偵測到驟回而切斷至該位元線之電流(例如，依類似於先前針對結合圖6、圖7A及圖7B來切斷字線電流所描述之方式之一方式)。在一些實例中，可施加差動寫入脈衝VWRITE1，直至將記憶體胞程式化為負狀態0，其中每當記憶體胞驟回時，其移動朝向負狀態0。
在一些實例中，可在寫入(例如，使用先前所描述之感測方案)之前感測待寫入之記憶體胞以判定記憶體胞是否需要被寫入。例如，已呈正狀態1或負狀態0之記憶體胞(如由感測方案所指示)可能無需被寫入。
在一些實例中，將一記憶體胞自一正狀態0程式化為一正狀態1或自一負狀態1程式化為一負狀態0會引起記憶體胞之臨限電壓之量值減小。
圖10A繪示根據本發明之若干實施例之一資料儲存操作之另一實例。例如，可將資料寫入至共同耦合至一位元線BL且分別耦合至字線WL0至WL3之記憶體胞MC0至MC3。感測電路系統1030-0至1030-3可分別耦合至字線WL0至WL3。例如，感測電路系統1030-0至1030-3可類似於(例如，相同於)先前結合圖5及/或圖6所描述之感測電路系統。諸如字線驅動器550或650之一字線驅動器耦合至各感測電路系統1030及先前所描述之各字線WL，且諸如位元線驅動器552或652之一位元線驅動器耦合至先前所描述之位元線BL。例如，結合圖5或圖6所描述之設置可與圖10A中之各位元線/字線組合一起使用。
在圖10A之實例中，可期望將記憶體胞MC1至MC3自圖2A中之正狀態0程式化為圖2A中之正狀態1。圖10B呈現根據本發明之若干實施例之實例性時序圖(例如，在一資料儲存操作期間)。例如，時序圖可對應於圖10A中之寫入(例如，程式化)。類似於圖10B中之時序圖之時序圖可對應於將記憶體胞MC1至MC3自圖2A中之負狀態1程式化為圖2A中之負狀態0。
圖10B中之字線電壓信號VWL0至VWL3可分別表示字線WL0至WL3之瞬時字線電壓。一位元線電壓信號VBL可表示位元線BL之瞬時位元線電壓。圖10B中之電壓信號IPULS10至IPULS13可分別為感測電路系統1030-0至1030-3之輸出電壓信號。圖10B中之電流信號IMC0至IMC3可分別表示流動通過記憶體胞MC0至MC3之瞬時電流。
最初，將諸如一電壓V0之一信號施加至字線WL0至WL3及位元線BL。在一些實例中，將一感測電壓(例如脈衝) VDM1=V2-V1施加至記憶體胞MC0至MC3以判定其電流狀態，其中圖2A中展示VDM1。例如，將諸如一電壓V1之一信號施加至字線WL0至WL3。字線電壓信號VWL0至VWL3回應於將V1施加至字線WL0至WL3而自初始電壓V0減小至電壓V1。
隨後，可將可包含圖10A中之感測位元線電壓脈衝VBLSENS及寫入位元線電壓脈衝VBLWRIT1及VBLWRIT2之一信號施加至位元線BL。例如，施加電壓脈衝VBLSENS包含：使位元線BL上之電壓自電壓V0增大至電壓V2，使得電壓脈衝VBLSENS具有V2-V0之一量值。例如，此導致將差動感測電壓脈衝VDM1=V2-V1施加於位元線BL與各字線WL0至WL3之間且因此施加至記憶體胞MC0至MC3。
當字線WL1至WL3處於電壓V1時，位元線電壓信號VBL回應於將電壓脈衝VBLSENS施加至位元線BL而增大至電壓V3。當字線WL0至WL3處於電壓V1時，記憶體胞MC0回應於位元線電壓信號VBL達到電壓V3而驟回。例如，記憶體胞MC0之臨限電壓Vt0係小於VDM1之Vt0=V3-V1。記憶體胞MC0驟回指示記憶體胞MC0呈正狀態0且無需被寫入。
回應於記憶體胞MC0驟回，位元線電壓信號VBL減小至一電壓V102，字線電壓信號VWL0自電壓V1增大至一電壓V104，且電流信號IMC0自電流位準I0 (約0安培)增大至一電流位準I101。電流信號IMC0增大引起位元線電壓信號VBL開始(例如)自電壓V102增大至電壓V2。
感測電路系統1030-0感測字線電壓信號VWL0之電壓增大以藉此在記憶體胞驟回且因此處於正狀態1中時識別記憶體胞MC0。電壓信號IPULS10回應於感測電路系統1030-0感測到字線WL0之電壓增大且因此回應於記憶體胞MC0驟回而自電壓V6減小至電壓V7。感測電路系統1030-0用於回應於電壓信號IPULS10減小至電壓位準V7且因此回應於記憶體胞MC0驟回而切斷至字線WL0之電流。例如，感測電路系統1030-0用於使字線WL0與一電壓節點解耦合(例如，引起字線WL0浮動)。電流信號IMC0自電流位準I101減小至電流位準I0，同時位元線電壓信號VBL增大至電壓V2。
位元線電壓信號VBL在無任何額外驟回的情況下自電壓V102增大至電壓V2。此指示記憶體胞MC1至MC3處於正狀態0中且需要被寫成正狀態1。接著，自位元線BL移除電壓脈衝VBLSENS，使得位元線BL上之電壓恢復至電壓V0，同時字線WL1至WL3處於電壓V1且字線WL0處於電壓V104。接著，位元線電壓信號VBL回應於移除電壓脈衝VBLSENS而減小至電壓V0。字線電壓信號保持於電壓V104處，同時位元線電壓信號VBL減小至電壓V0。
當字線電壓信號VWL1至VWL3處於電壓V1時，將諸如圖10A中之寫入位元線電壓脈衝VBLWRIT1之一信號脈衝施加至位元線BL。例如，施加電壓脈衝VBLWRIT1包含使位元線BL上之電壓自電壓V0增大至電壓V110 (例如約7.0伏特)，因此電壓脈衝VBLWRIT1具有V110-V0之一量值。例如，此導致將諸如一差動寫入電壓脈衝VWRITE01=V110-V1之一信號脈衝施加於位元線BL與各字線WL0至WL3之間且因此施加至記憶體胞MC0至MC3。
當字線WL1至WL3處於電壓V1且字線WL0處於電壓V104 (其抑制記憶體胞MC0回應於電壓脈衝VBLWRIT1而改變狀態)時，位元線電壓信號VBL回應於將電壓脈衝VBLWRIT1施加至位元線BL而自電壓V0增大至一電壓V112。當字線WL1至WL3處於電壓V1時，記憶體胞MC1回應於位元線電壓信號VBL達到電壓V112而驟回。例如，記憶體胞MC1之臨限電壓Vt1係小於VWRITE01之Vt1=V112-V1。
回應於記憶體胞MC1驟回，位元線電壓信號VBL減小至一電壓V114，字線電壓信號VWL1自電壓V1增大至一電壓V116，且電流信號IMC1自電流位準I0增大至一電流位準I102 (例如，用於產生通過記憶體胞MC1之電流之脈衝，諸如一電流脈衝)。
感測電路系統1030-1感測字線電壓信號VWL1之電壓增大。電壓信號IPULS11回應於感測電路系統1030-1感測到字線WL1之電壓增大且因此回應於記憶體胞MC1驟回而自電壓V6減小至電壓V7。感測電路系統1030-1用於回應於電壓信號IPULS11減小至電壓V7且因此回應於記憶體胞MC1驟回而切斷至字線WL1之電流。例如，感測電路系統1030-1用於使字線WL1與一電壓節點解耦合(例如，引起字線WL1浮動)。電流信號IMC1自電流位準I102減小至電流位準I0，同時位元線電壓信號VBL增大至電壓V120。
當位元線電壓信號VBL增大至電壓V120時，字線WL0上之電壓保持於電壓V104處，電壓信號VWL1增大至電壓V116，且字線WL2及WL3上之電壓保持於電壓V1處。記憶體胞MC2回應於位元線電壓信號VBL達到電壓V120而驟回。例如，記憶體胞MC2之臨限電壓Vt2可為小於VWRITE01之Vt2=V120-V1。
回應於記憶體胞MC2驟回，位元線電壓信號VBL減小至一電壓V122，字線電壓信號VWL2自電壓V1增大至電壓V116，且電流信號IMC2自電流位準I0增大至一電流位準I103 (例如，用於產生通過記憶體胞MC2之電流之脈衝，諸如一電流脈衝)。
感測電路系統1030-2感測字線電壓信號VWL2之電壓增大。電壓信號IPULS12回應於感測電路系統1030-2感測到字線WL2之電壓增大且因此回應於記憶體胞MC2驟回而自電壓V6減小至電壓V7。感測電路系統1030-2用於回應於電壓信號IPULS12減小至電壓V7且因此回應於記憶體胞MC2驟回而切斷至字線WL2之電流。例如，感測電路系統1030-2用於使字線WL2與一電壓節點解耦合(例如，引起字線WL2浮動)。電流信號IMC2自電流位準I103減小至電流位準I0，同時位元線電壓信號VBL增大至電壓V126。
當位元線電壓信號VBL增大至電壓V126時，字線WL0上之電壓保持於電壓V104處，字線WL1上之電壓保持於電壓V116處，電壓信號VWL2增大至電壓V116，且字線WL3上之電壓保持於電壓V1處。記憶體胞MC3回應於位元線電壓信號VBL達到電壓V126而驟回。例如，記憶體胞MC3之臨限電壓Vt3係小於VWRITE01之Vt3=V126-V1。
回應於記憶體胞MC3驟回，位元線電壓信號VBL減小至一電壓V128，字線電壓信號VWL3自電壓V1增大至電壓V116，且電流信號IMC3自電流位準I0增大至一電流位準I104 (例如，用於產生通過記憶體胞MC3之電流之脈衝，諸如一電流脈衝)。
感測電路系統1030-3感測字線電壓信號VWL3之電壓增大。電壓信號IPULS13回應於感測電路系統1030-3感測到字線WL3之電壓增大且因此回應於記憶體胞MC3驟回而自電壓V6減小至電壓V7。感測電路系統1030-3用於回應於電壓信號IPULS13減小至電壓V7且因此回應於記憶體胞MC3驟回而切斷至字線WL3之電流。例如，感測電路系統1030-3用於使字線WL3與一電壓節點解耦合(例如，引起字線WL3浮動)。電流信號IMC3自電流位準I104減小至電流位準I0，同時位元線電壓信號VBL增大至電壓V110。
在位元線電壓信號VBL達到電壓V110之後，完成與將寫入電壓脈衝VWRITE01施加至記憶體胞MC1至MC3相關聯之寫入，且自位元線BL移除電壓脈衝VBLWRIT1，使得施加至位元線BL之電壓恢復至電壓V0。例如，記憶體胞MC1至MC3可回應於電壓脈衝VBLWRIT1而移動朝向狀態1，且可呈狀態0與狀態1之間之一中間狀態。在一些實例中，可在完成與將差動寫入電壓脈衝VWRITE01施加至記憶體胞MC1至MC3相關聯之寫入之後執行結合記憶體胞MC0所描述之感測操作。
在圖10B之實例中，在位元線電壓信號VBL達到電壓V110之後，使字線WL0上之電壓自電壓V104減小至電壓V1，使字線WL1至WL3上之電壓自電壓V116減小至電壓V1，且將感測電路系統1030-0至1030-3之電壓重設為電壓V6。儘管圖10B之實例展示電壓信號VWL1至VWL3回應於記憶體胞MC1至MC3分別驟回而增大至相同電壓V116，但本發明不受限於此。在其他實例中，電壓信號VWL1至VWL3可回應於記憶體胞MC1至MC3分別驟回而增大至不同電壓。
隨後，當字線WL1至WL3上之電壓再次處於電壓V1時，將諸如圖10A中之寫入位元線電壓脈衝VBLWRIT2之一信號脈衝施加至位元線BL。例如，施加電壓脈衝VBLWRIT2包含使位元線BL上之電壓自電壓V0增大至電壓V110，因此電壓脈衝VBLWRIT2具有V110-V0之一量值。例如，此導致將諸如一差動寫入電壓脈衝VWRITE02=V110-V1之一信號脈衝施加於位元線BL與各字線WL1至WL3之間且因此施加至記憶體胞MC1至MC3。例如，應注意，記憶體胞MC0已處於正狀態1中且可(諸如)藉由將一電壓施加至字線WL0使得施加至記憶體胞MC0之電壓差動小於記憶體胞MC0之臨限電壓來抑制記憶體胞MC0寫入。
在一些實例中，位元線電壓信號VBL、字線電壓信號VWL1至VWL3、感測電路系統1030-1至1030-3之各自輸出電壓信號及電流信號IMC1至IMC3可對將電壓V1施加至字線WL1至WL3及將電壓脈衝VBLWRIT2施加至位元線BL作出回應，且因此對將差動寫入電壓脈衝VWRITE02施加至記憶體胞MC1至MC3作出回應，如先前回應於將電壓V1施加至字線WL1至WL3及將電壓脈衝VBLWRIT1施加至位元線BL且因此回應於將差動寫入電壓脈衝VWRITE01施加至記憶體胞MC1至MC3所描述。
例如，記憶體胞MC1至MC3回應於將差動寫入電壓脈衝VWRITE02施加至記憶體胞MC1至MC3而驟回。例如，字線電壓信號VWL1至VWL3分別回應於記憶體胞MC1至MC3驟回而自電壓V1增大至電壓V116。例如，電流信號IMC1至IMC3分別自電流位準I0增大至電流位準I102、I103及I104以驟回而形成分別通過記憶體胞MC1至MC3之電流脈衝。例如，感測電路系統1030-1至1030-3分別回應於記憶體胞MC1至MC3分別驟回而切斷至字線WL1至WL3之電流。例如，記憶體胞MC1至MC3可回應於電壓脈衝VBLWRIT2而進一步移動朝向狀態1。在一些實例中，可在完成與將差動寫入電壓脈衝VWRITE02施加至記憶體胞MC1至MC3相關聯之寫入之後執行結合記憶體胞MC0所描述之感測操作。在一些實例中，可將寫入電壓脈衝施加至記憶體胞MC1至MC3，直至一感測操作驗證記憶體胞MC1至MC3處於狀態1中。可依先前所描述之一方式施加差動寫入電壓脈衝，直至記憶體胞MC1至MC3達到狀態1。
使用複數個脈衝來程式化記憶體胞可允許在各驟回事件期間調整傳遞給胞之能量，其可導致程式化期間之總能量消耗減少。其亦可允許藉由調整驟回事件之數目來調整傳遞給胞之總能量。在各驟回期間切斷至一胞之電流亦可減少電力消耗。
在先前結合圖10B所描述之並行程式化之實例中，記憶體胞MC1至MC3可因其各自驟回事件而一次一個地被選擇。例如，記憶體胞MC1至MC3可因其各自臨限電壓而被一次一個地依序選擇(例如，以具有最低臨限電壓(例如，及/或最低臨限延遲)之記憶體胞MC1開始且以具有最高臨限電壓(例如，及/或最高臨限延遲)之記憶體胞MC3結束)。此可防止一次一個以上胞驟回。偵測電路系統(例如感測電路系統)偵測一各自胞之驟回，切斷該胞，且允許下一胞(例如，具有次最高臨限電壓)驟回。圖10B之實例中之並行程式化可用於將記憶體胞MC1至MC3之個別臨限延遲攤銷於記憶體胞MC1至MC3中。
字線信號VWL1至VWL3之電壓回應於各自記憶體胞MC1至MC3驟回而增大可為偵測電路系統限制電流之結果。例如，各自字線WL1至WL3中之電流因各自記憶體胞MC1至MC3驟回而增大。此防止其他胞驟回。
圖11繪示根據本發明之若干實施例之一記憶體陣列1100及相關聯電路系統之一部分。例如，記憶體陣列1100可為記憶體陣列100之一部分。在圖11之實例中，感測電路系統1130-0至1130-7由位元線BL0/字線WL0至位元線BL7/字線WL7共用。例如，字線WL0至WL7分別選擇性地電耦合至感測電路系統1130-0至1130-7，同時位元線BL0至BL7分別選擇性地與感測電路系統1130-0至1130-7電隔離，且反之亦然。
當比較由共同耦合至一字線且分別耦合至不同位元線之記憶體胞儲存之資料與一輸入向量(諸如圖4)時，字線可選擇性地電耦合至各自感測電路系統。當對共同耦合至位元線且分別耦合至不同字線之記憶體胞寫入(諸如圖10A)時，一字線可選擇性地電耦合至各自感測電路系統。當比較共同耦合至一位元線且分別耦合至不同字線之記憶體胞與一輸入向量時，位元線可選擇性地電耦合至各自感測電路系統。當對共同耦合至字線且分別耦合至不同位元線之記憶體胞寫入(諸如圖9A)時，一位元線可選擇性地電耦合至各自感測電路系統。
圖12係根據本發明之若干實施例之諸如一電子記憶體系統1200之一設備之一方塊圖。記憶體系統1200包含諸如一記憶體裝置1202之一設備及諸如一記憶體控制器(例如一主機控制器)之一控制器1204。控制器1204可包含(例如)一處理器。控制器1204可耦合至(例如)一主機且可自主機接收命令信號(或命令)、位址信號(或位址)及資料信號(或資料)及可將資料輸出至主機。
記憶體裝置1202包含記憶體胞之一記憶體陣列1206，諸如一交叉點記憶體陣列。例如，記憶體陣列1206可包含本文中所揭示之記憶體陣列之一或多者。
記憶體裝置1202包含用於鎖存透過I/O電路系統1212提供於I/O連接1210上之位址信號之位址電路系統1208。由一列解碼器1214及一行解碼器1216接收及解碼位址信號以存取記憶體陣列1206。例如，列解碼器1214及/或行解碼器1216可包含驅動器，諸如先前結合圖5所描述之驅動器550及552或先前結合圖6所描述之驅動器650及652。
記憶體裝置1202可藉由使用感測/緩衝電路系統(其在一些實例中可為讀取/鎖存電路系統1220)感測記憶體陣列行之電壓及/或電流變化來感測(例如，讀取)記憶體陣列1206中之資料。讀取/鎖存電路系統1220可讀取及鎖存來自記憶體陣列1206之資料。包含I/O電路系統1212用於通過I/O連接1210與控制器1204雙向資料通信。包含寫入電路系統1222來將資料寫入至記憶體陣列1206。
控制電路系統1224可解碼由控制連接1226自控制器1204提供之信號。此等信號可包含用於控制對記憶體陣列1206之操作(其包含資料讀取及資料寫入操作)之晶片信號、寫入啟用信號及位址鎖存信號。
控制電路系統1224可包含於(例如)控制器1204中。控制器1204可單獨或組合地包含其他電路系統、韌體、軟體等等。控制器1204可為一外部控制器(例如，完全或部分位於與記憶體陣列1206分離之一晶粒中)或一內部控制器(例如，包含於相同於記憶體陣列1206之一晶粒中)。例如，一內部控制器可為一狀態機或一記憶體定序器。
在一些實例中，控制器1204可經組態以引起記憶體裝置1202至少執行本文中所描述之方法，諸如比較、感測及寫入。在一些實例中，記憶體裝置1202可包含感測放大器/回饋電路系統及鎖存器，諸如本文中所揭示之鎖存器440、540、640。例如，記憶體裝置1202可包含先前結合圖5及圖6所描述之電路系統。
如本文中所使用，術語「耦合」可包含無介入元件(例如，藉由直接實體接觸)之電耦合、直接耦合及/或直接連接或具有介入元件之間接耦合及/或連接。術語「耦合」可進一步包含彼此合作或相互作用(例如，成一因果關係)之兩個或兩個以上元件。
熟悉技術者應瞭解，可提供額外電路系統及信號且已簡化圖12之記憶體系統1200。應認識到，參考圖12所描述之各種區塊組件之功能可未必分至一積體電路裝置之不同組件或組成部分。例如，一積體電路裝置之一單一組件或組成部分可經調適以執行圖12之一個以上區塊組件之功能。替代地，一積體電路裝置之一或多個組件或組成部分可經組合以執行圖12之一單一區塊組件之功能。
應瞭解，可對可用於固態記憶體(例如，其可採用電阻可變記憶體胞)中之一般記憶體裝置(諸如記憶體裝置1202)獨立實施先前結合XOR運算之實例所討論之運算功能及先前結合並行感測及並行寫入之實例所討論之並行存取之實例。
儘管已在本文中繪示及描述特定實例，但一般技術者應暸解，經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明意欲涵蓋本發明之一或多個實施例之調適或變動。應瞭解，已依一繪示而非限制方式進行以上描述。應參考隨附申請專利範圍以及此等申請專利範圍所授權之等效物之全範圍來判定本發明之一或多個實例之範疇。
100‧‧‧記憶體陣列 110-0至110-N‧‧‧字線 120-0至120-M‧‧‧位元線 125‧‧‧記憶體胞 200-1‧‧‧臨限電壓分佈 200-2‧‧‧臨限電壓分佈 201-1‧‧‧臨限電壓分佈 201-2‧‧‧臨限電壓分佈 202-D1‧‧‧臨限電壓分佈 202-D2‧‧‧臨限電壓分佈 310‧‧‧字線(WL) 320‧‧‧位元線(BL) 325‧‧‧記憶體胞 400‧‧‧記憶體陣列 402‧‧‧輸入向量 404‧‧‧位元向量 404-0至404-7‧‧‧位元向量 410‧‧‧字線 410-0至410-7‧‧‧字線 420-0至420-7‧‧‧位元線 425‧‧‧記憶體胞 430‧‧‧感測放大器 430-0至430-7‧‧‧感測放大器 440‧‧‧鎖存器 440-0至440-7‧‧‧鎖存器 500‧‧‧記憶體陣列 510‧‧‧字線 520‧‧‧位元線 525‧‧‧記憶體胞 530‧‧‧感測放大器 540‧‧‧鎖存器 550‧‧‧字線驅動器 552‧‧‧位元線驅動器 554‧‧‧輸出信號 556‧‧‧信號 558‧‧‧電路系統 560‧‧‧信號 562‧‧‧電路系統 600‧‧‧記憶體陣列 610‧‧‧字線 620‧‧‧位元線 625‧‧‧記憶體胞 630-1‧‧‧感測放大器 630-2‧‧‧感測放大器 640‧‧‧鎖存器 650‧‧‧字線驅動器 652‧‧‧位元線驅動器 660‧‧‧電路系統/電晶體 662-1‧‧‧電路系統/電晶體 662-2‧‧‧電路系統/電晶體 665‧‧‧電路系統/電晶體 668‧‧‧電晶體 670‧‧‧電晶體 672‧‧‧電流路徑 674‧‧‧電壓節點 676‧‧‧電流路徑 678‧‧‧電壓節點 680‧‧‧切換電路系統 682‧‧‧電晶體 684‧‧‧線 686‧‧‧電晶體 688‧‧‧線 690‧‧‧線 700‧‧‧記憶體陣列 730‧‧‧感測電路系統 800‧‧‧記憶體陣列 830‧‧‧感測電路系統 830-0至830-7‧‧‧感測電路系統 900‧‧‧記憶體陣列 930-0至930-7‧‧‧感測電路系統 1030‧‧‧感測電路系統 1030-0至1030-3‧‧‧感測電路系統 1100‧‧‧記憶體陣列 1130-0至1130-7‧‧‧感測電路系統 1200‧‧‧記憶體系統 1202‧‧‧記憶體裝置 1204‧‧‧控制器 1206‧‧‧記憶體陣列 1208‧‧‧位址電路系統 1210‧‧‧輸入/輸出(I/O)連接 1212‧‧‧I/O電路系統 1214‧‧‧列解碼器 1216‧‧‧行解碼器 1220‧‧‧讀取/鎖存電路系統 1222‧‧‧寫入電路系統 1224‧‧‧控制電路系統 1226‧‧‧控制連接 BL0至BL7‧‧‧位元線 I0至I6‧‧‧電流 I101至I104‧‧‧電流位準 ICUR‧‧‧恆定電流 ICURPULS‧‧‧電流脈衝 IMC0至IMC5‧‧‧電流信號 IPULS1‧‧‧信號 IPULS2‧‧‧信號 IPULS10至IPULS15‧‧‧電壓信號 MC0至MC7‧‧‧記憶體胞 MID‧‧‧電壓 SBL‧‧‧電壓信號 SHH‧‧‧電壓 SIN1‧‧‧信號 SIN2‧‧‧信號 SLL‧‧‧電壓 SWL‧‧‧電壓信號 V0至V9‧‧‧電壓 V11至V22‧‧‧電壓 V102‧‧‧電壓 V104‧‧‧電壓 V110‧‧‧電壓 V112‧‧‧電壓 V114‧‧‧電壓 V116‧‧‧電壓 V120‧‧‧電壓 V122‧‧‧電壓 V126‧‧‧電壓 V128‧‧‧電壓 VBL‧‧‧位元線電壓信號 VBL0‧‧‧位元線電壓信號 VBL1‧‧‧位元線電壓 VBL2‧‧‧位元線電壓 VBLPULS‧‧‧電壓脈衝 VBLSENS‧‧‧位元線電壓脈衝 VBLWRIT1‧‧‧寫入位元線電壓脈衝 VBLWRIT2‧‧‧寫入位元線電壓脈衝 VCELL‧‧‧跨記憶體胞施加之電壓 VDIF‧‧‧電壓差動 VDM1‧‧‧電壓差動 VDM2‧‧‧電壓差動 VDMZ‧‧‧電壓差動 Vt0‧‧‧臨限電壓 Vt1‧‧‧臨限電壓 Vtst01‧‧‧臨限電壓 Vtst02‧‧‧電壓 Vtst11‧‧‧電壓 Vtst12‧‧‧臨限電壓 VWL‧‧‧字線電壓 VWL0至VWL5‧‧‧字線電壓信號 VWLPULS‧‧‧電壓脈衝 VWRITE0‧‧‧差動寫入電壓脈衝 VWRITE01‧‧‧差動寫入電壓脈衝 VWRITE02‧‧‧差動寫入電壓脈衝 VWRITE1‧‧‧差動電壓脈衝 WL0至WL7‧‧‧字線
圖1係根據本發明之若干實施例之一記憶體陣列之一實例之三維圖。
圖2A繪示根據本發明之若干實施例之與記憶體胞之記憶狀態相關聯之臨限電壓分佈。
圖2B係根據本發明之若干實施例之對應於圖2A之一記憶狀態之一電流-電壓曲線之一實例。
圖2C係根據本發明之若干實施例之對應於圖2A之另一記憶狀態之一電流-電壓曲線之一實例。
圖3繪示根據本發明之若干實施例之與比較輸入資料與儲存於一記憶體胞中之資料相關聯之可施加至該記憶體胞之電壓信號之一實例。
圖4繪示根據本發明之若干實施例之比較輸入資料與儲存於一記憶體陣列中之資料之一實例。
圖5繪示根據本發明之若干實施例之一記憶體陣列及相關聯電路系統之一部分之一實例。
圖6繪示根據本發明之若干實施例之一記憶體陣列及相關聯電路系統之一部分之另一實例。
圖7A呈現根據本發明之若干實施例之實例性時序圖。
圖7B展示根據本發明之若干實施例之對一記憶體陣列之一部分執行之一操作。
圖8A呈現根據本發明之若干實施例之實例性時序圖。
圖8B展示根據本發明之若干實施例之對一記憶體陣列之一部分執行之一操作。
圖9A繪示根據本發明之若干實施例之資料儲存操作之一實例。
圖9B繪示根據本發明之若干實施例之寫入電壓之實例。
圖9C繪示根據本發明之若干實施例之一電流脈衝之一實例。
圖10A繪示根據本發明之若干實施例之一資料儲存操作之另一實例。
圖10B呈現根據本發明之若干實施例之實例性時序圖。
圖11繪示根據本發明之若干實施例之一記憶體陣列及相關聯電路系統之一部分。
圖12係繪示根據本發明之若干實施例之一設備之一實例的一方塊圖。
I0‧‧‧電流
I101‧‧‧電流位準
I102‧‧‧電流位準
I103‧‧‧電流位準
I104‧‧‧電流位準
IMC0‧‧‧電流信號
IMC1‧‧‧電流信號
IMC2‧‧‧電流信號
IMC3‧‧‧電流信號
IPULS10‧‧‧電壓信號
IPULS11‧‧‧電壓信號
IPULS12‧‧‧電壓信號
IPULS13‧‧‧電壓信號
V0‧‧‧電壓
V1‧‧‧電壓
V102‧‧‧電壓
V104‧‧‧電壓
V110‧‧‧電壓
V112‧‧‧電壓
V114‧‧‧電壓
V116‧‧‧電壓
V120‧‧‧電壓
V122‧‧‧電壓
V126‧‧‧電壓
V128‧‧‧電壓
V2‧‧‧電壓
V3‧‧‧電壓
V6‧‧‧電壓
V7‧‧‧電壓
VBL‧‧‧位元線電壓信號
VWL0‧‧‧字線電壓信號
VWL1‧‧‧字線電壓信號
VWL2‧‧‧字線電壓信號
VWL3‧‧‧字線電壓信號

Claims (17)

  1. 一種用於記憶體操作之方法，其包括：跨一記憶體胞施加複數個信號脈衝直至該記憶體胞達到一所要狀態，其中該記憶體胞耦合至一第一信號線及一第二信號線，且其中該複數個信號脈衝之各信號脈衝藉由引起該記憶體胞驟回(snap back)來引起該記憶體胞移動朝向該所要狀態；及回應於該記憶體胞每次驟回而切斷至該第二信號線之電流。
  2. 如請求項1之方法，其進一步包括：感測該第二信號線上之一驟回事件；及回應於感測到該驟回事件而判定該記憶體胞驟回。
  3. 如請求項1之方法，其中該複數個信號脈衝之各者包括一差動電壓脈衝；及該差動電壓脈衝之一量值大於施加該複數個信號脈衝之前之一初始狀態中之該記憶體胞之一臨限電壓。
  4. 如請求項1之方法，其中各信號脈衝引起該記憶體胞之一臨限電壓之一量值移動朝向對應於該所要狀態之一臨限電壓。
  5. 如請求項1至4中任一項之方法，其進一步包括：在施加該複數個信號脈衝之後對該記憶體胞執行一感測操作以判定該記憶體胞是否達到該所 要狀態。
  6. 如請求項1至4中任一項之方法，其中該記憶體胞之該驟回包括該記憶體胞自一較高阻抗狀態變成一較低阻抗狀態。
  7. 如請求項1至4中任一項之方法，其中跨該記憶體胞施加該複數個信號脈衝包括：將複數個電壓脈衝施加至該第一信號線且將一恆定電壓施加至該第二信號線。
  8. 一種用於記憶體操作之設備，其包括：一控制器；及一陣列，其耦合至該控制器，其中該陣列包括：一第一信號線，其耦合至一第一記憶體胞；一第二信號線，其耦合至一第二記憶體胞；及一第三信號線，其共同耦合至該第一記憶體胞及該第二記憶體胞；其中當抑制該第二記憶體胞時，該控制器經組態以引起在一第一時段期間跨該第一記憶體胞施加具有一第一極性之複數個信號脈衝，直至將該第一記憶體胞程式化為一所要第一狀態，其中各第一信號脈衝藉由引起該第一記憶體胞驟回來引起該第一記憶體胞移動朝向該所要第一狀態；及其中當抑制該第一記憶體胞時，該控制器經組態以引起在一第二時段期間跨該第二記憶體胞施加具有與該第一極性相反之一第二極性之複數個第二信號脈衝，直至將該第二記憶體胞程式化為一所要第二狀態，其中 各第二信號脈衝藉由引起該第二記憶體胞驟回來引起該第二記憶體胞移動朝向該所要第二狀態。
  9. 如請求項8之設備，其中該控制器經組態以引起跨該第一記憶體胞施加該複數個第一信號脈衝包括該控制器經組態以引起將複數個電壓脈衝施加至該第三信號線且引起將一恆定電壓施加至該第一信號線，且其中該控制器經組態以引起跨該第二記憶體胞施加該複數個第二信號脈衝包括該控制器經組態以引起將複數個電壓脈衝施加至該第二信號線且引起將一恆定電壓施加至該第三信號線。
  10. 一種用於記憶體操作之方法，其包括：將一第一電壓同時施加至第一信號線及第二信號線，其中該第一信號線耦合至經程式化至一第一臨限電壓之一第一記憶體胞且該第二信號線耦合至經程式化至大於該第一臨限電壓之一第二臨限電壓之一第二記憶體胞；在將該第一電壓同時施加至第一信號線及第二信號線時，將一第二電壓施加至一第三信號線，其中該第三信號線共同耦合至該第一記憶體胞及該第二記憶體胞，其中該第一電壓與該第二電壓間之一差大於該第一及該第二臨限電壓使得該第一記憶體胞在一第一時間驟回但該第二記憶體胞並未在該第一時間驟回且該第二記憶體胞在晚於該第一時間之一第二時間驟回；回應於偵測到該第一記憶體胞回應於將該第一電壓同時施加至該第一信號線及第二信號線及將該第二電壓施加至該第三信號線而在該第一時 間驟回而判定該第一記憶體胞係經程式化至一第一資料狀態；及回應於偵測到該第二記憶體胞回應於將該第一電壓同時施加至該第一信號線及第二信號線及將該第二電壓施加至該第三信號線而在該第二時間驟回而判定該第二記憶體胞係經程式化至該第一資料狀態。
  11. 如請求項10之方法，其進一步包括：回應於偵測到該第一記憶體胞驟回而切斷至該第一信號線之電流；及回應於該第一記憶體胞驟回而關閉該第一記憶體胞。
  12. 如請求項10之方法，其進一步包括：回應於感測到一驟回事件發生於該第一信號線上而鎖存指示該第一記憶體胞呈一特定狀態之一資料值。
  13. 一種用於記憶體操作之設備，其包括：一控制器；及一陣列，其耦合至該控制器，其中該陣列包括：一第一信號線，其耦合至一第一記憶體胞；一第二信號線，其耦合至一第二記憶體胞；及一第三信號線，其共同耦合至該第一記憶體胞及該第二記憶體胞；其中該控制器經組態以引起將一第一信號同時施加至該第一信號線及該第二信號線且引起在將該第一信號同時施加至該第一信號線及該第二信號線時將複數個信號脈衝施加至該第三信號線，其中各信號脈衝藉由引 起該第一記憶體胞及該第二記憶體胞在施加各信號脈衝時驟回來引起該第一記憶體胞及該第二記憶體胞移動朝向一所要狀態；其中該設備經組態以回應於判定該第一記憶體胞每次驟回而切斷至該第一信號線之電流且回應於判定該第二記憶體胞每次驟回而切斷至該第二信號線之電流。
  14. 如請求項13之設備，其中該控制器經組態以在將該第一信號施加至該第一信號線及該第二信號線且將該複數個信號脈衝施加至該第三信號線之前跨該第一記憶體胞及該第二記憶體胞施加一感測電壓；及回應於該第一記憶體胞及該第二記憶體胞未回應於跨該第一記憶體胞及該第二記憶體胞施加該感測電壓而驟回而將該第一信號施加至該第一信號線及該第二信號線且將該複數個信號脈衝施加至該第三信號線。
  15. 如請求項13及14中任一項之設備，其進一步包括：耦合至該第一信號線之一第一偵測器及耦合至該第二信號線之一第二偵測器；及耦合至該第一偵測器之一第一鎖存器及耦合至該第二偵測器之一第二鎖存器。
  16. 如請求項15之設備，其中該第一偵測器經組態以每當該第一記憶體胞驟回時偵測到該第一信號線上之一驟回事件，且其中該第二偵測器經組態以每當該第二記憶體胞驟回時偵測到該第二信號線上之一驟回事件。
  17. 如請求項15之設備，其中該第一鎖存器經組態以回應於該第一偵測器每次偵測到一驟回事件而自該第一偵測器接收一第三信號且經組態以回應於接收各第三信號而發送一第四信號給第一電路系統，該第四信號引起該第一電路系統切斷至該第一信號線之該電流，且其中該第二鎖存器經組態以回應於該第二偵測器每次偵測到一驟回事件而自該第二偵測器接收一第五信號且經組態以回應於接收各第五信號而發送一第六信號給第二電路系統，該第六信號引起該第二電路系統切斷至該第二信號線之該電流。
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