TWI712043B - 記憶裝置 - Google Patents

記憶裝置 Download PDF

Info

Publication number
TWI712043B
TWI712043B TW108121269A TW108121269A TWI712043B TW I712043 B TWI712043 B TW I712043B TW 108121269 A TW108121269 A TW 108121269A TW 108121269 A TW108121269 A TW 108121269A TW I712043 B TWI712043 B TW I712043B
Authority
TW
Taiwan
Prior art keywords
voltage value
value
threshold voltage
current
conductor
Prior art date
Application number
TW108121269A
Other languages
English (en)
Other versions
TW202034335A (zh
Inventor
岩崎剛之
小松克伊
河合宏樹
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202034335A publication Critical patent/TW202034335A/zh
Application granted granted Critical
Publication of TWI712043B publication Critical patent/TWI712043B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

實施形態，提供一種能夠減輕開關元件承受的負荷之記憶裝置。 實施形態之記憶裝置，具有第1導體、第2導體、電阻變化層、第1部分、第2部分。電阻變化層，與第1導體或第2導體連接。第1部分，設於第1導體與第2導體之間，帶有電阻值會變化之第1閾值電壓值。第2部分，設於第1導體與第1部分之間、及第2導體與第1部分之間的至少一方，其電阻值會變化之第2閾值電壓值比第1閾值電壓值還高。

Description

記憶裝置
本發明之實施形態，係有關記憶裝置。 [關連申請案] 本申請案以日本發明專利申請案2019-045010號(申請日：2019年3月12日)為基礎申請案，並享受優先權。本申請案藉由參照此基礎申請案而包含基礎申請案的全部內容。
有人提出一種在朝相互正交的方向延伸之2種類的配線的交叉部分設有記憶元件之所謂交叉點(cross-point)型的記憶裝置。交叉點型的記憶裝置，和各記憶元件相對應而具備單元(cell)選擇用的開關元件。
本發明所欲解決之問題，在於提供一種能夠減輕開關元件承受的負荷之記憶裝置。
實施形態之記憶裝置，具有第1導體、第2導體、電阻變化層、第1部分、第2部分。電阻變化層，與第1導體或第2導體連接。第1部分，設於第1導體與第2導體之間，帶有電阻值會變化之第1閾值電壓值。第2部分，設於第1導體與第1部分之間、及第2導體與第1部分之間的至少一方，其電阻值會變化之第2閾值電壓值比第1閾值電壓值還高。
以下，參照圖面說明實施形態之記憶裝置。以下說明中，對具有同一或類似的機能之構成標注同一符號。又，有時省略該些構成的重複說明。圖面為模型或概念性質之物，各部分的厚度與寬度之關係、部分間的大小比率等，未必限於和現實之物相同。
本說明書中所謂「連接」，不限定於物理性連接之情形，亦包含電性連接之情形。亦即所謂「連接」，不限定於2個構件直接接觸之情形，亦包含在2個構件之間介著其他構件之情形。另一方面，所謂「相接」，意指直接接觸。本說明書中所謂「重疊」及「面向」，不限定於2個構件直接面對面之情形，亦包含在2個構件之間介著其他構件之情形。此外，所謂「重疊」及「面向」，亦包含2個構件的各自一部分彼此重疊或面向之情形等。此外所謂「厚度」，為方便稱呼之物，亦可說成為「尺寸」。
此外，先行定義X方向、Y方向、Z方向。X方向，為和後述的矽基板11的表面大略平行之方向，為後述的字元線21延伸之方向(參照圖1)。Y方向，為和矽基板11的表面大略平行之方向，為和X方向交叉(例如大略正交)之方向，為後述的位元線22延伸之方向。Z方向，為和矽基板11的表面大略正交之方向，為和X方向及Y方向交叉(例如大略正交)之方向。+Z方向，為從矽基板11朝向後述的記憶部13之方向(參照圖1)。-Z方向，和+Z方向為相反方向。當不區別+Z方向與-Z方向之情形下，僅稱為「Z方向」。本說明書中，有時將「+Z方向」稱為「上」，「-Z方向」稱為「下」。但，該些表現為方便稱呼之物，並非規範重力方向。
圖1為實施形態之記憶裝置1示意概略立體圖。 記憶裝置1，為所謂交叉點型的半導體記憶裝置的一例。記憶裝置1，具備矽基板11、層間絕緣膜12、記憶部13。
在矽基板11上，形成有記憶裝置1的驅動電路(未圖示)。 層間絕緣膜12，於矽基板11上，覆蓋驅動電路。層間絕緣膜12，例如由氧化矽物(SiO)等所形成。
記憶部13，設於層間絕緣膜12的上方。記憶部13，具備字元線(第1導體、第1導電層)21、位元線(第2導體、第2導電層)22、記憶體單元MC。 字元線21，朝X方向帶狀地延伸。字元線21，於Y方向及Z方向相距間隔排列有複數個。於Z方向的同一高度，朝Y方向並排之字元線21彼此，構成字元線層25。也就是說，本實施形態中，複數個字元線層25於Z方向相距間隔而排列。各字元線21，例如由矽(Si)等所形成。
位元線22，朝Y方向帶狀地延伸。位元線22，於Y方向及Z方向相距間隔排列有複數個。於Z方向的同一高度，朝X方向並排之位元線22彼此，構成位元線層27。本實施形態中，各位元線層27，於在Z方向相鄰的字元線層25之間，相對於字元線層25而言於Z方向相距間隔而分別設置。各位元線22，例如由矽(Si)等所形成。
在字元線層25中的相鄰的字元線21彼此之間、位元線層27中的相鄰的位元線22彼此之間，分別設有層間絕緣膜(未圖示)。
字元線21及位元線22，當從Z方向觀看的情形下，互相交叉(例如正交)配置。當從Z方向觀看的情形下，於字元線21及位元線22的交叉部分CP，在字元線21與位元線22之間設有記憶體單元MC。也就是說，記憶體單元MC，設於各交叉部分CP，藉此在X方向、Y方向及Z方向互相相距間隔而以三維矩陣狀排列。
圖2為記憶體單元MC的截面圖。 如圖2所示，記憶體單元MC，形成為以Z方向為長邊方向之大略方柱狀。記憶體單元MC的下端，於交叉部分CP和字元線21相接。記憶體單元MC的上端，於交叉部分CP和位元線22相接。另，在X方向及Y方向相鄰的各記憶體單元MC彼此之間，設有層間絕緣膜38。
記憶體單元MC，具備第1電極40、記憶層(電阻變化層)41、第2電極42、開關層43、第3電極44。第1電極40、記憶層41、第2電極42、開關層43及第3電極44，依此記載順序從-Z方向朝+Z方向層積。
第1電極40、記憶層41及第2電極42，構成記憶元件50。記憶元件50，進行資訊的寫入或消去、讀出。 第2電極42、開關層43及第3電極44，構成開關元件51。開關元件51，使複數個記憶體單元MC(記憶元件50)選擇性地動作。各記憶體單元MC中，記憶元件50及開關元件51串聯地連接。
第1電極40，作用成為記憶元件50的下部電極。第1電極40，於上述的交叉部分CP，設於字元線21上。第1電極40，由碳(C)或氮化碳(CN)、鎢(W)、鈦氮化物(TiN)等所形成。在第1電極40與字元線21之間，亦可設有屏障層(未圖示)。
記憶層41，為ReRAM(電阻變化記憶體)或PCM(相變化型記憶體)、MRAM(磁阻變化型記憶體)等，因應記憶元件50的記憶方式而適當受到選擇。
第2電極42，作用成為記憶元件50的上部電極、及開關元件51的下部電極。第2電極42，設於記憶層41上。第2電極42，由和第1電極40同樣的材料所形成。
圖3為開關元件51的截面圖。 如圖3所示，開關層43，為於電壓施加時維持非晶質層(amorphous layer)而不伴隨相變化，而電阻狀態變化之層。具體而言，開關層43，具備第1開關部61、中間屏障層62、第2開關部63。第1開關部61、中間屏障層62及第2開關部63，依此記載順序從+Z方向朝-Z方向層積。也就是說，相對於中間屏障層62而言在+Z方向側設有第1開關部61，相對於中間屏障層62而言在-Z方向側設有第2開關部63。但，亦可相對於中間屏障層62而言在-Z方向側設有第1開關部61，相對於中間屏障層62而言在+Z方向側設有第2開關部63。此外，第1開關部61及第2開關部63，亦可交互設置。
第1開關部61，為第1機能層71與第1屏障層72交互層積而成之層積膜。 第2開關部63，串聯地連接至第1開關部61。第2開關部63，為第2機能層75與第2屏障層76交互層積而成之層積膜。第1開關部61為「第1部分」的一例，第2開關部63為「第2部分」的一例。
第2開關部63，設於第2電極42上。具體而言，第2開關部63，在將第2屏障層76訂為最下層，將第2機能層75訂為最上層的狀態下，將第2機能層75與第2屏障層76交互層積而構成。也就是說，最下層的第2屏障層76，和第2電極42相接。但，亦可為第2機能層75和第2電極42相接之構成。第2機能層75為「第3層」的一例，第2屏障層76為「第4層」的一例。
第2屏障層76，較佳為比第1機能層71或第2機能層75的熔點還高的材料。具體而言，第2屏障層76，由從硼(B)或碳(C)、鎂(Mg)、鋁(Al)、矽(Si)、鍺(Ge)等的第1屏障元素選擇之至少1種元素、與從氮(N)及氧(O)的第2屏障元素選擇之至少1種元素的組合而構成。本實施形態之第2屏障層76，由氮化鋁(AlN)等而形成。另，第2屏障層76中受選擇的屏障元素當中，第1屏障元素為「第9元素」的一例，第2屏障元素為「第10元素」的一例。
各第2屏障層76的厚度Ta，較佳是於各層為均等。本實施形態中，各第2屏障層76的厚度Ta，被設定在1nm程度。
第2機能層75，設於各第2屏障層76上。第2機能層75，包含從硫族(chalcogen)元素選擇之第1開關元素、與從導電性元素選擇之第2開關元素、與從氮(N)及氧(O)選擇之第3開關元素。也就是說，第2機能層75，為在第1開關元素亦即硫族元素中，至少鍵結有第2開關元素亦即導電性元素、及第3開關元素亦即氮(N)或氧(O)而成之化合物(即所謂硫族化物(chalcogenide))。另，第2機能層75中受選擇的開關元素當中，第1開關元素為「第3元素」的一例，第2開關元素為「第4元素」的一例，第3開關元素為「第6元素」的一例。
所謂第1開關元素亦即硫族元素，係隸屬周期表的第16族之元素當中剔除氧(O)者，例如為硫(S)或硒(Se)、碲(Te)等。本實施形態之第2機能層75，包含上述的硫族元素當中至少1種。
第2開關元素亦即導電性元素，例如為硼(B)或碳(C)、鎂(Mg)、鋁(Al)、矽(Si)、鍺(Ge)等。本實施形態之第2機能層75，包含上述的導電性元素當中至少1種。
第3開關元素亦即氮(N)或氧(O)，使第2機能層75高電阻化。本實施形態之第2機能層75，作為包含上述的第1開關元件、第2開關元件及第3開關元件之化合物，例如由AlSiTeN所形成。
上述的第2機能層75的厚度Tb，較佳是被設定成0.5nm以上2.0nm以下。藉由將第2機能層75的厚度Tb設為0.5nm以上，能夠抑制成膜不良等。另一方面，藉由將第2機能層75的厚度Tb設為20nm以下，能夠提高結晶化溫度，容易抑制電壓施加時之相變化。
中間屏障層62，將第1開關部61與第2開關部63之間予以分隔。中間屏障層62，設於第2開關部63當中位於最上層之第2機能層75上。中間屏障層62，由和上述的第2屏障層76同樣的材料所形成。中間屏障層62的厚度Tc，較佳是以和第2屏障層76的厚度Ta同等的厚度來形成。中間屏障層62為「中間層」或「第3部分」的一例。
第1開關部61，設於中間屏障層62上。具體而言，第1開關部61，在將第1機能層71訂為最下層，將第1屏障層72訂為最上層的狀態下，將第1機能層71與第1屏障層72交互層積而構成。也就是說，最下層的第1機能層71，和中間屏障層62相接。本實施形態中，第1開關部61的厚度，和第2開關部63的厚度為同等。但，亦可在各機能層71，75間使厚度或層積數相異，藉此使第1開關部61及第2開關部63的厚度分別相異。第1機能層71為「第1層」的一例，第1屏障層72為「第2層」的一例。
本實施形態中，第1機能層71，例如由AlTeN所形成。也就是說，第1機能層71，如同上述的第2機能層75般，包含從硫族元素選擇之第1開關元素、與從導電性元素選擇之第2開關元素、與從氮(N)及氧(O)選擇之第3開關元素。另，第1機能層71中受選擇的各開關元素當中，第1開關元素為「第1元素」的一例，第2開關元素為「第2元素」的一例，第3開關元素為「第5元素」的一例。另，第1機能層71的厚度Td，如同上述的第2機能層75般，較佳是被設定成0.5nm以上2.0nm以下。
第1屏障層72，設於各第1機能層71上。第1屏障層72，由和上述的中間屏障層62及第2屏障層76同樣的材料所形成。第1屏障層72的厚度Te，較佳是以和中間屏障層62及第2屏障層76同等的厚度來形成。另，第1屏障層72中受選擇的屏障元素當中，第1屏障元素為「第7元素」的一例，第2屏障元素為「第8元素」的一例。
第3電極44，作用成為開關元件51的上部電極。第3電極44，設於最上層的第1屏障層72上。第3電極44，由和第1電極40及第2電極42同樣的材料所形成。
上述的第1開關部61，藉由施加規定的電壓值(第1閾值電壓值(第1電壓值)Vth1)以上的電壓，電阻值會從高電阻狀態變化成低電阻狀態，而使流過第1開關部61的電流增加。第2開關部63，藉由施加規定的電壓值(第2閾值電壓值(第2電壓值)Vth2)以上的電壓，電阻值會從高電阻狀態變化成低電阻狀態，而使流過第2開關部63的電流增加。
圖4為本實施形態之記憶體單元MC的電流電壓特性示意圖表。另，圖4的縱軸，是將電流值以常用對數表示。如圖4所示，本實施形態之開關元件51，於第2開關部63從高電阻狀態(OFF狀態)切換到低電阻狀態(ON狀態)時的第2閾值電壓值Vth2，比於第1開關部61從OFF狀態切換到ON狀態時的第1閾值電壓值Vth1還大。也就是說，開關元件51，當施加電壓為未滿第1閾值電壓值Vth1時，第1開關部61及第2開關部63雙方成為OFF狀態。開關元件51，當施加電壓為第1閾值電壓值Vth1以上未滿第2閾值電壓值Vth2時，第1開關部61成為ON狀態，第2開關部63成為OFF狀態。開關元件51，當施加電壓為第2閾值電壓值Vth2以上時，第1開關部61及第2開關部63雙方成為ON狀態。因此，開關元件51的電阻值(第1開關部61及第2開關部63的合成電阻)，當施加電壓為未滿第1閾值電壓值Vth1時成為最高，當施加電壓為第2閾值電壓值Vth2以上時成為最低。本實施形態中，第1閾值電壓值Vth1，和零值與第2閾值電壓值Vth2之中間值(Vth2／2)相比，為趨近第2閾值電壓值Vth2之值(Vth1＞Vth2／2)。
若將上述的構成換句話說，當施加於記憶體單元MC的電壓為未滿第1閾值電壓值Vth1的情形下(各開關部61、63皆為OFF狀態)，開關元件51帶有第1電阻變化傾向(每單位電壓的電阻值(第1斜率))。當施加於記憶體單元MC的電壓為第1閾值電壓值Vth1以上未滿第2閾值電壓值Vth2的情形下，開關元件51帶有每單位電壓的電阻值的變化比第1電阻變化傾向還大之第2電阻變化傾向(第2斜率)。當施加於記憶體單元MC的電壓為第2閾值電壓值Vth2以上的情形下，開關元件51帶有包含電阻值變得比第2閾值電壓值Vth2的情形還低的區域之第3電阻變化傾向(第3斜率)。
第1閾值電壓值Vth1及第2閾值電壓值Vth2，可藉由各開關部61、63的厚度等而適當調整。也就是說，藉由使開關部61、63的厚度增加，能夠提高閾值電壓值Vth1、Vth2。
簡單說明上述的記憶體單元MC的製造方法。首先，在字元線21上將記憶元件50的層積體及開關元件51的層積體依序層積。其後，透過在開關元件51的層積體(第3電極44)上形成的遮罩(未圖示)而施以蝕刻，藉此將記憶元件50及開關元件51的層積體當中未被遮罩覆蓋之部分(記憶體單元MC的形成區域以外的部分)除去。藉此，便於X方向及Y方向相距間隔而一齊形成複數個記憶體單元MC。另，各層的成膜，能夠藉由濺鍍法等來進行。
接下來，說明上述的記憶裝置1的記憶動作。本實施形態之記憶裝置1，藉由對令其動作之記憶體單元MC施加電壓，而於記憶元件50進行資訊的寫入或消去、讀出。本實施形態之記憶裝置1中，是訂為對令其動作之記憶體單元MC(以下稱動作單元)施加動作電壓值V，對其他的記憶體單元MC(以下稱非動作單元)施加0V或V／2。另，動作電壓值V，為閾值電壓值Vth2以上。
本實施形態之記憶體單元MC中，記憶元件50與開關元件51串聯地連接。因此，當開關元件51的電阻值比記憶元件50的電阻值還高的情形下(上述的第1電阻變化傾向或第2電阻變化傾向的情形下)，動作單元的合成電阻高，在動作單元流通的電流值小。藉此，在動作單元流通的電流會被減低。
如圖4所示，當施加於動作單元的電壓為未滿第1閾值電壓值Vth1的情形下，各開關部61、63雙方為OFF狀態。在此情形下，在開關元件51流通的電流，是由施加電壓與第1電阻變化傾向來決定。具體而言，若將電壓從0V逐漸施加，則電流會增大。也就是說，在記憶體單元MC流通的電流為比第1閾值電流值Ith1還小的範圍內，隨著電流的增大，電壓會基於第1電阻變化傾向而增加。然後，當達到第1閾值電壓值Vth1時，在記憶體單元MC流通的電流會增加至第1閾值電流值Ith1為止。
其後，若施加於動作單元的電壓達到第1閾值電壓值Vth1，則僅有第1開關部61成為ON狀態。在此情形下，在開關元件51流通的電流，是由施加電壓與第2電阻變化傾向來決定。具體而言，若逐漸施加比第1閾值電壓值Vth1還大的電壓，則電流會增大。也就是說，在記憶體單元MC流通的電流比第1閾值電流值Ith1還大而比第2閾值電流值Ith2還小的範圍內，隨著電流的增大，電壓會基於第2電阻變化傾向而增加。然後，當達到比第1閾值電壓值Vth1還大的第2閾值電壓值Vth2時，在記憶體單元MC流通的電流會增加至第2閾值電流值Ith2為止。
接著，若施加於動作單元的電壓達到第2閾值電壓值Vth2，則第1開關部61及第2開關部63成為ON狀態。若第1開關部61及第2開關部63成為ON狀態，則開關元件51的電阻值會變得比記憶元件50的電阻值還低(第3電阻變化傾向)。這樣一來，動作單元的合成電阻變低，在動作單元流通的電流會增加。
本實施形態之開關元件51中，若施加於開關元件51的電壓成為第2閾值電壓值Vth2以上，則電壓變小(第3電阻變化傾向：負電阻)。又，隨著施加於開關元件51的電壓變小，在開關元件51流通的電流會逐漸增加。也就是說，第3電阻變化傾向被設定成，於第2閾值電壓值Vth2施加後電壓會減少，當施加於開關元件51的電壓成為比第1閾值電壓值Vth1還小的最小電壓值Vmin時，在開關元件51流通的電流會穩定在比第2閾值電流值Ith2還大的保持電流值(第3電流值)Ihold。另，所謂保持電流值Ihold，為電壓藉由負電阻而降低後電壓再次開始上昇之反曲點中的電流。本實施形態中，最小電壓值Vmin，為第1閾值電壓值Vth1以下。此外，本實施形態中，第1閾值電壓值Vth1與第2閾值電壓值Vth2之差，比第1閾值電壓值Vth1與最小電壓值Vmin之差還大。
另一方面，如本實施形態般，具有開關元件51的記憶裝置1中，能夠將施加於記憶元件50的電壓為動作電壓值V以上(開關元件51為ON狀態)下流通的電流值，與施加於記憶元件50的電壓為未滿動作電壓值V(開關元件51為OFF狀態)下流通的電流值之比(ON／OFF比)增大。
但，若將ON／OFF比增大，則開關元件成為ON狀態的時間點下之電流值(閾值電流值)，與保持電流值Ihold之差(電流增加量△I)會變大。因此，開關元件成為了ON狀態後，可能由於開關元件的負電阻而瞬間流通過大的電流。
鑑此，本實施形態中，是做成下述構成，即，具備從高電阻狀態切換到低電阻狀態時的電壓為第1閾值電壓值Vth1之第1開關部61、及從高電阻狀態切換到低電阻狀態時的電壓為比第1閾值電壓值Vth1還高的第2閾值電壓值Vth2之第2開關部63。 按照此構成，開關元件51成為了ON狀態後，能夠將增加至保持電流值Ihold為止時的電流增加量△I減小。也就是說，使開關元件51成為ON狀態的過程中，在施加於開關元件51的電壓達到第1閾值電壓值Vth1之時間點，僅第1開關部61會先行成為ON狀態。藉此，比起各開關部61、63處於OFF狀態之情形，開關元件51的電阻會降低，故在記憶體單元MC流通的電流會增加至第1閾值電流值Ith1為止。然後，在施加於開關元件51的電壓達到第2閾值電壓值Vth2之時間點，第2開關部63亦成為ON狀態。藉此，比起僅第1開關部61處於ON狀態之情形，開關元件51的電阻會降低，故在記憶體單元MC流通的電流會增加至第2閾值電流值Ith2為止。
另，本實施形態中，所謂閾值電流值，係將規定的電壓時的電流大小以常用對數表示之值。也就是說，第1閾值電流值Ith1，為將第1閾值電壓值Vth1的電流大小以常用對數表現之值(第1值)。第2閾值電流值Ith2，為將第2閾值電壓值Vth2的電流大小以常用對數表現之值(第2值)。保持電流值Ihold，為將第3電阻變化傾向中的最小電壓值Vmin時的電流大小以常用對數表現之值(第3值)。本實施形態中，第1閾值電流值Ith1與第2閾值電流值Ith2之差，比第2閾值電流值Ith2與保持電流值Ihold之差還大。
本實施形態中，上述的第2電阻變化傾向，較佳為滿足以下的2式。 Vth2-Vth1≧1(V)…(1) Ith2／Ith1≧10…(2)
像這樣，藉由具有閾值電壓值相異的複數個開關部61、63，便可將至保持電流值Ihold為止的電流增加予以階段性地進行。因此，在確保ON／OFF比的前提下，能夠抑制在記憶體單元MC流通的電流急遽變大，而能夠減輕對記憶體單元MC的負荷。
本實施形態中，第1機能層71及第2機能層75，構成為包含含硫族元素之第1開關元素、及含導電性元素之第2開關元素。 按照此構成，在包含原子半徑相對較大的硫族元素之層內，添加原子半徑相對較小的第2開關元素，藉此在機能層71、75內會存在原子半徑相異的複數個元素。藉此，機能層71、75的非晶質構造會穩定化。
本實施形態中，構成為在第1機能層71與第2機能層75之間設有中間屏障層62。 按照此構成，會抑制在第1機能層71與第2機能層75之間的擴散，而能夠抑制在第1機能層71及第2機能層75之間形成洩漏路徑(leak path)。其結果，能夠使OFF狀態下的漏電流減低，並且使第1機能層71與第2機能層75的開關機能長期發揮。
本實施形態中，第1機能層71及第1屏障層72被交互層積來構成第1開關部61，並且第2機能層75及第2屏障層76被交互層積來構成第2開關部63。按照此構成，會抑制在相鄰的第1機能層71間、及相鄰的第2機能層75間的擴散，而能夠抑制在相鄰的第1機能層71間、及相鄰的第2機能層75間形成洩漏路徑。其結果，能夠使OFF狀態下的漏電流減低，並且使第1機能層71與第2機能層75的開關機能長期發揮。 而且，藉由層積複數個屏障層72、76，會抑制施加於各屏障層72、76每一者的電壓，能夠抑制各屏障層72、76達到崩潰電壓。
本實施形態中構成為，構成機能層71、75的一部分之第2開關元素，與構成屏障層65、72、76的一部分之第1屏障元素是由同種的材料來形成。 按照此構成，即使第1屏障元素混入機能層71、75內，仍能抑制在機能層71、75內成為雜質。其結果，能夠使第1機能層71與第2機能層75的開關機能長期發揮。
另，上述的實施形態中，雖說明在第1開關部61與第2開關部63之間設有中間屏障層62之構成，但不僅限於此構成。例如如圖5所示開關元件51般，第1開關部61(第1機能層71)與第2開關部63(第2機能層75)亦可相接。此外，上述的實施形態中，雖說明第1開關部61被做成為第1機能層71與第1屏障層72之層積膜，第2開關部63被做成為第2機能層75與第2屏障層76之層積膜之構成，但不僅限於此構成。例如，亦可將第1機能層71與第2機能層75各層積一層。
按照以上說明的至少一種實施形態，係具有第1導體、第2導體、第1部分、第2部分。第2導體，配置成和第1導體相向。第1部分，設於第1導體與第2導體之間，從高電阻狀態切換到低電阻狀態時的電壓為第1閾值電壓值。第2部分，設於第1導體與第1部分之間、及第2導體與第1部分之間的至少一方，從高電阻狀態切換到低電阻狀態時的電壓為比第1閾值電壓值還高的第2閾值電壓值。按照這樣的構成，在確保ON／OFF比的前提下，能夠減輕開關元件承受的負荷。
以下附記數種記憶裝置。 [1]一種記憶裝置，具備： 第1導體； 第2導體； 第1部分，設於前述第1導體與前述第2導體之間，從高電阻狀態切換到低電阻狀態時的電壓為第1閾值電壓值；及 第2部分，設於前述第1導體與前述第1部分之間、及前述第2導體與前述第1部分之間的至少一方，從高電阻狀態切換到低電阻狀態時的電壓為比前述第1閾值電壓值還高的第2閾值電壓值。 [2].如[1]所述之記憶裝置，其中， 前述第1部分，包含： 第1元素，從碲、硒及硫當中至少1種的硫族(chalcogen)元素選擇；及 第2元素，從硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素選擇； 前述第2部分，包含： 第3元素，從碲、硒及硫當中至少1種的硫族(chalcogen)元素選擇；及 第4元素，從硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素選擇。 [3].如[2]所述之記憶裝置，其中， 前述第3元素，和前述第1元素為相同元素， 前述第4元素，和前述第2元素為相同元素。 [4].如[2]所述之記憶裝置，其中， 前述第2元素，為從硼、碳、鎂、矽及鍺當中至少1種的導電性元素選擇之元素， 前述第4元素，為從硼、碳、鎂、矽及鍺當中至少1種的導電性元素選擇之元素。 [5].如[2]所述之記憶裝置，其中， 前述第1部分，包含從氮及氧當中至少1種選擇之第5元素， 前述第2部分，包含從氮及氧當中至少1種選擇之第6元素。 [6].如[5]所述之記憶裝置，其中， 前述第6元素，和前述第5元素為相同元素。 [7].如[1]所述之記憶裝置，其中， 更具備設於前述第1部分與前述第2部分之間的中間層。 [8].如[1]所述之記憶裝置，其中， 前述第1部分，包含複數個第1層、與複數個第2層，前述複數個第1層與前述複數個第2層被交互層積，前述複數個第1層的各者因應被施加的電壓而在高電阻狀態與低電阻狀態之間變化， 前述第2部分，包含複數個第3層、與複數個第4層，前述複數個第3層與前述複數個第4層被交互層積，前述複數個第3層的各者因應被施加的電壓而在高電阻狀態與低電阻狀態之間變化。 [9].如[8]所述之記憶裝置，其中， 前述複數個第1層的各者，包含： 第1元素，從碲、硒及硫當中至少1種的硫族(chalcogen)元素選擇；及 第2元素，從硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素選擇； 前述複數個第3層的各者，包含： 第3元素，從碲、硒及硫當中至少1種的硫族(chalcogen)元素選擇；及 第4元素，從硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素選擇。 [10].如[9]所述之記憶裝置，其中， 前述複數個第1層的各者，包含從氮及氧當中至少1種選擇之第5元素， 前述複數個第3層的各者，包含從氮及氧當中至少1種選擇之第6元素。 [11].如[9]所述之記憶裝置，其中， 前述複數個第2層的各者，包含： 第7元素，從硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素選擇； 第8元素，從氮及氧當中至少1種選擇； 前述複數個第4層的各者，包含： 第9元素，從硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素選擇； 第10元素，從氮及氧當中至少1種選擇。 [12].如[11]所述之記憶裝置，其中， 前述第9元素，和前述第7元素為相同元素， 前述第10元素，和前述第8元素為相同元素。 [13].如[11]所述之記憶裝置，其中， 前述第2元素、前述第4元素、前述第7元素、及前述第9元素，彼此為相同元素。 [14].如[11]所述之記憶裝置，其中， 前述第5元素、前述第6元素、前述第8元素、及前述第10元素，彼此為相同元素。 [15].如[8]所述之記憶裝置，其中， 前述第1層及前述第3層的厚度，為0.5nm以上2.0nm以下。 [16]一種記憶裝置，具備： 第1導體； 第2導體；及 開關元件，設於前述第1導體與前述第2導體之間，當施加於前述第1導體與前述第2導體之間的電壓為未滿第1閾值電壓值的情形下帶有第1電阻變化傾向，當為前述第1閾值電壓值以上未滿第2閾值電壓值的情形下帶有每單位電壓的電阻值的變化比前述第1電阻變化傾向還大之第2電阻變化傾向，當為前述第2閾值電壓值以上的情形下，帶有包含前述電阻值變得比前述第2閾值電壓值的情形還低的區域之第3電阻變化傾向，前述第1閾值電壓值，為比起零值更趨近前述第2閾值電壓值之值。 [17].如[16]所述之記憶裝置，其中， 前述第1閾值電壓值，比起零值與前述第2閾值電壓值之中間值，更趨近前述第2閾值電壓值。 [18].如[16]所述之記憶裝置，其中， 前述第1閾值電壓值，比前述第3電阻變化傾向中的最小電壓還大。 [19].如[16]所述之記憶裝置，其中， 將前述第1閾值電壓值時的電流大小以常用對數表現之第1值，與將前述第2閾值電壓值時的電流大小以常用對數表現之第2值之間的差，係比前述第2值與將前述第3電阻變化傾向中的最小電壓時的電流大小以常用對數表現之第3值之間的差還大。
以上已說明本發明的幾個實施形態，但該些實施形態僅是提出作為例子，並非意圖限定發明之範圍。該些實施形態，可以其他各種形態來實施，在不脫離發明要旨之範圍內，可進行種種省略、置換、變更。該些實施形態或其變形，均包含於發明之範圍或要旨中，同樣地包含於申請專利範圍所記載之發明及其均等範圍內。
1：記憶裝置 21：字元線(第1導體、第1導電層) 22：位元線(第2導體、第2導電層) 41：記憶層(電阻變化層) 51：開關元件 61：第1開關部(第1部分) 62：中間屏障層(中間層、第3部分) 63：第2開關部(第2部分) 71：第1機能層(第1層) 72：第1屏障層(第2層) 75：第2機能層(第3層) 76：第2屏障層(第4層)
[圖1] 實施形態之記憶裝置示意概略立體圖。 [圖2] 實施形態之記憶體單元的截面圖。 [圖3] 實施形態之開關元件的截面圖。 [圖4] 實施形態之記憶體單元的電流電壓特性示意圖表。 [圖5] 實施形態的另一構成之開關元件的截面圖。
42：第2電極 43：開關層 44：第3電極 51：開關元件 61：第1開關部(第1部分) 62：中間屏障層(中間層、第3部分) 63：第2開關部(第2部分) 71：第1機能層(第1層) 72：第1屏障層(第2層) 75：第2機能層(第3層) 76：第2屏障層(第4層)

Claims (14)

  1. 一種記憶裝置，具備：第1導體；第2導體，和前述第1導體相向配置；電阻變化層，設於前述第1導體與前述第2導體之間，與前述第1導體或前述第2導體電性連接；及開關元件，設於前述第1導體與前述第2導體之間；前述開關元件，具有：第1部分，帶有電阻值會變化之第1閾值電壓值；及第2部分，其電阻值會變化之第2閾值電壓值比前述第1閾值電壓值還高。
  2. 如申請專利範圍第1項所述之記憶裝置，其中，前述第1部分，包含：第1元素，包含碲、硒及硫當中至少1種的硫族(chalcogen)元素；及第2元素，包含硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素；前述第2部分，包含：第3元素，包含碲、硒及硫當中至少1種的硫族(chalcogen)元素；及第4元素，包含硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素。
  3. 如申請專利範圍第1項或第2項所述之記憶裝置，其中，更具備設於前述第1部分與前述第2部分之間的中間層。
  4. 如申請專利範圍第1項或第2項所述之記憶裝置，其中，前述第1部分，包含複數個第1層、與複數個第2層，前述複數個第1層與前述複數個第2層被交互層積，前述複數個第1層的各者因應被施加的電壓而在高電阻狀態與低電阻狀態之間變化，前述第2部分，包含複數個第3層、與複數個第4層，前述複數個第3層與前述複數個第4層被交互層積，前述複數個第3層的各者因應被施加的電壓而在高電阻狀態與低電阻狀態之間變化。
  5. 一種記憶裝置，具備：第1導體；第2導體；及開關元件，設於前述第1導體與前述第2導體之間，當施加於前述第1導體與前述第2導體之間的電壓為未滿第1閾值電壓值的情形下帶有第1電阻變化傾向，當為前述第1閾值電壓值以上未滿第2閾值電壓值的情形下帶有每單位 電壓的電阻值的變化比前述第1電阻變化傾向還大之第2電阻變化傾向，當為前述第2閾值電壓值以上的情形下，帶有包含前述電阻值變得比前述第2閾值電壓值的情形還低的區域之第3電阻變化傾向。
  6. 一種記憶裝置，具備：第1導電層；第2導電層，和前述第1導電層相向配置；電阻變化層，設於前述第1導電層與前述第2導電層之間，與前述第1導電層或前述第2導電層電性連接；及開關元件，設於前述第1導電層與前述第2導電層之間；前述開關元件，具有：第1部分，包含：第1元素，選擇碲、硒及硫當中至少1種；及第2元素，包含硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素；及氮化物；第2部分，包含：前述第1元素，選擇碲、硒及硫當中至少1種；及前述第2元素，包含硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素；及氮化物及矽。
  7. 如申請專利範圍第6項所述之記憶裝置，其中，更具備：第3部分，設於前述第1部分與前述第2部分之間，包含硼、碳、鎂、鋁、矽及鍺當中至少1種的導電性元素的氮化物。
  8. 如申請專利範圍第6項所述之記憶裝置，其中，前述第1部分由AlTeN所構成，前述第2部分由AlSiTeN所構成。
  9. 如申請專利範圍第6項所述之記憶裝置，其中，若對前述第1導電層與前述第2導電層之間從0V開始逐漸施加電壓則電流會增大，當達到第1閾值電壓值時，電流達到第1電流值，若逐漸施加比前述第1閾值電壓值還大的電壓，則電流會增大，當達到比前述第1閾值電壓值還大的第2閾值電壓值時，電流達到比前述第1電流值還大的第2電流值，於前述第2閾值電壓值施加後電壓會減少，當達到比前述第1閾值電壓值還小的第3閾值電壓值時，電流達到比前述第2電流值還大的第3電流值。
  10. 如申請專利範圍第9項所述之記憶裝置，其中，被施加前述第1閾值電壓值以前之電流係具有第1斜率而增大，被施加從前述第1閾值電壓值至前述第2閾值電壓值為止之電流係具有比前述第1斜率還大的梯度的第2斜率而增大。
  11. 如申請專利範圍第6項所述之記憶裝置，其中，在前述第1導電層及前述第2導電層之間流通的電流，於比第1電流值還小的範圍內，隨著電流的增大，電壓係具有第1 斜率而逐漸增大，於比前述第1電流值還大而比第2電流值還小的範圍內，隨著電流的增大，電壓係具有比前述第1斜率還大的梯度的第2斜率而增大，於比前述第2電流值還大而比第3電流值還小的範圍內，隨著電流的增大，電壓係減少。
  12. 如申請專利範圍第11項所述之記憶裝置，其中，前述第3電流值與前述第2電流值之差，比前述第2電流值與前述第1電流值之差還小。
  13. 如申請專利範圍第11項所述之記憶裝置，其中，具有到達前述第1電流值時之第1電壓值、與到達前述第2電流值時之第2電壓值、與到達前述第3電流值時之第3電壓值，前述第2電壓值比前述第1電壓值還電壓大，前述第3電壓值比前述第1電壓值還電壓小。
  14. 如申請專利範圍第13項所述之記憶裝置，其中，前述第1電壓值與前述第2電壓值之差，比前述第1電壓值與前述第3電壓值之差還大。
TW108121269A 2019-03-12 2019-06-19 記憶裝置 TWI712043B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-045019 2019-03-12
JP2019045019A JP2020150082A (ja) 2019-03-12 2019-03-12 記憶装置

Publications (2)

Publication Number Publication Date
TW202034335A TW202034335A (zh) 2020-09-16
TWI712043B true TWI712043B (zh) 2020-12-01

Family

ID=72423835

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108121269A TWI712043B (zh) 2019-03-12 2019-06-19 記憶裝置

Country Status (4)

Country Link
US (1) US11081525B2 (zh)
JP (1) JP2020150082A (zh)
CN (1) CN111697023B (zh)
TW (1) TWI712043B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230082961A1 (en) * 2021-09-10 2023-03-16 International Business Machines Corporation Hybrid memory for neuromorphic applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080042119A1 (en) * 2005-08-09 2008-02-21 Ovonyx, Inc. Multi-layered chalcogenide and related devices having enhanced operational characteristics
US8642985B2 (en) * 2011-06-30 2014-02-04 Industrial Technology Research Institute Memory Cell
TW201442030A (zh) * 2013-04-23 2014-11-01 Toshiba Kk 半導體記憶裝置
TW201535373A (zh) * 2014-01-17 2015-09-16 Sony Corp 開關元件及記憶裝置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
JP6273184B2 (ja) * 2014-09-03 2018-01-31 東芝メモリ株式会社 抵抗変化型記憶装置及びその製造方法
JP6628108B2 (ja) * 2014-09-25 2020-01-08 インテル・コーポレーション 障壁層を組み込んだ１ｓ１ｒメモリセル
JP6697366B2 (ja) 2016-10-20 2020-05-20 キオクシア株式会社 超格子メモリ及びクロスポイント型メモリ装置
US10658588B2 (en) * 2017-04-06 2020-05-19 Sony Corporation Memory cell switch device
US10510957B2 (en) * 2017-07-26 2019-12-17 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays
US11522011B2 (en) * 2017-09-13 2022-12-06 Intel Corporation Selector element with ballast for low voltage bipolar memory devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080042119A1 (en) * 2005-08-09 2008-02-21 Ovonyx, Inc. Multi-layered chalcogenide and related devices having enhanced operational characteristics
US8642985B2 (en) * 2011-06-30 2014-02-04 Industrial Technology Research Institute Memory Cell
TW201442030A (zh) * 2013-04-23 2014-11-01 Toshiba Kk 半導體記憶裝置
TW201535373A (zh) * 2014-01-17 2015-09-16 Sony Corp 開關元件及記憶裝置

Also Published As

Publication number Publication date
CN111697023A (zh) 2020-09-22
TW202034335A (zh) 2020-09-16
JP2020150082A (ja) 2020-09-17
US20200295086A1 (en) 2020-09-17
US11081525B2 (en) 2021-08-03
CN111697023B (zh) 2023-09-05

Similar Documents

Publication Publication Date Title
KR101473514B1 (ko) 저항형 접속 컴포넌트를 가지는 비-휘발성 메모리
TWI387103B (zh) 具有二極體存取裝置之完全自我對準微孔型記憶胞
US7755093B2 (en) Semiconductor storage device and method of manufacturing the same
JP4531863B2 (ja) 不揮発性記憶素子および不揮発性記憶装置
US8168469B2 (en) Nonvolatile memory device made of resistance material and method of fabricating the same
JP5702381B2 (ja) ショットキーダイオードスイッチおよびそれを含むメモリユニット
US20230422640A1 (en) Semiconductor memory device
US9236568B2 (en) Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
CN108336224B (zh) 可变电阻存储器件
US11765913B2 (en) Memory devices
KR20170098673A (ko) 메모리 소자
CN111630656B (zh) 存储元件和存储装置
TWI759457B (zh) 記憶裝置
TWI712043B (zh) 記憶裝置
JP2011035202A (ja) 半導体記憶装置
US20210210556A1 (en) Nonvolatile semiconductor memory device and fabrication method of the nonvolatile semiconductor memory device
JP2008294207A (ja) メモリ素子、メモリセル、及びメモリセルアレイ
US20240237562A1 (en) Semiconductor device and method for fabricating the same
US20230200087A1 (en) Semiconductor device
TW202429550A (zh) 用於製造電極的方法和包括該電極的半導體裝置
CN117524273A (zh) 半导体器件及其制造方法