KR20170098673A - 메모리 소자 - Google Patents

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KR20170098673A
KR20170098673A KR1020160050113A KR20160050113A KR20170098673A KR 20170098673 A KR20170098673 A KR 20170098673A KR 1020160050113 A KR1020160050113 A KR 1020160050113A KR 20160050113 A KR20160050113 A KR 20160050113A KR 20170098673 A KR20170098673 A KR 20170098673A
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Abstract

메모리 소자는 제1 방향으로 연장되는 제1 도전 라인, 상기 제1 도전 라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인, 상기 제2 도전 라인 상에서 상기 제1 방향으로 연장되는 제3 도전 라인;,상기 제1 도전 라인과 상기 제2 도전 라인의 교차 지점에 배치되며, 제1 선택 소자층과 제1 가변 저항층을 포함하는 제1 메모리 셀; 및 상기 제3 도전 라인과 상기 제2 도전 라인의 교차 지점에 배치되며, 제2 선택 소자층과 제2 가변 저항층을 포함하는 제2 메모리 셀을 포함하고, 상기 제1 선택 소자층의 상기 제1 및 제2 방향들에 수직한 제3 방향을 따른 제1 높이는 상기 제2 선택 소자층의 상기 제3 방향을 따른 제2 높이와 다르다.

Description

메모리 소자{Memory device}
본 발명의 기술적 사상은 메모리 소자에 관한 것으로, 더욱 상세하게는, 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 소자에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 또한, 서로 교차하는 2개의 전극 사이의 교차점에 메모리 셀을 배치하는 3차원 크로스 포인트 구조의 메모리 소자가 제안되었다. 그러나, 크로스 포인트 구조의 메모리 소자의 다운 스케일링(down-scaling)이 지속적으로 요구됨에 따라 상기 메모리 소자를 구성하는 모든 층들의 두께가 감소될 필요가 있고, 따라서 상기 메모리 소자의 제조 과정에서 고온에 노출되어 상기 층들이 쉽게 열화되거나 손상되어 상기 메모리 소자의 전기적 특성이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 균일한 동작 특성을 갖는 크로스 포인트 어레이 타입의 메모리 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향에서 서로 분리되는 복수의 제1 도전 라인; 상기 복수의 제1 도전 라인 상에서 상기 제2 방향으로 연장되고 상기 제1 방향에서 서로 분리되는 복수의 제2 도전 라인; 상기 복수의 제2 도전 라인 상에서 상기 제1 방향으로 연장되고 상기 제2 방향에서 서로 분리되는 복수의 제3 도전 라인; 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점에 배치되며, 각각이 제1 선택 소자층과 제1 가변 저항층을 포함하는 복수의 제1 메모리 셀; 및 상기 복수의 제3 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점에 배치되며, 각각이 제2 선택 소자층과 제2 가변 저항층을 포함하는 복수의 제2 메모리 셀을 포함하고, 상기 제1 선택 소자층의 상기 제1 및 제2 방향에 수직한 제3 방향을 따른 제1 높이는 상기 제2 선택 소자층의 상기 제3 방향을 따른 제2 높이와 다르다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층의 제1 문턱 전압의 크기와 상기 제2 선택 소자층의 제2 문턱 전압의 차이는 상기 제1 문턱 전압의 10%보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층의 문턱 전압의 크기와 상기 제2 선택 소자층의 문턱 전압의 크기의 차이는 0.5 V보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층의 문턱 전압의 크기는 상기 제2 선택 소자층의 문턱 전압의 크기의 90% 내지 110%일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층의 상기 제1 높이는 상기 제2 선택 소자층의 상기 제2 높이보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 도전 라인의 하나 또는 상기 복수의 제3 도전 라인의 하나에 워드라인 선택 전압이 인가되며, 상기 복수의 제2 도전 라인에 차단 전압이 인가되도록 구성되며, 상기 워드 라인 선택 전압이 상기 차단 전압보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 선택 소자층의 상기 제2 높이는 상기 제1 선택 소자층의 상기 제1 높이의 50% 내지 90%일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층의 상기 제1 높이는 상기 제2 선택 소자층의 상기 제2 높이보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층의 상기 제1 높이는 상기 제2 선택 소자층의 상기 제2 높이의 50% 내지 90%일 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 도전 라인의 하나 또는 상기 복수의 제3 도전 라인의 하나에 워드라인 선택 전압이 인가되며, 상기 복수의 제2 도전 라인에 차단 전압이 인가되도록 구성되며, 상기 워드 라인 선택 전압이 상기 차단 전압보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층 및 상기 제2 선택 소자층은 오보닉 문턱 스위칭(Ovonic Threshold Switching) 특성을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 각각은 상기 제1 가변 저항층과 상기 복수의 제1 도전 라인들의 각각의 사이에 배치된 제1 가열 전극층을 더 포함하고, 상기 복수의 제2 메모리 셀 각각은 상기 제2 가변 저항층과 상기 복수의 제3 도전 라인들의 각각의 사이에 배치된 제2 가열 전극층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 각각은 상기 제1 가변 저항층과 상기 복수의 제2 도전 라인들의 각각의 사이에 배치된 제1 가열 전극층을 더 포함하고, 상기 복수의 제2 메모리 셀 각각은 상기 제2 가변 저항층과 상기 복수의 제2 도전 라인들의 각각의 사이에 배치된 제2 가열 전극층을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 제1 도전 라인; 상기 복수의 제1 도전 라인 상에서 상기 제1 방향과는 다르고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 제2 도전 라인; 상기 복수의 제2 도전 라인 상에서 상기 제1 방향으로 연장되는 복수의 제3 도전 라인; 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점에 배치되며, 각각이 상기 제1 및 제2 방향들에 수직한 제 3 방향으로 차?m로 적층된 제1 선택 소자층과 제1 가변 저항층을 포함하는 복수의 제1 메모리 셀; 및 상기 복수의 제3 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점에 배치되며, 각각이 상기 제1 및 제2 방향들에 수직한 제 3 방향으로 차?m로 적층된 제2 선택 소자층과 제2 가변 저항층을 포함하는 복수의 제2 메모리 셀을 포함하고, 상기 제1 선택 소자층의 상기 제3 방향의 두께가 상기 제2 선택 소자층의 상기 제3 방향의 두께보다 크다.
예시적인 실시예들에 있어서, 상기 제2 선택 소자층의 두께는 상기 제1 선택 소자층의 두께의 50 내지 90%일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층의 문턱 전압의 크기와 상기 제2 선택 소자층의 문턱 전압의 크기의 차이는 0.5 V보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자층의 두께는 10 내지 500 nm이고, 상기 제2 선택 소자층의 두께는 5 내지 450 nm일 수 있다.
예시적인 실시예들에 있어서, 상기 선택소자층과 상기 가변 저항층은 칼코겐 원소를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 각각은 상기 제1 가변 저항층과 상기 복수의 제1 도전 라인들의 각각의 사이에 배치된 제1 가열 전극층을 더 포함하고, 상기 복수의 제2 메모리 셀 각각은 상기 제2 가변 저항층과 상기 복수의 제3 도전 라인들의 각각의 사이에 배치된 제2 가열 전극층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 각각은 상기 제1 가변 저항층과 상기 복수의 제2 도전 라인들 각각의 사이에 배치된 제1 가열 전극층을 더 포함하고, 상기 복수의 제2 메모리 셀 각각은 상기 제2 가변 저항층과 상기 복수의 제2 도전 라인들 각각의 사이에 배치된 제2 가열 전극층을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자에 따르면, 제1 메모리 셀에서의 제1 선택 소자층의 제1 문턱 전압의 크기와 제2 메모리 셀에서의 제2 선택 소자층의 제2 문턱 전압의 크기가 거의 동일하도록 상기 제1 선택 소자층과 상기 제2 선택 소자층이 서로 다른 수직 방향 높이를 가질 수 있다. 제1 메모리 셀과 제2 메모리 셀의 문턱 전압들의 차이가 작으므로, 메모리 소자의 읽기/쓰기 동작에서의 센싱 마진이 향상될 수 있고, 작은 센싱 마진에 기인한 읽기/쓰기 고장이 방지될 수 있다. 상기 메모리 소자는 신뢰성이 우수할 수 있다.
도 1은 예시적인 실시예들에 따른 메모리 소자의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 메모리 소자를 나타내는 사시도이고, 도 3은 도 2의 A-A' 선 및 B-B' 선을 따른 단면도이다.
도 4는 오보닉 문턱 스위칭(OTS) 특성을 나타내는 OTS 소자의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 5a 및 5b는 크로스 포인트 적층 구조를 갖는 메모리 소자의 동작 방법을 나타내는 개략도들이다.
도 6은 OTS 소자에 각각 양의 전압과 음의 전압을 인가할 때의 전압-전류 그래프이다.
도 7 내지 도 13은 은 예시적인 실시예들에 따른 메모리 소자를 각각 나타내는 단면도들이다.
도 14는 예시적인 실시예들에 따른 메모리 소자(200)를 나타내기 위한 사시도이고, 도 15는 도 14의 2A-2A' 선을 따른 단면도이다.
도 16a 내지 도 16i는 예시적인 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17은 예시적인 실시예에 따른 메모리 소자에 대한 블록 구성도이다.
도 18은 예시적인 실시예들에 따른 전자 시스템에 대한 블록 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1은 예시적인 실시예들에 따른 메모리 소자(100)의 등가 회로도이다.
도 1을 참조하면, 메모리 소자(100)는 하부 워드라인(WL1, WL2), 상부 워드라인(W21, WL22), 공통 비트라인((BL1, BL2, BL3, BL4), 제1 메모리 셀(MC1), 및 제2 메모리 셀(MC2)을 포함할 수 있다.
하부 워드 라인(WL1, WL2)은 제1 방향(즉, 도 1의 X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(즉, 도 1의 Y 방향)으로 이격되고, 상부 워드라인(WL21, W22)은 하부 워드 라인 (WL11, WL12) 상에서 제1 방향에 수직한 제3 방향(즉, 도 1의 Z 방향)으로 이격되어, 제1 방향을 따라 연장되며 제2 방향으로 서로 이격될 수 있다. 또한, 공통 비트 라인(BL1, BL2, BL3, BL4)은 상부 워드 라인(WL21, WL22) 및 하부 워드 라인 (WL11, WL12)과 제3 방향으로 이격되고, 제2 방향을 따라 연장될 수 있다. 공통 비트 라인 (BL1, BL2, BL3, BL4)은 제1 방향으로 서로 이격될 수 있다.
제1 및 제2 메모리 셀들(MC1, MC2)은 공통 비트 라인 (BL1, BL2, BL3, BL4)과 하부 워드 라인 (WL11, WL12)과의 사이 및 공통 비트 라인 (BL1, BL2, BL3, BL4)과 상부 워드 라인 (WL21, WL22)과의 사이에 각각 배치될 수 있다. 구체적으로, 제1 메모리 셀 (MC1)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인 (WL11, WL12)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자(SW)를 각각 포함할 수 있다. 또한, 제2 메모리 셀 (MC2)은 공통 비트 라인들(BL1, BL2, BL3, BL4)과 상부 워드 라인 (WL21, WL22)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자(SW)를 각각 포함할 수 있다. 한편, 선택 소자(SW)는 스위칭 소자층 또는 억세스 소자층으로 명명될 수도 있다.
제1 메모리 셀 (MC1)과 제2 메모리 셀 (MC2)은 제3 방향으로 서로 동일한 구조를 갖도록 배치될 수 있다. 도 1에 예시적으로 도시된 것과 같이, 하부 워드 라인(WL11)과 공통 비트 라인(BL1) 사이에 배치되는 제1 메모리 셀(MC1)에서, 가변 저항층(ME)은 공통 비트 라인(BL1)에 전기적으로 연결되어 있고, 선택 소자(SW)가 하부 워드 라인(WL11)에 전기적으로 연결되어 있으며, 가변 저항층(ME)과 선택 소자(SW)는 직렬로 연결될 수 있다. 또한, 상부 워드 라인(WL21)과 공통 비트 라인(BL1) 사이에 배치되는 제2 메모리 셀(MC2)에서, 가변 저항층(ME)은 상부 워드 라인(WL21)에 전기적으로 연결되어 있고, 선택 소자(SW)가 공통 비트 라인(BL1)에 전기적으로 연결되어 있으며, 가변 저항층(ME)과 선택 소자(SW)는 직렬로 연결될 수 있다.
그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 1에 도시된 것과는 달리, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각에서 선택 소자(SW)과 가변 저항층(ME)의 위치가 바꿀 수 있다. 예를 들면, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제3 방향을 따라 공통 비트 라인(BL1, BL2, BL3, BL4)을 중심으로 대칭인 구조로 배치될 수 있다. 즉, 제1 메모리 셀(MC1)에서 가변 저항층(ME)이 하부 워드 라인(WL11)에 연결되고 선택 소자(SW)이 공통 비트 라인(BL1 BL2, BL3, BL4)과 연결되며, 제2 메모리 셀(MC2)에서 가변 저항층(ME)이 상부 워드 라인(WL21, W22)에 연결되고 선택 소자(SW)이 공통 비트 라인(BL1, BL2, BL3, BL4)에 연결됨으로써, 공통 비트 라인(BL1)을 중심으로 제1 메모리 셀 (MC1)과 제2 메모리 셀 (MC2)이 서로 대칭으로 배치될 수도 있다.
이하에서는 메모리 소자(100)의 구동 방법에 대하여 설명하도록 한다.
예를 들어, 워드 라인(WL11, WL12, WL21, WL22)과 공통 비트 라인 (BL1, BL2, BL3, BL4)을 통해 제1 메모리 셀(MC1) 또는 제2 메모리 셀(MC1, MC2)의 가변 저항층(ME)에 전압이 인가되어, 가변 저항층(ME)에 전류가 흐를 수 있다. 예를 들어, 가변 저항층(ME)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 가변 저항층(ME)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예를 들어, 선택된 메모리 셀(MC1, MC2)의 가변 저항층(ME)에 인가되는 전압에 따라 가변 저항층(ME)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항층(ME)의 저항 변화에 따라, 메모리 셀(MC1, MC2)에서는 "0" 또는 "1"과 같은 디지털 정보가 저장되며, 메모리 셀(MC1, MC2)로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC1, MC2)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC1, MC2)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL11, WL12, WL21, WL22) 및 공통 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC1, MC2)이 어드레싱될 수 있으며, 워드 라인(WL11, WL12, WL21, WL22) 및 공통 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC1, MC2)을 프로그래밍하고, 공통 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC1, MC2)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.
본 발명에 따른 메모리 소자(100)에서, 제1 메모리 셀(MC1)의 선택 소자 (SW)는 제2 메모리 셀(MC2)의 선택 소자(SW)와 실질적으로 동일한 문턱 전압(threshold voltage)을 가질 수 있다. 예를 들어, 제1 메모리 셀(MC1)의 선택 소자(SW)의 제1 문턱 전압의 크기와 제2 메모리 셀(MC2)의 선택 소자(SW)의 제2 문턱 전압의 크기 차이는 제1 문턱 전압의 크기의 10%보다 작을 수 있다. 예를 들어 상기 문턱 전압 크기 차이는 약 0.5 V보다 작을 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)의 문턱 전압들의 차이가 작으므로, 메모리 소자(100)의 읽기/쓰기 동작에서의 센싱 마진이 향상될 수 있고, 작은 센싱 마진에 기인한 읽기/쓰기 고장이 방지될 수 있다. 상기 메모리 소자(100)는 신뢰성이 우수할 수 있다.
도 2는 예시적인 실시예들에 따른 메모리 소자(100)를 나타내는 사시도이고, 도 3은 도 2의 A-A' 선 및 B-B' 선을 따른 단면도이다.
도 2 및 도 3을 참조하면, 메모리 소자(100)는 기판(101) 상에 배치된 제1 도전 라인층(110L), 제2 도전 라인층(120L), 제3 도전 라인층(130L), 제1 메모리 셀층(MCL1), 및 제2 메모리 셀층(MCL2)을 포함할 수 있다.
도시된 바와 같이, 기판(101) 상에는 층간 절연막(105)이 배치될 수 있다. 층간 절연막(105)은 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물로 형성될 수 있고, 제1 도전 라인층(110L)을 기판(101)으로부터 전기적으로 분리하는 역할을 할 수 있다.
제1 도전 라인층(110L)은 제1 방향(X 방향)으로 연장되고 제2 방향(Y)으로 서로 분리되는 복수의 제1 도전 라인들(110)을 포함할 수 있다. 제2 도전 라인층(120L)은 제1 도전 라인층(110L) 상에 배치되고, 제1 방향에 수직한 제2 방향(Y 방향)으로 연장되며 제1 방향(X)으로 서로 분리되는 복수의 제2 도전 라인들(120)을 포함할 수 있다. 또한, 제3 도전 라인층(130L)은 제2 도전 라인층(120L) 상에 배치되고, 제1 방향(X 방향)으로 연장되며 제2 방향(Y)으로 서로 분리되는 복수의 제3 도전 라인들(130)을 포함할 수 있다. 한편, 복수의 제3 도전 라인들(130)은 연장 방향이나 배치 구조에서 복수의 제1 도전 라인들(110)과 실질적으로 동일할 수 있다.
메모리 소자의 구동 측면에서, 복수의 제1 도전 라인들(110)과 복수의 제3 도전 라인들(130)은 워드 라인들(예를 들어, 도1의 워드라인(W11, W12, W21, W22))에 해당할 수 있고, 복수의 제2 도전 라인들(120)은 비트 라인들(예를 들어 도1의 비트라인(BL1, BL2, BL3, Bl4))에 해당할 수 있다. 또한, 반대로 복수의 제1 도전 라인들(110)과 복수의 제3 도전 라인들(130)이 비트 라인들(예를 들어, 도1의 비트라인(BL1, BL2, BL3, Bl4))에 해당하고, 복수의 제2 도전 라인들(120)이 워드 라인들(예를 들어, 도1의 워드라인(W11, W12, W21, W22))에 해당할 수도 있다. 복수의 제1 도전 라인들(110)과 복수의 제3 도전 라인들(130)이 워드 라인들에 해당하는 경우에, 복수의 제1 도전 라인들(110)은 하부 워드 라인들 예를들어 도 1의 하부 워드라인(W11, W12))에 해당하고, 복수의 제3 도전 라인들(130)은 상부 워드 라인들(예를들어 도 1의 상부 워드라인(W21, W22))에 해당하며, 복수의 제2 도전 라인들(120)은 하부 워드 라인들과 상부 워드 라인들에 공유되므로 공통 비트 라인에 해당할 수 있다.
복수의 제1 도전 라인들(110), 복수의 제2 도전 라인들(120) 및 복수의 제3 도전 라인들(130)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 복수의 제1 도전 라인들(110), 복수의 제2 도전 라인들(120) 및 복수의 제3 도전 라인들(130)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 또한, 복수의 제1 도전 라인들(110), 복수의 제2 도전 라인들(120) 및 복수의 제3 도전 라인들(130)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
제1 메모리 셀층(MCL1)은 제1 방향 및 제2 방향으로 서로 이격되어 2차원적으로 배열된 복수의 제1 메모리 셀들(140-1, 도 1에서 MC1)을 포함할 수 있다. 제2 메모리 셀층(MCL2)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 제2 메모리 셀들(140-2, 도 1에서 MC2)을 포함할 수 있다.
도 2에 도시된 바와 같이 복수의 제1 도전 라인들(110)과 복수의 제2 도전 라인들(120)은 서로 교차하며, 복수의 제2 도전 라인들(120)과 복수의 제3 도전 라인들(130)은 서로 교차할 수 있다. 제1 메모리 셀들(140-1)은 제1 도전 라인층(110L)과 제2 도전 라인층(120L) 사이의 복수의 제1 도전 라인들(110)과 복수의 제2 도전 라인들(120)이 교차하는 부분들에 배치될 수 있다. 제2 메모리 셀들(140-2)은 제2 도전 라인층(120L)과 제3 도전 라인층(130L) 사이의 복수의 제2 도전 라인들(120)과 복수의 제3 도전 라인들(130)이 교차하는 부분들에 배치될 수 있다.
제1 메모리 셀들(140-1)과 제2 메모리 셀들(140-2)은 사각기둥 형태의 필라(pillar) 구조로 형성될 수 있다. 물론, 제1 메모리 셀들(140-1)과 제2 메모리 셀들(140-2)의 구조가 사각기둥 형태에 한하는 것은 아니다. 예컨대, 제1 메모리 셀들(140-1)과 제2 메모리 셀들(140-2)은 원기둥, 타원 기둥, 다각 기둥 등의 다양한 기둥 형태를 가질 수 있다. 또한, 형성 방법에 따라 제1 메모리 셀들(140-1)과 제2 메모리 셀들(140-2)은 하부가 상부보다 넓은 구조, 또는 상부가 하부보다 넓은 구조를 가질 수 있다. 또한, 제1 메모리 셀들(140-1)과 제2 메모리 셀들(140-2)은 측면이 거의 수직이 되도록 형성되어 상부와 하부의 넓이 차이가 거의 없을 수도 있다. 도 2 및 3을 포함하여 이하의 모든 도면들에서 제1 메모리 셀들(140-1)과 제2 메모리 셀들(140-2)은 측면이 수직인 형태로 도시되고 있지만, 이는 도시의 편의를 위한 것으로서, 제1 메모리 셀들(140-1)과 제2 메모리 셀들(140-2)은 하부가 상부보다 넓거나, 또는 상부가 하부보다 넓은 구조를 가질 수 있다.
제1 메모리 셀들(140-1)은 제1 전극층(141-1), 제1 선택 소자층(143-1), 제2 전극층(145-1), 제3 전극층(147-1), 제1 가변 저항층(149-1) 및 제4 전극층(148-1)을 포함하고, 제2 메모리 셀들(140-2)은 제5 전극층(141-2), 제2 선택 소자층(143-2), 제6 전극층(145-2), 제7 전극층(147-2), 제2 가변 저항층(149-2) 및 제8 전극층(148-2)을 포함할 수 있다. 제1 메모리 셀들(140-1)과 제2 메모리 셀들(140-2)의 구조는 실질적으로 동일하므로, 설명의 편의를 위해 이하에서 제1 메모리 셀들(140-1)을 가지고 설명한다.
예시적인 실시예들에 있어서, 가변 저항층(149-1, 도 1에서 ME에 해당)은 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항층(149-1)은 가변 저항층(149-1)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 구체적으로, 상기 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써, 가변 저항층(149-1)에 데이터가 저장될 수 있다.
일부 실시예들에서, 가변 저항층(149-1)은 주기율표의 족로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 , Ⅳ 또는 족로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 예를 들어, 가변 저항층(149-1)은 Ge-Sb-Te를 포함할 수 있다. 여기서 사용되는 하이픈(-)표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타낼 수 있다. 예를 들어, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등의 물질일 수 있다.
가변 저항층(149-1)은 전술한 Ge-Sb-Te 외에도 다양한 상변화 물질을 포함할 수 있다. 예를 들어, 가변 저항층(149-1)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, and Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
가변 저항층(149-1)을 이루는 각 원소는 다양한 화학적 조성비 (stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 가변 저항층(149-1)의 결정화 온도, 용융 온도, 결정화 에너지에 따른 상변화 속도, 및 데이터 리텐션(retention) 특성이 조절될 수 있다.
가변 저항층(149-1)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나의 불순물을 더 포함할 수 있다. 상기 불순물에 의해 메모리 소자(100)의 구동 전류가 변화될 수 있다. 또한, 가변 저항층(149-1)은 금속을 더 포함할 수 있다. 예를 들어, 가변 저항층(149-1)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pb), 및 폴로늄(Po) 중 적어도 어느 하나를 포함할 수 있다. 이러한 금속 물질들은 가변 저항층(149-1)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 상기 금속 물질들은 가변 저항층(149-1)의 데이터 리텐션 특성을 향상시킬 수 있다.
가변 저항층(149-1)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 배리어층이 더 형성될 수 있다. 상기 배리어층은 복수의 층들간에 물질 확산을 방지하는 역할을 할 수 있다. 즉, 배리어층은 복수의 층들 중 후속층을 형성할 때 선행층의 확산을 감소시킬 수 있다.
또한, 가변 저항층(149-1)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항층(149-1)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
이상 가변 저항층(149-1)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 메모리 소자(100)의 가변 저항층(149-1)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.
일부 실시예들에서, 가변 저항층(149-1)이 전이 금속 산화물 (transition metal oxide)을 포함하는 경우, 메모리 소자(100)는 ReRAM (Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 가변 저항층(149-1)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항층(149-1) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항층(149-1)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항층(149-1)은 높은 저항 값을 가질 수 있다. 이러한 가변 저항층(149-1)의 저항 값 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다.
가변 저항층(149-1)이 전이 금속 산화물로 이루어지는 경우, 상기 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이 금속 산화물은 Ta2O5-x, ZrO2 -x, TiO2 -x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3 -x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
다른 실시예들에서, 가변 저항층(149-1)이 자성체로 이루어지는 2개의 전극과, 이들 2개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 가지는 경우, 메모리 소자(100)는 MRAM (Magnetic RAM)이 될 수 있다.
상기 2개의 전극은 각각 자화 고정층 및 자화 자유층일 수 있으며, 이들 사이에 개재된 상기 유전체는 터널 배리어층일 수 있다. 상기 자화 고정층은 일 방향으로 고정된 자화 방향을 갖고, 상기 자화 자유층은 상기 자화 고정층의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 평행할 수 있으나, 이에 한정되는 것은 아니다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 수직할 수 있다.
상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향과 평행한 경우, 가변 저항층(149-1)의 제1 저항값을 가질 수 있다. 한편, 상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향에 반 평행한 경우, 가변 저항층(149-1)은 제2 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다. 상기 자화 자유층의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 자화 고정층 및 상기 자화 자유층은 자성 물질을 포함할 수 있다. 이때, 상기 자화 고정층은 상기 자화 고정층 내 강자성 물질의 자화 방향을 고정시키는 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어는 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
선택 소자층(143-1, 도 1에서 SW에 해당)은 전류의 흐름을 제어할 수 있는 전류 조정 층일 수 있다. 선택 소자층(143-1)은 선택 소자층(143-1) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예컨대, 선택 소자층(143-1)은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질층을 포함할 수 있다. OTS 물질층을 기반으로 하는 선택 소자층(143-1)의 기능을 간단히 설명하면, 선택 소자층(143-1)에 문턱 전압보다 작은 전압이 인가될 때 선택 소자층(143-1)은 전류가 거의 흐르지 않은 고저항 상태를 유지하고, 선택 소자층(143-1)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태가 되어 전류가 흐르기 시작한다. 또한, 선택 소자층(143-1)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 선택 소자층(143-1)은 고저항 상태로 변화될 수 있다. 한편, 선택 소자층(143-1)의 오보닉 문턱 스위칭 특성은 이후에 도 4를 참조로 상세히 설명하도록 한다.
선택 소자층(143-1)은 OTS 물질층로서 칼코게나이드 물질을 포함할 수 있다. 대표적인 칼코케나이드 물질은 주기율표의 족로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 III, Ⅳ 또는 V 족로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 황(S), 셀레늄(Se), 및 텔레륨(Te)이 선택 소자층(143-1)에 포함될 수 있는 가장 일반적인 칼코겐 원소들이다. 칼코겐 원소들은 2가 결합(divalent bonding) 및 고립 전자쌍(lone pair electron)의 존재를 특징으로 한다. 2가 결합은 칼코게나이드 물질을 형성하기 위하여 칼코겐 원소들을 결합시켜 사슬 및 고리 구조의 형성을 이끌고, 고립 전자쌍은 전도성 필라멘트를 형성하기 위한 전자 소스를 제공한다. 예컨대, 알루미늄(Al), 갈륨(Ga), 인듐(In), 저머늄(Ge), 주석(Sn), 실리콘(Si), 인(P), 비소(As) 및 안티몬(Sb)과 같은 3가 및 4가 개질제들은 칼코겐 원소의 사슬 및 고리 구조에 들어가 칼코게나이드 물질의 구조적 강성을 결정하고, 결정화 또는 다른 구조적 재배열을 할 수 있는 능력에 따라 칼코게나이드 물질을 스위칭 물질과 상변화 물질로 분류한다.
일부 실시예들에서, 선택 소자층(143-1)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 인듐(In), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 선택 소자층(143-1)은 약 14% 농도의 실리콘(Si), 약 39% 농도의 텔레륨(Te), 약 37% 농도의 비소(As), 약 9% 농도의 저머늄(Ge), 및 약 1% 농도의 인듐(In)을 포함할 수 있다. 여기서, 백분율 비는 원자 구성 요소가 총 100%인 원자 백분율 비이고, 이하에서도 마찬가지이다.
일부 실시예들에 있어서, 선택 소자층(143-1)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 선택 소자층(143-1)은 약 5% 농도의 실리콘(Si), 약 34% 농도의 텔레륨(Te), 약 28% 농도의 비소(As), 약 11% 농도의 저머늄(Ge), 약 21% 농도의 황(S), 및 약 1% 농도의 셀레늄(Se)을 포함할 수 있다.
일부 실시예들에 있어서, 선택 소자층(143-1)은 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 안티몬(Sb), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 선택 소자(134)는 약 21% 농도의 텔레륨(Te), 약 10% 농도의 비소(As), 약 15% 농도의 저머늄(Ge), 약 2% 농도의 황(S), 약 50% 농도의 셀레늄(Se), 및 약 2% 농도의 안티몬(Sb)을 포함할 수 있다.
한편, 본 실시예의 메모리 소자(100)에서, 선택 소자층(143-1)은 OTS 물질층에 한정되는 것은 아니다. 예를 들어, 선택 소자층(143-1)은 OTS 물질층에 한정되지 않고, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다. 예컨대, 선택 소자층(143-1)은 다이오드, 터널 정션(tunnel junction), PNP 다이오드 또는 BJT, MIEC(Mixed Ionic-Electronic Conduction) 등을 포함할 수 있다.
제1 전극층(141-1), 제2 전극층(145-1), 제3 전극층(147-1) 및 제4 전극층(148-1)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예컨대, 제1 전극층(141-1), 제2 전극층(145-1), 제3 전극층(147-1) 및 제4 전극층(148-1)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 제1 전극층(141-1), 제2 전극층(145-1), 제3 전극층(147-1) 및 제4 전극층(148-1)은 각각 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 제1 전극층(141-1), 제2 전극층(145-1), 제3 전극층(147-1) 및 제4 전극층(148-1)은 각각 금속 또는 도전성 금속 질화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 가변 저항층(149-1)과 접촉하는 제3 전극층(147-1) 또는 제4 전극층(148-1)은 가변 저항층(149-1)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 제3 전극층(147-1) 또는 제4 전극층(148-1)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물, 또는 카본계 도전 물질로 이루어질 수 있다. 그러나 제3 전극층(147-1) 또는 제4 전극층(148-1)의 재질이 상기 물질들에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 가변 저항층(149-1)과 제4 전극층(148-1) 사이에, 또는 가변 저항층(149-1)과 제3 전극층(147-1) 사이에 가열 전극층(미도시)이 더 개재될 수 있다. 상기 가열 전극층은 가변 저항층(149-1)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 상기 가열 전극층은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물, 또는 카본계 도전 물질로 이루어질 수 있다. 그러나 상기 가열 전극층의 재질이 상기 물질들에 한정되는 것은 아니다.
도 2 및 도 3에는, 제2 전극층(145-1) 및 제3 전극층(147-1)을 사이에 두고 가변 저항층(149-1)이 선택 소자층(143-1) 상에 배치된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 2 및 도 3에 도시된 것과는 달리, 제2 전극층(145-1) 및 제3 전극층(147-1)을 사이에 두고 선택 소자층(143-1)이 가변 저항층(149-1) 상에 배치될 수도 있고. 가변 저항층(149-1)은 제1 전극층(141-1)과 제2 전극층(145-1) 사이에 배치될 수 있다. 이러한 경우에, 가변 저항층(149-1)과 접촉하는 제1 전극층(141-1) 및 제2 전극층(145-1)은 가변 저항층(149-1)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 또한, 가변 저항층(149-1)과 제1 전극층(141-1) 사이에, 또는 가변 저항층(149-1)과 제2 전극층(145-1) 사이에 상기 가열 전극층이 더 개재될 수도 있다.
제1 전극층(141-1)과 제4 전극층(148-1)은 선택적으로 형성될 수 있다. 다시 말해서, 제1 전극층(141-1)과 제4 전극층(148-1)은 생략될 수도 있다. 다만, 선택 소자층(143-1) 및/또는 가변 저항층(149-1)이 도전 라인들과 직접 콘택함에 따라 발생할 수 있는 오염이나 접촉 불량 등을 방지하기 위하여, 제1 전극층(141-1)과 제4 전극층(148-1)은 도전 라인들과 선택 소자층(143-1) 또는 가변 저항층(149-1) 사이에 배치될 수 있다.
제2 전극층(145-1) 및 제3 전극층(147-1) 중 적어도 하나는 선택 소자층(143-1) 및 가변 저항층(149-1) 사이에 필수적으로 구비되어야 한다. 일반적으로, 선택 소자층(143-1)이 OTS 특성을 기반으로 할 때, 선택 소자층(143-1)은 비정질 상태의 칼코게나이드 물질을 포함할 수 있다. 그러나 메모리 소자(100)의 다운 스케일링 경향에 따라 가변 저항층(149-1), 선택 소자층(143-1), 제2 전극층(145-1) 및 제3 전극층(147-1)의 두께, 폭 및 이들 사이의 거리가 감소할 수 있다. 따라서, 메모리 소자(100)의 구동 과정에서, 상기 가열 전극층(또는 상기 가열 전극층이 형성되지 않는 경우 제3 전극층(147-1))이 발열하여 가변 저항층(149-1)을 상변화 시킬 때 이에 인접하게 배치되는 선택 소자층(143-1)에도 상기 발열에 의한 영향이 가해질 수 있다. 예컨대, 인접한 상기 가열 전극층으로부터의 열에 의해 선택 소자층(143-1)이 부분적으로 결정화되는 등의 선택 소자층(143-1)의 열화 및 손상이 발생할 수 있다. 따라서, 제2 전극층(145-1) 및 제3 전극층(147-1) 중 적어도 하나는 선택 소자층(143-1) 및 가변 저항층(149-1) 사이에 필수적으로 구비되어 선택 소자층(143-1)의 열화 및 손상을 방지할 수 있다.
또한, 제1 내지 제4 전극층(141-1, 145-1, 147-1, 148-1)의 재질 및/또는 상기 가열 전극층의 배열에 따라 제1 내지 제4 전극층(141-1, 145-1, 147-1, 148-1) 각각의 두께는 다양하게 변경될 수 있다. 예를 들어, 제3 전극층(147-1)과 가변 저항층(149-1) 사이에 상기 가열 전극층이 배열되는 경우에, 상기 가열 전극층의 열이 선택 소자층(143-1)에 전달되지 않도록 제3 전극층(147-1) 및 제2 전극층(145-1)이 두껍게 형성될 수 있다. 만약, 상기 가열 전극층이 형성되지 않고 제3 전극층(147-1)이 가변 저항층(149-1)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함하도록 형성되는 경우에, 제3 전극층(147-1)의 열이 선택 소자층(143-1)에 전달되지 않도록 제2 전극층(145-1)이 두껍게 형성될 수 있다. 예를 들어, 제2 전극층(145-1) 및 제3 전극층(147-1) 은 10 내지 100 ㎚ 정도의 두께를 가질 수 있다. 그러나 제2 전극층(145-1) 및 제3 전극층(147-1)의 두께가 상기 수치에 한정되는 것은 아니다. 또한, 제2 전극층(145-1) 또는 제3 전극층(147-1)은 열 차단 기능을 위해 적어도 하나의 열적 장벽(Thermal Barrier)층을 포함할 수 있다. 제2 전극층(145-1) 또는 제3 전극층(147-1)이 2개 이상의 열적 장벽층을 포함하는 경우에, 제2 전극층(145-1) 또는 제3 전극층(147-1)은 열적 장벽층과 전극 물질층이 번갈아 적층되는 구조를 가질 수 있다.
복수의 제1 도전 라인들(110) 사이에는 제1 절연층(162-1)이 배치될 수 있다. 제1 메모리 셀층(MCL1)의 제1 메모리 셀들(140-1) 사이에는 제1 절연층(162-1) 및 제3 절연층(163)이 배치될 수 있다. 구체적으로, 제2 방향(도 2의 Y 방향)을 따라 배치되는 제1 메모리 셀들(140-1) 사이에 제1 절연층(162-1)이 배치되고, 제1 방향(도 2의 X 방향)을 따라 배치되는 제1 메모리 셀들(140-1) 사이에 제3 절연층(163)이 배치될 수 있다. 또한 제3 절연층(163)은 제2 도전 라인들(120) 사이에도 배치될 수 있다. 제2 메모리 셀층(MCL2)의 제2 방향으로 배치되는 제2 메모리 셀들(140-2) 사이와 제2 방향으로 배치되는 제3 도전 라인들(130) 사이에는 제2 절연층(162-2)이 배치될 수 있다. 제1 내지 제3 절연층(162-1, 162-2, 163)은 동일 물질의 절연층으로 형성되거나 적어도 하나는 다른 물질의 절연층으로 형성될 수 있다. 이러한 제1 내지 제3 절연층(162-1, 162-2, 163)은 예컨대, 산화물 또는 질화물의 유전체 물질로 형성되며, 각층의 소자들을 서로 전기적으로 분리하는 기능을 할 수 있다. 한편, 제1 내지 제3 절연층(162-1, 162-2, 163) 중 적어도 하나를 대신하여 에어 스페이스들(미도시)이 형성될 수도 있다. 에어 스페이스들이 형성되는 경우, 상기 에어 스페이스들과 제1 메모리 셀들(140-1) 사이, 및/또는 상기 에어 스페이스들과 제2 메모리 셀들(140-2) 사이에 소정의 두께를 갖는 절연 라이너(미도시)가 형성될 수도 있다.
도 3에 예시적으로 도시된 것과 같이, 제1 메모리 셀(140-1)의 제1 선택 소자층(143-1)은 제3 방향(도 2의 Z 방향)을 따라 제1 높이(또는 두께)(H1) 를 가질 수 있고, 제2 메모리 셀(140-2)의 제2 선택 소자층(143-2)은 상기 제3 방향을 따라 제1 높이(H1)보다 작은 제2 높이(또는 두께)(H2)를 가질 수 있다. 예시적인 실시예들에 있어서, 제1 선택 소자층(143-1)의 제1 높이(H1)는 10 내지 500 ㎚일 수 있고, 제2 선택 소자층(143-2)의 제2 높이(H2)는 5 내지 450 ㎚일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제2 선택 소자층(143-2)의 제2 높이(H2)는 제1 선택 소자층(143-1)의 제1 높이(H1)의 약 50% 내지 90%일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 선택 소자층(143-1)의 제1 높이(H1) 및 제2 선택 소자층(143-2)의 제2 높이(H2)는, 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기와 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 실질적으로 동일한 값을 갖도록 조절될 수 있다.
예시적인 실시예들에 있어서, 제1 선택 소자층(143-1)의 제1 높이(H1) 및 제2 선택 소자층(143-2)의 제2 높이(H2)는 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기와 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기의 차이가 0.5 V 이하이도록 조절될 수 있다. 예를 들어, 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기는 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기보다 0.5V 더 작을 수 있다. 이와는 달리, 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기는 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기보다 0.5V 더 클 수도 있다.
예시적인 실시예들에 있어서, 제1 선택 소자층(143-1)의 제1 높이(H1) 및 제2 선택 소자층(143-2)의 제2 높이(H2)는 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기의 약 80% 내지 약 120%의 범위이도록 조절될 수 있다. 예를 들어, 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기의 약 90% 내지 약 110%의 범위일 수 있다.
제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기의 약 80% 내지 약 120%의 범위인 경우에, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)의 전기적 특성 편차가 감소되어 메모리 소자(100)의 읽기/쓰기 동작을 위한 센싱 마진이 향상될 수 있다.
아래에서는 오보닉 문턱 스위칭(OTS) 특성을 갖는 선택 소자층(143-1, 143-2)의 문턱 전압과 전기적 특성의 관계를 도 4 내지 도 6을 참조로 상세히 설명한다.
도 4는 오보닉 문턱 스위칭(OTS) 특성을 나타내는 OTS 소자의 전압-전류 곡선(40)을 개략적으로 나타낸 그래프이다. 도 4에는 오보닉 문턱 스위칭(OTS) 특성을 갖는 OTS 소자 양단 간에 인가된 전압에 따라 OTS 소자에 흐르는 전류를 개략적으로 도시하였다.
도 4를 참조하면, 제1 곡선(41)은 OTS 소자에 전류가 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 여기서, OTS 소자는 제1 전압 레벨(43)의 문턱 전압(VT)을 갖는 스위칭 소자로 작용한다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(VT)(즉, 제1 전압 레벨(43))에 도달할 때까지 OTS 소자에 거의 전류가 흐르지 않는다. 그러나, 전압이 문턱 전압(VT)을 초과하자마자, OTS 소자에 흐르는 전류가 급격히 증가될 수 있고, OTS 소자에 인가되는 전압은 제2 전압 레벨(44)(또는 포화 전압(VS))까지 감소된다.
제2 곡선(42)은 OTS 소자에 전류가 흐르는 상태에서의 전압-전류 관계를 나타낸다. OTS 소자에 흐르는 전류가 제1 전류 레벨(46)보다 커짐에 따라 OTS 소자에 인가되는 전압은 제2 전압 레벨(44)보다 약간 증가될 수 있다. 예를 들어, OTS 소자에 흐르는 전류가 제1 전류 레벨(46)로부터 제2 전류 레벨(47)까지 상당히 증가하는 동안 OTS 소자에 인가되는 전압은 제2 전압 레벨(44)로부터 미미하게 증가될 수 있다. 즉, OTS 소자를 통해 전류가 일단 흐르게 되면, OTS 소자에 인가되는 전압은 포화 전압(VS)(즉, 제2 전압 레벨(44))으로 거의 유지될 수 있다. 만약 전류가 유지 전류 레벨(즉, 제1 전류 레벨(46)) 이하로 감소되면, OTS 소자는 다시 저항 상태로 전환되어, 전압이 문턱 전압(VT)까지 증가할 때까지 전류를 효과적으로 블로킹할 수 있다.
도 5a 및 5b는 크로스 포인트 적층 구조를 갖는 메모리 소자의 동작 방법을 나타내는 개략도이다.
도 5a 및 5b 에는 제1 및 제2 하부 메모리 셀들 (MC11, MC12)및 제1 및 제2상부 메모리 셀들(MC21, MC22)의 각각이 공통 비트 라인(BL)과 그 아래의제1 및 제2 하부 워드 라인들(WL11, WL12) 사이 및 공통 비트라인(BL)과 그 아래의 제1 및 제2 상부 워드 라인들(WL21, WL22) 사이에 배치되는 크로스 포인트 적층 구조를 갖는 메모리 소자의 읽기 또는 쓰기 동작 방법을 도시하였다.
도 5a를 참조하면, 제1 하부 워드 라인(WL11)과 공통 비트 라인(BL) 사이에 배치되는 제1 하부 메모리 셀(MC11)이 선택된다. 제1 하부 메모리 셀(MC11)이 선택되기 위하여 공통 비트 라인(BL)에는 로우 전압(Vlow)(예를 들어, 비트 라인 선택 전압 또는 차단 전압(inhibit voltage))이 인가되고, 제1 하부 워드 라인(WL11)에는 워드 라인 선택 전압(VWL(Sel))이 인가될 수 있다.
예를 들어, 제1 하부 메모리 셀(MC11)에 데이터를 저장하기 위하여(예를 들어 리셋 동작 및 세트 동작에 의하여) 쓰기 동작을 수행하거나, 제1 하부 메모리 셀(MC11)에 저장된 데이터를 판독하기 위하여 읽기 동작이 수행될 수 있다. 선택된 제1 하부 워드 라인(WL11)에는 상대적으로 높은 값을 갖는 워드 라인 선택 전압(VWL(Sel))이 인가되며, 공통 비트 라인(BL)에는 상대적으로 낮은 값을 갖는 로우 전압(Vlow)이 인가될 수 있고, 이에 따라 제1 하부 메모리 셀(MC11)에 (VWL ( Sel ) - Vlow)의 값을 갖는 제1 스위칭 전압이 인가될 수 있다. 상기 제1 스위칭 전압의 크기는 OTS 특성을 갖는 선택 소자(SW)의 문턱 전압의 크기보다 클 수 있고, 이에 따라 선택 소자(SW)가 턴-온되어 제1 하부 메모리 셀(MC11)의 가변 저항층(R)에 제1 전류(IMC11)가 흐를 수 있다.
이때, 선택되지 않은 제2 하부 워드 라인(WL12), 제1 상부 워드 라인(WL21) 및 제2 상부 워드 라인(WL22)에는 워드 라인 비선택 전압(VWL ( Unsel ))이 인가되고, 이에 따라 선택되지 않은 메모리 셀들(MC12, MC21, MC22)에는 (VWL ( Unsel ) - Vlow)의 값을 갖는 오프 전압이 인가될 수 있다. 상기 오프 전압의 크기는 OTS 특성을 갖는 선택 소자(SW)의 문턱 전압의 크기보다 작을 수 있고, 이에 따라 선택 소자(SW)가 턴-온되지 않으므로 선택되지 않은 메모리 셀들(MC12, MC21, MC22)의 가변 저항층(R)에 전류가 흐르지 않는다.
도 5b를 참조하면, 제1 상부 워드 라인(WL21)과 공통 비트 라인(BL) 사이에 배치되는 제1 상부 메모리 셀(MC21)이 선택된다. 제1 상부 메모리 셀(MC21)이 선택되기 위하여 공통 비트 라인(BL)에는 로우 전압(Vlow)이 인가되고, 제1 상부 워드 라인(WL21)에는 워드 라인 선택 전압(VWL ( Sel ))이 인가될 수 있다. 따라서 제1 상부 메모리 셀(MC21)에 (VWL ( Sel ) - Vlow)의 값을 갖는 제2 스위칭 전압이 인가될 수 있다. 상기 제2 스위칭 전압의 크기는 OTS 특성을 갖는 선택 소자(SW)의 문턱 전압의 크기보다 클 수 있고, 이에 따라 선택 소자(SW)가 턴-온되어 제1 상부 메모리 셀(MC21)의 가변 저항층(R)에 제2 전류(IMC21)가 흐를 수 있다.
도 5의 (A)와 (B)를 비교하면, 선택된 제1 하부 메모리 셀(MC11)에 인가된 상기 제1 스위칭 전압의 크기와 선택된 제1 상부 메모리 셀(MC21)에 인가된 상기 제2 스위칭 전압의 크기는 동일하다. 그러나, 선택된 제1 하부 메모리 셀(MC11)에 흐르는 제1 전류(IMC11)의 방향은 제1 상부 메모리 셀(MC21)에 흐르는 제2 전류(IMC21)의 방향과는 다르다. 이에 의하여, 선택된 제1 하부 메모리 셀(MC11)에 흐르는 제1 전류(IMC11)의 양이 제1 상부 메모리 셀(MC21)에 흐르는 제2 전류(IMC21)의 양과는 달라질 수 있다.
예를 들어, 제1 하부 메모리 셀(MC11)의 선택 소자(SW)에서 제1 하부 워드 라인(WL11)에 상대적으로 높은 전압이 인가되는 반면, 제1 상부 메모리 셀(MC21)의 선택 소자(SW)에서 제1 상부 워드 라인(WL21)에 상대적으로 높은 전압이 인가된다. 따라서, 제1 하부 메모리 셀(MC11)의 선택 소자(SW)와 제1 상부 메모리 셀(MC21)의 선택 소자(SW)에는 서로 다른 방향의 전계(electric field)가 작용할 수 있다. OTS 특성을 갖는 선택 소자(SW)에 작용하는 전계 방향의 영향은 도 6을 참조로 설명한다.
도 6은 OTS 소자에 각각 양의 전압과 음의 전압을 인가할 때의 전압-전류 그래프(60)이다.
제1 전극층(141-1)과 제4 전극층(148-1)은 선택적으로 형성될 수 있다. 다시 말해서, 제1 전극층(141-1)과 제4 전극층(148-1)은 생략될 수도 있다. 다만, 선택 소자층(143-1) 및/또는 가변 저항층(149-1)이 도전 라인들과 직접 콘택함에 따라 발생할 수 있는 오염이나 접촉 불량 등을 방지하기 위하여, 제1 전극층(141-1)과 제4 전극층(148-1)은 도전 라인들과 선택 소자층(143-1) 또는 가변 저항층(149-1) 사이에 배치될 수 있다.
제2 전극층(145-1) 및 제3 전극층(147-1) 중 적어도 하나는 선택 소자층(143-1) 및 가변 저항층(149-1) 사이에 필수적으로 구비되어야 한다. 일반적으로, 선택 소자층(143-1)이 OTS 특성을 기반으로 할 때, 선택 소자층(143-1)은 비정질 상태의 칼코게나이드 물질을 포함할 수 있다. 그러나 메모리 소자(100)의 다운 스케일링 경향에 따라 가변 저항층(149-1), 선택 소자층(143-1), 제2 전극층(145-1) 및 제3 전극층(147-1)의 두께, 폭 및 이들 사이의 거리가 감소할 수 있다. 따라서, 메모리 소자(100)의 구동 과정에서, 상기 가열 전극층(또는 상기 가열 전극층이 형성되지 않는 경우 제3 전극층(147-1))이 발열하여 가변 저항층(149-1)을 상변화 시킬 때 이에 인접하게 배치되는 선택 소자층(143-1)에도 상기 발열에 의한 영향이 가해질 수 있다. 예컨대, 인접한 상기 가열 전극층으로부터의 열에 의해 선택 소자층(143-1)이 부분적으로 결정화되는 등의 선택 소자층(143-1)의 열화 및 손상이 발생할 수 있다. 따라서, 제2 전극층(145-1) 및 제3 전극층(147-1) 중 적어도 하나는 선택 소자층(143-1) 및 가변 저항층(149-1) 사이에 필수적으로 구비되어 선택 소자층(143-1)의 열화 및 손상을 방지할 수 있다.
또한, 제1 내지 제4 전극층(141-1, 145-1, 147-1, 148-1)의 재질 및/또는 상기 가열 전극층의 배열에 따라 제1 내지 제4 전극층(141-1, 145-1, 147-1, 148-1) 각각의 두께는 다양하게 변경될 수 있다. 예를 들어, 제3 전극층(147-1)과 가변 저항층(149-1) 사이에 상기 가열 전극층이 배열되는 경우에, 상기 가열 전극층의 열이 선택 소자층(143-1)에 전달되지 않도록 제3 전극층(147-1) 및 제2 전극층(145-1)이 두껍게 형성될 수 있다. 만약, 상기 가열 전극층이 형성되지 않고 제3 전극층(147-1)이 가변 저항층(149-1)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함하도록 형성되는 경우에, 제3 전극층(147-1)의 열이 선택 소자층(143-1)에 전달되지 않도록 제2 전극층(145-1)이 두껍게 형성될 수 있다. 예를 들어, 제2 전극층(145-1) 및 제3 전극층(147-1) 은 10 내지 100 ㎚ 정도의 두께를 가질 수 있다. 그러나 제2 전극층(145-1) 및 제3 전극층(147-1)의 두께가 상기 수치에 한정되는 것은 아니다. 또한, 제2 전극층(145-1) 또는 제3 전극층(147-1)은 열 차단 기능을 위해 적어도 하나의 열적 장벽(Thermal Barrier)층을 포함할 수 있다. 제2 전극층(145-1) 또는 제3 전극층(147-1)이 2개 이상의 열적 장벽층을 포함하는 경우에, 제2 전극층(145-1) 또는 제3 전극층(147-1)은 열적 장벽층과 전극 물질층이 번갈아 적층되는 구조를 가질 수 있다.
복수의 제1 도전 라인들(110) 사이에는 제1 절연층(162-1)이 배치될 수 있다. 제1 메모리 셀층(MCL1)의 제1 메모리 셀들(140-1) 사이에는 제1 절연층(162-1) 및 제3 절연층(163)이 배치될 수 있다. 구체적으로, 제2 방향(도 2의 Y 방향)을 따라 배치되는 제1 메모리 셀들(140-1) 사이에 제1 절연층(162-1)이 배치되고, 제1 방향(도 2의 X 방향)을 따라 배치되는 제1 메모리 셀들(140-1) 사이에 제3 절연층(163)이 배치될 수 있다. 또한 제3 절연층(163)은 제2 도전 라인들(120) 사이에도 배치될 수 있다. 제2 메모리 셀층(MCL2)의 제2 방향으로 배치되는 제2 메모리 셀들(140-2) 사이와 제2 방향으로 배치되는 제3 도전 라인들(130) 사이에는 제2 절연층(162-2)이 배치될 수 있다. 제1 내지 제3 절연층(162-1, 162-2, 163)은 동일 물질의 절연층으로 형성되거나 적어도 하나는 다른 물질의 절연층으로 형성될 수 있다. 이러한 제1 내지 제3 절연층(162-1, 162-2, 163)은 예컨대, 산화물 또는 질화물의 유전체 물질로 형성되며, 각층의 소자들을 서로 전기적으로 분리하는 기능을 할 수 있다. 한편, 제1 내지 제3 절연층(162-1, 162-2, 163) 중 적어도 하나를 대신하여 에어 스페이스들(미도시)이 형성될 수도 있다. 에어 스페이스들이 형성되는 경우, 상기 에어 스페이스들과 제1 메모리 셀들(140-1) 사이, 및/또는 상기 에어 스페이스들과 제2 메모리 셀들(140-2) 사이에 소정의 두께를 갖는 절연 라이너(미도시)가 형성될 수도 있다.
도 3에 예시적으로 도시된 것과 같이, 제1 메모리 셀(140-1)의 제1 선택 소자층(143-1)은 제3 방향(도 2의 Z 방향)을 따라 제1 높이(또는 두께)(H1) 를 가질 수 있고, 제2 메모리 셀(140-2)의 제2 선택 소자층(143-2)은 상기 제3 방향을 따라 제1 높이(H1)보다 작은 제2 높이(또는 두께)(H2)를 가질 수 있다. 예시적인 실시예들에 있어서, 제1 선택 소자층(143-1)의 제1 높이(H1)는 10 내지 500 ㎚일 수 있고, 제2 선택 소자층(143-2)의 제2 높이(H2)는 5 내지 450 ㎚일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제2 선택 소자층(143-2)의 제2 높이(H2)는 제1 선택 소자층(143-1)의 제1 높이(H1)의 약 50% 내지 90%일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 선택 소자층(143-1)의 제1 높이(H1) 및 제2 선택 소자층(143-2)의 제2 높이(H2)는, 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기와 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 실질적으로 동일한 값을 갖도록 조절될 수 있다.
예시적인 실시예들에 있어서, 제1 선택 소자층(143-1)의 제1 높이(H1) 및 제2 선택 소자층(143-2)의 제2 높이(H2)는 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기와 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기의 차이가 0.5 V 이하이도록 조절될 수 있다. 예를 들어, 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기는 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기보다 0.5V 더 작을 수 있다. 이와는 달리, 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기는 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기보다 0.5V 더 클 수도 있다.
예시적인 실시예들에 있어서, 제1 선택 소자층(143-1)의 제1 높이(H1) 및 제2 선택 소자층(143-2)의 제2 높이(H2)는 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기의 약 80% 내지 약 120%의 범위이도록 조절될 수 있다. 예를 들어, 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기의 약 90% 내지 약 110%의 범위일 수 있다.
제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기의 약 80% 내지 약 120%의 범위인 경우에, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)의 전기적 특성 편차가 감소되어 메모리 소자(100)의 읽기/쓰기 동작을 위한 센싱 마진이 향상될 수 있다.
아래에서는 오보닉 문턱 스위칭(OTS) 특성을 갖는 선택 소자층(143-1, 143-2)의 문턱 전압과 전기적 특성의 관계를 도 4 내지 도 6을 참조로 상세히 설명한다.
도 4는 오보닉 문턱 스위칭(OTS) 특성을 나타내는 OTS 소자의 전압-전류 곡선(40)을 개략적으로 나타낸 그래프이다. 도 4에는 오보닉 문턱 스위칭(OTS) 특성을 갖는 OTS 소자 양단 간에 인가된 전압에 따라 OTS 소자에 흐르는 전류를 개략적으로 도시하였다.
도 4를 참조하면, 제1 곡선(41)은 OTS 소자에 전류가 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 여기서, OTS 소자는 제1 전압 레벨(43)의 문턱 전압(VT)을 갖는 스위칭 소자로 작용한다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(VT)(즉, 제1 전압 레벨(43))에 도달할 때까지 OTS 소자에 거의 전류가 흐르지 않는다. 그러나, 전압이 문턱 전압(VT)을 초과하자마자, OTS 소자에 흐르는 전류가 급격히 증가될 수 있고, OTS 소자에 인가되는 전압은 제2 전압 레벨(44)(또는 포화 전압(VS))까지 감소된다.
제2 곡선(42)은 OTS 소자에 전류가 흐르는 상태에서의 전압-전류 관계를 나타낸다. OTS 소자에 흐르는 전류가 제1 전류 레벨(46)보다 커짐에 따라 OTS 소자에 인가되는 전압은 제2 전압 레벨(44)보다 약간 증가될 수 있다. 예를 들어, OTS 소자에 흐르는 전류가 제1 전류 레벨(46)로부터 제2 전류 레벨(47)까지 상당히 증가하는 동안 OTS 소자에 인가되는 전압은 제2 전압 레벨(44)로부터 미미하게 증가될 수 있다. 즉, OTS 소자를 통해 전류가 일단 흐르게 되면, OTS 소자에 인가되는 전압은 포화 전압(VS)(즉, 제2 전압 레벨(44))으로 거의 유지될 수 있다. 만약 전류가 유지 전류 레벨(즉, 제1 전류 레벨(46)) 이하로 감소되면, OTS 소자는 다시 저항 상태로 전환되어, 전압이 문턱 전압(VT)까지 증가할 때까지 전류를 효과적으로 블로킹할 수 있다.
도 5a 및 5b는 크로스 포인트 적층 구조를 갖는 메모리 소자의 동작 방법을 나타내는 개략도이다.
도 5a 및 5b 에는 제1 및 제2 하부 메모리 셀들 (MC11, MC12)및 제1 및 제2상부 메모리 셀들(MC21, MC22)의 각각이 공통 비트 라인(BL)과 그 아래의제1 및 제2 하부 워드 라인들(WL11, WL12) 사이 및 공통 비트라인(BL)과 그 아래의 제1 및 제2 상부 워드 라인들(WL21, WL22) 사이에 배치되는 크로스 포인트 적층 구조를 갖는 메모리 소자의 읽기 또는 쓰기 동작 방법을 도시하였다.
도 5a를 참조하면, 제1 하부 워드 라인(WL11)과 공통 비트 라인(BL) 사이에 배치되는 제1 하부 메모리 셀(MC11)이 선택된다. 제1 하부 메모리 셀(MC11)이 선택되기 위하여 공통 비트 라인(BL)에는 로우 전압(Vlow)(예를 들어, 비트 라인 선택 전압 또는 차단 전압(inhibit voltage))이 인가되고, 제1 하부 워드 라인(WL11)에는 워드 라인 선택 전압(VWL(Sel))이 인가될 수 있다.
예를 들어, 제1 하부 메모리 셀(MC11)에 데이터를 저장하기 위하여(예를 들어 리셋 동작 및 세트 동작에 의하여) 쓰기 동작을 수행하거나, 제1 하부 메모리 셀(MC11)에 저장된 데이터를 판독하기 위하여 읽기 동작이 수행될 수 있다. 선택된 제1 하부 워드 라인(WL11)에는 상대적으로 높은 값을 갖는 워드 라인 선택 전압(VWL(Sel))이 인가되며, 공통 비트 라인(BL)에는 상대적으로 낮은 값을 갖는 로우 전압(Vlow)이 인가될 수 있고, 이에 따라 제1 하부 메모리 셀(MC11)에 (VWL ( Sel ) - Vlow)의 값을 갖는 제1 스위칭 전압이 인가될 수 있다. 상기 제1 스위칭 전압의 크기는 OTS 특성을 갖는 선택 소자(SW)의 문턱 전압의 크기보다 클 수 있고, 이에 따라 선택 소자(SW)가 턴-온되어 제1 하부 메모리 셀(MC11)의 가변 저항층(R)에 제1 전류(IMC11)가 흐를 수 있다.
이때, 선택되지 않은 제2 하부 워드 라인(WL12), 제1 상부 워드 라인(WL21) 및 제2 상부 워드 라인(WL22)에는 워드 라인 비선택 전압(VWL ( Unsel ))이 인가되고, 이에 따라 선택되지 않은 메모리 셀들(MC12, MC21, MC22)에는 (VWL ( Unsel ) - Vlow)의 값을 갖는 오프 전압이 인가될 수 있다. 상기 오프 전압의 크기는 OTS 특성을 갖는 선택 소자(SW)의 문턱 전압의 크기보다 작을 수 있고, 이에 따라 선택 소자(SW)가 턴-온되지 않으므로 선택되지 않은 메모리 셀들(MC12, MC21, MC22)의 가변 저항층(R)에 전류가 흐르지 않는다.
도 5b를 참조하면, 제1 상부 워드 라인(WL21)과 공통 비트 라인(BL) 사이에 배치되는 제1 상부 메모리 셀(MC21)이 선택된다. 제1 상부 메모리 셀(MC21)이 선택되기 위하여 공통 비트 라인(BL)에는 로우 전압(Vlow)이 인가되고, 제1 상부 워드 라인(WL21)에는 워드 라인 선택 전압(VWL ( Sel ))이 인가될 수 있다. 따라서 제1 상부 메모리 셀(MC21)에 (VWL ( Sel ) - Vlow)의 값을 갖는 제2 스위칭 전압이 인가될 수 있다. 상기 제2 스위칭 전압의 크기는 OTS 특성을 갖는 선택 소자(SW)의 문턱 전압의 크기보다 클 수 있고, 이에 따라 선택 소자(SW)가 턴-온되어 제1 상부 메모리 셀(MC21)의 가변 저항층(R)에 제2 전류(IMC21)가 흐를 수 있다.
도 5의 (A)와 (B)를 비교하면, 선택된 제1 하부 메모리 셀(MC11)에 인가된 상기 제1 스위칭 전압의 크기와 선택된 제1 상부 메모리 셀(MC21)에 인가된 상기 제2 스위칭 전압의 크기는 동일하다. 그러나, 선택된 제1 하부 메모리 셀(MC11)에 흐르는 제1 전류(IMC11)의 방향은 제1 상부 메모리 셀(MC21)에 흐르는 제2 전류(IMC21)의 방향과는 다르다. 이에 의하여, 선택된 제1 하부 메모리 셀(MC11)에 흐르는 제1 전류(IMC11)의 양이 제1 상부 메모리 셀(MC21)에 흐르는 제2 전류(IMC21)의 양과는 달라질 수 있다.
예를 들어, 제1 하부 메모리 셀(MC11)의 선택 소자(SW)에서 제1 하부 워드 라인(WL11)에 상대적으로 높은 전압이 인가되는 반면, 제1 상부 메모리 셀(MC21)의 선택 소자(SW)에서 제1 상부 워드 라인(WL21)에 상대적으로 높은 전압이 인가된다. 따라서, 제1 하부 메모리 셀(MC11)의 선택 소자(SW)와 제1 상부 메모리 셀(MC21)의 선택 소자(SW)에는 서로 다른 방향의 전계(electric field)가 작용할 수 있다. OTS 특성을 갖는 선택 소자(SW)에 작용하는 전계 방향의 영향은 도 6을 참조로 설명한다.
도 6은 OTS 소자에 각각 양의 전압과 음의 전압을 인가할 때의 전압-전류 그래프(60)이다.
도 6을 참조하면, 각각 소자 치수를 달리한 제1 실험예(62)의 제1 OTS 소자 및 제2 실험예(64)의 OTS 소자에서 양의 전압을 인가한 때와 음의 전압을 인가한 때 서로 다른 전압-전류 프로파일이 얻어짐을 확인할 수 있다. 구체적으로, 제1 실험예(62)의 OTS 소자는 양의 전압 구간에서 제1 문턱 전압(56(V1))을 가지며, 음의 전압 구간에서 제2 문턱 전압(58(V2))을 갖는다. 제1 문턱 전압(56(V1))의 크기가 제2 문턱 전압(58(V2))의 크기보다 큼을 명백히 확인할 수 있다.
다시 말하면, 선택 소자(SW)에 작용하는 전계 방향에 따라 선택 소자(SW)에 흐르는 전류 및 문턱 전압이 달라질 수 있다. 즉, 도 5a 및 5b에서 하부 워드 라인(WL11)과 상부 워드 라인(W21)에 동일한 크기의 선택 전압(VWL ( Sel ))이 인가되더라도 하부 워드 라인(WL11)에 연결된 하부 메모리 셀(MC11)과 상부 워드 라인(W21)에 연결된 상부 메모리 셀(MC21)은 서로 다른 전류 프로파일을 가질 수 있고, 서로 다른 문턱 전압을 가질 수 있다.
이러한 현상은 선택 소자(SW) 내의 비대칭적인 결함 밀도 및 조성 분포에서 기인하는 것으로 이해될 수 있다. 예를 들어, 오보닉 문턱 스위칭 특성을 갖는 선택 소자(SW)는 칼코게나이드 물질을 포함할 수 있다. 칼코게나이드 물질의 스위칭 메커니즘에서, 높은 전계가 인가될 때 상기 칼코게나이드 물질 내에서 전자 트랩 위치들(trap sites)이 불균일하게 분포되며, 상기 전자 트랩 위치들을 따라 전자들이 상대적으로 높은 속도로 이동하는 것으로 알려져 있다.
또한 선택 소자(SW) 내에 결함들(defects)이 더 많이 형성되는 경우에, 상기 전자 트랩 위치들의 밀도가 증가될 수 있고, 이러한 경우 작은 전계에도 상기 전자 트랩 위치들을 따라 전자들이 이동할 수 있으므로 선택 소자(SW)의 문턱 전압은 감소될 수 있다.
다시 도 2 및 도 3을 참조하면, 제1 메모리 셀(140-1) 내의 제1 선택 소자층(143-1)의 제1 높이(H1)는 제2 메모리 셀(140-2) 내의 제2 선택 소자층(143-2)의 제2 높이(H2)보다 크다. 이는 선택 소자층(143-1, 143-2)의 결함 밀도를 고려하여 제1 선택 소자층(143-1)의 문턱 전압의 크기가 제2 선택 소자층(143-2)의 문턱 전압의 크기와 실질적으로 동일하도록 제1 높이(H1) 및 제2 높이(H2)가 조절된 결과일 수 있다.
일반적으로, 기판(101)의 제1 레벨에 위치하는 제1 선택 소자층(143-1)의 결함 밀도는 제2 레벨에 위치하는 제2 선택 소자층(143-2)의 결함 밀도와 동일하지 않을 수 있다. 여기서, 상기 제2 레벨은 상기 제1 레벨보다 기판(101) 상면으로부터 더 멀리 위치하는 것을 의미하며, 제1 선택 소자층(143-1)은 제2 선택 소자층(143-2) 기판(101) 상면에 가까움을 의미한다.
일반적으로, 상기 제1 레벨에 위치하는 제1 선택 소자층(143-1)은 후속 층들의 증착 공정 또는 식각 공정들과 같은 공정 분위기에 더욱 오래 노출된다. 또한 일반적으로 수십 내지 수백 섭씨 도에 이르는 공정 온도를 유지하기 위하여, 기판(101)의 바닥면에 배치된 척(chuck) 또는 히터에 의해 기판(101)의 바닥면으로부터 열이 공급된다. 따라서, 기판(101)의 제1 레벨에 위치하는 제1 선택 소자층(143-1)은 제2 레벨에 위치하는 제2 선택 소자층(143-2)과 비교할 때 높은 온도 분위기에서 식각 분위기 및 증착 공정 분위기에, 더욱 오래 노출될 수 있다. 따라서, 기판(101)의 제1 레벨에 위치하는 제1 선택 소자층(143-1)이 제2 레벨에 위치하는 제2 선택 소자층(143-2)보다 더 높은 밀도의 결함들을 포함할 수 있다.
전술한 바와 같이, 오보닉 문턱 스위칭 특성을 갖는 선택 소자층(143-1, 143-2)의 스위칭 메커니즘에 의하면, 기판(101)의 제1 레벨에 위치하는 제1 선택 소자층(143-1)이 제2 레벨에 위치하는 제2 선택 소자층(143-2)보다 더 높은 밀도의 결함들을 포함하는 경우, 제1 선택 소자층(143-1)의 문턱 전압이 제2 선택 소자층(143-2)의 문턱 전압보다 더 낮아질 수 있다. 제1 선택 소자층(143-1)의 문턱 전압과 제2 선택 소자층(143-2)의 문턱 전압의 크기 차이가 클수록, 쓰기 동작 및/또는 읽기 동작에서의 센싱 마진이 감소하여 메모리 소자(100)의 쓰기 및/또는 읽기 고장이 발생할 수 있다.
그러나, 전술한 예시적인 실시예들에 따르면, 제1 선택 소자층(143-1) 및 제2 선택 소자층(143-2)의 문턱 전압들이 실질적으로 동일하도록 제1 메모리 셀(140-1) 내의 제1 선택 소자층(143-1)의 제1 높이(H1)와 제2 메모리 셀(140-2) 내의 제2 선택 소자층(143-2)의 제2 높이(H2)가 조절될 수 있다.
예를 들어, 제1 메모리 셀(140-1) 내의 제1 선택 소자층(143-1)의 제1 높이(H1)가 제2 메모리 셀(140-2) 내의 제2 선택 소자층(143-2)의 제2 높이(H2)보다 크므로, 제1 선택 소자층(143-1)과 제2 선택 소자층(143-2)의 동일한 스위칭 전압이 인가되더라도 제1 선택 소자층(143-1)에 작용하는 전계의 크기가 제2 선택 소자층(143-2)에 작용하는 전계의 크기보다 더 작을 수 있다. 따라서, 제1 선택 소자층(143-1)이 더 큰 밀도의 결함들을 포함하는 경우에도 상기 결함들에 기인한 문턱 전압의 감소가 방지될 수 있으며, 제1 선택 소자층(143-1) 및 제2 선택 소자층(143-2)의 문턱 전압들의 편차가 감소할 수 있다.
또한, 본 발명의 예시적인 실시예들에 따른 제1 선택 소자층(143-1)의 제1 높이(H1)와 제2 선택 소자층(143-2)의 제2 높이(H2)의 차이는, 선택 소자층(143-1, 143-2)에 인가되는 전계의 방향을 고려하여 제1 선택 소자층(143-1)의 문턱 전압의 크기가 제2 선택 소자층(143-2)의 크기와 실질적으로 동일하도록 제1 높이(H1) 및 제2 높이(H2)가 조절된 결과일 수 있다.
도 5A, 5B 및 6을 참조로 설명한 것과 같이, 선택 소자층(143-1, 143-2)에 음의 전압이 인가되는 경우에, 선택 소자층(143-1, 143-2)에 양의 전압이 인가되는 경우와 비교할 때, 선택 소자층(143-1, 143-2)은 더 낮은 문턱 전압을 가짐을 확인할 수 있다. 따라서 제1 선택 소자층(143-1)과 제2 선택 소자층(143-2)이 동일한 높이를 갖는 일반적인 메모리 소자에서는, 제1 선택 소자층(143-1)에 음의 전압이 인가되고 제2 선택 소자층(143-2)에 양의 전압이 인가될 때 제1 선택 소자층(143-1)의 문턱 전압(예로, 도 6의 58(V2))의 크기가 제2 선택 소자층(143-2)의 문턱 전압(예로, 도 6의 56(V1))의 크기보다 작을 수 있다. 예를 들어 제2 도전 라인(120)에 상대적으로 낮은 전압이 인가되고, 제3 도전 라인(130)과 제1 도전 라인(110)에 상대적으로 높은 전압이 인가되는 경우(즉, 제2 도전 라인(120)에 차단 전압이 인가되고, 제1 및 제3 도전 라인(110, 130)에 상기 차단 전압보다 큰 워드 라인 선택 전압이 인가되는 경우에), 제1 선택 소자층(143-1)의 문턱 전압(예로, 도 6의 58(V2))의 크기가 제2 선택 소자층(143-2)의 문턱 전압(예로, 도 6의 56(V1))의 크기보다 작을 수 있다.
그러나, 전술한 예시적인 실시예들에 따르면, 제1 선택 소자층(143-1)의 제1 높이(H1)가 제2 선택 소자층(143-2)의 제2 높이(H2)보다 크므로, 제1 선택 소자층(143-1)에 음의 전압이 인가되고 제2 선택 소자층(143-2)에 양의 전압이 인가될 때 제1 선택 소자층(143-1)에 작용하는 전계의 크기가 제2 선택 소자층(143-2)에 작용하는 전계의 크기보다 더 작을 수 있다. 즉, 제1 선택 소자층(143-1)과 제2 선택 소자층(143-2)의 문턱 전압의 크기 차이가 감소될 수 있고, 제1 메모리 셀(140-1)과 제2 메모리 셀(140-2)의 전기적 특성 편차가 감소될 수 있다
결론적으로, 제1 선택 소자층(143-1) 및 제2 선택 소자층(143-2)의 문턱 전압들의 크기 차이가 감소하므로, 메모리 소자(100)의 읽기/쓰기 동작에서의 센싱 마진이 향상될 수 있고, 작은 센싱 마진에 기인한 읽기/쓰기 고장이 방지될 수 있다. 상기 메모리 소자(100)는 신뢰성이 우수할 수 있다.
도 7 내지 도 13은 예시적인 실시예들에 따른 메모리 소자들(100A, 100B, 100C, 100D, 100E, 100F, 100G)를 나타내는 단면도들이며, 도 2의 A-A' 선 및 B-B' 선을 따른 단면들에 대응되는 단면들을 나타낸다. 도 7 내지 도 13에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 예시적인 실시예들에 따른 메모리 소자(100A)에서, 제1 메모리 셀(140-1)의 제1 선택 소자층(143-1)의 제1 높이(H1A)는 제2 메모리 셀(140-2)의 제2 선택 소자층(143-2)의 제2 높이(H2A)보다 작을 수 있다.
제1 선택 소자층(143-1)의 제1 높이(H1A)와 제2 선택 소자층(143-2)의 제2 높이(H2A)는, 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기와 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 실질적으로 동일한 값을 갖도록 조절될 수 있다. 예를 들어, 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기가 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기의 약 80% 내지 약 120%의 범위이거나, 또는 약 90% 내지 약 110%의 범위일 수 있다.
예시적인 실시예들에 있어서, 제1 선택 소자층(143-1)의 제1 높이(H1A) 및 제2 선택 소자층(143-2)의 제2 높이(H2A)는 제1 선택 소자층(143-1)의 제1 문턱 전압(VT1)의 크기와 제2 선택 소자층(143-2)의 제2 문턱 전압(VT2)의 크기의 차이가 0.5 V 이하이도록 조절될 수 있다.
예시적인 실시예들에 있어서, 제1 선택 소자층(143-1)의 제1 높이(H1A)는 5 내지 450 ㎚일 수 있고, 제2 선택 소자층(143-2)의 제2 높이(H2A)는 10 내지 500 ㎚일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 제1 선택 소자층(143-1)의 제1 높이(H1A)는 제2 선택 소자층(143-2)의 제2 높이(H2A)의 약 50% 내지 90%일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 5A, 5B 및 6을 참조로 설명한 것과 같이, 선택 소자층(143-1, 143-2)에 음의 전압이 인가되는 경우에, 선택 소자층(143-1, 143-2)에 양의 전압이 인가되는 경우와 비교할 때, 선택 소자층(143-1, 143-2)은 더 낮은 문턱 전압을 가짐을 확인할 수 있다. 따라서 제1 선택 소자층(143-1)과 제2 선택 소자층(143-2)이 동일한 높이를 갖는 일반적인 메모리 소자에서는, 제1 선택 소자층(143-1)에 양의 전압이 인가되고 제2 선택 소자층(143-2)에 음의 전압이 인가될 때 제2 선택 소자층(143-2)의 문턱 전압(예로, 도 6의 58(V2))의 크기가 제1 선택 소자층(143-1)의 문턱 전압(에로 도 6의 56(V1))의 크기보다 작을 수 있다. 예를 들어 제2 도전 라인(120)에 상대적으로 높은 전압이 인가되고, 제3 도전 라인(130)과 제1 도전 라인(110)에 상대적으로 낮은 전압이 인가되는 경우(즉, 제2 도전 라인(120)에 차단 전압이 인가되고, 제1 및 제3 도전 라인(110, 130)에 상기 차단 전압보다 작은 워드 라인 선택 전압이 인가되는 경우에), 제2 선택 소자층(143-2)의 문턱 전압의 크기가 제1 선택 소자층(143-1)의 문턱 전압의 크기보다 작을 수 있다.
그러나, 예시적인 실시예들에 따르면, 제2 메모리 셀(140-2)의 제2 선택 소자층(143-2)의 제2 높이(H2A)가 제1 메모리 셀(140-1)의 제1 선택 소자층(143-1)의 제1 높이(H1A)보다 크므로, 제1 선택 소자층(143-1)에 양의 전압이 인가되고 제2 선택 소자층(143-2)에 음의 전압이 인가될 때 제2 선택 소자층(143-2)에 작용하는 전계가 제1 선택 소자층(143-1)에 작용하는 전계보다 작아질 수 있다. 즉, 제1 선택 소자층(143-1)과 제2 선택 소자층(143-2)의 문턱 전압의 크기 차이가 감소될 수 있고, 제1 메모리 셀(140-1)과 제2 메모리 셀(140-2)의 전기적 특성 편차가 감소될 수 있다.
결론적으로, 제1 선택 소자층(143-1) 및 제2 선택 소자층(143-2)의 문턱 전압들의 크기 차이가 감소하므로, 메모리 소자(100)의 읽기/쓰기 동작에서의 센싱 마진이 향상될 수 있고, 작은 센싱 마진에 기인한 읽기/쓰기 고장이 방지될 수 있다. 상기 메모리 소자(100A)는 신뢰성이 우수할 수 있다.
도 8을 참조하면, 예시적인 실시예들에 따른 메모리 소자(100B)에서, 제1 메모리 셀(140-1)의 측벽 상에는 제1 내부 스페이서(152-1)가 형성되고, 제2 메모리 셀(140-2)의 측벽 상에는 제2 내부 스페이서(152-2)가 형성될 수 있다. 제1 내부 스페이서(152-1)는 제1 메모리 셀(140-1)의 제1 전극층(141-1)과 제1 선택 소자층(143-1)의 측벽들을 덮고, 제2 내부 스페이서(152-2)는 제2 메모리 셀(140-2)의 제5 전극층(141-2)과 제2 선택 소자층(143-2)의 측벽들을 덮을 수 있다. 제1 내부 스페이서(152-1)와 제2 내부 스페이서(152-2)는 메모리 셀들(140-1, 140-2)의 측면을 둘러쌈으로써, 메모리 셀들(140-1, 140-2), 특히 선택 소자층(143-1, 143-2)을 보호하는 기능을 할 수 있다.
도 8에는 제1 선택 소자층(143-1)이 제2 선택 소자층(143-2)의 제2 높이(H2)보다 큰 제1 높이(H1)를 갖도록 형성된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도시된 것과는 달리, 제1 선택 소자층(143-1)의 제1 높이(H1)가 제2 선택 소자층(143-2)의 제2 높이(H2)보다 작을 수도 있다.
도 8에는 제1 전극층(141-1)과 제5 전극층(141-2)이 동일한 두께로 형성된 것이 예시적으로 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도시된 것과는 달리, 제1 전극층(141-1)이 제5 전극층(141-2)보다 큰 두께를 갖도록 형성될 수도 있고, 제1 전극층(141-1)이 제5 전극층(141-2)보다 작은 두께를 갖도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 전극층(141-1), 제5 전극층(141-2) 및 제1 및 제2 선택 소자층들(143-1, 143-2)은 다마신 공정으로 형성되고, 제2 내지 제4 전극층들(145-1, 147-1, 148-1), 제6 내지 제8 전극층들(145-2, 147-2, 148-2), 및 제1 내지 제2 가변 저항층들(149-1, 149-2)은 식각 공정을 통해 형성될 수 있다. 그에 따라, 제1 전극층(141-1), 제5 전극층(141-2) 및 제1 및 제2 선택 소자층들(143-1, 143-2)은 하부로 갈수록 폭이 좁아지는 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 전극층(141-1) 및 제1 선택 소자층(143-1)이 다마신 공정으로 형성될 때, 트렌치(미도시) 내 측벽에 제1 내부 스페이서(152-1)가 형성되고, 이후 제1 내부 스페이서(152-1)를 가지는 트렌치 내에 제1 전극층(141-1) 및 제1 선택 소자층(143-1)이 순차적으로 형성되어 상기 트렌치를 채울 수 있다. 이후, 제2 내지 제4 전극층들(145-1, 147-1, 148-1) 및 제1 가변 저항층(149-1)이 형성될 수 있다. 제2 전극층(141-2) 및 제2 선택 소자층(143-2)은 제1 전극층(141-1) 및 제1 선택 소자층(143-1)의 형성 방법과 유사한 방법으로 형성될 수 있다.
도 9를 참조하면, 예시적인 실시예들에 따른 메모리 소자(100C)에서, 제1 메모리 셀(140-1)의 측벽 상에는 제1 상부 스페이서(155-1)가 형성되고, 제2 메모리 셀(140-2)의 측벽 상에는 제2 상부 스페이서(155-2)가 형성될 수 있다. 제1 상부 스페이서(155-1)는 제1 메모리 셀(140-1)의 제1 가변 저항층(149-1)의 측벽을 덮고, 제1 상부 스페이서(155-1)는 제2 메모리 셀(140-2)의 제2 가변 저항층(149-2)의 측벽을 덮을 수 있다. 제1 상부 스페이서(155-1)와 제2 상부 스페이서(155-2)는 메모리 셀들(140-1, 140-2)의 측면을 둘러쌈으로써, 메모리 셀들(140-1, 140-2), 특히 가변 저항층(149-1, 149-2)을 보호하는 기능을 할 수 있다.
도 9에는 제1 선택 소자층(143-1)이 제2 선택 소자층(143-2)의 제2 높이(H2)보다 큰 제1 높이(H1)를 갖도록 형성된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도시된 것과는 달리, 제1 선택 소자층(143-1)의 제1 높이(H1)가 제2 선택 소자층(143-2)의 제2 높이(H2)보다 작을 수도 있다.
예시적인 실시예들에 있어서, 제1 및 제2 가변 저항층들(149-1, 149-2)은 다마신 공정으로 형성되고, 제1 내지 제4 전극층들(141-1, 145-1, 147-1, 148-1), 제1 및 제2 선택 소자층들(143-1, 143-2) 및 제5 내지 제8 전극층들(141-2, 145-2, 147-2, 148-2)은 식각 공정을 통해 형성될 수 있다. 그에 따라, 제1 및 제2 가변 저항층들(149-1, 149-2)은 하부로 갈수록 폭이 좁아지는 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항층(149-1)이 다마신 공정으로 형성될 때, 트렌치(미도시) 내 측벽에 제1 상부 스페이서(155-1)가 형성되고, 이후 제1 상부 스페이서(155-1)를 가지는 트렌치 내에 상기 트렌치를 채우는 제1 가변 저항층(149-1)이 형성될 수 있다. 제2 가변 저항층(149-1)은 제1 가변 저항층(149-1)의 형성 방법과 유사한 방법으로 형성될 수 있다.
도 10을 참조하면, 예시적인 실시예들에 따른 메모리 소자(100D)에서, 가변 저항층(149-1, 149-2)이 "L"형 단면의 구조로 형성될 수 있다. 구체적으로, 제1 내지 제4 전극층들(141-1, 145-1, 147-1, 148-1), 제1 및 제2 선택 소자층들(143-1, 143-2) 및 제5 내지 제8 전극층들(141-2, 145-2, 147-2, 148-2)은 식각 공정을 통해 형성될 수 있고, 제1 및 제2 가변 저항층들(149-1, 149-2)은 다마신 공정으로 형성될 수 있다.
제1 및 제2 가변 저항층들(149-1, 149-2)의 측면에 상부 스페이서들(155-1, 155-2)이 형성될 수 있다. 다만, 제1 및 제2 가변 저항층들(149-1, 149-2)이 "L"형 단면 구조로 형성됨에 따라, 상부 스페이서들(155-1, 155-2)은 비대칭 구조로 형성될 수 있다.
가변 저항층(149-1, 149-2)을 형성하기 위한 예시적인 공정에서, 제3 전극층(147-1) 및 제7 전극층(147-2)의 각각 상에 절연층을 형성하고, 절연층에 트렌치를 형성한다. 트렌치는 인접하는 제1 선택 소자층들(143-1) 및 인접하는 제2 선택 소자층들(143-2)?? 각각을 오버랩하도록 넓게 형성한다. 다음, 트렌치 내부 및 절연층 상에 가변 저항층을 구성할 제1 물질층으로 얇게 형성한 후, 제1 물질층 상에 상부 스페이서를 구성할 제2 물질층을 형성한다. 이후 절연층의 상면이 노출되도록 CMP(Chemical Mechanical Polishing) 등을 통해 평탄화한다. 평탄화 후, 메모리 셀들(140-1, 140-2)과 정렬되는 마스크 패턴을 이용하여 제1 물질층과 제2 물질층을 식각함으로써, "L"형 단면을 구조의 가변 저항층(149-1, 149-2) 및 가변 저항층(149-1, 149-2) 측벽들 상에 상부 스페이서(155-1, 155-2)를 각각 형성할 수 있다.
도 11을 참조하면, 예시적인 실시예들에 따른 메모리 소자(100E)에서, 가변 저항층(149-1, 149-2)이 "I"형 단면 구조를 갖도록 형성될 수 있다.
"I"형 단면 구조의 가변 저항층(149-1, 149-2)은 "L"형 단면 구조로 형성하는 방법과 유사한 방법으로 형성될 수 있다. 예컨대, 상기 트렌치 내부 및 절연층 상에 가변 저항층을 구성할 제1 물질층을 얇게 형성한 후, 이방적 식각을 통해 트렌치 측벽으로만 상기 제1 물질층을 남긴다. 이후, 남은 상기 제1 물질층을 덮도록 제2 물질층을 형성한다. 이후 상기 절연층의 상면이 노출되도록 CMP 등을 통해 평탄화한다. 평탄화 후, 메모리 셀들(140-1, 140-2)에 정렬되는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 제2 물질층을 식각함으로써, "I"형 단면 구조의 가변 저항층(149-1, 149-2) 및 상부 스페이서(155-1, 155-2)를 형성할 수 있다.
도 12를 참조하면, 예시적인 실시예들에 따른 메모리 소자(100F)에서, 제1 가변 저항층(149-1)과 제3 전극층(147-1) 사이에 제1 가열 전극층(146-1)이 더 형성되고, 제2 가변 저항층(149-2)과 제8 전극층(148-2) 사이에 제2 가열 전극층(146-2)이 더 형성될 수 있다.
도 12에 예시적으로 도시된 것과 같이, 제2 도전 라인(120)으로부터 제1 도전 라인(110)을 향하는 방향을 따라 제1 가변 저항층(149-1)과 제1 가열 전극층(146-1)이 순서대로 배열되며, 제2 도전 라인(120)으로부터 제3 도전 라인(130)을 향하는 방향을 따라 제2 가변 저항층(149-2)과 제2 가열 전극층(146-2)이 순서대로 배열될 수 있다.
제1 메모리 셀(140-1)에서의 제1 가변 저항층(149-1)과 제1 가열 전극층(146-1)의 배열이 제2 도전 라인(120)을 중심으로 제2 메모리 셀(140-2)에서의 제2 가변 저항층(149-2)과 제2 가열 전극층(146-2)의 배열과 대칭 구조를 가짐에 따라, 제1 가변 저항층(149-1) 및 제2 가변 저항층(149-2) 사이의 저항값 차이가 감소될 수 있다. 예를 들어, 제1 가변 저항층(149-1) 및 제2 가변 저항층(149-2)이 GeSbTe 물질을 포함할 때, 제1 가변 저항층(149-1) 및 제2 가변 저항층(149-2) 내에서 양이온(예를 들어 Sb+)의 확산 속도와 음이온(예를 들어 Te-)의 확산 속도는 다를 수 있다. 제1 가변 저항층(149-1) 및 제2 가변 저항층(149-2)에 각각 음의 전압과 양의 전압이 인가되는 경우에, 제1 가변 저항층(149-1) 및 제2 가변 저항층(149-2) 내에서의 양이온과 음이온의 확산 속도 차이에 의해 국부적인 농도 변화가 유발될 수 있고, 이에 따라 제1 가변 저항층(149-1) 및 제2 가변 저항층(149-2)의 저항값이 서로 달라질 수 있다.
그러나, 예시적인 실시예들에 따르면, 제1 메모리 셀(140-1)에서의 제1 가변 저항층(149-1)과 제1 가열 전극층(146-1)의 적층 구조가 제2 도전 라인(120)을 중심으로 제2 메모리 셀(140-2)에서의 제2 가변 저항층(149-2)과 제2 가열 전극층(146-2)의 적층 구조와 대칭 구조를 가질 수 있고, 따라서 제1 가변 저항층(149-1) 및 제2 가변 저항층(149-2) 사이의 저항값 차이가 감소되어 제1 메모리 셀(140-1)과 제2 메모리 셀(140-2)은 균일한 동작 특성을 가질 수 있다.
도 13을 참조하면, 예시적인 실시예들에 따른 메모리 소자(100G)에서, 제1 가변 저항층(149-1)과 제4 전극층(148-1) 사이에 제1 가열 전극층(146-1)이 더 형성되고, 제2 가변 저항층(149-2)과 제7 전극층(147-2) 사이에 제2 가열 전극층(146-2)이 더 형성될 수 있다.
도 13에 예시적으로 도시된 것과 같이, 제1 메모리 셀(140-1)에서의 제1 가변 저항층(149-1)과 제1 가열 전극층(146-1)의 배열이 제2 도전 라인(120)을 중심으로 제2 메모리 셀(140-2)에서의 제2 가변 저항층(149-2)과 제2 가열 전극층(146-2)의 배열과 대칭을 이룰 수 있다. 전술한 바와 같이, 제1 가변 저항층(149-1) 및 제2 가변 저항층(149-2) 사이의 저항값 차이가 감소되어 제1 메모리 셀(140-1)과 제2 메모리 셀(140-2)은 균일한 동작 특성을 가질 수 있다.
도 10 내지 도 13에서, 제1 선택 소자층(143-1)이 제2 선택 소자층(143-2)의 제2 높이(H2)보다 큰 제1 높이(H1)를 갖도록 형성된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 제1 선택 소자층(143-1)이 제2 선택 소자층(143-2)의 제2 높이(H2)보다 작은 제1 높이(H1)을 갖도록 형성될 수도 있다.
도 1 내지 도 13을 참조로 설명한 실시예들에서 제1 내지 제3 도전 라인(110, 120, 130) 사이에서 제1 및 제2 메모리 셀(140-1, 140-2)이 수직 방향으로 배열된 구조에 대하여 설명하였다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제3 도전 라인(130) 상에 절연층(미도시)이 형성되고, 상기 절연층 상에 도 1 내지 도 13을 참조로 설명한 크로스 포인트 어레이를 갖는 적층 구조 중 적어도 하나의 적층 구조가 추가로 배치될 수도 있다.
도 14는 예시적인 실시예들에 따른 메모리 소자(200)를 나타내기 위한 사시도이다. 도 15는 도 14의 2A-2A' 선을 따른 단면도이다.
도 14 및 도 15를 참조하면, 메모리 소자(200)는 기판(102) 상의 제1 레벨에 형성된 구동 회로 영역(210)과, 기판(102) 상의 제2 레벨에 형성된 메모리 셀 어레이 영역(MCA)을 포함할 수 있다.
여기서, 용어 "레벨"은 기판(102)으로부터 수직 방향(도 14 및 도 15에서 Z 방향)을 따르는 높이를 의미한다. 기판(102) 상에서 상기 제1 레벨은 상기 제2 레벨보다 기판(102)에 더 가깝다.
구동 회로 영역(210)은 메모리 셀 어레이 영역(MCA)의 메모리 셀들을 구동하기 위한 주변 회로들 또는 구동 회로들이 배치되는 영역들일 수 있다. 예를 들어, 구동 회로 영역(210)에 배치되는 주변 회로들은 메모리 셀 어레이 영역(MCA)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예를 들어 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등일 수 있다.
기판(102)에는 소자 분리막(104)에 의해주변회로(또는 구동 회로)용 활성 영역(AC)이 정의될 수 있다. 기판(102)의 활성 영역(AC) 위에는 구동회로 영역 210의주변회로를구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(G), 게이트 절연막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(G)의 양 측벽은 절연 스페이서(106)로 덮일 수 있고, 게이트(G) 및 절연 스페이서(106) 위에 식각 정지막(108)이 형성될 수 있다. 식각 정지막(108)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
식각 정지막(108) 상에 복수의 층간 절연막(212A, 212B, 212C)이 순차적으로 적층될 수 있다. 복수의 층간 절연막(212A, 212B, 212C)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
구동 회로 영역(210)은 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조(214)를 포함한다. 다층 배선 구조(214)는 복수의 층간 절연막(212A, 212B, 212C)에 의해 덮힐 수 있다.
다층 배선 구조(214)는 기판(102) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(216A), 제1 배선층(218A), 제2 콘택(216B), 및 제2 배선층(218B)을 포함할 수 있다. 예시적인 실시예들에서, 제1 배선층(218A) 및 제2 배선층(218B)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 배선층(218A) 및 제2 배선층(218B)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 15에서, 다층 배선 구조(214)가 제1 배선층(218A) 및 제2 배선층(218B)을 포함하는 2 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 15에 예시된 바에 한정되는 것은 아니다. 예를 들면, 구동 회로 영역(210)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(214)가 3 층 또는 그 이상의 다층 배선 구조를 가질 수도 있다.
복수의 층간 절연막(212A, 212B, 212C) 상에는 상부 층간 절연막(220)이 형성될 수 있다. 메모리 셀 어레이 영역(MCA)은 상부 층간 절연막(220) 상에 배치될 수 있다. 메모리 셀 어레이 영역(MCA)에 도 1 내지 도 13을 참조로 설명한 메모리 소자(100, 100A, 100B, 100C, 100D, 100E, 100F, 100G) 또는 이들의 조합이 배치될 수 있다.
도시되지는 않았지만, 메모리 셀 어레이 영역(MCA)의 메모리 셀들과 구동 회로 영역(210)의 주변회로들과의 사이에 연결되는 배선 구조물(미도시)이 상부 층간 절연막(220)을 관통하여 배치될 수 있다.
예시적인 실시예들에 따른 메모리 소자(200)에 따르면, 구동 회로 영역(210) 상부에 메모리 셀 어레이 영역(MCA)이 배치됨에 따라, 메모리 소자(200)의 집적도가 더욱 높아질 수 있다.
도 16a 내지 도 16i는 예시적인 실시예들에 따른 메모리 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16a 내지 도 16i를 참조하여 도 2 및 도 3에 예시한 메모리 소자(100)의 제조 방법을 설명한다. 도 16a 내지 도 16i에는 각각 도 2의 A-A' 선 단면에 대응하는 부분의 단면 구성과, 도 2의 B-B' 선 단면에 대응하는 부분의 단면 구성이 공정 순서에 따라 도시되어 있다. 도 16a 내지 도 16i에 있어서, 도 1 내지 도 15에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
도 16a를 참조하면, 기판(101) 상에 층간 절연막(105)을 형성할 수 있다. 예시적인 실시예들에 있어서, 기판(101) 상에 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 이용하여 층간 절연막(105)을 형성할 수 있다.
층간 절연막(105) 상에 제1 도전층(110P)을 형성하고, 상기 제1 도전층(110P) 위에 예비 제1 전극층(141-1P), 예비 제1 선택 소자층(143-1P), 예비 제2 전극층(145-1P), 예비 제3 전극층(147-1P), 예비 제1 가변 저항층(149-1P) 및 예비 제4 전극층(148-1P)이 차례로 적층된 크로스 포인트 어레이 형성용 제1 적층 구조(CPS1)를 형성한다.
제1 도전층(110P), 예비 제1 전극층(141-1P), 예비 제1 선택 소자층(143-1P), 예비 제2 전극층(145-1P), 예비 제3 전극층(147-1P), 예비 제1 가변 저항층(149-1P) 및 예비 제4 전극층(148-1P)의 물질은 각각 도 2 및 도 3에서 설명한 제1 도전 라인(110), 제1 전극층(141-1), 제1 선택 소자층(143-1), 제2 전극층(145-1), 제3 전극층(147-1), 제1 가변 저항층(149-1) 및 제4 전극층(148-1)에 대하여 설명한 것과 동일하다.
이후, 제1 적층 구조(CPS1) 위에 제1 마스크 패턴(410)을 형성한다.
제1 마스크 패턴(410)은 제1 방향(X 방향)(도 2 참조)을 따라 연장되고 제2 방향(Y방향)(도2 참조)으로 서로 이격된 복수의 라인 패턴으로 이루어질 수 있다. 제1 마스크 패턴(410)은 단일층 또는 복수의 막들이 적층된 다중층으로 이루어질 수 있다. 예를 들면, 제1 마스크 패턴(410)은 포토레지스트 패턴, 실리콘 산화물 패턴, 실리콘 질화물 패턴, 실리콘 산질화물 패턴, 폴리실리콘 패턴, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 물질들에 한정되는 것은 아니며, 다양한 물질들을 사용하여 제1 마스크 패턴(410)을 구성할 수 있다.
도 16b를 참조하면, 제1 적층 구조(CPS1)가 복수의 제1 적층 라인(CPL1)으로 분리되고 제1 도전층(110P)이 복수의 제1 도전 라인(110)으로 분리되도록 제1 마스크 패턴(410)을 식각 마스크로 이용하여 제1 적층 구조(CPS1), 및 제1 도전층(110P)을 차례로 이방성 식각한다.
그 결과, 제1 방향(X 방향)(도 2 참조)으로 연장되는 복수의 제1 도전 라인(110) 및 복수의 제1 적층 라인(CPL1)이 형성될 수 있다. 복수의 제1 적층 라인(CPL1)은 각각 제1 전극층 라인(141-1L), 제1 선택 소자층 라인(143-1L), 제2 전극층 라인(145-1L), 제3 전극층 라인(147-1L), 제1 가변 저항층 라인(149-1L) 및 제4 전극층 라인(148-1L)을 포함할 수 있고 제2 방향(Y방향)(도 2 참조)으로 서로 분리될 수 있다. 복수의 도전 라인(110)은 제1 방향으로 연장되고 제2 방향으로 서로 분리되어 제1 도전 라인층(110L)을 형성한다.
또한, 이방성 식각 공정에 의해 복수의 제1 도전 라인(110) 및 복수의 제1 적층 라인(CPL1) 각각의 사이에 제1 방향(X 방향)으로 연장되고 제2 방향(Y 방향)으로 서로 분리되는 는 복수의 제1 갭(GX1)이 형성될 수 있다. 복수의 제1 갭(GX1)이 형성됨에 따라, 기판(101)의 상면 일부분이 복수의 제1 갭(GX1) 내에 다시 노출될 수 있다.
도 16c를 참조하면, 제1 마스크 패턴(410)(도 16b 참조)을 제거하고, 제4 전극층 라인(148-1L)의 상면을 노출시킨 후, 복수의 제1 갭(GX1)을 각각 채우는 제1 절연층(162-1)을 형성한다.
예시적인 실시예들에 있어서, 기판(101) 상에 절연 물질을 사용하여 복수의 제1 갭(GX1)을 채우고, 복수의 제1 적층 라인(CPL1) 상면이 노출될 때까지 상기 절연 물질 상부를 평탄화하여 제1 절연층(162-1)을 형성할 수 있다.
제1 절연층(162-1)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 이루어질 수 있다. 제1 절연층(160P)은 한 종류의 절연층, 또는 복수의 절연층으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 16d를 참조하면, 제4 전극층 라인(148-1L)의 노출된 상면 및 제1 절연층(162-1)의 노출된 상면 위에 제2 도전층(120P)을 형성한다.
이후, 제2 도전층(120P) 위에 예비 제5 전극층(141-2P), 예비 제2 선택 소자층(143-2P), 예비 제6 전극층(145-2P), 예비 제7 전극층(147-2P), 예비 제2 가변 저항층(149-2P) 및 예비 제8 전극층(148-2P)이 차례로 적층된 제2 적층 구조(CPS2)를 형성한다.
제2 도전층(120P), 예비 제5 전극층(141-2P), 예비 제2 선택 소자층(143-2P), 예비 제6 전극층(145-2P), 예비 제7 전극층(147-2P), 예비 제2 가변 저항층(149-2P) 및 예비 제8 전극층(148-2P)의 물질은 각각 도 2 및 도 3에서 설명한 제2 도전 라인(120), 제5 전극층(141-2), 제2 선택 소자층(143-2), 제6 전극층(145-2), 제7 전극층(147-2), 가변 저항층(149-2) 및 제8 전극층(148-2)에 대하여 설명한 것과 동일하다.
이후, 제2 적층 구조(CPS2) 위에 제2 마스크 패턴(420)을 형성한다. 제2 마스크 패턴(420)은 제2 방향(Y 방향)(도 2 참조)을 따라 연장되고 제1 방향(X 방향)(도 2 참조)으로 서로 이격된 복수의 라인 패턴으로 이루어질 수 있다.
도 16e를 참조하면, 제2 적층 구조(CPS2)가 복수의 제2 적층 라인(CPL2)으로 분리되고 제2 도전층(120P)이 복수의 제2 도전 라인(120)으로 분리되며, 복수의 제1 적층 라인(CPL1) 각각이 복수의 제1 적층 패턴(CPP1)으로 분리되도록 제2 마스크 패턴(420)을 식각 마스크로 이용하여 제2 적층 구조(CPS2), 제2 도전층(120P) 및 복수의 제1 적층 라인(CPL1)을 차례로 이방성 식각한다.
그 결과, 제2 방향(Y 방향)(도 2 참조)으로 연장되고 제1 방향(X 방향)(도 2 참조)으로 이격된 복수의 제2 적층 라인(CPL2), 제2 방향으로 연장되고 제1 방향으로 이격된 복수의 제2 도전 라인(120)이 형성된다. , 또한, 제1 방향)과 제2 방향으로 이격되어 배치되는 복수의 제1 적층 패턴(CPP1)이 형성될 수 있다 복수의 제2 도전 라인(120)은 제2 도전 라인층(120L)을 형성할 수 있다. 복수의 제2 적층 라인(CPL2)은 각각 제5 전극층 라인(141-2L), 제2 선택 소자층 라인(143-2L), 제6 전극층 라인(145-2L), 제7 전극층 라인(147-2L), 제2 가변 저항층 라인(149-2L) 및 제8 전극층 라인(148-2L)을 포함할 수 있다. 복수의 제1 적층 패턴(CPP1)은 각각 제1 전극층(141-1), 제1 선택 소자층(143-1), 제2 전극층(145-1), 제3 전극층(147-1), 제1 가변 저항층(149-1) 및 제4 전극층(148-1)을 포함할 수 있다.
또한, 이방성 식각 공정에 의해 복수의 제2 적층 라인(CPL2), 및 복수의 제2 도전 라인(120) 사이, 및 복수의 제1 적층 패턴(CPP1) 사이에서 제2 방향으로 연장되고 제1 방향에서 서로 분리되는 복수의 제2 갭(GY1)이 형성될 수 있다.
예시적인 실시예들에서, 상기 이방성 식각 공정은 복수의 제1 도전 라인(110)의 상면이 노출될 때까지 수행될 수 있다. 도시되지는 않았지만, 상기 이방성 식각 공정에 의하여 복수의 제1 도전 라인(110) 상측에 소정의 깊이를 가지는 리세스부(도시 생략)가 형성될 수도 있다.
다른 실시예들에 있어서, 제1 전극층 라인(141-1L)(도 16g 참조)의 상면이 노출될 때까지 상기 이방성 식각 공정이 수행되고, 이후, 복수의 제1 도전 라인(110)에 대하여 제1 전극층 라인(141-1L)이 식각 선택비를 갖는 식각 공정을 수행하여 복수의 제2 갭(GY1) 내에 노출된 제1 전극층 라인(141-1L) 부분을 제거하여, 복수의 제1 도전 라인(110)의 상면이 노출될 수 있다.
도 16f를 참조하면, 제2 마스크 패턴(420)(도 16e 참조)을 제거하여 제2 적층 라인(CPL2)의 상면을 노출시킨 후, 복수의 제2 갭(GY1)을 채우는 제2 절연층(163)을 형성한다.
예시적인 실시예들에 있어서, 복수의 제1 도전 라인(110), 복수의 제1 적층 패턴(CPP1) 및 복수의 제2 적층 라인(CPL2) 상에 절연 물질을 사용하여 복수의 제2 갭(GY1)을 채우고, 복수의 제2 적층 라인(CPL2) 상면이 노출될 때까지 상기 절연 물질 상부를 평탄화하여 제2 절연층(163)을 형성할 수 있다.
도 16g를 참조하면, 복수의 제2 적층 라인(CPL2) 및 제2 절연층(163) 상에 제3 도전층(130P)을 형성한다.
이후, 제3 도전층(130P) 상에 제3 마스크 패턴(430)을 형성한다. 제3 마스크 패턴(430)은 제1 방향(X 방향)(도 2 참조)을 따라 연장되고 제2 방향(Y 방향)(도2 참조)로 이격된 복수의 라인 패턴으로 이루어질 수 있다.
도 16h를 참조하면, 제3 도전층(130P)이 복수의 제3 도전 라인(130)으로 분리되고 복수의 제2 적층 라인(CPL2) 각각이 복수의 제2 적층 패턴(CPP2)으로 분리되도록 제3 마스크 패턴(430)을 식각 마스크로 이용하여 제3 도전층(130P) 및 복수의 제2 적층 라인(CPL2)을 차례로 이방성 식각한다.
그 결과, 제1 방향(X 방향)(도 2 참조)으로 연장되고 제2 방향으로 이격되는 복수의 제3 도전 라인(130)과, 제1 방향 및 제2 방향으로 이격되어 배치되는 복수의 제2 적층 패턴(CPP2)이 형성된다. 복수의 제3 도전 라인(130)은 제3 도전 라인층(130L)을 형성할 수 있다. 복수의 제2 적층 패턴(CPP2)은 각각 제5 전극층(141-2), 제2 선택 소자층(143-2), 제6 전극층(145-2), 제7 전극층(147-2), 제2 가변 저항층(149-2) 및 제8 전극층(148-2)을 포함할 수 있다.
또한, 이방성 식각 공정에 의해 복수의 제3 도전 라인(130) 각각의 사이 및 복수의 제2 적층 패턴(CPP2) 각각의 사이에서 제1 방향으로 연장되고 제2 방향으로 이격된 복수의 제3 갭(GX2)이 형성될 수 있다.
예시적인 실시예들에서, 상기 이방성 식각 공정은 복수의 제2 도전 라인(120)의 상면이 노출될 때까지 수행될 수 있다. 도시되지는 않았지만, 상기 이방성 식각 공정에 의하여 복수의 제2 도전 라인(120) 상측에 소정의 깊이를 가지는 리세스부(도시 생략)가 형성될 수도 있다.
다른 실시예들에 있어서, 제5 전극층 라인(141-2L)의 상면이 노출될 때까지 상기 이방성 식각 공정이 수행되고, 이후, 복수의 제2 도전 라인(120)에 대하여 제5 전극층 라인(141-2L)의 식각 선택비를 갖는 식각 공정을 수행하여 복수의 제3 갭(GX2) 내에 노출된 제5 전극층 라인(141-2L) 부분을 제거할 수 있고, 이에 따라 복수의 제2 도전 라인(120)의 상면이 노출될 수 있다.
도 16i를 참조하면, 제3 마스크 패턴(430)(도 16h 참조)을 제거하여 복수의 제2 적층 패턴(CPP2)(도 16h 참조)의 상면을 노출시킬 수 있다.
이후, 복수의 제3 갭(GX2)을 채우는 제3 절연층(162-2)을 형성할 수 있다.
예시적인 실시예들에 있어서, 복수의 제3 도전 라인(130) 및 복수의 제2 적층 패턴(CPP2) 상에 절연 물질을 사용하여 복수의 제3 갭(GX2)을 채우고, 복수의 제3 도전 라인(130) 상면이 노출될 때까지 상기 절연 물질 상부를 평탄화하여 제3 절연층(162-2)을 형성할 수 있다.
전술한 공정을 수행하여, 메모리 소자(100)가 완성될 수 있다.
복수의 제1 적층 패턴들(CPP1)은 복수의 제1 메모리 셀들(140-1)이 되고, 복수의 제2 적층 패턴(CPP2)은 복수의 제2 메모리 셀들(140-2)이 될 수 있다. 또한 복수의 제1 메모리 셀들(140-1)은 제1 메모리 셀층(MCL1)을 이루고, 복수의 제1 메모리 셀들(140-1)은 제1 메모리 셀층(MCL2)을 이룰 수 있다.
상기 메모리 소자(100)의 제조 방법에 따르면, 제1 방향으로 연장되는 제1 마스크 패턴(410)을 이용한 제1 패터닝 공정, 제2 방향으로 연장되는 제2 마스크 패턴(420)을 이용한 제2 패터닝 공정, 및 제1 방향으로 연장되는 제3 마스크 패턴(430)을 이용한 제3 패터닝 공정을 순차적으로 수행할 수 있다. 그 결과, 제1 방향으로 연장되는 복수의 제1 도전 라인(110), 제2 방향으로 연장되는 복수의 제2 도전 라인(120), 제1 방향으로 연장되는 복수의 제3 도전 라인(130), 복수의 제1 도전 라인(110)과 복수의 제2 도전 라인(120) 사이의 교차 지점에 각각 배치되는 복수의 제1 메모리 셀(140-1), 및 복수의 제2 도전 라인(120)과 복수의 제3 도전 라인(130) 사이의 교차 지점에 각각 배치되는 복수의 제2 메모리 셀(140-2)이 형성될 수 있다.
상기 제조 방법에 따르면, 총 3회의 패터닝 공정 만을 사용하여 복수의 메모리 셀들(140-1, 140-2)을 형성할 수 있기 때문에, 패터닝 공정에서 가변 저항층(149-1, 149-2) 및/또는 선택 소자층(143-1, 143-2)이 식각 분위기에 노출될 때 발생할 수 있는 가변 저항층(149-1, 149-2) 및/또는 선택 소자층(143-1, 143-2)의 열화 또는 손상이 방지될 수 있다. 또한, 메모리 소자(100)의 제조 비용이 절감될 수 있다.
도 17은 예시적인 실시예에 따른 메모리 소자에 대한 블록 구성도이다.
도 17을 참조하면, 메모리 소자(800)는 메모리 셀 어레이(810), 디코더(820), 리드/라이트 회로(830), 입출력 버퍼(840), 및 컨트롤러(850)를 포함할 수 있다. 메모리 셀 어레이(810)는 도 1 내지 도 15에 예시한 메모리 소자(100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 200) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
메모리 셀 어레이(810) 내의 복수의 메모리 셀은 워드 라인(WL)을 통해 디코더(820)와 접속되고, 비트 라인(BL)을 통해 리드/라이트 회로(830)에 접속될 수 있다. 디코더(820)는 외부 어드레스(ADD)를 인가받으며, 제어 신호(CTRL)에 따라 동작하는 컨트롤러(850)의 제어에 의해 메모리 셀 어레이(810) 내의 접근하고자 하는 로우 어드레스 및 컬럼 어드레스를 디코딩할 수 있다.
리드/라이트 회로(830)는 입출력 버퍼(840) 및 데이터 라인(DL)으로부터 데이터(DATA)를 제공받아, 컨트롤러(850)의 제어에 의해 메모리 셀 어레이(810)의 선택된 메모리 셀에 데이터를 기록하거나, 컨트롤러(850)의 제어에 따라 메모리 셀 어레이(810)의 선택된 메모리 셀로부터 독출한(read) 데이터를 입출력 버퍼(840)로 제공할 수 있다.
도 18은 예시적인 실시예들에 따른 전자 시스템에 대한 블록 구성도이다.
도 18을 참조하면, 전자 시스템(1100)은 메모리 시스템(1110), 프로세서(1120), RAM(1130), 입출력 장치(1140) 및 전원 장치(1150) 포함할 수 있다. 또한, 메모리 시스템(1110)은 메모리 소자(1112) 및 메모리 컨트롤러(1114)를 포함할 수 있다. 한편, 도 18에는 도시되지 않았지만, 전자 시스템(1100)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 전자 시스템(1100)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1120)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1120)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1120)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1160)를 통하여 RAM(1130), 입출력 장치(1140) 및 메모리 시스템(1110)과 통신을 수행할 수 있다. 여기서, 메모리 시스템(1110)은 도 1 내지 도 15에 예시한 메모리 소자(100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 200) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
일부 실시예들에서, 프로세서(1120)는 주변 구성요소 상호연결 (Peripheral Component Interconnect: PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1130)은 전자 시스템(1100)의 동작에 필요한 데이터를 저장할 수 있다. RAM(1130)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 알램(ReRAM), 에프램(FRAM), 엠램(MRAM), 또는 피램(PRAM)을 포함할 수 있다.
입출력 장치(1140)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1150)는 전자 시스템(1100)의 동작에 필요한 동작 전압을 공급할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
101, 102: 기판 110: 제1 도전 라인
120: 제2 도전 라인 130: 제3 도전 라인
140-1, 140-2: 메모리 셀 143-1, 143-2: 선택 소자층
146-1, 146-2: 가열 전극층 149-1, 149-2: 가변 저항층

Claims (20)

  1. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향에서 서로 분리되는 복수의 제1 도전 라인;
    상기 복수의 제1 도전 라인 상에서 상기 제2 방향으로 연장되고 상기 제1 방향에서 서로 분리되는 복수의 제2 도전 라인;
    상기 복수의 제2 도전 라인 상에서 상기 제1 방향으로 연장되고 상기 제2 방향에서 서로 분리되는 복수의 제3 도전 라인;
    상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점에 배치되며, 각각이 제1 선택 소자층과 제1 가변 저항층을 포함하는 복수의 제1 메모리 셀; 및
    상기 복수의 제3 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점에 배치되며, 각각이 제2 선택 소자층과 제2 가변 저항층을 포함하는 복수의 제2 메모리 셀을 포함하고,
    상기 제1 선택 소자층의 상기 제1 및 제2 방향들에 수직한 제3 방향을 따른 제1 높이는 상기 제2 선택 소자층의 상기 제3 방향을 따른 제2 높이와 다른 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 선택 소자층의 문턱 전압의 크기와 상기 제2 선택 소자층의 문턱 전압의 차이는 상기 제1 선택 소자층의 상기 문턱 전압의 10%보다 작은 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 선택 소자층의 문턱 전압의 크기와 상기 제2 선택 소자층의 문턱 전압의 크기의 차이는 0.5 V보다 작은 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 선택 소자층의 문턱 전압의 크기는 상기 제2 선택 소자층의 문턱 전압의 크기의 90% 내지 110%인 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 선택 소자층의 상기 제1 높이는 상기 제2 선택 소자층의 상기 제2 높이보다 큰 메모리 소자.
  6. 제5항에 있어서,
    상기 복수의 제1 도전 라인 또는 상기 복수의 제3 도전 라인에 워드 라인 선택 전압이 인가되며, 상기 복수의 제2 도전 라인에 상기 워드 라인 선택 전압보다 작은 차단 전압이 인가되도록 구성되는 메모리 소자.
  7. 제5항에 있어서,
    상기 제2 선택 소자층의 상기 제2 높이는 상기 제1 선택 소자층의 상기 제1 높이의 50% 내지 90%인 메모리 소자.
  8. 제1항에 있어서,
    상기 제1 선택 소자층의 상기 제1 높이는 상기 제2 선택 소자층의 상기 제2 높이보다 작은 메모리 소자.
  9. 제8항에 있어서,
    상기 제1 선택 소자층의 상기 제1 높이는 상기 제2 선택 소자층의 상기 제2 높이의 50% 내지 90%인 메모리 소자.
  10. 제8항에 있어서,
    상기 복수의 제1 도전 라인 또는 상기 복수의 제3 도전 라인에 워드 라인 선택 전압이 인가되며, 상기 복수의 제2 도전 라인에 상기 워드 라인 선택 전압보다 큰 차단 전압이 인가되도록 구성되는 메모리 소자.
  11. 제1항에 있어서,
    상기 제1 선택 소자층 및 상기 제2 선택 소자층은 오보닉 문턱 스위칭(Ovonic Threshold Switching) 특성을 갖는 메모리 소자.
  12. 제1항에 있어서,
    상기 복수의 제1 메모리 셀 각각은 상기 제1 가변 저항층과 상기 복수의 제1 도전 라인 각각과의 사이에 배치된 제1 가열 전극층을 더 포함하고,
    상기 복수의 제2 메모리 셀 각각은 상기 제2 가변 저항층과 상기 복수의 제3 도전 라인 각각과의 사이에 배치된 제2 가열 전극층을 더 포함하는 메모리 소자.
  13. 제1항에 있어서,
    상기 복수의 제1 메모리 셀 각각은 상기 제1 가변 저항층과 상기 복수의 제2 도전 라인 각각과의 사이에 배치된 제1 가열 전극층을 더 포함하고,
    상기 복수의 제2 메모리 셀 각각은 상기 제2 가변 저항층과 상기 복수의 제2 도전 라인 각각과의 사이에 배치된 제2 가열 전극층을 더 포함하는 메모리 소자.
  14. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 복수의 제1 도전 라인;
    상기 복수의 제1 도전 라인 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 복수의 제2 도전 라인;
    상기 복수의 제2 도전 라인 상에서 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되는 복수의 제3 도전 라인;
    상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점에 배치되며, 각각이 상기 제1 및 제2 방향들에 수직한 제 3 방향으로 차례로 적층된 제1 선택 소자층과 제1 가변 저항층을 포함하는 복수의 제1 메모리 셀; 및
    상기 복수의 제3 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점에 배치되며, 각각이 상기 제 3 방향으로 차례로 적층된 제2 선택 소자층과 제2 가변 저항층을 포함하는 복수의 제2 메모리 셀을 포함하고,
    상기 제1 선택 소자층의 상기 제3 방향의 두께는 상기 제2 선택 소자층의 상기 제3 방향의 두께보다 큰 메모리 소자.
  15. 제14항에 있어서,
    상기 선택소자층과 상기 가변 저항층은 적어도 하나의 칼코겐 원소를 포함하는 메모리 소자.
  16. 제14항에 있어서,
    상기 제2 선택 소자층의 상기 두께는 상기 제1 선택 소자층의 상기 두께의 50 내지 90%인 메모리 소자.
  17. 제14항에 있어서,
    상기 제1 선택 소자층의 문턱 전압의 크기와 상기 제2 선택 소자층의 문턱 전압의 크기의 차이는 0.5 V보다 작은 메모리 소자.
  18. 제14항에 있어서,
    상기 제1 선택 소자층의 상기 두께는 10 내지 500 nm이고 상기 제2 선택 소자층의 상기 두께는 5 내지 450 nm인 메모리 소자.
  19. 제14항에 있어서,
    상기 복수의 제1 메모리 셀 각각은 상기 제1 선택 소자층과 제1 가변 저항층 사이에 배치된 제1 가열 전극층을 더 포함하고,
    상기 복수의 제2 메모리 셀 각각은 상기 제2 가변 저항층과 상기 복수의 제3 도전 라인 각각과의 사이에 배치된 제2 가열 전극층을 더 포함하는 메모리 소자.
  20. 제14항에 있어서,
    상기 복수의 제1 메모리 셀 각각은 상기 제1 가변 저항층과 상기 복수의 제2 도전 라인 각각과의 사이에 배치된 제1 가열 전극층을 더 포함하고,
    상기 복수의 제2 메모리 셀 각각은 상기 제2 선택 소자층과 제2 가변 저항층 사이에 배치된 제2 가열 전극층을 더 포함하는 메모리 소자.
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