JP2008294207A - メモリ素子、メモリセル、及びメモリセルアレイ - Google Patents

メモリ素子、メモリセル、及びメモリセルアレイ Download PDF

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Abstract

【課題】確実に多値記録を行うことが可能な新規な相変化型の不揮発性メモリ素子を提供する。
【解決手段】半導体基板１２の主面を被覆する絶縁膜１４上には、第１電極１６及び第２電極１８と相変化により情報を記録するメモリ部２０とが形成されている。メモリ部２０は、複数の薄膜が積層された多層構造を有している。メモリ部２０の最下層には、第１の相変化材料で形成された第１の相変化層２２が配置されている。第１の相変化層２２は、絶縁膜１４に接触すると共に、第１電極１６及び第２電極１８の各々と接触するように、第１電極１６と第２電極１８との間に設けられている。第１の相変化層２２上には、第１の抵抗体で形成された第１の抵抗体層２４、第２の相変化材料で形成された第２の相変化層２６、及び第２の抵抗体で形成された第２の抵抗体層２８がこの順で積層されている。
【選択図】図１

Description

本発明は、メモリ素子、メモリセル、及びメモリセルアレイに係り、特に、室温において結晶相及びアモルファス相の何れかで安定化する相変化材料など、温度変化に応じて抵抗値が変化する材料を用い、抵抗値の相違を利用して情報を記録する相変化型の不揮発性メモリ素子、メモリセル、及びメモリセルアレイに関する。
近時、次世代の不揮発性メモリとして、ＰＲＡＭ（Phase change RAM）と称される相変化型の不揮発性メモリが注目されている。ＰＲＡＭには、室温において結晶相及びアモルファス相の何れかで安定化する相変化材料が用いられる。相変化材料としては、ＧＳＴ（Ｇｅ-Ｓｂ-Ｔｅ）等のカルコゲナイド系の材料が挙げられる。例えば、Ｇｅ２Ｓｂ２Ｔｅ５は、融点が６３０℃、結晶化温度が１６０℃である。この材料を６００℃以上に昇温して溶融した後に、室温まで急冷した場合には、アモルファス相で安定化する。一方、この材料を１６０℃以上に昇温した後に、室温まで徐冷した場合には、結晶相で安定化する。
カルコゲナイド系の材料では、アモルファス相の比抵抗は、結晶相の比抵抗に比べて２桁〜４桁大きい。ＰＲＡＭでは、このアモルファス相と結晶相の抵抗値の相違を利用して情報を記録する。ＰＲＡＭへの情報の記録（書き込み）は、相変化材料に記録電流を通電して相変化材料を加熱し、相変化材料をアモルファス相又は結晶相に転移させることにより行う。例えば、高抵抗のアモルファス相を「１」、低抵抗の結晶相を「０」とすることで、２値の情報を記録することができる。また、相変化材料に所定電圧を印加したときに流れる電流量を検出することで、アモルファス相か結晶相かを判断し、書き込まれた情報の再生（読み出し）を行うことができる。
従来、記録密度を向上させる観点から、ＰＲＡＭへの多値記録の方法が種々検討されている（例えば、特許文献１、２参照）。これらの方法では、相変化材料を部分的にアモルファス相又は結晶相に転移させた中間層を用いて多値記録を実現している。例えば、相変化材料の全体を結晶相とした場合を「０」、相変化材料の全体積の1/4をアモルファス相に転移させた場合を「１」、相変化材料の全体積の1/2をアモルファス相に転移させた場合を「２」、相変化材料の全体をアモルファス相に転移させた場合を「３」とすることで、多値の情報を記録することができる。
ＷＯ２００５／０３１７２５ 特開２００６−１５５７００
しかしながら、従来の多値記録方法では、各相の体積率は、相変化材料のサイズや相変化の回数により変動するために、確実に多値記録を行うことが困難であった。
本発明は、上記問題を解決すべく成されたもので、本発明の目的は、確実に多値記録を行うことが可能な新規な相変化型の不揮発性メモリ素子と、このメモリ素子を含むメモリセル及びメモリセルアレイと、を提供することにある。
上記目的を達成するために請求項１に記載のメモリ素子は、所定間隔を隔てて配置された一対の電極と、通電時の発熱によりオン状態となる第１のスイッチ抵抗素子、及び第１の抵抗体で形成された第１の抵抗素子を含んで構成され、一端が前記一対の電極の一方に接続されると共に他端が前記一対の電極の他方に接続されて前記第１のスイッチ抵抗素子及び前記第１の抵抗素子を直列に通過する電流通路が形成される第１のメモリ部と、通電時に発熱した前記第１の抵抗素子により加熱されてオン状態となる第２のスイッチ抵抗素子、及び第２の抵抗体で形成された第２の抵抗素子を含んで構成され、前記第１の抵抗素子と並列に接続されて前記第２のスイッチ抵抗素子及び前記第２の抵抗素子を直列に通過する電流通路が形成される第２のメモリ部と、を含むことを特徴とする。
前記第１のスイッチ抵抗素子と前記第２のスイッチ抵抗素子とが、温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する相変化材料で形成されることが好ましい。このような相変化材料で形成されると、前記第１のスイッチ抵抗素子が、通電時の発熱により、前記相変化材料がアモルファス相から結晶相に相転移して抵抗値が低下し、オン状態となると共に、前記第２のスイッチ抵抗素子が、通電時に発熱した前記第１の抵抗素子により加熱されて、前記相変化材料がアモルファス相から結晶相に相転移して抵抗値が低下し、オン状態となる。
上記のメモリ素子は、通電時に発熱した前記第２の抵抗素子により加熱されてオン状態となる第３のスイッチ抵抗素子、及び第３の抵抗体で形成された第３の抵抗素子を含んで構成され、前記第２の抵抗素子と並列に接続されて前記第３のスイッチ抵抗素子及び前記第３の抵抗素子を直列に通過する電流通路が形成される第３のメモリ部を、更に含むことができる。
また、上記のメモリ素子は、第３〜第ｎ（ｎは４以上の整数）のメモリ部を更に含み、第ｋ＋１（ｋは３以上の整数、ｋ＜ｎ）のメモリ部は、通電時に発熱した第ｋの抵抗素子による加熱によりオン状態となる第ｋ＋１のスイッチ抵抗素子、及び第ｋ＋１の抵抗体で形成された第ｋ＋１の抵抗素子を含んで構成され、前記第ｋの抵抗素子と並列に接続されて前記第ｋ＋１のスイッチ抵抗素子及び前記第ｋ＋１の抵抗素子を直列に通過する電流通路が形成されるようにすることができる。
請求項６に記載のメモリ素子は、所定間隔を隔てて配置された一対の電極と、前記一対の電極の各々と接触するように前記一対の電極間に設けられると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第１の相変化材料で形成された第１の相変化層と、前記第１の相変化層上に積層されると共に第１の抵抗体で形成された第１の抵抗体層と、を備えた第１のメモリ部と、前記第１の抵抗体層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第２の相変化材料で形成された第２の相変化層と、前記第２の相変化層上に積層されると共に第２の抵抗体で形成された第２の抵抗体層と、を備えた第２のメモリ部と、を含むことを特徴とする。
前記第１の相変化層、前記第１の抵抗体層、前記第２の相変化層、及び前記第２の抵抗体層が、メモリ素子が載置される面に対し平行な方向に積層されていてもよく、前記第１の相変化層、前記第１の抵抗体層、前記第２の相変化層、及び前記第２の抵抗体層が、メモリ素子が載置される面に対し垂直な方向に積層されていてもよい。
上記のメモリ素子は、前記第２の抵抗体層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第３の相変化材料で形成された第３の相変化層と、前記第３の相変化層上に積層されると共に第３の抵抗体で形成された第３の抵抗体層と、を備えた第３のメモリ部と、更に含むことができる。
また、上記のメモリ素子は、第３〜第ｎ（ｎは４以上の整数）のメモリ部を更に含み、第ｋ＋１（ｋは３以上の整数、ｋ＜ｎ）のメモリ部は、前記第ｋの抵抗体層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第ｋ＋１の相変化材料で形成された第ｋ＋１の相変化層と、前記第ｋ＋１の相変化層上に積層されると共に第ｋ＋１の抵抗体で形成された第ｋ＋１の抵抗体層と、を備えるようにすることができる。
上記のメモリ素子において、前記相変化材料としてはカルコゲナイド系化合物が好ましい。また、前記メモリ素子の抵抗値が、３値以上に変化するように構成することが好ましい。例えば、印加電圧又は印加電流の大きさを変化させて、前記メモリ素子の抵抗値を変化させることができる。また、パルス電圧又はパルス電流を印加すると共に、前記パルス電圧又はパルス電流のパルス幅を変化させて、前記メモリ素子の抵抗値を変化させることができる。或いは、パルス電圧又はパルス電流を印加すると共に、前記パルス電圧又はパルス電流の大きさを変化させて、前記メモリ素子の抵抗値を変化させることができる。
また、前記一対の電極と第１の相変化層との間に、前記一対の電極の各々と接触するように前記一対の電極間に設けられると共に抵抗体で形成された抵抗体層を、更に設けることができる。
請求項１６に記載のメモリ素子は、所定間隔を隔てて配置された一対の電極と、前記一対の電極の各々と接触するように前記一対の電極間に設けられると共に第１の抵抗体で形成された第１の抵抗体層と、前記第１の相変化層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第１の相変化材料で形成された第１の相変化層と、前記第１の相変化層上に積層されると共に第２の抵抗体で形成された第２の抵抗体層と、を備えた第１のメモリ部と、前記第２の抵抗体層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第２の相変化材料で形成された第２の相変化層と、前記第２の相変化層上に積層されると共に第３の抵抗体で形成された第３の抵抗体層と、を備えた第２のメモリ部と、を含むことを特徴とする。
請求項１７に記載のメモリセルは、請求項１〜１６の何れか１項に記載のメモリ素子と、前記メモリ素子と同一の基板上に形成されたトランジスタと、を含んで構成したことを特徴としている。
請求項１８に記載のメモリセルアレイは、請求項１７に記載のメモリセルを、同一の基板上に複数個配列したことを特徴としている。
本発明によれば、確実に多値記録を行うことが可能な新規な相変化型の不揮発性メモリ素子、メモリセル、及びメモリセルアレイを提供することができる、という効果がある。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
（第１の実施の形態）
＜メモリ素子の構造＞
図１は本発明の第１の実施の形態に係るメモリ素子の構造を示す図である。図１（Ａ）はメモリ素子の平面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ線断面図である。本発明の第１の実施の形態に係るメモリ素子１０は、シリコン（Ｓｉ）等からなる平板状の半導体基板１２を備えている。半導体基板１２は、平面視が矩形状である。半導体基板１２の主面は、酸化シリコン（ＳｉＯ２）或いは硫化亜鉛（ＺｎＳ）等からなる絶縁膜１４で被覆されている。絶縁膜１４上には、窒化チタン（ＴｉＮ）、ポリシリコン（Ｐｏｌｙ−Ｓｉ）、アルミニウム（Ａｌ）、金（Ａｕ）等の薄膜からなる第１電極１６と第２電極１８とが形成されている。第１電極１６と第２電極１８とは所定間隔を隔てて配置されている。
また、絶縁膜１４上には、相変化により情報を記録するメモリ部２０が形成されている。メモリ部２０は、複数の薄膜が積層された多層構造を有している。メモリ部２０の最下層には、第１の相変化材料で形成された第１の相変化層２２が配置されている。第１の相変化層２２は、絶縁膜１４に接触すると共に、第１電極１６及び第２電極１８の各々と接触するように、第１電極１６と第２電極１８との間に設けられている。
第１の相変化層２２上には、第１の抵抗体で形成された第１の抵抗体層２４、第２の相変化材料で形成された第２の相変化層２６、及び第２の抵抗体で形成された第２の抵抗体層２８が、この順で積層されている。なお、第１の相変化層２２及び第１の抵抗体層２４が本発明の「第１のメモリ部」に相当し、第２の相変化層２６及び第２の抵抗体層２８が本発明の「第２のメモリ部」に相当する。
第１、第２の相変化材料としては、室温において結晶相及びアモルファス相の何れかで安定化する相変化材料が用いられる。このような相変化材料としては、Ｇｅ-Ｓｂ-Ｔｅ（ＧＳＴ）、Ｓｂ-Ｔｅ、Ｉｎ-Ａｇ-Ｓｂ-Ｔｅ、Ｓｅ-Ｓｂ-Ｔｅ等のカルコゲナイド系の化合物が好適である。カルコゲナイド系の化合物は、アモルファス相の比抵抗が結晶相の比抵抗に比べて２桁〜４桁大きい。このため再生時にビットエラー率が低下する。第１の相変化材料と第２の相変化材料とは、同じ材料でもよく異なる材料でもよい。
例えば、Ｇｅ２Ｓｂ２Ｔｅ５は、融点が６３０℃、結晶化温度が１６０℃である。この材料を６００℃以上に昇温して溶融した後に、室温まで急冷した場合には、アモルファス相で安定化する。一方、この材料を１６０℃以上に昇温した後に、室温まで徐冷した場合には、結晶相で安定化する。従って、第１、第２の相変化材料を、初期状態で、比抵抗の高い「アモルファス相」で安定化しておいて、１６０℃以上に昇温した後に冷却すると、比抵抗の低い「結晶相」に相転移して安定化する。
第１、第２の抵抗体としては、その比抵抗が、下層に配置された相変化材料のアモルファス相における抵抗より低く、結晶相における抵抗より高い抵抗体を用いることができる。このような抵抗体としては、炭素（Ｃ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＴｉＷ）等が好適である。
アモルファス相で初期化された第１の相変化層２２には、第１の相変化層２２より抵抗値の小さい第１の抵抗体層２４が隣接する。また、アモルファス相で初期化された第２の相変化層２６には、第２の相変化層２６より抵抗値の小さい第２の抵抗体層２８が隣接する。ここで、相変化層又は抵抗体層の抵抗値とは、構成材料の比抵抗ではなく、電流が各層を通過するときの抵抗値である。即ち、各層を個々の抵抗素子とした場合に、各々の抵抗素子が有する抵抗値である。抵抗値の小さい抵抗体層を相変化層に隣接させることで、抵抗体層を介して電流が流れ易くなる。第１の抵抗体と第２の抵抗体とは、同じ材料でもよく、或いは異なる材料でもよい。
本実施の形態では、第１のメモリ部（第１の相変化層２２及び第１の抵抗体層２４）上に、第２のメモリ部（第２の相変化層２６及び第２の抵抗体層２８）を積層する例について説明したが、相変化層と抵抗体層との組を更に積層して、第３のメモリ部、第４のメモリ部、．．．、第ｎのメモリ部など、複数のメモリ部を設けることができる。ｎ個のメモリ部を設けることで、（ｎ＋１）値の多値記録を実現することができる。なお、ｎ個のメモリ部を有するメモリ素子については後述する。
また、本実施の形態では、図示は省略したが、メモリ部２０をＳｉＯ２、ＺｎＳ等からなる絶縁膜で被覆してもよい。絶縁膜で被覆することで、第１、第２の相変化材料をアモルファス相に転移させる場合に、融解（メルティング）により液状化した液相物が、露出面から外部に飛散するのを防止することができる。
＜メモリ素子の製造方法＞
図１に示すメモリ素子１０を製造する製造方法について説明する。メモリ素子１０の製造工程は、主に、電極部を作製する工程と、相変化層と抵抗体層とが積層されたメモリ部を作製する工程と、から構成されている。
半導体基板１２の主面に絶縁膜１４を形成し、この絶縁膜１４上に、第１電極１６と第２電極１８とを形成する。まず、絶縁膜１４上に、ＴｉＮ、Ｐｏｌｙ−Ｓｉ等の電極材料をスパッタリングにより堆積する。フォトリソグラフィ技術により、電極材料上にフォトレジストで所定の電極パターンを形成する。エッチングにより電極パターン以外の部分の電極材料を除去し、所定パターンの第１電極１６と第２電極１８とを形成する。そして、第１電極１６と第２電極１８上に残されたフォトレジストを剥離する。
次に、リフトオフプロセスを用いて、メモリ部２０を形成する。まず、第１電極１６と第２電極１８とが形成された絶縁膜１４を、リフトオフプロセス用のレジスト膜で被覆する。メモリ部２０が形成される部分のレジスト膜を除去し、その周囲にレジスト膜が残るように、レジストパターンを形成する。このレジストパターン上に、スパッタリングにより、第１の相変化材料、第１の抵抗体、第２の相変化材料、及び第２の抵抗体を、この順に堆積して多層膜を形成する。
多層膜を形成した後に、リフトオフプロセス用のレジスト膜を除去する。レジスト膜上に堆積された多層膜も、レジスト膜と共に除去される。これにより、第１の相変化材料で形成された第１の相変化層２２、第１の抵抗体で形成された第１の抵抗体層２４、第２の相変化材料で形成された第２の相変化層２６、及び第２の抵抗体で形成された第２の抵抗体層２８が、この順で積層されたメモリ部２０が形成される。第１の相変化材料及び第２の相変化材料の各々は、後述する消去方法と同じ方法でアモルファス相に相転移し、第１の相変化層２２及び第２の相変化層２６が初期化される。
なお、メモリ部２０を絶縁膜で被覆する場合には、更に、スパッタリングにより、メモリ部２０の露出面（上面及び側面）上にＳｉＯ２、ＺｎＳ等の絶縁材料を堆積する。また、ｎ個（ｎは２以上の整数）のメモリ部を設ける場合には、多層膜の形成時に、第１の相変化材料、第１の抵抗体、・・・第ｋ（ｋ＜ｎの整数）の相変化材料、第ｋの抵抗体、・・・第ｎの相変化材料、及び第ｎの抵抗体を、昇順に堆積して多層膜を形成する。複数の抵抗体層の抵抗値は同じでもよいが、加熱作用の観点から、各々異なる値の方が好ましい。加熱する関係から、外側に行くに従い（ｎに近付くほど）、抵抗体層の抵抗値が小さくなるように、抵抗体（材料）を選択することが好ましい。
＜記録方法・再生方法＞
図２を参照して、図１に示すメモリ素子１０における多値記録方法を説明する。
メモリ部２０の第１の相変化層２２及び第２の相変化層２６は、例えばＧｅ-Ｓｂ-Ｔｅ（ＧＳＴ）で形成することができる。また、メモリ部２０の第１の抵抗体層２４及び第２の抵抗体層２８は、例えば窒化チタン（ＴｉＮ）で形成することができる。
第１の相変化層２２がアモルファス相である場合の抵抗値は「ｒ１ ａ」であり、結晶相である場合の抵抗値は「ｒ１ ｃ」である。第２の相変化層２６がアモルファス相である場合の抵抗値は「ｒ２ ａ」であり、結晶相である場合の抵抗値は「ｒ２ ｃ」である。第１の抵抗体層２４の抵抗値は「Ｒ１」であり、第２の抵抗体層２８の抵抗値は「Ｒ２」である。
例えば、カルコゲナイド系の化合物では、アモルファス相の比抵抗は結晶相の比抵抗に比べて２桁〜４桁大きい。従って、下記式（１ａ）に示すように、相変化層がアモルファス相である場合の抵抗値ｒ１ ａ、ｒ２ ａは、結晶相である場合の抵抗値ｒ１ ｃ、ｒ２ ｃに比べて非常に大きい。また、抵抗体層の抵抗値Ｒ１、Ｒ２は、下記式（１ｂ）に示すように、相変化層がアモルファス相である場合の抵抗値ｒ１ ａ、ｒ２ ａよりも小さく、相変化層が結晶相である場合の抵抗値ｒ１ ｃ、ｒ２ ｃよりも大きいことが好ましい。
Figure 2008294207
相変化層が結晶相である場合には、抵抗体層の抵抗値Ｒ１、Ｒ２ 、相変化層の抵抗値ｒ１ ｃ、ｒ２ ｃの大小関係で、各々の電流通路に流れる電流比が変化する。例えば、ｒ１ ｃ or ｒ２ ｃ ＞＞ Ｒ１ であれば、第１の抵抗体層２４を流れる電流が増加する。また、Ｒ１ ＞＞ Ｒ２ ＞ｒ１ ｃ or ｒ２ ｃ であれば、第２の抵抗体層を流れる電流が増加する。
また、Ｒ１ or Ｒ２ ＞ｒ１ ｃorｒ２ ｃであれば、Ｒ１ /Ｒ２の比に応じて、第１の抵抗体層２４を流れる電流と第２の抵抗体層を流れる電流との比が決まる。Ｒ１ /Ｒ２の比は固定比であり、繰り返し記録を行っても、その値はほとんど変化しない。また、抵抗値Ｒ１、Ｒ２ が高い方が、抵抗体層の発熱効率がよい。このため、上記式（１ｂ）に示すように、抵抗体層の抵抗値Ｒ１、Ｒ２は、相変化層がアモルファス相である場合の抵抗値ｒ１ ａ、ｒ２ ａよりも小さく、相変化層が結晶相である場合の抵抗値ｒ１ ｃ、ｒ２ ｃよりも大きいことが好ましい。
図２（Ａ）〜（Ｅ）は各電圧印加時のメモリ素子１０の状態（ａ）〜（ｅ）を表す概念図である。図３は情報記録時のメモリ素子１０への印加電圧と検出電流との関係を示す線図である。印加電圧には、読み出し電圧ＶＲ、第１の書き込み電圧ＶＷ１、第２の書き込み電圧ＶＷ２、及び消去電圧ＶＥの４種類がある。電圧値は、読み出し電圧ＶＲ＜第１の書き込み電圧ＶＷ１＜第２の書き込み電圧ＶＷ２＜消去電圧ＶＥの順に大きくなる。
図２（Ａ）はメモリ素子１０が初期化された状態（ａ）を表す。初期化状態（ａ）では、第１の相変化層２２及び第２の相変化層２６はいずれもアモルファス相であり、その抵抗値はｒ１ ａである。状態（ａ）のメモリ素子１０の第１電極１６と第２電極１８との間に、読み出し電圧ＶＲが印加されると、電流は、アモルファス相からなる第１の相変化層２２を通過して、より抵抗値の小さい第１の抵抗体層２４に流れ込み、再び第１の相変化層２２を通過する。アモルファス相である第１の相変化層２２の抵抗値はｒ１ ａと大きいので、図３から分かるように、読み出し電圧ＶＲが印加されても、僅かな電流Ｉ０しか検出されない。
図２（Ｂ）はメモリ素子１０に第１の書き込み電圧ＶＷ１が印加された状態（ｂ）を表す。メモリ素子１０の第１電極１６と第２電極１８との間に、第１の書き込み電圧ＶＷ１が印加されると、電流通路にある第１の相変化層２２の一部が発熱し、アモルファス相から結晶相に転移して安定化する。第１の相変化層２２の結晶相に転移した部分を、結晶相部分２２Ｃ１、結晶相部分２２Ｃ２と称する。これら結晶相部分２２Ｃ１、２２Ｃ２を、電流が通過するときの抵抗値がｒ１ ｃである。
電流は、第１の相変化層２２の結晶相部分２２Ｃ１を通過して、第１の抵抗体層２４に流れ込み、再び第１の相変化層２２の結晶相部分２２Ｃ２を通過する。結晶相部分２２Ｃ１、２２Ｃ２の抵抗値はｒ１ ｃと小さいので、図３から分かるように、第１の書き込み電圧ＶＷ１が印加されると、電流Ｉ０より高い電流ＩＷ１が検出される。
図２（Ｃ）はメモリ素子１０の第１の記録状態（ｃ）を表す。第１の記録状態（ｃ）では、第１の相変化層２２にｒ１ ｃと抵抗値が小さい結晶相部分２２Ｃ１、２２Ｃ２が形成されている。一方、第２の相変化層２６はアモルファス相のままであり、その抵抗値はｒ２ ａと大きい。
状態（ｃ）のメモリ素子１０の第１電極１６と第２電極１８との間に、読み出し電圧ＶＲが印加されると、電流は、第１の相変化層２２の結晶相部分２２Ｃ１を通過して、第１の抵抗体層２４に流れ込み、再び第１の相変化層２２の結晶相部分２２Ｃ２を通過する。図３から分かるように、読み出し電圧ＶＲが印加されると、電流Ｉ０より高い電流Ｉ１が検出される。
図２（Ｄ）はメモリ素子１０に第２の書き込み電圧ＶＷ２が印加された状態（ｄ）を表す。メモリ素子１０の第１電極１６と第２電極１８との間に、第２の書き込み電圧ＶＷ２が印加されると、電流通路にある第１の抵抗体層２４が発熱し、第１の抵抗体層２４に隣接する第２の相変化層２６の一部が加熱される。図３から分かるように、第２の書き込み電圧ＶＷ２は、読み出し電圧ＶＲより高い。この第２の書き込み電圧ＶＷ２が印加されると、電流Ｉ１より高い電流ＩＷ２が検出される。
図２（Ｅ）はメモリ素子１０の第２の記録状態（ｅ）を表す。第２の記録状態（ｅ）では、第２の相変化層２６の一部が加熱され、アモルファス相から結晶相に転移して安定化する。第２の相変化層２６には、ｒ２ ｃと抵抗値が小さい結晶相部分２６Ｃ１、２６Ｃ２が形成される。結晶相部分２６Ｃ１、２６Ｃ２を通過するときの抵抗値がｒ２ ｃである。
状態（ｅ）のメモリ素子１０の第１電極１６と第２電極１８との間に、読み出し電圧ＶＲが印加されると、電流は、第１の相変化層２２の結晶相部分２２Ｃ１を通過する。結晶相部分２２Ｃ１を通過した電流の一部は、第１の抵抗体層２４に流れ込み、再び第１の相変化層２２の結晶相部分２２Ｃ２を通過する。
結晶相部分２２Ｃ１を通過したその他の電流は、第１の抵抗体層２４及び第２の相変化層２６の結晶相部分２６Ｃ１を通過して、第２の抵抗体層２８に流れ込み、再び第２の相変化層２６の結晶相部分２６Ｃ２、第１の抵抗体層２４、第１の相変化層２２の結晶相部分２２Ｃ２を通過する。図３から分かるように、読み出し電圧ＶＲが印加されると、電流Ｉ１より高い電流Ｉ２が検出される。
上述したように、メモリ部２０の第１の相変化層２２、第１の抵抗体層２４、第２の相変化層２６、及び第２の抵抗体層２８は、初期化状態（ａ）、第１の記録状態（ｃ）、及び第２の記録状態（ｅ）の各々において、抵抗値の異なる複合抵抗を構成する。例えば、初期化状態（ａ）を「０」、第１の記録状態（ｃ）を「１」、第２の記録状態（ｅ）を「２」とすることで、メモリ部２０に多値情報を記録する（書き込む）ことができる。
また、メモリ素子の第１電極１６と第２電極１８との間に、読み出し電圧ＶＲを印加してメモリ部２０を流れる電流を検出することにより、記録された多値情報を再生する（読み取る）ことができる。例えば、読み出し電圧ＶＲを印加したときの検出電流Ｉ０からは初期化状態（ａ）に相当する「０」を、検出電流Ｉ１からは第１の記録状態（ｃ）に相当する「１」を、検出電流Ｉ２からは第２の記録状態（ｅ）に相当する「２」を、各々読み取ることができる。
なお、上記では、図２（Ｄ）及び（Ｅ）に示すように、電流通路にある第１の抵抗体層２４が発熱し、第１の抵抗体層２４に隣接する第２の相変化層２６の一部が加熱され、結晶相部分２６Ｃ１、２６Ｃ２が形成される例について説明したが、図６（Ａ）に示すように、状態（ｄ）で第１の抵抗体層２４が発熱した場合には、第１の相変化層２２及び第２の相変化層２６の、第１の抵抗体層２４に接触する「より広い部分」が、アモルファス相から結晶相に転移して安定化することも考えられる。
この場合、図６（Ｂ）に示すように、状態（ｅ）では、第１の相変化層２２には結晶相部分２２Ｃが広範囲に形成されると共に、第２の相変化層２６には結晶相部分２６Ｃが広範囲に形成される。また、結晶相部分２２Ｃの抵抗値は、結晶相部分２２Ｃ１、２２Ｃ２と同様にｒ１ ｃである。結晶相部分２６Ｃの抵抗値は、結晶相部分２６Ｃ１、２６Ｃ２と同様にｒ２ ｃである。
＜記録時の抵抗値の変化＞
図４（Ａ）〜（Ｃ）はメモリ素子の初期化状態（ａ）、第１の記録状態（ｃ）、及び第２の記録状態（ｅ）の各々における複合抵抗を示す図である。上述した通り、第１の相変化層２２がアモルファス相である場合の抵抗値は「ｒ１ ａ」であり、結晶相である場合の抵抗値は「ｒ１ ｃ」である。第２の相変化層２６がアモルファス相である場合の抵抗値は「ｒ２ ａ」であり、結晶相である場合の抵抗値は「ｒ２ ｃ」である。第１の抵抗体層２４の抵抗値は「Ｒ１」であり、第２の抵抗体層２８の抵抗値は「Ｒ２」である。なお、図４（Ａ）〜（Ｃ）では、抵抗値がＲである層又は部分を「抵抗Ｒ」として説明する。
図４（Ａ）に示すように、初期化状態（ａ）では、抵抗ｒ１ ａ、抵抗Ｒ１、及び抵抗ｒ１ ａが直列に接続されている。また、抵抗ｒ２ ａ、抵抗Ｒ２、及び抵抗ｒ２ ａも直列に接続されている。直列に接続された抵抗ｒ２ ａ、抵抗Ｒ２、及び抵抗ｒ２ ａは、抵抗Ｒ１と並列に接続されている。ここで、抵抗ｒ２ ａは、抵抗Ｒ１に比べて非常に高い抵抗値を有しているので、抵抗ｒ２ ａを含む経路には電流は流れない。直列に接続された抵抗ｒ１ ａ、抵抗Ｒ１、及び抵抗ｒ１ ａを通過する電流通路だけが形成されて、読み出し電圧ＶＲが印加されると僅かな電流Ｉ０が流れる。従って、初期化状態（ａ）での複合抵抗の抵抗値Ｒａは、下記式（２）で表される。
Figure 2008294207
図４（Ｂ）に示すように、第１の記録状態（ｃ）では、抵抗ｒ１ ｃ、抵抗Ｒ１、及び抵抗ｒ１ ｃが直列に接続されている。また、抵抗ｒ２ ａ、抵抗Ｒ２、及び抵抗ｒ２ ａも直列に接続されている。直列に接続された抵抗ｒ２ ａ、抵抗Ｒ２、及び抵抗ｒ２ ａは、抵抗Ｒ１と並列に接続されている。抵抗ｒ１ ｃは、抵抗ｒ１ ａより十分に小さい。また、抵抗ｒ２ ａは、抵抗Ｒ１に比べて非常に高い抵抗値を有しているので、抵抗ｒ２ ａを含む経路には電流は流れない。直列に接続された抵抗ｒ１ ｃ、抵抗Ｒ１、及び抵抗ｒ１ ｃを通過する電流通路だけが形成されて、読み出し電圧ＶＲが印加されると電流Ｉ１が流れる。従って、第１の記録状態（ｃ）での複合抵抗の抵抗値Ｒｃは、下記式（３）で表される。
Figure 2008294207
図４（Ｃ）に示すように、第２の記録状態（ｅ）では、抵抗ｒ１ ｃ、抵抗Ｒ１、及び抵抗ｒ１ ｃが直列に接続されている。また、抵抗ｒ２ ｃ、抵抗Ｒ２、及び抵抗ｒ２ ｃも直列に接続されている。直列に接続された抵抗ｒ２ ｃ、抵抗Ｒ２、及び抵抗ｒ２ ｃは、抵抗Ｒ１と並列に接続されている。ここで、抵抗ｒ２ ｃは抵抗ｒ２ ａに比べて十分に小さいので、抵抗ｒ２ ｃを含む経路にも電流が流れる。即ち、抵抗Ｒ１と並列に接続された抵抗ｒ２ ｃ、抵抗Ｒ２、及び抵抗ｒ２ ｃを通過する電流通路がさらに形成されて、読み出し電圧ＶＲが印加されると電流Ｉ２が流れる。従って、第２の記録状態（ｅ）での複合抵抗の抵抗値Ｒｅは、下記式（４）で表される。
Figure 2008294207
以上説明した通り、本実施の形態のメモリ素子１０は、全体の抵抗値がディジタル的に変化する可変抵抗として機能する。この例では、Ｒａ、Ｒｃ、Ｒｅの３値の抵抗値をとることができる。このように、本実施の形態に係るメモリ素子１０では、複数のメモリ部を形成し、個々のメモリ部の相変化層がアモルファス相から結晶層に相転移したか否かによって、異なる抵抗値を正確に実現し、この抵抗値の相違を利用して多値記録を行う。このため、各相の体積率に応じて多値記録を行う従来の多値記録方法に比べ、抵抗値の変動が少なく、確実に多値記録を行うことができる。即ち、信頼性の高いメモリ素子を提供することができる。
＜抵抗回路の概念図＞
図５は図１に示すメモリ素子１０を電源に接続した状態を表した回路図である。電源３０には、スイッチ抵抗素子ＳＷ１と抵抗素子Ｒ１とが直列に接続されている。また、スイッチ素子ＳＷ２と抵抗素子Ｒ２とが直列に接続され、直列に接続されたスイッチ素子ＳＷ２と抵抗素子Ｒ２とが、抵抗素子Ｒ１と並列に接続されている。
スイッチ素子ＳＷ１には、抵抗素子Ｒ０１が並列に接続されている。抵抗素子Ｒ０１は、スイッチ素子ＳＷ１と抵抗素子Ｒ１との間に設けられた端子と、電源３０とスイッチ素子ＳＷ１との間に設けられた端子とに接続されている。また、スイッチ素子ＳＷ２には、抵抗素子Ｒ０２が並列に接続されている。抵抗素子Ｒ０２は、スイッチ素子ＳＷ２の一端と抵抗素子Ｒ２との間に設けられた端子と、スイッチ素子ＳＷ２の他端が接続される端子と抵抗素子Ｒ１との間に設けられた端子とに接続されている。
スイッチ素子ＳＷ１及び抵抗素子Ｒ０１が、スイッチ機能と抵抗機能とを兼ね備えたスイッチ抵抗素子ＳＷＲ１である。このスイッチ抵抗素子ＳＷＲ１が、メモリ部２０の第１の相変化層２２に相当する。また、スイッチ素子ＳＷ２及び抵抗素子Ｒ０２が、スイッチ抵抗素子ＳＷＲ２である。スイッチ抵抗素子ＳＷＲ２が、メモリ部２０の第２の相変化層２６に相当する。
また、抵抗素子Ｒ１が第１の抵抗体層２４に、抵抗素子Ｒ２が第１の抵抗体層２８に、各々相当している。従って、スイッチ抵抗素子ＳＷＲ１及び抵抗素子Ｒ１が本発明の「第１のメモリ部」に相当し、スイッチ抵抗素子ＳＷＲ２及び抵抗素子Ｒ２が本発明の「第２のメモリ部」に相当する。
抵抗素子Ｒ０１の抵抗値は、第１の相変化層２２全体がアモルファス相である場合の抵抗値「２ｒ１ ａ」に相当する。スイッチ素子ＳＷ１の抵抗値は、第１の相変化層２２の一部が結晶相に転移した場合の抵抗値「２ｒ１ ｃ」である。抵抗素子Ｒ０１の抵抗値は、スイッチ素子ＳＷ１の抵抗値「２ｒ１ ｃ」や抵抗素子Ｒ１の抵抗値「Ｒ１」に比べて非常に大きい。
スイッチ素子ＳＷ１とスイッチ素子ＳＷ２とが何れもＯＦＦの場合には、直列に接続された抵抗素子Ｒ０１と抵抗素子Ｒ１とを通過する電流通路が形成される。これは上記の初期化状態（ａ）に相当する。このときの抵抗値は上記式（２）で表されたＲａである。
通電により第１の相変化層２２（抵抗素子Ｒ０１）が発熱する。第１の相変化層２２自身の発熱により、第１の相変化層２２の一部がアモルファス相から結晶相に転移する。第１の相変化層２２の一部がアモルファス相から結晶相に転移した段階で、スイッチ素子ＳＷ１がＯＮになる。スイッチ素子ＳＷ１がＯＮになると、抵抗値が大きい抵抗素子Ｒ０１には電流が流れず、直列に接続されたスイッチ素子ＳＷ１と抵抗素子Ｒ１とを通過する電流通路が形成される。これは上記の第１の記録状態（ｃ）に相当する。このときの抵抗値は上記式（３）で表されたＲｃである。
また、抵抗素子Ｒ０２の抵抗値は、第２の相変化層２６全体がアモルファス相である場合の抵抗値「２ｒ２ ａ」に相当する。スイッチ素子ＳＷ２の抵抗値は、第２の相変化層２６の一部が結晶相に転移した場合の抵抗値「２ｒ２ ｃ」である。第２の相変化層２６全体がアモルファス相である場合の抵抗値「２ｒ２ ａ」は、抵抗素子Ｒ１の抵抗値に比べて非常に大きい。
通電により第１の抵抗体層２４（抵抗素子Ｒ１）が発熱する。第２の相変化層２６が第１の抵抗体層２４により加熱されて、第２の相変化層２６の一部がアモルファス相から結晶相に転移する。第２の相変化層２６の一部がアモルファス相から結晶相に転移した段階で、スイッチ素子ＳＷ２がＯＮになる。スイッチ素子ＳＷ１とスイッチ素子ＳＷ２とがいずれもＯＮになると、直列に接続されたスイッチ素子ＳＷ２と抵抗素子Ｒ２とを通過する電流通路が形成される。これは上記の第２の記録状態（ｅ）に相当する。このときの抵抗値は上記式（４）で表されたＲｅである。
上述したように、図５に示す回路では、電源３０に接続されたメモリ素子１０は、相変化材料を含んで構成されたスイッチ抵抗素子ＳＷＲ１、スイッチ抵抗素子ＳＷＲ２をオンオフすることで、可変抵抗として機能する。従って、図１に示すメモリ素子１０では、これらの抵抗値の相違を利用して多値情報を記録することができる。
＜消去方法＞
図７（Ａ）〜（Ｃ）は図１に示すメモリ素子１０における情報消去方法を説明するための図である。図７（Ａ）はメモリ素子に消去電圧Ｖｅ以上の電圧が印加された状態（ｆ）を表す。一般に、ＧＳＴ等の相変化材料は、アモルファス相に相転移させる際に、融点（通常は６００℃前後）以上に加熱する。このため、消去電圧Ｖｅを印加して、相変化材料を加熱する。
図７（Ａ）に示すように、第２の記録状態（ｅ）のメモリ素子（図２（Ｅ）参照）の第１電極１６と第２電極１８との間に、消去電圧Ｖｅ以上の電圧が印加されると、電流通路を流れる電流量がＩｅ以上に急増し、第１の抵抗体層２４及び第２の抵抗体層２８が発熱する。これにより、図７（Ｃ）に示すように、第１の相変化層２２及び第２の相変化層２６の全体がアモルファス相に転移して安定化し、初期化された状態（ａ）（図２（Ａ）参照）に戻る。
図７（Ｂ）はメモリ素子に消去電圧Ｖｅ以上の電圧が印加された状態（ｇ）を表す。図７（Ｂ）に示すように、結晶相部分が広範囲に形成された第２の記録状態（ｅ）のメモリ素子（図６（Ｂ）参照）の場合も、消去電圧Ｖｅ以上の電圧が印加されると、電流通路を流れる電流量がＩｅ以上に急増し、第１の抵抗体層２４及び第２の抵抗体層２８が発熱する。これにより、図７（Ｃ）に示すように、第１の相変化層２２及び第２の相変化層２６の全体がアモルファス相に転移して安定化し、初期化された状態（ａ）（図２（Ａ）参照）に戻る。
（第２の実施の形態）
図８は本発明の第２の実施の形態に係るメモリ素子の構造を示す図である。図８（Ａ）はメモリ素子の平面図、図８（Ｂ）は（Ａ）のＢ−Ｂ線断面図である。本発明の第２の実施の形態に係るメモリ素子４０は、Ｓｉ等からなる階段状の半導体基板４２を備えている。半導体基板４２は、平板状の主基板部４２Ａと、主基板部４２Ａより一段高く形成された段差部４２Ｂとで構成されている。段差部４２Ｂの側面は、主基板部４２Ａの表面と直交している。従って、半導体基板１２の形状は、平面視は矩形状であるが、断面視はＬ字型である。
半導体基板４２の主面は、ＳｉＯ２、ＺｎＳ等からなる絶縁膜４４で被覆されている。即ち、主基板部４２Ａの表面、段差部４２Ｂの上面、及び主基板部４２Ａの表面と段差部４２Ｂの上面との間に存在する段差部４２Ｂの側面が、絶縁膜４４で被覆されている。絶縁膜４４上には、ＴｉＮ、Ｐｏｌｙ−Ｓｉ、Ａｌ、Ａｕ等の薄膜からなる第１電極４６と第２電極４８とが形成されている。第１電極４６は主基板部４２Ａの表面に配置され、第２電極４８は段差部４２Ｂの上面に配置されている。
また、絶縁膜４４上には、相変化により情報を記録するメモリ部５０が形成されている。メモリ部５０は、複数の薄膜が積層された多層構造を有している。メモリ部５０の最下層には、第１の相変化材料で形成された第１の相変化層５２が配置されている。第１の相変化層５２は、絶縁膜４４に接触すると共に、第１電極４６及び第２電極４８の各々と接触するように、第１電極４６と第２電極４８との間に設けられている。即ち、第１の相変化層５２は、主基板部４２Ａの表面で第１電極４６と接触し、段差部４２Ｂの側面を伝って、段差部４２Ｂの上面の第２電極４８に到達するように、第１電極４６と第２電極４８との間に設けられている。
第１の相変化層５２上には、第１の抵抗体で形成された第１の抵抗体層５４、第２の相変化材料で形成された第２の相変化層５６、及び第２の抵抗体で形成された第２の抵抗体層５８が、この順で積層されている。メモリ素子４０は、主基板部４２Ａの表面と平行な面上に配置される。段差部４２Ｂの側面は、主基板部４２Ａの表面と直交している。従って、メモリ部５０を全体的に見ると、第１の相変化層５２、第１の抵抗体層５４、第２の相変化層５６、及び第２の抵抗体層５８は、段差部４２Ｂの側面上に、メモリ素子が載置される面に対し平行な方向（Ｘ方向）に積層されている。
第１の実施の形態は、メモリ部の各層が、メモリ素子が載置される面に対し垂直な方向（縦方向）に積層されている。これを「縦型」であるとすると、第２の実施の形態は、メモリ部各層が、メモリ素子が載置される面に対し平行な方向（横方向）に積層された「横型」である。なお、第１の相変化層５２及び第１の抵抗体層５４が本発明の「第１のメモリ部」に相当し、第２の相変化層５６及び第２の抵抗体層５８が本発明の「第２のメモリ部」に相当する。
第１、第２の相変化材料としては、室温において結晶相及びアモルファス相の何れかで安定化する相変化材料が用いられる。このような相変化材料としては、上述した通り、Ｇｅ-Ｓｂ-Ｔｅ（ＧＳＴ）、Ｓｂ-Ｔｅ、Ｉｎ-Ａｇ-Ｓｂ-Ｔｅ等のカルコゲナイド系の化合物が好適である。第１、第２の抵抗体としては、その比抵抗が、下層に配置された相変化材料のアモルファス相における抵抗より低く、結晶相における抵抗より高い抵抗体を用いることができる。このような抵抗体としては、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷ等が好適である。
なお、第２の実施の形態に係るメモリ素子４０は、メモリ部５０を横型とした以外は、第１の実施の形態に係るメモリ素子１０と同様の構成である。第２の実施の形態に係るメモリ素子４０は、第１の実施の形態に係るメモリ素子１０と同様にして製造することができる。
また、第１の実施の形態に係るメモリ素子１０と同様にして多値記録を行うことができる。例えば、第１の相変化層５２、第１の抵抗体層５４、第２の相変化層５６、及び第２の抵抗体層５８の各々を、第１の実施の形態の第１の相変化層２２、第１の抵抗体層２４、第２の相変化層２６、及び第２の抵抗体層２８の各々と同じ材料で形成する。
このとき、第１の相変化層５２がアモルファス相である場合の抵抗値は「ｒ１ ａ」であり、結晶相である場合の抵抗値は「ｒ１ ｃ」である。第２の相変化層５６がアモルファス相である場合の抵抗値は「ｒ２ ａ」であり、結晶相である場合の抵抗値は「ｒ２ ｃ」である。第１の抵抗体層５４の抵抗値は「Ｒ１」であり、第２の抵抗体層５８の抵抗値は「Ｒ２」である。
メモリ素子４０が初期化された状態では、第１の相変化層５２及び第２の相変化層５６はいずれもアモルファス相であり、その抵抗値はｒ１ ａである。初期化状態のメモリ素子４０の第１電極１６と第２電極１８との間に、読み出し電圧ＶＲが印加されると、電流は、アモルファス相からなる第１の相変化層５２を通過して、より抵抗値の小さい第１の抵抗体層５４に流れ込み、再び第１の相変化層５２を通過する。アモルファス相である第１の相変化層５２の抵抗値はｒ１ ａと大きいので、読み出し電圧ＶＲが印加されても、僅かな電流Ｉ０しか検出されない。
第１の実施の形態に係るメモリ素子１０と同様にして、電圧印加により初期化状態から複数の記録状態に変化させて、多値記録を行うことができる。従って、ここでは説明を省略する。
本実施の形態に係るメモリ素子４０では、複数のメモリ部を形成し、個々のメモリ部の相変化層がアモルファス相から結晶層に相転移したか否かによって、異なる抵抗値を正確に実現し、この抵抗値の相違を利用して多値記録を行う。このため、各相の体積率に応じて多値記録を行う従来の多値記録方法に比べ、抵抗値の変動が少なく、確実に多値記録を行うことができる。即ち、信頼性の高いメモリ素子を提供することができる。
また、メモリ素子４０は、メモリ部５０を横型としているので、１素子当たりの面積が小さくなり、高密度で実装することが可能である。
（第３の実施の形態）
第１の実施の形態では、第１の相変化層上に、第１の抵抗体層、第２の相変化層、及び第２の抵抗体層がこの順で積層されたメモリ部を形成する例について説明したが、図５に示したように、電源に接続されたときに「可変抵抗として機能する回路」を構成するように、一対の電極、複数のスイッチ抵抗素子、及び複数の抵抗素子が配置されていればよく、本発明のメモリ素子は図１に示す構造には限定されない。
例えば、メモリ部を、相変化層上に抵抗体層を積層した部分メモリ部をｎ組順次積層した多層構造とすることができる。図９は第３の実施の形態に係るメモリ素子の断面図である。第１の実施の形態と同じ構成部分には、同じ符号を付して説明を省略する。
第３の実施の形態に係るメモリ素子１０Ａは、相変化により情報を記録するメモリ部２０Ａを備えている。メモリ部２０Ａは、ｎ個の部分メモリ部（第１のメモリ部２０１〜第ｎのメモリ部２０ｎ）を備えている。１個の部分メモリ部は、相変化層上に抵抗体層が積層された二層構造である。第１の実施の形態と同様に、第１のメモリ部（第１の相変化層２２及び第１の抵抗体層２４）上には、第２のメモリ部（第２の相変化層２６及び第２の抵抗体層２８）が積層されている。
例えば、メモリ部２０Ａが、３個の部分メモリ部（第１のメモリ部２０１〜第３のメモリ部２０３）を備える場合は、第２のメモリ部の第２の抵抗体層２８上に、第３のメモリ部（第３の相変化層及び第３の抵抗体層）が積層されて、多層構造のメモリ部２０Ａが形成されている。
この場合には、通電により第２の抵抗体層が発熱すると、第３の相変化層が第２の抵抗体層により加熱されて、第３の相変化層の一部がアモルファス相から結晶相に転移する。相転移により第３の相変化層の抵抗値が低下して、第３の相変化層を横切るように電流が流れるようになる。これにより新たな電流経路が形成されて、メモリ部２０Ａ全体の抵抗値が変化する。従って、３個の部分メモリ部を有することで、４値の多値記録を実現することができる
また、例えば、ｎ個（ｎは４以上の整数）の部分メモリ部を備える場合には、第２のメモリ部の第２の抵抗体層２８上に、第３のメモリ部２０３〜第ｎのメモリ部２０ｎが昇順に順次積層されて、多層構造のメモリ部２０Ａが形成されている。第ｋ（ｋは３以上の整数、ｋ＜ｎ）のメモリ部２０ｋは、第ｋの相変化層上に第ｋの抵抗体層を形成した二層構造である。
この場合には、通電により第ｋの抵抗体層が発熱すると、第（ｋ＋１）の相変化層が第ｋの抵抗体層により加熱されて、第（ｋ＋１）の相変化層の一部がアモルファス相から結晶相に転移する。相転移により、第（ｋ＋１）の相変化層の抵抗値が低下して、第（ｋ＋１）の相変化層を横切るように電流が流れるようになる。これにより新たな電流経路が形成されて、メモリ部２０Ａ全体の抵抗値が変化する。従って、ｎ個の部分メモリ部を有することで、（ｎ＋１）値の多値記録を実現することができる
部分メモリ部の個数ｎは、理論上は無制限であり、２個〜４個には限定されない。
図１０は図９に示すメモリ素子１０Ａを電源に接続した状態を表した回路図である。図１０に示すように、この回路は、ｎ個のスイッチ抵抗素子ＳＷＲ１〜ＳＷＲｎと、ｎ個の抵抗素子Ｒ１〜Ｒｎとを備えている。第ｋのスイッチ抵抗素子ＳＷＲｋは、スイッチ素子ＳＷｋと抵抗素子Ｒ０ｋとで構成されている。スイッチ素子ＳＷｋと抵抗素子Ｒ０ｋとは、並列に接続されている。
また、スイッチ素子ＳＷｋと抵抗素子Ｒｋとが直列に接続されると共に、スイッチ素子ＳＷｋ＋１と抵抗素子Ｒｋ＋１とが直列に接続されている。直列に接続されたスイッチ素子ＳＷｋ＋１と抵抗素子Ｒｋ＋１とは、抵抗素子Ｒｋと並列に接続されている。スイッチ素子ＳＷｋ＋１には、抵抗素子Ｒ０（ｋ＋１）が並列に接続されている。抵抗素子Ｒ０（ｋ＋１）は、スイッチ素子ＳＷｋ＋１の一端と抵抗素子Ｒｋ＋１との間に設けられた端子と、スイッチ素子ＳＷｋ＋１の他端が接続される端子と抵抗素子Ｒｋとの間に設けられた端子と、に接続されている。
スイッチ抵抗素子ＳＷＲｋが、第ｋのメモリ部２０ｋの相変化層に相当し、抵抗素子Ｒｋが、第ｋのメモリ部２０ｋの抵抗体層に相当する。通電により抵抗素子Ｒｋが発熱すると、第（ｋ＋１）メモリ部２０ｋ＋１の相変化層の一部がアモルファス相から結晶相に転移して、スイッチ素子ＳＷｋ＋１がＯＮになる。これにより、スイッチ素子ＳＷｋ＋１及び抵抗素子Ｒｋ＋１を通る新たな電流経路が形成される。
従って、上述したように、図１０に示す回路では、電源に接続されたメモリ素子１０Ａは、ｎ個のスイッチ抵抗素子ＳＷＲ１〜ＳＷＲｎをオンオフすることで、可変抵抗として機能する。図９に示すメモリ素子１０Ａでは、これらの抵抗値の相違を利用して多値情報を記録することができる。
本実施の形態に係るメモリ素子１０Ａでは、複数のメモリ部を形成し、個々のメモリ部の相変化層がアモルファス相から結晶層に相転移したか否かによって、異なる抵抗値を正確に実現し、この抵抗値の相違を利用して多値記録を行う。このため、各相の体積率に応じて多値記録を行う従来の多値記録方法に比べ、抵抗値の変動が少なく、確実に多値記録を行うことができる。即ち、信頼性の高いメモリ素子を提供することができる。
また、メモリ素子１０Ａは、メモリ部２０Ａをｎ個の部分メモリ部で構成したので、（ｎ＋１）値の多値記録を実現することができる。
（第４の実施の形態）
図１１（Ａ）は図１に示すメモリ素子１０を備えたメモリセルの構造を示す断面図である。このようなメモリセルを同一基板上に複数形成することで、メモリセルアレイを構成することができる。
第４の実施の形態に係るメモリセル６０は、ｎ型のシリコン半導体基板６２を備えている。ｎ型のシリコン半導体基板６２の表面近傍には、ｐ＋拡散領域６４とｐ＋拡散領域６６とが互いに離間するように設けられている。ｐ＋拡散領域６４とｐ＋拡散領域６６とは、イオン打ち込み等によりｐ＋型の不純物を拡散させた領域である。これらｐ＋拡散領域６４とｐ＋拡散領域６６との間にある領域が、キャリアが移動するチャネル領域６８である。
ｐ＋拡散領域６４上には、ｐ＋拡散領域６４と電気的に接続されたソース７０が設けられている。ｐ＋拡散領域６６上には、ｐ＋拡散領域６６と電気的に接続されたドレイン７２が設けられている。チャネル領域６８上には、ゲート絶縁膜７４を介して、ゲート７６が設けられている。ソース７０、ドレイン７２、ゲート７６は、Ｐｏｌｙ−Ｓｉ、Ａｌ等の導電性材料で構成されている。ゲート絶縁膜７４は、ＳｉＯ２等の絶縁材料で構成されている。
以上説明したｐ＋拡散領域６４、ｐ＋拡散領域６６、チャネル領域６８、ソース７０、ドレイン７２、ゲート絶縁膜７４、及びゲート７６により、トランジスタであるｐチャネルＭＯＳＦＥＴ（以下、ｐ−ＭＯＳ）８０が構成されている。
また、メモリセル６０には、ｎ型のシリコン半導体基板６２を基板として、メモリ素子１０が形成されている。即ち、ｎ型のシリコン半導体基板６２上の一部には、絶縁膜１４が形成されている。この絶縁膜１４上には、第１電極１６と第２電極１８とが形成されている。第１電極１６と第２電極１８とは所定間隔を隔てて配置されている。第１電極１６は、ドレイン７２上にまで延びており、ドレイン７２と電気的に接続されている。
また、絶縁膜１４上には、相変化により情報を記録するメモリ部２０が形成されている。メモリ部２０は、第１の相変化層２２上に、第１の抵抗体層２４、第２の相変化層２６、及び第２の抵抗体層２８が、この順で積層された多層構造を有している。メモリ部２０の最下層には、第１の相変化層２２が配置されている。第１の相変化層２２は、絶縁膜１４に接触すると共に、第１電極１６及び第２電極１８の各々と接触するように、第１電極１６と第２電極１８との間に設けられている。
メモリ素子１０とｐ−ＭＯＳ８０とは、絶縁膜７８で覆われている。絶縁膜７８は、ＳｉＯ２等の絶縁材料で構成されている。絶縁膜７８には、絶縁膜７８を貫通してソース７０に到達するホール８２が形成されている。ホール８２にＡｌ等の導電性材料が充填されて、ソース７０と電気的に接続されたコンタクト部８４が形成されている。同様に、絶縁膜７８を貫通してゲート７６に到達するホール８６が形成され、ホール８６に導電性材料が充填されて、コンタクト部８８が形成されている。また、絶縁膜７８を貫通して第２電極１８に到達するホール９０が形成され、ホール９０に導電性材料が充填されて、コンタクト部９２が形成されている。
ｐ−ＭＯＳ８０は、コンタクト部８８を介してゲート７６にマイナスのゲート電圧Ｖｔが印加されると、ソース７０とドレイン７２との間に電流が流れる（ＯＮ状態）。一方、ゲート電圧Ｖｔが印加されない状態では、ソース７０とドレイン７２との間に電流は流れない（ＯＦＦ状態）。従って、コンタクト部８４とコンタクト部９２との間に、読み出し電圧、書き込み電圧、消去電圧等が印加されたとき、ｐ−ＭＯＳ８０がＯＮ状態であれば、メモリ素子１０に電流が流れる。一方、ｐ−ＭＯＳ８０がＯＦＦ状態であれば、メモリ素子１０に電流は流れない。
図１１（Ｂ）は上記のメモリセル６０を簡単な回路で表した場合の回路図である。メモリセル６０は、直列に接続されたｐ−ＭＯＳ８０とメモリ素子１０とを備えている。ｐ−ＭＯＳ８０は、ソース側（Ｓ）が接地され、ドレイン側（Ｄ）がメモリ素子１０の一端に接続されている。メモリ素子１０の他端は、電源電圧端子９４に接続されている。電源電圧端子９４からメモリセル６０に、読み出し電圧、書き込み電圧、消去電圧等が印加される。
ｐ−ＭＯＳ８０はスイッチング用のトランジスタである。ｐ−ＭＯＳ８０のゲート（Ｇ）にゲート電圧Ｖｔが印加されて、ｐ−ＭＯＳ８０がＯＮ状態であれば、メモリ素子１０に印加電圧（読み出し電圧、書き込み電圧等）に応じた電流が流れ、メモリ素子１０の抵抗値が変化する。この抵抗値の相違を利用して、メモリ素子１０に多値情報を記録し、再生することができる。一方、ゲート電圧Ｖｔが印加されず、ｐ−ＭＯＳ８０がＯＦＦ状態であれば、メモリ素子１０に電流は流れない。
本実施の形態に係るメモリセル６０は、第１の実施の形態に係るメモリ素子１０を備えている。メモリ素子１０では、複数のメモリ部を形成し、個々のメモリ部の相変化層がアモルファス相から結晶層に相転移したか否かによって、異なる抵抗値を正確に実現し、この抵抗値の相違を利用して多値記録を行う。このため、各相の体積率に応じて多値記録を行う従来の多値記録方法に比べ、抵抗値の変動が少なく、確実に多値記録を行うことができる。即ち、信頼性の高いメモリセルを提供することができる。
また、メモリセル６０は、トランジスタであるｐ−ＭＯＳ８０を備えているので、ｐ−ＭＯＳ８０のオンオフ制御により、メモリ素子１０のスイッチングを行うことが可能である。
（第５の実施の形態）
図１２は本発明の第５の実施の形態に係るメモリ素子の構造を示す図である。図１２は第５の実施の形態に係るメモリ素子の断面図である。このメモリ素子１０Ｂは、メモリ部２０Ｂの最下層に、抵抗体で形成されたヒータ用の抵抗体層９６を配置し、抵抗体層９６上に第１の相変化層２２を積層した以外は、第１の実施の形態に係るメモリ素子（図１参照）と同じ構造である。このため、同じ構成部分には同じ符号を付して説明を省略する。
抵抗体層９６を構成する抵抗体としては、その比抵抗が、下層に配置された相変化材料のアモルファス相における抵抗より低く、結晶相における抵抗より高い抵抗体を用いることができる。抵抗体としては、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷ等が好適である。
第１の実施の形態に係るメモリ素子１０は、初期化状態では、第１の相変化層２２及び第２の相変化層２６はいずれもアモルファス相であり、その抵抗値は大きい。初期化状態から記録を行う場合には、メモリ素子１０の第１電極１６と第２電極１８との間に、所定電圧が印加されると、電流通路にある第１の相変化層２２の一部が発熱し、アモルファス相から結晶相に転移して安定化する。
電流は、第１の相変化層２２の結晶相部分２２Ｃ１を通過して、第１の抵抗体層２４に流れ込み、再び、第１の相変化層２２の結晶相部分２２Ｃ２を通過する。結晶相部分２２Ｃ１、２２Ｃ２の抵抗値はｒ１ ｃと小さいので、所定電圧と同じ大きさの電圧が印加されると、メモリ素子１０に過度の電流が流れるおそれがある。第２の相変化層２６が、アモルファス相から結晶相に転移する場合にも、同様のおそれがある。
これに対し、第５の実施の形態に係るメモリ素子１０Ｂでは、初期化状態では、第１の相変化層２２及び第２の相変化層２６はいずれもアモルファス相であり、その抵抗値は大きい。初期化状態から記録を行う場合には、第１の相変化層２２の抵抗値は大きいため、メモリ素子１０Ｂの第１電極１６と第２電極１８との間に、所定電圧が印加されると、電流は、第１の相変化層２２には流れず、抵抗体層９６に流れ込む。これにより、第１電極１６と第２電極１８との間にある抵抗体層９６の一部が、局所的に発熱する。
発熱した抵抗体層９６により、抵抗体層９６上に積層された第１の相変化層２２が間接的に加熱される。これにより、第１の相変化層２２の一部が、アモルファス相から結晶相に転移して安定化する。第１の相変化層２２は、比較的低い電圧の印加により相転移する。このように、第５の実施の形態に係るメモリ素子１０Ｂでは、第１の相変化層２２をアモルファス相から結晶相に転移させる場合の印加電圧を低く抑えることができる。
また、本実施の形態に係るメモリ素子１０Ｂでは、第１の実施の形態と同様に、複数のメモリ部を形成し、個々のメモリ部の相変化層がアモルファス相から結晶層に相転移したか否かによって、異なる抵抗値を正確に実現し、この抵抗値の相違を利用して多値記録を行う。このため、各相の体積率に応じて多値記録を行う従来の多値記録方法に比べ、抵抗値の変動が少なく、確実に多値記録を行うことができる。即ち、信頼性の高いメモリ素子を提供することができる。
（変形例）
なお、上記の実施の形態では、印加電圧を変化させてメモリ素子の抵抗値を変化させる例について説明したが、相変化材料に与える熱エネルギー（電力量）を変化させることができればよく、印加電流の大きさを変化させてメモリ素子の抵抗値を変化させることもできる。また、パルス電圧又はパルス電流を印加すると共に、パルス電圧又はパルス電流の「パルス幅」や「大きさ」を変化させてメモリ素子の抵抗値を変化させることもできる。「パルス幅」及び「大きさ」の両方を変化させてもよい。
本発明の第１の実施の形態に係るメモリ素子の構造を示す図であり、（Ａ）はメモリ素子の平面図、（Ｂ）は（Ａ）のＡ−Ａ線断面図である。 図１に示すメモリ素子における多値記録方法を説明するための図であり、（Ａ）〜（Ｅ）は、電圧印加時のメモリ素子の状態（ａ）〜（ｅ）を示す部分断面図である。 情報記録時のメモリ素子への印加電圧と検出電流との関係を示す線図である。 （Ａ）〜（Ｃ）はメモリ素子の３種類の複合抵抗を示す図である。 図１に示すメモリ素子を電源に接続した状態を表した回路図である。 （Ａ）及び（Ｂ）は多値記録方法で生じ得る他の状態を示す部分断面図である。 （Ａ）〜（Ｃ）は図１に示すメモリ素子における情報消去方法を説明するための図である。 本発明の第２の実施の形態に係るメモリ素子の構造を示す図であり、（Ａ）はメモリ素子の平面図、（Ｂ）は（Ａ）のＢ−Ｂ線断面図である。 第３の実施の形態に係るメモリ素子の断面図である。 図９に示すメモリ素子を回路で表した場合の回路図である。 （Ａ）は図１に示すメモリ素子を備えたメモリセルの構造を示す部分断面図であり、（Ｂ）は（Ａ）のメモリセルを回路で表した場合の回路図である。 本発明の第５の実施の形態に係るメモリ素子の構造を示す断面図である。
符号の説明
１０ メモリ素子
１０Ａ メモリ素子
１２ 半導体基板
１４ 絶縁膜
１６ 第１電極
１８ 第２電極
２０ メモリ部
２０Ａ メモリ部
２０ｋ メモリ部
２２ 第１の相変化層
２２Ｃ１ 結晶相部分
２２Ｃ２ 結晶相部分
２４ 第１の抵抗体層
２６ 第２の相変化層
２６Ｃ１ 結晶相部分
２６Ｃ２ 結晶相部分
２８ 第２の抵抗体層
３０ 電源
４０ メモリ素子
４２ 半導体基板
４２Ａ 主基板部
４２Ｂ 段差部
４４ 絶縁膜
４６ 第１電極
４８ 第２電極
５０ メモリ部
５２ 第１の相変化層
５４ 第１の抵抗体層
５６ 第２の相変化層
５８ 第２の抵抗体層
６０ メモリセル
６２ シリコン半導体基板
６４ 拡散領域
６６ 拡散領域
６８ チャネル領域
７０ ソース
７２ ドレイン
７４ ゲート絶縁膜
７６ ゲート
７８ 絶縁膜
８２ ホール
８４ コンタクト部
８６ ホール
８８ コンタクト部
９０ ホール
９２ コンタクト部
９４ 電源電圧端子
９６ 抵抗体層
Ｒ０ 抵抗素子
Ｒ１ 抵抗素子
Ｒ２ 抵抗素子
Ｒｋ 抵抗素子
ＳＷ１ スイッチ素子
ＳＷ２ スイッチ素子
ＳＷｋ スイッチ素子
ＳＷＲ１ スイッチ抵抗素子
ＳＷＲ２ スイッチ抵抗素子
ＳＷＲｋ スイッチ抵抗素子

Claims (18)

  1. 所定間隔を隔てて配置された一対の電極と、
    通電時の発熱によりオン状態となる第１のスイッチ抵抗素子、及び第１の抵抗体で形成された第１の抵抗素子を含んで構成され、一端が前記一対の電極の一方に接続されると共に他端が前記一対の電極の他方に接続されて前記第１のスイッチ抵抗素子及び前記第１の抵抗素子を直列に通過する電流通路が形成される第１のメモリ部と、
    通電時に発熱した前記第１の抵抗素子により加熱されてオン状態となる第２のスイッチ抵抗素子、及び第２の抵抗体で形成された第２の抵抗素子を含んで構成され、前記第１の抵抗素子と並列に接続されて前記第２のスイッチ抵抗素子及び前記第２の抵抗素子を直列に通過する電流通路が形成される第２のメモリ部と、
    を含むことを特徴とするメモリ素子。
  2. 前記第１のスイッチ抵抗素子と前記第２のスイッチ抵抗素子とが、温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する相変化材料で形成されたことを特徴とする請求項１に記載のメモリ素子。
  3. 前記第１のスイッチ抵抗素子が、通電時の発熱により、前記相変化材料がアモルファス相から結晶相に相転移して抵抗値が低下し、オン状態となると共に、
    前記第２のスイッチ抵抗素子が、通電時に発熱した前記第１の抵抗素子により加熱されて、前記相変化材料がアモルファス相から結晶相に相転移して抵抗値が低下し、オン状態となることを特徴とする請求項２に記載のメモリ素子。
  4. 通電時に発熱した前記第２の抵抗素子により加熱されてオン状態となる第３のスイッチ抵抗素子、及び第３の抵抗体で形成された第３の抵抗素子を含んで構成され、前記第２の抵抗素子と並列に接続されて前記第３のスイッチ抵抗素子及び前記第３の抵抗素子を直列に通過する電流通路が形成される第３のメモリ部を、更に含むことを特徴とする請求項１〜３の何れか１項に記載のメモリ素子。
  5. 第３〜第ｎ（ｎは４以上の整数）のメモリ部を更に含み、
    第ｋ＋１（ｋは３以上の整数、ｋ＜ｎ）のメモリ部は、通電時に発熱した第ｋの抵抗素子による加熱によりオン状態となる第ｋ＋１のスイッチ抵抗素子、及び第ｋ＋１の抵抗体で形成された第ｋ＋１の抵抗素子を含んで構成され、前記第ｋの抵抗素子と並列に接続されて前記第ｋ＋１のスイッチ抵抗素子及び前記第ｋ＋１の抵抗素子を直列に通過する電流通路が形成されることを特徴とする請求項１〜３の何れか１項に記載のメモリ素子。
  6. 所定間隔を隔てて配置された一対の電極と、
    前記一対の電極の各々と接触するように前記一対の電極間に設けられると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第１の相変化材料で形成された第１の相変化層と、前記第１の相変化層上に積層されると共に第１の抵抗体で形成された第１の抵抗体層と、を備えた第１のメモリ部と、
    前記第１の抵抗体層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第２の相変化材料で形成された第２の相変化層と、前記第２の相変化層上に積層されると共に第２の抵抗体で形成された第２の抵抗体層と、を備えた第２のメモリ部と、
    を含むことを特徴とするメモリ素子。
  7. 前記第１の相変化層、前記第１の抵抗体層、前記第２の相変化層、及び前記第２の抵抗体層が、メモリ素子が載置される面に対し平行な方向に積層されたことを特徴とする請求項６に記載のメモリ素子。
  8. 前記第１の相変化層、前記第１の抵抗体層、前記第２の相変化層、及び前記第２の抵抗体層が、メモリ素子が載置される面に対し垂直な方向に積層されたことを特徴とする請求項６に記載のメモリ素子。
  9. 前記第２の抵抗体層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第３の相変化材料で形成された第３の相変化層と、前記第３の相変化層上に積層されると共に第３の抵抗体で形成された第３の抵抗体層と、を備えた第３のメモリ部と、更に含むことを特徴とする請求項６〜８の何れか１項に記載のメモリ素子。
  10. 第３〜第ｎ（ｎは４以上の整数）のメモリ部を更に含み、
    第ｋ＋１（ｋは３以上の整数、ｋ＜ｎ）のメモリ部は、前記第ｋの抵抗体層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第ｋ＋１の相変化材料で形成された第ｋ＋１の相変化層と、前記第ｋ＋１の相変化層上に積層されると共に第ｋ＋１の抵抗体で形成された第ｋ＋１の抵抗体層と、を備えたことを特徴とする請求項６〜８の何れか１項に記載のメモリ素子。
  11. 前記相変化材料が、カルコゲナイド系化合物であることを特徴とする請求項２〜１０の何れか１項に記載のメモリ素子。
  12. 前記メモリ素子の抵抗値が、３値以上に変化することを特徴とする請求項１〜１１の何れか１項に記載のメモリ素子。
  13. 印加電圧又は印加電流の大きさを変化させて、前記メモリ素子の抵抗値を変化させることを特徴とする請求項１２に記載のメモリ素子。
  14. パルス電圧又はパルス電流を印加すると共に、前記パルス電圧又はパルス電流のパルス幅を変化させて、前記メモリ素子の抵抗値を変化させることを特徴とする請求項１２又は１３に記載のメモリ素子。
  15. パルス電圧又はパルス電流を印加すると共に、前記パルス電圧又はパルス電流の大きさを変化させて、前記メモリ素子の抵抗値を変化させることを特徴とする請求項１２〜１４の何れか１項に記載のメモリ素子。
  16. 所定間隔を隔てて配置された一対の電極と、
    前記一対の電極の各々と接触するように前記一対の電極間に設けられると共に第１の抵抗体で形成された第１の抵抗体層と、前記第１の相変化層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第１の相変化材料で形成された第１の相変化層と、前記第１の相変化層上に積層されると共に第２の抵抗体で形成された第２の抵抗体層と、を備えた第１のメモリ部と、
    前記第２の抵抗体層上に積層されると共に温度変化に応じてアモルファス相及び結晶相の一方の相から他方の相に相変化する第２の相変化材料で形成された第２の相変化層と、前記第２の相変化層上に積層されると共に第３の抵抗体で形成された第３の抵抗体層と、を備えた第２のメモリ部と、
    を含むことを特徴とするメモリ素子。
  17. 請求項１〜１６の何れか１項に記載のメモリ素子と、前記メモリ素子と同一の基板上に形成されたトランジスタと、を含むメモリセル。
  18. 請求項１７に記載のメモリセルを、同一の基板上に複数個配列したメモリセルアレイ。
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