KR102536956B1 - 상변화 메모리 소자 - Google Patents
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Abstract
상변화 메모리 소자는 기판 상의 하부전극; 상기 기판 상에 배치되고, 상기 하부전극의 상면을 노출하는 오프닝을 포함하고, 제 1 서브절연층 및 제 2 서브절연층을 포함하는 제 1 절연층; 상기 오프닝 내에서 상기 하부전극 상에 배치되는 히터; 상기 오프닝의 내측면(inner sidewall)을 덮는 상변화 물질층; 상기 오프닝 내에 배치되고, 상기 상변화 물질층과 상기 히터 사이에 개재되는 제 2 절연층; 및 상기 제 1 서브절연층 및 제 2 서브절연층 사이에 배치되고, 상기 상변화 물질층에 연결되고, 상기 기판의 상면에 평행한 제 1 방향을 따라 연장되는 도전라인을 포함한다.
Description
본 발명은 반도체 소자와 그 동작에 관한 것으로써, 보다 자세하게는 상변화 메모리(Phase change Random Access Memory, PRAM)와 그 동작에 관한 것이다.
반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, 자기 메모리(Magnetic Random Access Memory, MRAM) 및 상변화 메모리(Phase-Change Random Access Memory, PRAM)와 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
상변화 메모리(PRAM)는 소자 내 상변화 물질을 포함한다. 상변화 물질은 소자 내에서 결정질 또는 비결정질 상태로 존재하게 되며, 비트라인을 통해 제공되는 전류의 크기와 시간을 제어함으로써 상변화 물질의 상이 제어될 수 있다. 결정질 상태의 상변화 물질이 비결정질 상태의 상변화 물질에 비해 전기저항성이 작다.
본 발명이 해결하고자 하는 일 기술적 과제는 상변화 메모리의 반복적인 구동에 따라 상변화 물질이 열화되는 문제가 개선된 상변화 메모리를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 데이터를 쓰는 과정에서의 에너지 효율을 증가시킴에 따라 데이터 읽기 속도의 저하가 일어나는 트레이드-오프 문제가 개선된 상변화 메모리를 제공함에 있다.
본 발명에 따른 상변화 메모리 소자는, 기판 상의 하부전극; 상기 기판 상에 배치되고, 상기 하부전극의 상면을 노출하는 오프닝을 포함하고, 제 1 서브절연층 및 제 2 서브절연층을 포함하는 제 1 절연층; 상기 오프닝 내에서 상기 하부전극 상에 배치되는 히터; 상기 오프닝의 내측면(inner sidewall)을 덮는 상변화 물질층; 상기 오프닝 내에 배치되고, 상기 상변화 물질층과 상기 히터 사이에 개재되는 제 2 절연층; 및 상기 제 1 서브절연층 및 제 2 서브절연층 사이에 배치되고, 상기 상변화 물질층에 연결되고, 상기 기판의 상면에 평행한 제 1 방향을 따라 연장되는 도전라인을 포함할 수 있다.
본 발명에 따른 상변화 메모리 소자는, 기판 상의 하부전극; 상기 기판 상에 배치되고, 상기 하부전극의 상면을 노출하는 오프닝을 포함하고, 제 1 서브절연층 및 제 2 서브절연층을 포함하는 제 1 절연층; 상기 오프닝의 내측면을 덮고, 상기 제 2 서브절연층의 상면 및 상기 하부전극의 상면 상으로 연장되는 상변화 물질층; 상기 오프닝 내에 상기 상변화 물질층 상에 배치되는 히터, 상기 히터의 하면은 상기 상변화 물질층과 접하는 것; 상기 오프닝 내에 배치되고, 상기 상변화 물질층과 상기 히터 사이에 개재되는 제 2 절연층; 및 상기 제 1 서브절연층 및 제 2 서브절연층 사이에 배치되고, 상기 상변화 물질층에 연결되고, 상기 기판의 상면에 평행한 제 1 방향을 따라 연장되는 도전라인을 포함할 수 있다.
본 발명에 따른 상변화 메모리는 쓰기 동작을 위한 전류의 경로와 읽기 동작을 위한 전류의 경로가 각각 분리될 수 있다. 이러한 구조적 특징으로 인해 셋 또는 리셋과 같은 쓰기 과정에서 기존 상변화 메모리 소자의 구조에 비해 상변화 물질에 작용하는 전기장이 감소되며, 전기장으로 인한 상변화 물질 내 구성원소의 이동이 억제된다. 결과적으로 상변화 메모리의 반복적 구동에 의한 상변화 물질이 열화되는 문제가 개선될 수 있다. 더하여, 쓰기 특성에 구애받지 않고 상변화 물질층(PCM)의 물질이 구성될 수 있다.
또한 본 발명에서는, 상변화 메모리의 쓰기와 읽기 경로가 분리되어 상변화 물질의 특성이 쓰기 과정에 직접적으로 관여하지 않기 때문에, 소자의 소형화를 통한 상변화 메모리의 쓰기 특성 개선 시 읽기 특성의 열화가 수반되던 트레이드-오프 문제를 해결할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타내는 단면도이다.
도 2a 및 도 2b는 각각 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 쓰기 및 읽기 동작 시 전류의 경로를 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 각각 본 발명의 일부 실시예들에 따른 상변화 메모리의 쓰기 및 읽기 동작 시 전류의 경로를 개략적으로 나타내는 회로도이다.
도 4는 본 발명의 일부 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타내는 단면도이다.
도 6a 및 6b는 각각 도 1 및 5의 상변화 메모리 소자의 히터가 상부히터 및 하부히터를 포함하는 것을 개략적으로 나타내는 단면도이다.
도 7a 내지 7d는 도 1의 상변화 메모리 소자가 상부 열장막 또는 하부 열장막을 더 포함하는 것을 개략적으로 나타내는 단면도이다.
도 8a 내지 8d는 도 5의 상변화 메모리 소자가 상부 열장막 또는 하부 열장막을 더 포함하는 것을 개략적으로 나타내는 단면도이다.
도 2a 및 도 2b는 각각 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 쓰기 및 읽기 동작 시 전류의 경로를 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 각각 본 발명의 일부 실시예들에 따른 상변화 메모리의 쓰기 및 읽기 동작 시 전류의 경로를 개략적으로 나타내는 회로도이다.
도 4는 본 발명의 일부 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타내는 단면도이다.
도 6a 및 6b는 각각 도 1 및 5의 상변화 메모리 소자의 히터가 상부히터 및 하부히터를 포함하는 것을 개략적으로 나타내는 단면도이다.
도 7a 내지 7d는 도 1의 상변화 메모리 소자가 상부 열장막 또는 하부 열장막을 더 포함하는 것을 개략적으로 나타내는 단면도이다.
도 8a 내지 8d는 도 5의 상변화 메모리 소자가 상부 열장막 또는 하부 열장막을 더 포함하는 것을 개략적으로 나타내는 단면도이다.
본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 살펴보면 다음과 같은데, 본 발명의 실시예를 상술함에 있어 본 발명의 기술적 특징과 직접적인 관련성이 없거나, 또는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 사항에 대해서는 그 상세한 설명을 생략하기로 한다.
도 1 및 도 5는 본 발명의 일부 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타내는 단면도이다. 도 1 및 도 5를 참조하면, 본 발명의 상변화 메모리는 하부전극(BE), 제 1 절연층(ILD), 히터(H), 상부전극(TE), 비트라인(BL), 상변화 물질층(PCM), 제 2 절연층(INS) 및 도전라인(EL)을 포함할 수 있다.
하부전극(BE)은 기판(SUB) 상에 제공될 수 있다. 제 1 절연층(ILD)는 상기 기판(SUB) 및 상기 하부전극(BE) 상에 배치되며, 상기 하부전극(BE)의 상면을 노출하는 오프닝(100)를 가질 수 있다. 상기 제 1 절연층(ILD)은 제 1 서브절연층(ILD1) 및 제 2 서브절연층(ILD2)를 포함할 수 있다. 상기 제 1 절연층(ILD)은 전기적으로 절연성이 있고, 열 전도도가 낮은 물질을 포함할 수 있다. 일 예로, 상기 제 1 절연층(ILD)은 SiO2, ZrO2, MgO, Y2O3, TiO2 중 적어도 하나를 포함할 수 있다.
도 1을 참조하면, 히터(H)는 상기 오프닝(100) 내에서 상기 오프닝(100)에 의해 노출된 상기 하부전극(BE) 상에 배치될 수 있다. 상기 히터(H)는 10nm 이하의 지름을 가질 수 있으며, 30nm 이하의 높이를 가질 수 있다. 상기 히터(H)의 종횡비, 즉 지름 대비 높이 값이 클수록 상기 히터(H)는 높은 저항 값을 가질 수 있고, 쓰기 동작 시 상변화 메모리의 에너지 효율이 증가될 수 있다. 상기 히터(H)의 측벽 및 상기 오프닝(100)의 내측면 사이 거리는 5nm 이하가 될 수 있다.
상변화 물질(PCM)은 상기 오프닝(100)의 내측면을 덮을 수 있으며, 상기 오프닝(100)에 의해 노출된 하부전극(BE) 상에 접할 수 있다. 제 2 절연층(INS)은 상기 오프닝(100) 내에 배치될 수 있고, 상기 히터(H)와 상변화 물질층(PCM) 사이에 개재될 수 있다. 상기 제 2 절연층(INS)은 상기 히터(H)의 측벽으로부터 상기 상변화 물질(PCM)을 격리시킬 수 있다. 상기 제2 절연층(INS)은 상기 상부 전극(TE)과 상변화 물질층(PCM) 사이에 개재될 수 있다. 상기 제 2 절연층(INS)은 상기 비트라인(BL)의 하면을 따라 연장될 수 있다. 상기 히터(H)의 측벽으로부터 및 상기 상변화 물질층(PCM)을 격리시키는 상기 제 2 절연층(INS)의 두께는 2nm 이상, 3nm 이하가 될 수 있다.
도 5를 참조하면, 상변화 물질층(PCM)은 상기 오프닝(100)의 내측면을 덮을 수 있고, 상기 제 2 서브절연층(ILD2)의 상면 및 상기 하부전극(BE)의 상면 상으로 연장될 수 있다.
히터(H)는 상기 오프닝(100) 내의 상기 상변화 물질층(PCM) 상에 배치될 수 있고, 상기 히터(H)의 하면(30)은 상기 상변화 물질층(PCM)과 접할 수 있다.
상변화 물질(PCM)은 상기 히터(H)의 하면(30)에서 상기 히터(H)와 접할 수 있으며, 상기 히터(H)의 측벽과는 이격될 수 있다.
제 2 절연층(INS)은 상기 오프닝(100) 내에 배치될 수 있고, 상기 히터(H)와 상변화 물질층(PCM) 사이에 개재될 수 있다. 상기 제 2 절연층(INS)은 상기 히터(H)의 측벽으로부터 상기 상변화 물질층(PCM)을 격리시킬 수 있다. 상기 제2 절연층(INS)은 상기 상부 전극(TE)과 상변화 물질층(PCM) 사이에 개재될 수 있고, 상기 제2 절연층(INS)은 상기 제 2 서브절연층(ILD2) 상의 상기 상변화 물질층(PCM) 상으로 연장될 수 있다. 상기 제 2 절연층(INS)은 상기 비트라인(BL)과 상기 상변화 물질(PCM) 사이에 개재되어, 상기 비트라인(BL)으로부터 상기 상변화 물질층(PCM)을 격리시킬 수 있다.
도 1 및 도 5를 다시 참조하면, 히터(H)는 전기적으로 저항성이 높으며, 고온 영역에서도 안정성을 가지는 물질을 포함할 수 있다. 일 예로, 상기 히터(H)는 고융점 금속(예를 들어 Ta, Ti, W, Nb, Mo, Re, V, Cr, Mn, Zr, Tc, Ru, Rh, Hf, Os, Ir), 상기 고융점 금속의 붕화물, 탄화물, 질화물 중 적어도 하나가 조합된 화합물을 포함할 수 있다.
상변화 물질층(PCM)은 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 상변화 물질층(PCM)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상기 상변화 물질층(PCM)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, 및 Ga 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다.
일 예로, 상기 상변화 물질층(PCM)은 GeTe, GeSe, GeS, SbSe, SbTe, SbS, SbSe, SnSb, InSe, InSb, AsTe, AlTe, GaSb, AlSb, BiSb, ScSb, Ysb, CeSb, DySb, NdSb 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 상변화 물질층(PCM)은 GeSbSe, AlSbTe, AlSbSe, SiSbSe, SiSbTe, GeSeTe, InGeTe, GeSbTe, GeAsTe, SnSeTe, GeGaSe, BiSbSe, GaSeTe, InGeSb, GaSbSe, GaSbTe, InSbSe, InSbTe, SnSbSe, SnSbTe, ScSbTe, ScSbSe, ScSbS, YSbTe, YSbSe, YSbS, CeSbTe, CeSbSe, CeSbS, DySbTe, DySbSe, DySbS, NdSbTe, NdSbSe, NdSbS 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 상변화 물질층(PCM)은 GeSbTeS, BiSbTeSe, AgInSbTe, GeSbSeTe, GeSnSbTe, SiGeSbTe, SiGeSbSe, SiGeSeTe, BiGeSeTe, BiSiGeSe, BiSiGeTe, GeSbTeBi, GeSbSeBi, GeSbSeIn, GeSbSeGa, GeSbSeAl, GeSbSeTl, GeSbSeSn, GeSbSeZn, GeSbTeIn, GeSbTeGa, GeSbTeAl, GeSbTeTl, GeSbTeSn, GeSbTeZn, ScGeSbTe, ScGeSbSe, ScGeSbS, YGeSbTe, YGeSbSe, YGeSbS, CeGeSbTe, CeGeSbSe, CeGeSbS, DyGeSbTe, DyGeSbSe, DyGeSbS, NdGeSbTe, NdGeSbSe, NdGeSbS 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 상변화 물질층(PCM)은 InSbTeAsSe, GeScSbSeTe, GeSbSeTeS, GeScSbSeS, GeScSbTeS, GeScSeTeS, GeScSbSeP, GeScSbTeP, GeSbSeTeP, GeScSbSeIn, GeScSbSeGa, GeScSbSeAl, GeScSbSeTl, GeScSbSeZn, GeScSbSeSn, GeScSbTeIn, GeScSbTeGa, GeSbAsTeAl, GeScSbTeTl, GeScSbTeZn, GeScSbTeSn, GeSbSeTeIn, GeSbSeTeGa, GeSbSeTeAl, GeSbSeTeTl, GeSbSeTeZn, GeSbSeTeSn, GeSbSeSIn, GeSbSeSGa, GeSbSeSAl, GeSbSeSTl, GeSbSeSZn, GeSbSeSSn, GeSbTeSIn, GeSbTeSGa, GeSbTeSAl, GeSbTeSTl, GeSbTeSZn, GeSbTeSSn, GeSbSeInGa, GeSbSeInAl, GeSbSeInTl, GeSbSeInZn, GeSbSeInSn, GeSbSeGaAl, GeSbSeGaTl, GeSbSeGaZn, GeSbSeGaSn, GeSbSeAlTl, GeSbSeAlZn, GeSbSeAlSn, GeSbSeTlZn, GeSbSeTlSn, GeSbSeZnSn 중 적어도 하나를 포함할 수 있다. 상기 상변화 물질층(PCM)은 B, C, N, O, P, Cd, W, Ti, Hf, 및 Zr 중 적어도 하나를 더 포함할 수 있다.
다른 예로, 상기 상변화 물질층(PCM)은 단일막 또는 복수 개의 막들이 적층된 다층막 구조를 가질 수도 있다. 또 다른 예로, 상기 상변화 물질층(PCM)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 상기 상변화 물질층(PCM)은 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.
상기 제 2 절연층(INS)은 전기적으로 절연성이 있으나, 열 전도도는 높은 물질을 포함할 수 있다. 일 예로, 상기 제 2 절연층(INS)은 AlN, BN, Si3N4, Al2O3, BeO, MgO, CaO, Y2O3 중 적어도 하나를 포함할 수 있다.
상부전극(TE)은 상기 히터(H) 상에 배치될 수 있고, 상기 상부전극(TE)의 적어도 일부는 상기 오프닝(100) 내에 배치될 수 있다. 비트라인(BL)은 상기 상부전극(TE) 상에 배치될 수 있고, 상기 기판(SUB)의 상면에 평행한 제 1 방향(D1)으로 연장될 수 있다.
도전라인(EL)은 제 1 서브절연층(ILD1) 및 제 2 서브절연층(ILD2) 사이에 배치될 수 있고, 상기 오프닝(100)의 측면에서 상기 상변화 물질층(PCM)과 접할 수 있다. 상기 도전라인(EL)은 상기 오프닝(100)의 측면에서 절단되어 상변화 물질층(PCM) 및 하부전극(BE)과 순차적으로 연결될 수 있으며, 본 발명에 따른 상변화 메모리의 읽기 동작을 위한 전류의 경로가 될 수 있다. 평면적 관점에서, 상기 도전라인(EL)은 상기 비트라인(BL)과 평행한 상기 제 1 방향(D1)으로 길게 연장될 수 있다.
상기 도전라인(EL)은 일 예로, 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
상기 도전라인(EL)의 하면은 상기 히터 높이의 절반(40)보다 높이 위치할 수 있다. 상기 히터(H) 높이의 절반(40)은 상기 히터(H) 상면 및 하면으로부터 거리가 동일한 히터 내부의 지점일 수 있다. 상기 히터(H)는 상기 히터(H) 높이의 절반(40) 근방에서 가장 많은 열이 발생될 수 있으며, 상기 히터(H)에서 발생한 열을 통해 읽기 동작 시 전류의 경로가 되는 상변화 물질층(PCM)의 상이 제어될 수 있다.
도 2a 및 도 2b는 각각 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 쓰기 및 읽기 동작 시 전류의 경로를 개략적으로 나타내는 단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명에 따른 상변화 메모리 소자의 경우, 쓰기 동작을 위한 전류의 경로와 읽기 동작을 위한 전류의 경로가 각각 분리될 수 있다. 일 예로, 본 발명의 기판(SUB)은 반도체 기판을 포함할 수 있으며, 상기 반도체 기판 상에는 워드라인(WL) 및 소스(S)가 배치될 수 있다.
이하에서 상변화 메모리 소자의 쓰기 동작에 따른 전류 경로와 읽기 동작에 따른 전류 경로를 보다 구체적으로 설명한다.
종래 상변화 메모리 소자에서는 하부전극, 히터, 상변화 물질층, 상부전극 및 비트라인이 순차적으로 연결될 수 있다. 종래 상변화 메모리 소자의 경우 위와 같이 순차적으로 연결된 경로를 따라 전류가 흐름으로써 쓰기 또는 읽기 동작이 수행될 수 있다. 즉, 종래 상변화 메모리 소자의 경우, 쓰기 동작을 위한 전류의 경로와 읽기 동작을 위한 전류의 경로가 서로 동일할 수 있다.
상변화 메모리 소자는 쓰기 동작을 통해 셋(set) 또는 리셋(reset) 중 어느 한 상태를 가질 수 있다. 상기 상변화 물질층이 결정질인 경우, 상변화 메모리 소자는 셋 상태일 수 있다. 상기 상변화 물질층이 비결정질인 경우, 상변화 메모리 소자는 리셋 상태일 수 있다. 상기 상변화 물질층의 결정 상태는 온도에 따라 제어될 수 있다. 종래 상변화 메모리 소자에서는 쓰기 과정, 즉 셋 또는 리셋 과정에서 상기 히터 및 상변화 물질층의 발열을 통해 상기 상변화 물질층의 결정 상태가 제어될 수 있고, 상기 히터 및 상변화 물질층의 발열을 유도하기 위한 전기적 펄스로 인해 강한 전기장이 발생하게 된다. 강한 전기장은 상변화 물질층 내 구성 원자의 이동을 유발하고, 이로 인하여 상기 상변화 물질층이 열화되는 문제가 생긴다.
상변화 메모리 소자는 리셋 과정에서 상변화에 필요한 열을 발생시키기 위해 많은 에너지를 소모시킨다. 종래 기술들은 불필요한 에너지 소모를 감소시키기 위해 일반적으로 상기 상변화 물질층과 히터 간의 접촉 면적을 감소시키거나, 메모리 소자의 크기를 감소시킨다. 하지만, 불필요한 에너지 소모의 감소를 위해 접촉면적이나 소자의 크기를 감소시킬 수록, 반대로 셋 저항이 증가하게 되어 이로 인한 읽기 속도가 저하되는 트레이드-오프(trade-off)의 문제가 있다.
도 2a를 참조하면, 본 발명에 따른 상변화 메모리 소자에서는 순차적으로 연결된 비트라인(BL), 상부전극(TE), 히터(H) 및 하부전극(BE)을 따라 소스(S)까지 전류가 흐름으로써 상변화 메모리 소자가 쓰기 동작을 수행할 수 있다. 즉, 본 발명에 따른 상변화 메모리는 상변화 물질층(PCM)을 지나지 않는 쓰기 동작에 따른 전류 경로를 가질 수 있다. 이를 통해, 쓰기 동작 시의 강한 전기장으로 인한 상변화 물질층(PCM) 내 구성 원자의 이동이 억제됨으로써, 상변화 물질층(PCM)의 열화가 감소될 수 있다.
도 2b를 참조하면, 본 발명에 따른 상변화 메모리 소자가 읽기 동작을 수행하는 경우, 도전라인(EL), 상변화 물질층(PCM) 및 하부전극(BE)을 따라 소스(S)까지 전류가 흐를 수 있다. 즉, 본 발명에 따른 상변화 메모리 소자는 쓰기 동작을 위한 전류의 경로와 읽기 동작을 위한 전류의 경로가 각각 분리될 수 있다. 상변화 메모리 소자의 소형화로 인해 발열체인 히터(H)의 저항이 증가하더라도 상기 상변화 물질층(PCM)의 저항이 유지될 수 있기 때문에, 읽기 동작을 위한 전류의 경로가 분리된 본 발명에서는 읽기 속도가 저하되는 문제를 극복할 수 있다. 더하여, 쓰기 특성에 구애받지 않고 상변화 물질층(PCM)의 물질이 구성될 수 있다.
도 3a 및 도 3b는 각각 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 쓰기 및 읽기 동작 시 전류의 경로를 개략적으로 나타내는 회로도이다.
도 3a 및 도 3b를 참조하면, 비트라인(BL) 및 도전라인(EL)은 제 1 방향(D1)을 따라 길게 연장될 수 있다. 워드라인(WL)은 상기 제 1 방향(D1)과 직교하는 제 2 방향(D2)으로 배열될 수 있다. 상기 워드라인(WL)이 상기 비트라인(BL) 및 상기 도전라인(EL)과 교차하는 지점들에 메모리 셀들이 배열될 수 있다. 각각의 메모리 셀들은 상변화 메모리 소자일 수 있다.
도 3a를 참조하면, 상변화 메모리 소자의 쓰기 동작 시, 전압이 가해지는 비트라인(BL1) 및 워드라인(WL1)이 선택되면, 상기 비트라인(BL1) 및 워드라인(WL1)이 교차되는 메모리 셀(MC11)에서 쓰기 동작이 수행될 수 있다. 상기 비트라인(BL1)을 통해 전류가 흐르면 상기 메모리 셀(MC11) 내의 히터(120)에서는 열이 발생할 수 있다. 상기 메모리 셀(MC11) 내의 상변화 물질층(110)은 상기 히터(120)에서 발생한 열로 인해 결정질 또는 비결정질, 즉 셋 또는 리셋 상태가 될 수 있다.
도 3b를 참조하면, 상변화 메모리 소자의 읽기 동작 시, 전압이 가해지는 도전라인(EL1) 및 워드라인(WL1)이 선택되면, 상기 도전라인(EL1) 및 워드라인(WL1)이 교차되는 메모리 셀(MC11)에서 읽기 동작이 수행될 수 있다. 상기 도전라인(EL1)을 통해 흐르는 전류는 상기 메모리 셀(MC11) 내의 상변화 물질층(110)을 지날 수 있으며, 상기 상변화 물질층(110)의 결정질 또는 비결정질 상에 따른 저항값을 감지함으로써 읽기 동작이 수행될 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타내는 단면도이다.
도 4를 참조하면, 상변화 물질층(PCM)은 상기 제 2 서브절연층(ILD2)의 상면 및 하부전극(BE)의 상면 상으로 연장될 수 있고, 상기 히터(H)의 하부 측벽(20)과 접할 수 있다. 상기 상변화 물질(PCM)은 상기 히터(H)의 하부 측벽(20)에서 상기 히터(H)와 접할 수 있으며, 상기 히터(H)의 하부 측벽(20)을 제외한 나머지 측벽과는 이격될 수 있다. 제 2 절연층(INS)은 상기 히터(H)의 하부 측벽(20)을 제외한 나머지 측벽으로부터 상기 상변화 물질(PCM)을 격리시킬 수 있다.
도 6a 및 도 6b는 각각 도 1 및 도 5의 상변화 메모리 소자의 히터(H)가 하부히터(H1) 및 상부히터(H2)를 포함하는 것을 개략적으로 나타내는 단면도이다.
도 6a를 참조하면, 상기 히터(H)는 하부전극(BE) 상에 차례로 적층된 하부히터(H1) 및 상부히터(H2)를 포함할 수 있다. 도 6b를 참조하면, 상기 히터(H)는 상변화 물질층(PCM) 상에 차례로 적층된 하부히터(H1) 및 상부히터(H2)를 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 하부히터(H1) 및 상부히터(H2) 사이의 계면(50)의 높이는 도전라인(EL)의 하면보다 하부에 위치할 수 있다. 상기 계면(50)에서는 계면 열전 효과로 인해 상기 히터(H) 내 영역 중 가장 많은 열이 발생될 수 있으며, 계면 열전 효과를 통해 열을 발생시키기 위한 에너지 효율이 증가될 수 있다. 상기 히터(H)에서 발생한 열을 통해 상변화 메모리 소자의 읽기 동작에 따른 전류의 경로가 되는 상변화 물질층(PCM)의 상이 제어될 수 있다.
상기 하부히터(H1)와 상부히터(H2)는 서로 다른 제벡 계수(Seebeck coefficient)를 가진 물질을 포함할 수 있다. 일 예로, 상기 상부전극(TE)에 양의 전압이 가해짐에 따라, 상기 하부히터(H1)의 제벡 계수는 음수이며, 상기 상부히터(H2)의 제벡 계수는 양수일 수 있다. 상기 하부히터(H1)와 상부히터(H2) 간의 제벡 계수의 차가 클 수록, 계면 열전 효과에 따른 상기 히터(H)의 발열 효과가 커질 수 있다.
도 7a 내지 7d 및 도 8a 내지 8d 는 도 1 및 도 5의 상변화 메모리 소자가 하부 열장막(61, 63, 71, 73) 또는 상부 열장막(62, 64, 72, 74)을 더 포함하는 것을 개략적으로 나타내는 단면도이다.
도 7a 내지 7c 및 도 8a 내지 8c를 참조하면, 상변화 메모리 소자는 상기 하부전극(BE)의 하면에 접하는 하부 열장막(61, 71) 또는 상기 상부전극(TE)의 상면에 접하는 상부 열장막(62, 72) 중 적어도 하나를 더 포함할 수 있다. 상기 하부 열장막(61, 71)은 상기 히터(H)에서 발생한 열이 상기 하부전극(BE)의 하부로 빠져나가는 것을 막을 수 있으며, 상기 상부 열장막(62,72)은 상기 히터(H)에서 발생한 열이 상기 상부전극(TE)의 상부로 빠져나가는 것을 막을 수 있다. 즉, 상기 하부 열장막(61, 71) 및 상부 열장막(62, 72)은 상기 히터(H)에서 발생한 열을 상기 상변화 물질층(PCM)에 집중시켜 불필요한 에너지 소모를 감소시킬 수 있다.
도 7d 및 도 8d를 참조하면, 하부 열장막(63, 73)은 제 1 서브절연층(ILD1)의 하면을 따라 연장될 수 있다. 상부 열장막(64, 74)은 제 2 절연층(INS)의 상면을 따라 연장될 수 있다.
이하에서 본 발명에 따른 상변화 메모리 소자의 제조방법의 실시예를 살펴본다.
일 예로, 도 1을 참조하면, 기판(SUB) 상에 하부전극(BE), 제 1 서브절연층(ILD1), 도전라인(EL) 및 제 2 서브절연층(ILD2)이 차례로 형성될 수 있다. 이후 제 1차 포토 및 에칭 공정을 통해 오프닝(100)이 형성될 수 있고, 상변화 물질층(PCM)이 상기 제 2 서브절연층(ILD2)의 상면, 상기 오프닝(100)의 내측면 및 상기 하부전극(BE)의 상면을 따라 연장될 수 있다. 에칭 공정을 통해 상기 하부전극(BE)의 상면 상의 상변화 물질층(PCM) 및 제 2 서브절연층(ILD2)의 상면 상의 상변화 물질층(PCM)이 제거될 수 있고, 상기 하부전극(BE)의 상면이 노출될 수 있다. 제 2 절연층(INS)은 상기 오프닝(100) 내 빈 공간에 충진될 수 있고 상기 제 2 서브절연층(ILD)의 상면 상에 형성될 수 있다. 다시 제 2차 포토 및 에칭 공정을 통해 오프닝(100) 내 일부 영역이 오픈될 수 있고, 상기 하부전극(BE)의 상면이 노출될 수 있다. 상면이 노출된 상기 하부전극(BE) 상에 히터(H) 및 상부전극(TE)이 차례로 적층될 수 있으며, 이후 CMP 공정을 통해 상기 상부전극(TE)의 상면은 상기 제 2 절연층(INS)의 상면과 같은 높이에 형성될 수 있다. 비트라인(BL)은 상기 상부전극(TE) 및 제 2 절연층(INS) 상에 적층될 수 있다.
일 예로, 도 4를 참조하면, 제 1차 포토 및 에칭 공정을 통해 오프닝(100)이 형성될 수 있고, 상변화 물질층(PCM)이 상기 제 2 서브절연층(ILD2)의 상면, 상기 오프닝(100)의 내측면 및 상기 하부전극(BE)의 상면을 따라 연장될 수 있다. 제 2 절연층(INS)이 오프닝(100) 내 빈 공간에 충진될 수 있고, 상기 제 2 서브절연층(ILD)의 상면 및 상기 제 2 서브절연층의 상면 상의 상변화 물질층(PCM) 상에 형성될 수 있다. 다시 제 2차 포토 및 에칭 공정을 통해 오프닝(100) 내 일부 영역이 오픈될 수 있고, 하부전극(BE)의 상면이 노출될 수 있다. 설명의 간략을 위해 도 1과 중복되는 내용의 기재는 생략한다.
일 예로, 도 5를 참조하면, 제 1차 포토 및 에칭 공정을 통해 오프닝(100)이 형성될 수 있고, 상변화 물질층(PCM)이 상기 제 2 서브절연층(ILD2)의 상면, 상기 오프닝(100)의 내측면 및 상기 하부전극(BE)의 상면을 따라 연장될 수 있다. 제 2 절연층(INS)이 오프닝(100) 내 빈 공간에 충진될 수 있고, 상기 제 2 서브절연층(ILD)의 상면 및 상기 제 2 서브절연층의 상면 상의 상변화 물질층(PCM) 상에 형성될 수 있다. 제 2차 포토 및 에칭 공정을 통해 오프닝(100) 내 일부 영역이 오픈될 수 있고, 하부전극(BE) 상의 상변화 물질층(PCM)의 상면이 노출될 수 있다. 상기 하부전극(BE) 상의 상면이 노출된 상변화 물질층(PCM) 상에 히터(H) 및 상부전극(TE)이 차례로 적층될 수 있다. 설명의 간략을 위해 도 1과 중복되는 내용의 기재는 생략한다.
일 예로, 도 6a를 참조하면, 도 1의 상기 히터(H)는 하부히터(H1) 및 상부히터(H2)를 포함할 수 있다. 제 2차 포토 및 에칭 공정 이후, 상면이 노출된 하부전극(BE) 상에 하부히터(H1)가 적층될 수 있고, 하부히터(H1) 상에 상부히터(H2)가 적층될 수 있다. 상기 상부히터(H2) 상에는 상부전극(TE)이 적층될 수 있다. 설명의 간략을 위해 도 1과 중복되는 내용의 기재는 생략한다.
일 예로, 도 6b를 참조하면, 도 5의 상기 히터(H)는 하부히터(H1) 및 상부히터(H2)를 포함할 수 있다. 제 2차 포토 및 에칭 공정 이후, 하부전극(BE) 상의 상면이 노출된 상변화 물질층(PCM) 상에 하부히터(H1)가 적층될 수 있고, 하부히터(H1) 상에 상부히터(H2)가 적층될 수 있다. 상기 상부히터(H2) 상에는 상부전극(TE)이 적층될 수 있다. 설명의 간략을 위해 도 1 및 도 5와 중복되는 내용의 기재는 생략한다.
상기에서는 본 발명의 바람직한 실시예들에 한정하여 설명하였으나 이는 단지 예시일 뿐이며, 본 발명은 이에 한정되지 않고 여러 다양한 방법으로 변경되어 실시될 수 있으며, 나아가 개시된 기술적 사상에 기초하여 별도의 기술적 특징이 부가되어 실시될 수 있음은 자명하다 할 것이다.
BE : 하부전극
H : 히터 PCM : 상변화 물질
ILD1 : 제 1 서브절연층 ILD2 : 제 2 서브절연층
ILD : 제 1 절연층 INS : 제 2 절연층
EL : 도전라인
H : 히터 PCM : 상변화 물질
ILD1 : 제 1 서브절연층 ILD2 : 제 2 서브절연층
ILD : 제 1 절연층 INS : 제 2 절연층
EL : 도전라인
Claims (10)
- 기판 상의 하부전극;
상기 기판 상에 배치되고, 상기 하부전극의 상면을 노출하는 오프닝을 포함하고, 제 1 서브절연층 및 제 2 서브절연층을 포함하는 제 1 절연층;
상기 오프닝 내에서 상기 하부전극 상에 배치되는 히터;
상기 오프닝의 내측면(inner sidewall)을 덮는 상변화 물질층;
상기 오프닝 내에 배치되고, 상기 상변화 물질층과 상기 히터 사이에 개재되는 제 2 절연층;
상기 제 1 서브절연층 및 제 2 서브절연층 사이에 배치되고, 상기 상변화 물질층 및 상기 하부전극에 순차적으로 연결되고, 상기 기판의 상면에 평행한 제 1 방향을 따라 연장되는 도전라인; 및
상기 히터 및 상기 하부전극에 순차적으로 연결되고, 상기 도전라인과 이격되는 비트라인을 포함하는 상변화 메모리 소자. - 제 1항에 있어서,
상기 상변화 물질층은 상기 제 2 서브절연층의 상면 및 상기 하부전극의 상면 상으로 연장되고, 상기 히터의 하부 측벽과 접하는 상변화 메모리 소자. - 제 1항에 있어서,
상기 도전라인의 하면은 상기 히터 높이의 절반보다 높은 상변화 메모리 소자. - 제 1항에 있어서,
상기 히터는 상기 하부전극 상에 차례로 적층된 하부히터 및 상부히터를 포함하는 상변화 메모리 소자. - 제 4항에 있어서,
상기 도전라인의 하면은 상기 하부히터 및 상기 상부히터 사이의 계면의 높이보다 높은 상변화 메모리 소자. - 기판 상의 하부전극;
상기 기판 상에 배치되고, 상기 하부전극의 상면을 노출하는 오프닝을 포함하고, 제 1 서브절연층 및 제 2 서브절연층을 포함하는 제 1 절연층;
상기 오프닝의 내측면을 덮고, 상기 제 2 서브절연층의 상면 및 상기 하부전극의 상면 상으로 연장되는 상변화 물질층;
상기 오프닝 내에 상기 상변화 물질층 상에 배치되는 히터, 상기 히터의 하면은 상기 상변화 물질층과 접하는 것;
상기 오프닝 내에 배치되고, 상기 상변화 물질층과 상기 히터 사이에 개재되는 제 2 절연층;
상기 제 1 서브절연층 및 제 2 서브절연층 사이에 배치되고, 상기 상변화 물질층 및 상기 하부전극에 순차적으로 연결되고, 상기 기판의 상면에 평행한 제 1 방향을 따라 연장되는 도전라인; 및
상기 히터 및 상기 하부전극에 순차적으로 연결되고, 상기 도전라인과 이격되는 비트라인을 포함하는 상변화 메모리 소자. - 제 6항에 있어서,
상기 도전라인의 하면은 상기 히터 높이의 절반보다 높은 상변화 메모리 소자. - 제 6항에 있어서,
상기 히터는 상기 상변화 물질층 상에 차례로 적층된 하부히터 및 상부히터를 포함하는 상변화 메모리 소자. - 제 8항에 있어서,
상기 도전라인의 하면은 상기 하부히터 및 상기 상부히터 사이의 계면의 높이보다 높은 상변화 메모리 소자. - 제 1항 또는 제 6항 중 어느 한 항에 있어서,
상부전극을 더 포함하며,
상기 하부전극의 하면에 접하는 하부 열장벽 또는 상기 상부전극의 상면에 접하는 상부 열장벽을 더 포함하는 상변화 메모리 소자.
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