KR100833505B1 - 상변화층과 발열 전극간에 콘택 크기가 작은 상변화 메모리소자 및 그 제조방법 - Google Patents

상변화층과 발열 전극간에 콘택 크기가 작은 상변화 메모리소자 및 그 제조방법 Download PDF

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윤성민
이승윤
최규정
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유병곤
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Abstract

본 발명의 상변화 메모리 소자는 하부 전극 상에 형성되고 하단부보다 상단부의 길이가 짧은 발열 전극과, 발열 전극의 상단부에 접하여 형성된 상변화층을 포함한다. 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극으로 구성한다. 발열 전극은 절연층 패턴의 외측 또는 내측에 형성되어 있을 수 있다. 이상과 같은 상변화 메모리 소자는 상변화층과 발열 전극간의 콘택 크기를 줄이고 리셋 전류를 줄이면서 고집적화를 이룰 수 있다.

Description

상변화층과 발열 전극간에 콘택 크기가 작은 상변화 메모리 소자 및 그 제조방법{Phase change memory device having a small contact size between phase change layer and heating electrode and fabricating method thereof}
도 1은 본 발명의 제1 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 2는 본 발명의 제2 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 3 및 도 4는 각각 본 발명의 제3 및 제4 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 5는 본 발명의 제5 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 6은 본 발명의 제6 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 7 및 도 8은 본 발명의 제7 및 제8 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 9 및 도 10은 본 발명과 비교를 위한 일반적인 상변화 메모리 소자의 단면도이다.
도 11 내지 도 16은 도 1 및 도 2에 도시한 본 발명의 제1 및 제2 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 17 내지 도 22는 도 3 및 도 4에 도시한 본 발명의 제3 및 제4 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 23 내지 도 28은 도 5 및 도 6에 도시한 본 발명의 제5 및 제6 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 29 내지 도 34는 도 7 및 도 8에 도시한 본 발명의 제7 및 제8 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 300: 반도체 기판, 102a, 102b, 302a, 302b: 하부 전극, 104a, 104b, 404a, 404b: 절연층 패턴, 110a, 110b, 110c, 310a, 310b, 310c: 매몰 절연층, 112a, 112b, 212a, 212b, 312a, 312b, 412a, 412b: 발열 전극, 114a, 114b, 114c, 314a, 314b, 314c: 상변화층, 124a, 124b, 124c, 324a, 324b, 324c: 상부 전극
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 보다 자세하게는 상변화층과 발열 전극간에 콘택 크기가 작은 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
정보를 저장한 후, 전원을 차단하더라도 저장된 정보가 사라지지 않고 보존되는 특징을 가지고 있는 비휘발성 메모리 소자는 최근의 휴대용 개인 단말 기기의 폭발적인 수요 증가와 함께 비약적인 기술의 발전을 이루고 있다. 현재 모바일(mobile) 기기용 비휘발성 메모리 소자 시장의 대부분은 플래쉬 메모리 소자가 점하고 있는 실정이다. 이는 플래쉬 메모리 소자가 기존의 실리콘 반도체 공정을 기반으로 저비용 및 고집적도의 장점을 십분 발휘하고 있기 때문이다.
하지만, 플래쉬 메모리 소자는 정보의 저장에 비교적 높은 전압을 사용해야 한다는 점과 정보의 반복 저장 횟수가 제한된다는 점 때문에 이를 극복하기 위한 차세대 비휘발성 메모리 소자에 대한 연구 개발이 활발히 진행되고 있다. 차세대 비휘발성 메모리 소자는 정보 저장 방법에 따라 크게 두 가지 형태로 나눌 수 있다. 첫번째는 커패시터형(capacitor type) 메모리 소자이며, 두번째는 레지스터형(resistor type) 메모리 소자이다.
커패시터형 메모리 소자의 대표적인 예로는 강유전체 재료를 이용한 강유전체 메모리 소자가 대표적이다. 강유전체 메모리 소자는 전압을 인가하였을 때 커패시터를 구성하는 강유전체 박막의 분극 방향을 일정 방향으로 정렬시켜 이 분극 방향의 차이로부터 저장된 정보의 종류를 판독하는 형식을 취한다. 그런데, 강유전체 메모리 소자는 고집적화가 어렵고 파괴적(destructive)으로 데이터를 읽어야 하는 치명적인 결함을 가지고 있다.
레지스터형 비휘발성 메모리 소자는 자기 저항 메모리(Magneto-resistive RAM, MRAM) 소자와 상변화 메모리(Phase-Change RAM, PRAM) 소자가 대표적이다. 자기 저항 메모리 소자의 경우, 두 자성 재료 사이에 매우 얇은 절연층을 삽입한 형태의 소자 구조를 가지고 있다. 자기 저항 메모리 소자는 절연층을 둘러싼 두 자성 재료의 스핀 분극 방향을 제어하여 정보를 저장하며, 스핀 분극 방향이 동일한 경우와 상이한 경우 사이의 절연층을 통과하는 터널 전류의 크기, 즉 저항의 크기로부터 저장된 정보의 종류를 판독하는 방식이다. 자기 저항 메모리 소자는 작은 센 싱 마진(sensing margin) 및 고집적화의 어려움을 가지고 있다.
상변화 메모리 소자는 결정 상태에 따라 저항값이 바뀌는 상변화층을 이용한다. 상변화 메모리 소자는 상변화층에 적절한 조건의 전류 또는 전압을 인가하여 전기적 주울열(joule-heat)에 의해 상변화층의 결정 상태를 제어하는 방법으로 정보를 저장한다. 상변화 메모리 소자는 고저항의 비정질 상태의 상변화층으로부터 저저항의 결정 상태의 상변화층으로 변화시켜 셋(SET, 온 상태, 논리값 "0") 동작을 수행하고, 저저항의 결정 상태의 상변화층으로부터 고저항의 비정질 상태의 상변화층으로 변화시켜 리셋(RESET, 오프 상태, 논리값 "1") 동작을 수행한다. 상변화 메모리 소자는 상변화층의 결정 상태에 따른 저항값의 변화로부터 저장된 정보의 종류를 판독한다.
상변화 메모리 소자는 DRAM 및 플래쉬 메모리 소자의 성능을 통합할 차세대 메모리 소자로 고려되고 있고 고집적화에 다른 재료 특성의 열화가 전혀 없는 새로운 차원의 메모리로 여겨지고 있다. 상변화 메모리 소자는 현재까지 CD-RW나 DVD 등의 광저장 정보 장치에 주로 사용되어 오던 칼코게나이드 금속 합금계의 상변화 재료를 그대로 사용할 수 있으며, 제조 공정이 기존의 실리콘 기반 소자 제작 공정과 잘 정합하기 때문에 DRAM과 동등한 정도 이상의 집적도를 쉽게 구현할 수 있다.
상변화 메모리 소자는 구조적으로 비교적 간단한 적층 구조로 제작이 용이하고, 제조 공정이 단순하고 셀 크기를 기존의 메모리 소자에 비해 크게 줄일 수 있다는 장점을 가지고 있다. 또한, 상변화 메모리 소자는 경쟁 기술인 MRAM 및 FRAM 등에 비해 용량 대비 저가격화 달성이 용이하다. 따라서, 상변화 메모리 소자는 지 금까지의 기술 개발 상황으로 보아 현재의 플래쉬 메모리 소자를 대체할 수 있는 가장 유력한 차세대 비휘발성 메모리 소자의 후보로서 큰 주목을 모으고 있다.
그런데, 상변화 메모라 소자는 기존의 메모리 소자의 대용량화 및 고집적화 경향을 고려한다면 디자인 룰을 더 감축(shrink)해서 고집적화를 이루어야 한다. 이를 위하여 상변화 메모리 소자는 상변화층과 발열 전극간의 콘택 크기를 줄이는 것이 반드시 필요하다. 특히, 상변화층과 발열 전극간의 콘택 크기는 상변화 메모리 소자의 리셋 전류를 결정하는 가장 중요한 인자로 알려져 있다. 따라서, 상변화층과 발열 전극간의 콘택 크기를 줄일 경우 고집적화도 이룰 수 있고, 리셋 전류도 줄일 수 있을 것으로 사료된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 시킬 수 있는 상변화층과 발열 전극간의 콘택 크기를 줄일 수 있는 상변화 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상변화층과 발열 전극간의 콘택 크기를 줄여 작은 디자인 룰에서도 용이하고 안정적으로 상변화 메모리 소자를 제조할 수 있는 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 측면(aspect)에 의한 상변화 메모리 소자는 반도체 기판 상에 하부 전극이 형성되어 있고, 하부 전극 상에는 하단부보다 상단부의 길이가 짧은 발열 전극이 형성되어 있다. 발열 전극의 상단부에 접하여 상변화층이 형성되어 있고, 상변화층 상에 상부전극이 형성되어 있다. 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극으로 구성한다.
본 발명의 다른 측면에 의한 상변화 메모리 소자는 제1 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판을 포함한다. 제1 단위 상변화 메모리 소자 부분에는 제1 하부 전극과 제1 하부 전극 상에 하단부보다 상단부의 길이가 짧은 제1 발열 전극이 형성되어 있다. 제2 단위 상변화 메모리 소자 부분에는 제2 하부 전극과, 제2 하부 전극 상에 제1 발열 전극과 대향하여 하단부보다 상단부의 길이가 짧은 제2 발열 전극이 형성되어 있다. 상기 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극일 수 있다. 그리고, 반도체 기판 상에는 제1 발열 전극 및 제2 발열 전극을 서로 절연하도록 매몰 절연층이 형성되어 있다. 제1 발열 전극 및 제2 발열 전극의 상단부에 접하여 상변화층이 형성되어 있다. 상변화층 상에는 상부전극이 형성되어 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 측면에 의한 상변화 메모리 소자의 제조방법은 반도체 기판 상에 하부 전극을 형성하고, 하부 전극 상에 하단부보다 상단부의 길이가 짧은 발열 전극을 형성하는 것을 포함한다. 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극으로 형성한다. 발열 전극의 상단부에 접하여 상변화층을 형성한다. 상변화층 상에 상부전극을 형성한다.
또한, 본 발명의 다른 측면에 의한 상변화 메모리 소자의 제조방법은 제1 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판을 준비하는 것을 포함한다. 제1 및 제2 단위 상변화 메모리 소자 부분에 각각 제1 및 제2 하부 전극을 형성한다. 제1 및 제2 하부 전극 상의 각각에 하단부보다 상단부의 길이가 짧고 서로 대향되도록 제1 및 제2 발열 전극을 형성한다. 반도체 기판 상에 상기 제1 및 제2 발열 전극을 서로 절연하는 매몰 절연층을 형성한다. 제1 및 제2 발열 전극의 상단부에 접하여 상변화층을 형성한다. 상변화층 상에 상부전극을 형성한다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
본 발명은 상변화층과 발열 전극간의 콘택 크기를 크게 줄일 수 있는 상변화 메모리 소자의 구조 및 그 제조방법을 제공한다. 이에 따라, 본 발명의 상변화 메모리 소자의 발열 전극은 상변화층과 접하는 상단부의 길이가 하단부의 길이보다 짧게 작게 구성한다. 이를 위하여, 본 발명의 상변화 메모리 소자의 발열 전극은 L자형이나 스페이서형으로 구성한다.
물론, 본 발명의 상변화 메모리 소자의 발열 전극은 L자형이나 스페이서형이 아니더라도 상변화층과 접하는 콘택 크기를 줄일 수 있으면 L자형이나 스페이서형을 더 변형할 수 도 있다. 이하에서는, 상변화층과 발열 전극간의 콘택 크기를 줄일 수 있는 상변화 메모리 소자 및 그 제조방법의 실시예들을 상세히 설명한다.
상변화 메모리 소자
도 1은 본 발명의 제1 실시예에 의한 상변화 메모리 소자의 단면도이다.
구체적으로, 도 1은 싱글 비트 동작을 수행할 수 있는 상변화 메모리 소자를 도시한 것이다. 본 발명의 상변화 메모리 소자는 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)으로 한정된 반도체 기판(100)을 포함한다. 제1 단위 상변화 메모리 소자 부분(a)에는 제1 하부 전극(102a)이 형성되어 있다. 제1 하부 전극(102a)은 두 개의 단위 상변화 메모리 소자의 하부 단자 역할을 하며 저저항의 금속막으로 형성한다. 제1 하부 전극(102a)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W), 등의 금속 물질, 실리콘, 이러한 물질들의 금속 합금 또는 이러한 물질들의 금속 화합물로 구성한다. 제1 하부 전극(102a) 상에 제1 절연층 패턴(104a)이 형성되어 있다.
제1 절연층 패턴(104a)의 일측벽에 외측으로 하단부의 길이(X1)보다 상단부의 길이(Y1)가 짧은 제1 발열 전극(112a)이 형성되어 있다. 제1 발열 전극(112a)은 제1 절연층 패턴(104a)의 외측으로 L자형으로 구성된다. 제1 발열 전극(112a)은 Ti계 물질층, 예컨대 티탄질화물(TiN), 티탄산질화물(TiON), 티탄알루미늄질화물(TiAlN), Ta계 물질층, 예컨대 탄탈알루미늄질화물(TaAlN), 탄탈실리콘질화물(TaSiN), 또는 SiGe계 물질층으로 구성된다. 제1 발열 전극(112a)은 하나의 막질로도 구성할 수 있고, 복수개의 막질로도 구성할 수 있다.
제1 하부 전극(102a) 및 제1 발열 전극(112a)을 절연하는 제1 매몰 절연층(110a)이 반도체 기판(100) 상에 형성되어 있다. 제1 절연층 패턴(104a) 및 제1 발열 전극(112a) 상에는 제1 상변화층(114a) 및 제1 배리어층(116a)이 순차적으로 형성되어 있다. 제1 배리어층(116a)은 평탄화 절연층(118) 내의 제1 비아홀(120a) 에 형성된 제1 비아(122a)를 통하여 제1 상부 전극(124a)과 연결된다. 제1 배리어층(116a)은 제1 비아(122a) 및 제1 상부 전극(124a)과의 계면 특성 향상 및 저저항 연결을 위하여 형성된다.
제1 상변화층(114a)은 주기율표에서 VI족 물질을 적어도 하나 이상 포함하는 칼코게나이드의 금속 합금으로 구성한다. 제1 상변화층(114a)은 금속 합금의 구성 원소 및 조성에 따라 다양한 상변화 특성을 가지며 이것은 상변화 메모리 소자의 동작에 매우 중요한 역할을 한다. 제1 상변화층(114a)의 구성 물질에 대하여는 후에 보다 자세하게 설명한다. 제1 배리어층(116a)은 하나 이상의 물질층으로 구성된다. 제1 배리어층(116a)은 Ti계 물질층, 예컨대 Ti층, TiAlN층, TiSiN층 및 TiN층중에서 선택된 어느 하나의 물질층 또는 그 조합층을 이용하여 구성된다. 제1 상부 전극(124a)은 제1 하부 전극(102a)과 동일한 물질로 구성된다.
제2 단위 상변화 메모리 소자 부분(b)에는 제2 하부 전극(102b)이 형성되어 있다. 제2 하부 전극(102b)은 제1 하부 전극(102a)과 동일한 물질로 구성된다. 제1 하부 전극(102b) 상에 제2 절연층 패턴(104b)이 형성되어 있다. 제2 절연층 패턴(104b)의 일측벽에 외측으로 하단부의 길이(X1)보다 상단부의 길이(Y1)가 짧은 제2 발열 전극(112b)이 형성되어 있다. 제2 발열 전극(112b)은 제1 발열 전극(112a)과 동일한 막질로 구성한다. 제2 발열 전극(112b)은 제2 절연층 패턴(104b)의 외측으로 L자형으로 구성된다.
제2 하부 전극(102b) 및 제2 발열 전극(112b)을 절연하는 제2 매몰 절연층(110b)이 반도체 기판(100) 상에 형성되어 있다. 제2 절연층 패턴(104b) 및 제2 발열 전극(112b) 상에는 제2 상변화층(114b) 및 제2 배리어층(116b)이 순차적으로 형성되어 있다. 제2 배리어층(116b)은 평탄화 절연층(118) 내의 제2 비아홀(120b)에 형성된 제2 비아(122b)를 통하여 제2 상부 전극(124b)과 연결된다. 제2 상변화층(114b) 및 제1 배리어층(116b)은 각각 제1 상변화층(114a) 및 제1 배리어층(116a)과 동일하게 구성된다. 제2 상부 전극(124b)은 제1 상부 전극(124a)과 동일한 물질로 구성된다.
제1 단위 상변화 메모리 소자 부분(a)의 제1 하부 전극(102a) 및 제1 발열 전극(112a)과 제2 단위 상변화 메모리 소자 부분(b)의 제2 하부 전극(102b) 및 제2 발열 전극(112b)은 제3 매몰 절연층(110c)에 의하여 서로 절연되어 있다. 그리고, 제1 단위 상변화 메모리 소자 부분(a)의 제1 상변화층(114a) 및 제1 배리어층(116a)과 제2 단위 상변화 메모리 소자 부분(b)의 제2 상변화층(114b) 및 제2 배리어층(116b)은 평탄화 절연층(118)에 의하여 절연되어 있다.
본 실시예에서는, 제1 및 제2 상부 전극(124a, 124b)이 제1 및 제2 배리어층(116a, 116b)과 제1 및 제2 비아(122a, 122b)를 통하여 제1 및 제2 상변화층(114a, 114b)과 연결되나, 제1 및 제2 상부 전극(124a, 124b)을 바로 제1 및 제2 상변화층(114a, 114b) 상에 형성하여도 무방하다.
이상과 같은 본 발명에 의한 상변화 메모리 소자에 있어서, 제1 및 제2 하부 전극(102a, 102b) 상에 형성되면서 제1 및 제2 상변화층(114a, 114b)과 접하는 제1 및 제2 발열 전극(112a, 112b)이 L자형으로 구성되어 있다. 이렇게 될 경우, 제1 및 제2 발열 전극(112a, 112b)의 상단부의 길이(Y1)는 하단부(X1)보다 짧게 되어 제1 및 제2 상변화층(114a, 114b)과 제1 및 제2 발열 전극(112a, 112b)간의 콘택 크기를 크게 줄일 수 있다. 제1 및 제2 발열 전극(112a, 112b)의 상단부의 길이(Y1)는 100nm 이하, 바람직하게는 50nm 이하, 더욱 바람직하게는 10 내지 50nm로 구성할 수 있다. 제1 및 발열 전극(112a, 112b)의 하단부의 길이(X1)는 상단부의 길이(Y1)에 비해 2배 이상으로 형성하는 것이 바람직하다.
또한, 본 발명의 상변화 메모리 소자는 제1 단위 상변화 메모리 소자 부분(a)과 제2 단위 상변화 메모리 소자 부분(b)에 각각 제1 및 제2 상변화층(114a, 114b) 및 제1 및 제2 상부 전극(124a, 124b)이 형성되어 있다. 이에 따라, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)에 각각 전류 또는 전압을 인가하여 상변화층(114a, 114b, 114c)의 결정 상태를 각각 제어함으로써 온오프의 동작을 수행한다.
다시 말해, 본 발명의 상변화 메모리 소자는 제1 하부 전극(102a), 제1 발열 전극(112a), 제1 상변화층(114a) 및 제1 상부 전극(124a)을 포함하는 제1 단위 상변화 메모리 소자를 구성함으로써 온오프의 한 비트 동작을 수행한다. 그리고, 제2 하부 전극(102b), 제2 발열 전극(112b), 제2 상변화층(114b) 및 제2 상부 전극(124b)을 포함하는 제2 단위 상변화 메모리 소자를 구성함으로써 온오프의 한 비트 동작을 수행한다. 따라서, 본 발명의 상변화 메모리 소자는 제1 및 제2 상부 전극(124a, 124b)에 의해 하나의 단위 상변화 메모리 소자 부분의 동작이 제어되는 싱글 비트 동작이 가능하다.
도 2는 본 발명의 제2 실시예에 의한 상변화 메모리 소자의 단면도이다.
구체적으로, 도 2는 멀티 비트 동작을 수행할 수 있는 상변화 메모리 소자를 도시한 것이다. 본 발명의 제2 실시예에 의한 상변화 메모리 소자는 제1 실시예와 비교하여 제3 상변화층(114c) 및 제3 상부 전극(124c)을 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b) 전체에 걸쳐 형성한 것을 제외하고는 동일하다. 도 2에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 그리고, 제3 상변화층(114c) 및 제3 상부 전극(124c)의 구성 물질도 제1 실시예의 제1 및 제2 상변화층(114a, 114b) 및 제1 및 제2 상부 전극(124a, 124b)과 동일하다. 또한, 제3 배리어층(116c)의 구성 물질도 제1 및 제2 배리어층(116a, 116b)과 동일하다.
보다 상세하게, 제1 단위 상변화 메모리 소자 부분(a)의 제1 절연층 패턴(104a) 및 제1 발열 전극(112a)과, 제2 단위 상변화 메모리 소자 부분(b)의 제2 절연층 패턴(104b) 및 제2 발열 전극(112b) 상에는 제3 상변화층(114c) 및 제3 배리어층(116c)이 순차적으로 형성되어 있다. 제3 배리어층(116c)은 평탄화 절연층(118) 내의 제3 비아홀(120c)에 형성된 제3 비아(122c)를 통하여 제3 상부 전극(124c)과 연결된다. 본 실시예에서는, 제3 상부 전극(124c)이 제3 배리어층(116c)과 제3 비아(122c)를 통하여 제3 상변화층(114c)과 연결되나, 제3 상부 전극(124c)을 바로 제3 상변화층(114c) 상에 형성하여도 무방하다.
본 실시예에서, 제3 상변화층(114c) 및 제3 상부 전극(124)은 제1 단위 상변화 메모리 소자 부분(a)과 제2 단위 상변화 메모리 소자 부분(b) 모두에 걸쳐서 형성되어 있다. 다시 말해, 본 실시예는 제3 상변화층(114c) 상부에서 서로 연결된 제3 상부 전극(124c)을 구비한다. 이에 따라, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)은 각각 비트 동작을 수행하고, 하나의 제3 상부 전극(124c)에 의해 두 개의 단위 상변화 메모리 소자 부분(a, b)의 비트 동작이 제어되는 멀티 비트 동작을 수행한다. 이렇게 멀티 비트 동작을 수행할 경우 집적도를 크게 향상시킬 수 있다.
도 3 및 도 4는 각각 본 발명의 제3 및 제4 실시예에 의한 상변화 메모리 소자의 단면도이다.
구체적으로, 도 3 및 도 4의 제3 및 제4 실시예의 상변화 메모리 소자는 도 1 및 도 2의 제1 및 제2 실시예의 상변화 메모리 소자의 구조와 비교하여, 제1 및 제2 발열 전극(212a, 212b)이 각각 제1 및 제2 절연층 패턴(104a, 104b)의 내측벽에 형성된 것을 제외하고는 구조 및 효과 면에서 모두 동일하다. 도 3 및 도 4에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.
즉, 본 발명의 제3 및 제4 실시예에 의한 상변화 메모리 소자의 제1 및 제2 발열 전극(212a, 212b)은 제1 및 제2 절연층 패턴(104a, 104b)의 내측벽에 형성된 것이고, 앞서의 제1 및 제2 실시예에 의한 상변화 메모리 소자의 제1 및 제2 발열 전극(112a, 112b)이 제1 및 제2 절연층 패턴(104a, 104b)의 외측벽에 형성된 것이다.
도 5는 본 발명의 제5 실시예에 의한 상변화 메모리 소자의 단면도이다.
구체적으로, 도 5의 제5 실시예의 상변화 메모리 소자는 도 1 내지 제4 실시예의 상변화 메모리 소자의 구조와 비교하여 제1 및 제2 발열 전극(312a, 312b)이 스페이서형으로 형성된 것을 제외하고는 구조 및 효과 면에서 모두 동일하다. 도 5는 싱글 비트 동작을 수행할 수 있는 경우의 상변화 메모리 소자를 도시한 것이다.
구체적으로, 도 5는 싱글 비트 동작을 수행할 수 있는 경우이다. 본 발명의 상변화 메모리 소자는 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)으로 한정된 반도체 기판(300)을 포함한다. 제1 단위 상변화 메모리 소자 부분(a)에는 제1 하부 전극(302a)이 형성되어 있다.
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제1 하부 전극(302a)은 두 개의 단위 상변화 메모리 소자의 하부 단자 역할을 하며 저저항의 금속막으로 형성한다. 제1 하부 전극(302a)은 제1 내지 제4 실시예의 제1 하부 전극(102a)과 동일한 물질로 구성한다. 제1 하부 전극(302a) 상에 외측으로 하단부의 길이(X3)보다 상단부의 길이(Y3)가 짧은 제1 발열 전극(312a)이 형성되어 있다. 제1 발열 전극(312a)은 외측으로 기울진 스페이서형으로 구성된다. 제1 발열 전극(312a)은 제1 내지 제4 실시예의 제1 발열 전극(112a)과 동일한 물질로 구성한다.
제1 하부 전극(302a) 및 제1 발열 전극(312a)을 절연하는 제1 매몰 절연층(310a)이 반도체 기판(100) 상에 형성되어 있다. 제1 매몰 절연층(310a) 및 제1 발열 전극(312a) 상에는 제1 상변화층(314a) 및 제1 배리어층(316a)이 순차적으로 형성되어 있다. 제1 배리어층(316a)은 평탄화 절연층(318) 내의 제1 비아홀(320a)에 형성된 제1 비아(322a)를 통하여 제1 상부 전극(324a)과 연결된다. 제1 배리어층(316a)은 하나 이상의 물질층으로 구성한다. 제1 상변화층(314a) 및 제1 배리어층(316a)은 각각 제1 내지 제4 실시예의 제1 상변화층(114a) 및 제1 배리어 층(116a)과 동일한 물질로 구성한다.
제2 단위 상변화 메모리 소자 부분(b)에는 제2 하부 전극(302b)이 형성되어 있다. 제2 하부 전극(302b)은 제1 하부 전극(302a)과 동일한 물질로 구성한다. 제2 하부 전극(302b) 상에 하단부의 길이(X3)보다 상단부의 길이(Y3)가 짧은 제2 발열 전극(312b)이 형성되어 있다. 제2 발열 전극(312b)은 외측으로 기울진 스페이서형으로 구성된다. 제2 발열 전극(312b)은 제1 발열 전극(312a)과 동일한 물질로 구성한다.
제2 하부 전극(302b) 및 제2 발열 전극(312b)을 절연하는 제2 매몰 절연층(310b)이 반도체 기판(100) 상에 형성되어 있다. 제2 매몰 절연층(310b) 및 제2 발열 전극(312b) 상에는 제2 상변화층(314b) 및 제2 배리어층(316b)이 순차적으로 형성되어 있다. 제2 배리어층(316b)은 평탄화 절연층(318) 내의 제2 비아홀(320b)에 형성된 제2 비아(322b)를 통하여 제2 상부 전극(324b)과 연결된다. 제2 상변화층(314b) 및 제2 배리어층(316b)은 제1 상변화층(314a) 및 제1 배리어층(316a)과 동일한 물질로 구성한다.
제1 단위 상변화 메모리 소자 부분(a)의 제1 하부 전극(302a) 및 제1 발열 전극(312a)과 제2 단위 상변화 메모리 소자 부분(b)의 제2 하부 전극(302b) 및 제2 발열 전극(312b)은 제3 매몰 절연층(310c)에 의하여 서로 절연되어 있다. 그리고, 제1 단위 상변화 메모리 소자 부분(a)의 제1 상변화층(314a) 및 제1 배리어층(316a)과 제2 단위 상변화 메모리 소자 부분(b)의 제2 상변화층(314b) 및 제2 배리어층(316b)은 평탄화 절연층(318)에 의하여 절연되어 있다.
본 실시예에서는, 제1 및 제2 상부 전극(324a, 324b)이 제1 및 제2 배리어층(316a, 316b)과 제1 및 제2 비아(322a, 322b)를 통하여 제1 및 제2 상변화층(314a, 314b)과 연결되나, 제1 및 제2 상부 전극(324a, 324b)을 바로 제1 및 제2 상변화층(314a, 314b) 상에 형성하여도 무방하다.
이상과 같이, 본 발명의 제5 실시예는 제1 및 발열 전극(312a, 312b)의 상단부의 길이(Y3)는 하단부(X3)보다 짧게되어 상변화층(314a, 314b, 314c)과 접하는 제1 및 제2 발열 전극(312a, 312b)의 콘택 크기를 크게 줄일 수 있다. 제1 및 발열 전극(312a, 312b)의 상단부의 길이(Y3)는 100nm이하, 바람직하게는 50nm 이하, 더욱 바람직하게는 10 내지 50nm로 구성할 수 있다. 제1 및 발열 전극(312a, 312b)의 하단부의 길이(X3)는 상단부의 길이(Y3)의 2배 이상으로 구성하는 것이 바람직하다. 그리고, 본 발명의 제5 실시예에서는, 제1 및 제2 상변화층(314a, 314b) 및 제1 및 제2 상부 전극(324a, 324b)은 제1 단위 상변화 메모리 소자 부분(a)과 제2 단위 상변화 메모리 소자 부분(b)에서 분리되어 형성되어 있어 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)이 각각 동작하는 싱글 비트 동작이 가능하다.
도 6은 본 발명의 제6 실시예에 의한 상변화 메모리 소자의 단면도이다.
구체적으로, 도 6은 멀티 비트 동작을 수행할 수 있는 상변화 메모리 소자를 도시한 것이다. 본 발명의 제6 실시예에 의한 상변화 메모리 소자는 제5 실시예와 비교하여 제3 상변화층(314c) 및 제3 상부 전극(324c)을 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b) 전체에 걸쳐 형성한 것을 제외하고는 모두 동일하다.
도 6에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다. 그리고, 제3 상변화층(314c) 및 제3 상부 전극(324c)의 구성 물질도 제5 실시예의 제1 및 제2 상변화층(314a, 314b) 및 제1 및 제2 상부 전극(324a, 324b)과 동일하다. 또한, 제3 배리어층(316c)의 구성 물질도 제1 및 제2 배리어층(316a, 316b)과 동일하다.
보다 상세하게, 제1 단위 상변화 메모리 소자 부분(a)의 제1 발열 전극(312a)과, 제2 단위 상변화 메모리 소자 부분(b)의 제2 발열 전극(312b) 상에는 제3 상변화층(314c) 및 제3 배리어층(316c)이 순차적으로 형성되어 있다. 제3 배리어층(316c)은 평탄화 절연층(318) 내의 제3 비아홀(320c)에 형성된 제3 비아(322c)를 통하여 제3 상부 전극(324c)과 연결된다. 본 실시예에서는, 제3 상부 전극(324c)이 제3 배리어층(316c)과 제3 비아(322c)를 통하여 제3 상변화층(314c)과 연결되나, 제3 상부 전극(324c)을 바로 제3 상변화층(314c) 상에 형성하여도 무방하다.
본 실시예에서, 제3 상변화층(314c) 및 제3 상부 전극(324)은 제1 단위 상변화 메모리 소자 부분(a)과 제2 단위 상변화 메모리 소자 부분(b) 모두에 걸쳐서 형성되어 있다. 다시 말해, 본 실시예는 제3 상변화층(314c) 상부에서 서로 연결된 제3 상부 전극(324c)을 구비한다. 이에 따라, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)은 각각 비트 동작을 수행하고, 하나의 제3 상부 전극(324c)에 의해 두 개의 단위 상변화 메모리 소자 부분(a, b)의 비트 동작이 제어되는 멀티 비트 동작을 수행한다. 이렇게 멀티 비트 동작을 수행 할 경우 집적도를 향상시킬 수 있다.
도 7 및 도 8은 본 발명의 제7 및 제8 실시예에 의한 상변화 메모리 소자의 단면도이다.
구체적으로, 도 7 및 도 8의 제7 및 제8 실시예의 상변화 메모리 소자는 도 5 및 도 6의 제5 및 제6 실시예의 상변화 메모리 소자의 구조와 비교하여, 제1 및 제2 발열 전극(412a, 412b)이 각각 제1 및 제2 절연층 패턴(404a, 404b)의 내측벽에 형성된 것을 제외하고는 구조 및 효과 면에서 모두 동일하다. 도 7 및 도 8에서, 도 5 및 도 6과 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명의 제7 및 제8 실시예에 의한 상변화 메모리 소자의 제1 및 제2 발열 전극(412a, 412b)은 제1 및 제2 절연층 패턴(404a, 404b)의 내측벽에 안쪽으로 기울어진 형태의 스페이서형으로 형성된 것이고, 앞서의 제5 및 제6 실시예에 의한 상변화 메모리 소자의 제1 및 제2 발열 전극(312a, 312b)은 하부 전극 상에서 바로 외측으로 기울어진 스페이서형으로 형성된 것이다.
상변화 메모리 소자에 관한 비교예
도 9 및 도 10은 본 발명과 비교를 위한 일반적인 상변화 메모리 소자의 단면도이다.
구체적으로, 도 9에 도시한 일반적인 상변화 메모리 소자는 반도체 기판(100) 상에 하부 전극(102)이 형성되어 있다. 하부 전극(102) 상에는 절연층 패턴(104)이 형성되어 있고, 절연층 패턴(104) 내에 콘택홀(105)이 형성되어 있다. 콘택홀(105) 내에는 발열 전극(106)이 매립되어 있고, 발열 전극(106) 상에는 상변 화층(114)이 형성되어 있다.
그리고, 도 10에 도시한 일반적인 상변화 메모리 소자는 하부 전극(102) 상에 발열 전극(106)이 형성되어 있다. 발열 전극(106) 상에는 발열 전극(102)을 노출하는 콘택홀(105)을 갖는 제1 절연층 패턴(104)이 형성되어 있다. 콘택홀(105)을 매립하면서 발열 전극(106) 상에 상변화층(114)이 형성되어 있다. 도 9 및 도 10에 도시한 상변화층(114) 상에는 배리어층(116)이 형성되어 있다. 배리어층(116)은 비어(122)를 통하여 상부 전극(124)과 연결된다. 도 9 및 도 10에서, 참조번호 120은 비어홀을 나타내고, 참조번호 118은 평탄화 절연층을 나타낸다.
일반적인 상변화 메모리 소자는 도 9에 도시한 바와 같이 발열 전극(106)을 콘택홀(105)내에 매립하는 구조이거나, 도 10에 도시한 바와 같이 상변화층(114)을 콘택홀(105)에 매립하는 구조이다. 그런데, 일반적인 상변화 메모리 소자는 집적도가 높아질수록 콘택홀(105)의 크기가 작아지고 이에 따라 발열 전극(106)과 상변화층(114)간의 콘택 크기(X5)도 작아지게 된다. 그러나, 일반적인 상변화 메모리 소자는 콘택홀(105)의 크기가 50nm 이하로 작아지게 되면, 콘택홀(105)에 발열 전극(106)이나 상변화층(114)을 매립하지 못할 가능성이 커지게 되어 집적도를 더 높이는 것은 불가능하게 된다.
이를 극복하기 위해, 본 발명은 앞서 실시예들에서 설명한 바와 같이 콘택홀(105)에 발열 전극(106)이나 상변화층(114)을 매립하지 않고 발열 전극(106)과 상변화층(114)간의 콘택 크기를 줄이는 것이다. 이에 따라, 본 발명의 상변화 메모리 소자는 발열 전극은 상변화층과 접하는 상단부의 길이가 하단부의 길이보다 짧 게 작게 구성한다. 앞서 설명한 바와 같이 일예로써, 본 발명의 상변화 메모리 소자의 발열 전극은 L자형이나 스페이서형으로 구성하는 것이다.
상변화 메모리 소자의 제조방법
도 11 내지 도 16은 도 1 및 도 2에 도시한 본 발명의 제1 및 제2 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)으로 한정되어 있는 반도체 기판(100), 예컨대 실리콘 기판을 준비한다. 반도체 기판(100) 상에 하부 전극용 제1 도전막(102)을 형성한다. 하부 전극용 제1 도전막(102)은 두 개의 단위 상변화 메모리 소자의 하부 단자 역할을 하며 저저항의 금속막으로 형성한다. 하부 전극용 제1 도전막(102)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W), 등의 금속 물질, 실리콘, 이러한 물질들의 금속 합금 또는 이러한 물질들의 금속 화합물로 형성한다.
제1 도전막(102) 상에 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분을 분리하는데 이용하는 분리 절연층(104)을 형성한다. 분리 절연층(104)은 기판(100) 상에 절연층을 형성한 후 패터닝하여 형성한다. 분리 절연층(104)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다.
분리 절연층(104) 및 제1 도전막(102) 상에 발열 전극용 제2 도전막(106)을 형성한다. 발열 전극용 제2 도전막(106)은 후에 형성되는 상변화층과의 접촉 부분에서 상변화층의 결정 상태를 변화시키기에 충분한 열을 발생시키는 역할을 한다. 이것은 하부 전극용 제1 도전막(102)을 통해 공급된 전류에 의해 달성되며, 따라서 발열 전극용 제2 도전막(106)의 저항은 일반적인 금속 전극에 비해 높은 물질을 이용한다.
발열 전극용 제2 도전막(106)을 구성하는 재료의 선택은 상변화 메모리 소자의 동작 특성을 결정짓는 중요한 요소이다. 발열 전극용 제2 도전막(106)은 Ti계 물질층, 예컨대 티탄질화물(TiN), 티탄산질화물(TiON), 티탄알루미늄질화물(TiAlN), Ta계 물질층, 예컨대 탄탈알루미늄질화물(TaAlN), 탄탈실리콘질화물(TaSiN), 또는 SiGe계 물질층으로 형성한다. 발열 전극용 제2 도전막(106)은 하나의 막질로도 형성할 수 있고, 복수개의 막질로도 형성할 수 있다.
제2 도전막(106) 상에 사진식각공정을 이용하여 포토레지스트 패턴(108)을 형성한다. 포토레지스트 패턴(108)은 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)의 경계 부분을 노출하도록 형성한다.
도 12를 참조하면, 포토레지스트 패턴(108)을 식각 마스크로 제2 도전막(106), 분리 절연층(104) 및 제1 도전막(102)을 패터닝한다. 이렇게 되면, 제1 단위 상변화 메모리 소자 부분은 제1 하부 전극(102a)과, 제1 하부 전극(102) 상의 제1 절연층 패턴(104a)과, 제1 절연층 패턴(104a)의 상부 표면 및 측벽, 및 제1 하부 전극(102a) 상에 제1 도전 패턴(106a)이 형성된다.
제2 단위 상변화 메모리 소자 부분은 제2 하부 전극(102b)과, 제2 하부 전극(102b) 상의 제2 절연층 패턴(104b)과, 제2 절연층 패턴(104b)의 상부 표면 및 측벽, 및 제2 하부 전극(102b) 상에 제2 도전 패턴(106b)이 형성된다. 그리고, 반 도체 기판(100) 상에는 제1 상변화 메모리 소자 부분(a) 및 제2 상변화 메모리 소자 부분(b)을 구분하는 홀(109)이 형성된다.
도 13을 참조하면, 포토레지스트 패턴(108)을 제거한다. 홀(109)을 매립하면서 제1 및 제2 도전 패턴(106a, 106b) 상에 층간 절연층(110)을 형성한다. 층간 절연층(110)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다.
도 14를 참조하면, 제1 절연층(104a) 패턴 및 제2 절연층 패턴(104b)을 노출하도록 층간 절연층(110)을 평탄화시킨다. 이렇게 되면, 제1 및 제2 절연층 패턴(104a, 104b)의 일측벽에 외측으로 하단부의 길이보다 상단부의 길이가 짧은 제1 및 제2 발열 전극(112a, 112b)이 형성된다. 제1 및 제2 발열 전극(112a, 112b)은 제1 및 제2 절연층 패턴(104a, 104b)의 외측으로 L자형으로 구성된다. 그리고, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)에 각각 제1 매몰 절연층(110a) 및 제2 매몰 절연층(110b)을 형성하고, 홀(109) 내에 매립되는 제3 매몰 절연층(110)을 형성한다. 제3 매몰 절연층(110c)은 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)을 절연시키는 역할을 수행한다.
도 15a 및 도 15b를 참조하면, 제1 및 제2 절연층 패턴(104a, 104b)과, 제1 및 제2 발열 전극(112a, 112b) 상에 상변화층(114a, 114b, 114c) 및 배리어층(116a, 116b, 116c)을 순차적으로 형성한다. 상변화층(114a, 114b, 114c)은 상변화 메모리 소자를 구성하는 가장 핵심적인 재료이다. 상변화층(114a, 114b, 114c) 은 주기율표에서 VI족 물질을 적어도 하나 이상 포함하는 칼코게나이드로 형성한다.
상변화층(114a, 114b, 114c)을 구성하는 칼코게나이드 계열 금속 원소의 예는, Ge, Se, Sb, Te, Sn, As 등이며, 이 원소들의 적절한 조합에 의해 칼코게나이드 상변화 재료가 형성된다. 예를 들어, 상변화층(114a, 114b, 114c)은 GaSb, InSb, InSe, Sb2Te, SbSe, GeTe, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te, IhSbGe, AgInSbTe, (GeSn)SbTe, GeSb(SeTe) 및 Te81GeI5Sb2S2 중에 선택된 적어도 하나의 물질일 수 있다. 아울러, 상변화층(114a, 114b, 114c)의 특성 향상을 위해서는 칼코게나이드계 금속 원소의 조합 이외에, Ag, In, Bi, Pb 등의 원소가 혼합될 수 있다.
특히, 광저장 장치의 응용예에서 폭넓게 사용되는 재료로는, Ge, Sb, Te이 2:2:5 의 비율로 조합된 Ge2Sb2Te5가 가장 일반적이며, 상변화 메모리 소자의 제조에도 이 재료를 사용할 수 있다. 상변화층(114a, 114b, 114c)의 형성 방법으로는 다원계 스퍼터링 성막법 또는 일원계 전자빔 증착법 등을 사용할 수 있다. 배리어층(116a, 116b, 116c)은 하나 이상의 물질층으로 형성한다. 배리어층(116a, 116b, 116c)은 Ti계 물질층, 예컨대 Ti층, TiAlN층, TiSiN층 및 TiN층중에서 선택된 어느 하나의 물질층 또는 그 조합층을 이용하여 형성한다.
상변화층(114a, 114b, 114c) 및 배리어층(116a, 116b, 116c)은 포토 리소그래피 및 식각 공정에 의하여 형성한다. 이때, 도 15a에서는 제1 단위 상변화 메모 리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)에 각각 제1 상변화층(114a) 및 제1 배리어층(116a)과, 제2 상변화층(114b) 및 제2 배리어층(116b)을 형성한다. 반면에, 도 15b에서는 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 메모리 소자 부분(b) 전체에 걸쳐서 제3 상변화층(114c) 및 제3 배리어층(116c)을 형성한다.
도 16a 및 도 16b 참조하면, 상변화층(114a, 114b, 114c) 및 배리어층(116a, 116b, 116c)이 형성된 반도체 기판(100)의 전면에 평탄화 절연층(118)을 형성한다. 평탄화 절연층(118) 내의 배리어층(116a, 116b, 116c) 상에 비어홀(120a, 120b, 120c) 및 비어(122a, 122b, 122c)를 형성한다.
도 16a에서는, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)에 각각 제1 비어(122a) 및 제1 비어(122b)를 형성한다. 반면에, 도 16b에서는 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 메모리 소자 부분(b) 전체에 걸쳐서 제3 비어(122c)를 형성한다. 계속하여, 도 1 및 도 2에 도시한 바와 같이 비어(122a, 122b, 122c) 상에 상부 전극(124a, 124b, 124c)을 형성한다.
도 17 내지 도 22는 도 3 및 도 4에 도시한 본 발명의 제3 및 제4 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 17 내지 도 22에서, 도 11 내지 도 16과 동일한 참조번호는 동일한 부재를 나타낸다.
도 17을 참조하면, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)으로 한정되어 있는 반도체 기판(100), 예컨대 실리콘 기판 을 준비한다. 반도체 기판(100) 상에 하부 전극용 제1 도전막(102)을 형성한다. 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분의 제1 도전막(102) 상에 각각 제1 및 제2 절연층 패턴(104a, 104b)을 형성한다. 제1 및 제2 절연층 패턴(104a, 104b)은 제1 도전막 상에 절연층을 형성한 후 패터닝하여 형성한다. 제1 및 제2 절연층 패턴(104a, 104b)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다.
제1 및 제2 절연층 패턴(104a, 104b) 및 제1 도전막(102) 상에 발열 전극용 제2 도전막(106)을 형성한다. 제2 도전막(106) 상에 사진식각공정을 이용하여 포토레지스트 패턴(108)을 형성한다. 포토레지스트 패턴(108)은 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)의 경계 부분을 노출하도록 형성한다.
도 18을 참조하면, 포토레지스트 패턴(108)을 식각 마스크로 제2 도전막(106), 및 제1 도전막(102)을 패터닝한다. 이렇게 되면, 제1 단위 상변화 메모리 소자 부분(a)은 제1 하부 전극(102a)과, 제1 절연층 패턴(104a)의 상부 표면 및 측벽, 제1 하부 전극(102a) 상에 제1 도전 패턴(106a)이 형성된다. 제2 단위 상변화 메모리 소자 부분은 제2 하부 전극(102b)과, 제2 절연층 패턴(104b)의 상부 표면 및 측벽, 및 제2 하부 전극(102b) 상에 제2 도전 패턴(106b)이 형성된다. 그리고, 반도체 기판(100) 상에는 제1 상변화 메모리 소자 부분(a) 및 제2 상변화 메모리 소자 부분(b)을 구분하는 홀(109)이 형성된다.
도 19를 참조하면, 포토레지스트 패턴(108)을 제거한다. 홀(109)을 매립하면 서 제1 및 제2 도전 패턴(106a, 106b) 상에 층간 절연층(110)을 형성한다. 층간 절연층(110)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다.
도 20을 참조하면, 제1 및 제2 절연층 패턴(104a, 104b)을 노출하도록 층간 절연층(110)을 평탄화시킨다. 이렇게 되면, 제1 및 제2 절연층 패턴(104a, 104b)의 일측벽에 내측으로 하단부의 길이보다 상단부의 길이가 짧은 제1 및 제2 발열 전극(212a, 212b)이 형성된다. 제1 및 제2 발열 전극(212a, 212b)은 제1 및 제2 절연층 패턴(104a, 104b)의 내측에 L자형으로 구성된다. 그리고, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)에 각각 제1 매몰 절연층(110a) 및 제2 매몰 절연층(110b)을 형성하고, 홀(109) 내에는 매립되는 제3 매몰 절연층(110c)을 형성한다. 제3 매몰 절연층(110c)은 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)을 절연시키는 역할을 수행한다.
도 21a 및 도 21b를 참조하면, 제1 및 제2 절연층 패턴(104a, 104b)과, 제1 및 제2 발열 전극(212a, 212b) 상에 상변화층(114a, 114b, 114c) 및 배리어층(116a, 116b, 116c)을 순차적으로 형성한다. 상변화층(114a, 114b, 114c) 및 배리어층(116a, 116b, 116c)의 형성 과정은 앞서 제1 및 제2 실시예의 도 15a 및 도 15b에서 설명하였으므로 생략한다.
도 22a 및 도 22b 참조하면, 상변화층(114a, 114b, 114c) 및 배리어층(116a, 116b, 116c)이 형성된 반도체 기판(100)의 전면에 평탄화 절연층(118)을 형성한다. 평탄화 절연층(118) 내의 배리어층(116a, 116b, 116c) 상에 비어홀(120a, 120b, 120c) 및 비어(122a, 122b, 122c)를 형성한다. 비어홀(120a, 120b, 120c) 및 비어(122a, 122b, 122c)의 형성과정은 앞서 제1 및 제2 실시예의 도 16a 및 도 16b에서 설명하였으므로 생략한다. 계속하여, 도 3 및 도 4에 도시한 바와 같이 비어(122a, 122b, 122c) 상에 상부 전극(124a, 124b, 124c)을 형성한다.
도 23 내지 도 28은 도 5 및 도 6에 도시한 본 발명의 제5 및 제6 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 23을 참조하면, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)으로 한정되어 있는 반도체 기판(300), 예컨대 실리콘 기판을 준비한다. 반도체 기판(300) 상에 하부 전극용 제1 도전막(302)을 형성한다. 하부 전극용 제1 도전막(302)은 제1 내지 제4 실시예의 제1 도전막(102)과 동일한 물질로 형성한다. 이어서, 스페이서형 발열 전극을 형성하는데 이용하는 분리 절연층(304)을 형성한다. 분리 절연층(304)은 제1 도전막(302) 상의 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)을 분리하는 데도 이용된다. 분리 절연층(304)은 제1 도전막(302) 상에 절연층을 형성한 후 패터닝하여 형성한다. 분리 절연층(304)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다.
분리 절연층(304)의 양측벽의 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)에 각각 제1 및 제2 발열 전극(312a, 312b)을 형성한다. 제1 및 제2 발열 전극(312a, 312b)은 제1 도전막(302) 및 분리 절연 층(304)이 형성된 반도체 기판(300)의 전면에 발열 전극용 제2 도전막(미도시)을 형성한 후, 스페이서 식각하여 형성한다. 이에 따라, 하단부의 길이보다 상단부의 길이가 짧은 제1 및 제2 발열 전극(312a, 312b)이 형성된다. 제1 및 제2 발열 전극(312a, 312b)은 외측으로 기울기를 갖는 스페이서형으로 형성된다. 제1 및 제2 발열 전극(312a, 312b)은 앞서 제1 및 제4 실시예들의 발열 전극용 제2 도전막(106)과 동일한 물질로 형성한다.
도 24를 참조하면, 제1 및 제2 발열 전극(312a, 312b)을 식각 마스크로 분리 절연층(304) 및 제1 도전막(302)을 식각한다. 이렇게 되면, 제1 단위 상변화 메모리 소자 부분(a)은 제1 하부 전극(302a)과, 제1 하부 전극(302a) 상에 제1 발열 전극(312a)이 형성되고, 제2 단위 상변화 메모리 소자 부분(b)은 제2 하부 전극(302b) 상에 제2 발열 전극(312b)이 형성된다. 그리고, 반도체 기판(300) 상에는 제1 상변화 메모리 소자 부분 및 제2 상변화 메모리 소자 부분을 구분하는 홀(309)이 형성된다.
도 25를 참조하면, 홀(309)을 매립하면서 반도체 기판(300)과 제1 및 제2 발열 전극(312a, 312b) 상에 층간 절연층(310)을 형성한다. 층간 절연층(310)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다.
도 26을 참조하면, 제1 및 제2 발열 전극(312a, 312b)을 노출하도록 층간 절연층(310)을 평탄화시킨다. 이렇게 되면, 제1 및 제2 하부 전극(302a, 302b) 상에서 외측으로 하단부의 길이보다 상단부의 길이가 짧은 제1 및 제2 발열 전극(312a, 312b)이 최종적으로 완성된다. 평탄화 정도에 따라 제1 및 제2 발열 전극(312a, 312b)의 상단부의 길이가 변경된다.
그리고, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)에 각각 제1 매몰 절연층(310a) 및 제2 매몰 절연층(310b)을 형성하고, 홀(109) 내에 매립되는 제3 매몰 절연층(310c)을 형성한다. 제3 매몰 절연층(310c)은 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)을 절연시키는 역할을 수행한다.
도 27a 및 도 27b를 참조하면, 제1 및 제2 발열 전극(312a, 312b) 상에 상변화층(314a, 314b, 314c) 및 배리어층(316a, 316b, 316c)을 순차적으로 형성한다. 상변화층(314a, 314b, 314c) 및 배리어층(316a, 316b, 316c)은 앞서의 제1 내지 제4 실시예들의 상변화층(114a, 114b, 114c) 및 배리어층(116a, 116b, 116c)과 동일한 물질 및 동일한 방법으로 형성하기 때문에 생략한다.
도 28a 및 도 28b를 참조하면, 상변화층(314a, 314b, 314c) 및 배리어층(316a, 316b, 316c)이 형성된 반도체 기판(300)의 전면에 평탄화 절연층(318)을 형성한다. 평탄화 절연층(318) 내의 배리어층(316a, 316b, 316c) 상에 비어홀(320a, 320b, 320c) 및 비어(322a, 322b, 322c)를 형성한다. 비어홀(320a, 320b, 320c) 및 비어(322a, 322b, 322c)의 형성 과정은 앞서 제1 내지 제4 실시예들에서 설명하였으므로 생략한다. 계속하여, 도 5 및 도 6에 도시한 바와 같이 비어(322a, 322b, 322c) 상에 상부 전극(324a, 324b, 324c)을 형성한다.
도 29 내지 도 34는 도 7 및 도 8에 도시한 본 발명의 제7 및 제8 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 29 내지 도 34에서, 도 23 내지 도 28과 동일한 참조번호는 동일한 부재를 나타낸다.
도 29를 참조하면, 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)으로 한정되어 있는 반도체 기판(300), 예컨대 실리콘 기판을 준비한다. 반도체 기판(300) 상에 하부 전극용 제1 도전막(302)을 형성한다. 하부 전극용 제1 도전막(302)은 앞서의 제1 내지 제4 실시예들의 제1 도전막(102)과 동일한 물질로 형성한다. 제1 도전막(302) 상의 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b) 상에 각각 제1 및 제2 절연층 패턴(404a, 404b)을 형성한다. 제1 및 제2 절연층 패턴(404a, 404b)은 앞서 제1 내지 제4 실시예들의 제1 및 제2 절연층 패턴(104a, 104b)과 동일한 물질로 형성한다.
제1 및 제2 절연층 패턴(404a, 404b)의 일측벽의 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)에 각각 제1 및 제2 발열 전극(412a, 412b)을 형성한다. 제1 및 제2 발열 전극(412a, 412b)은 제1 도전막(302)과 제1 및 제2 절연층 패턴(404a, 404b)이 형성된 반도체 기판(300)의 전면에 발열 전극용 제2 도전막(미도시)을 형성한 후, 스페이서 식각하여 형성한다.
이에 따라, 하단부의 길이보다 상단부의 길이가 짧은 제1 및 제2 발열 전극(412a, 412b)이 형성된다. 제1 및 제2 발열 전극(412a, 412b)은 내측으로 기울기를 갖는 스페이서형으로 형성된다. 제1 및 제2 발열 전극(412a, 412b)은 앞서의 발열 전극용 제2 도전막(106)을 구성하는 물질로 구성한다.
도 30을 참조하면, 제1 및 제2 발열 전극(412a, 412b), 및 제1 및 제2 절연층 패턴(402a, 402b)을 식각 마스크로 제1 도전막(302)을 식각한다. 이렇게 되면, 제1 단위 상변화 메모리 소자 부분(a)은 제1 하부 전극(302a)과, 제1 하부 전극(302a) 상에 제1 발열 전극(412a)이 형성되고, 제2 단위 상변화 메모리 소자 부분(b)은 제2 하부 전극(302b) 상에 제2 발열 전극(412b)이 형성된다. 그리고, 반도체 기판(300) 상에는 제1 상변화 메모리 소자 부분(a) 및 제2 상변화 메모리 소자 부분(b)을 구분하는 홀(309)이 형성된다.
도 31을 참조하면, 홀(309)을 매립하면서 반도체 기판(300)과 제1 및 제2 발열 전극(412a, 412b), 및 제1 및 제2 절연층 패턴(404a, 40b) 상에 층간 절연층(310)을 형성한다. 층간 절연층(310)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다.
도 32를 참조하면, 제1 및 제2 발열 전극(412a, 412b)을 노출하도록 층간 절연층(310)을 평탄화시킨다. 이렇게 되면, 제1 및 제2 절연층 패턴(404a, 404b)의 일측벽에 내측으로 하단부의 길이보다 상단부의 길이가 짧은 제1 및 제2 발열 전극(412a, 412b)이 최종적으로 완성된다. 제1 및 제2 발열 전극(412a, 412b)은 제1 및 제2 절연층 패턴(404a, 404b)의 내측에 스페이서형으로 형성된다. 층간 절연막의 평탄화 정도에 따라 제1 및 제2 발열 전극(412a, 412b)의 상단부의 길이가 변경된다. 그리고, 홀(309) 내에는 매립되는 제3 매몰 절연층(310c)을 형성한다.
도 33a 및 도 33b를 참조하면, 제1 및 제2 발열 전극(412a, 412b) 상에 상변화층(314a, 314b, 314c) 및 배리어층(316a, 316b, 316c)을 순차적으로 형성한다. 상변화층(314a, 314b, 314c) 및 배리어층(316a, 316b, 316c)은 앞서 제1 내지 제4 실시예들의 상변화층(114a, 114b, 114c) 및 배리어층(116a, 116b, 116c)과 동일한 물질 및 동일한 방법으로 형성하기 때문에 생략한다.
도 34a 및 도 34b를 참조하면, 상변화층(314a, 314b, 314c) 및 배리어층(316a, 316b, 316c)이 형성된 반도체 기판(300)의 전면에 평탄화 절연층(318)을 형성한다. 평탄화 절연층(318) 내의 배리어층(316a, 316b, 316c) 상에 비어홀(320a, 320b, 320c) 및 비어(322a, 322b, 322c)를 형성한다. 비어홀(320a, 320b, 320c) 및 비어(322a, 322b, 322c)의 형성 과정은 앞서 제1 내지 제4 실시예들에서 설명하였으므로 생략한다. 계속하여, 도 7 및 도 8에 도시한 바와 같이 비어(322a, 322b, 322c) 상에 상부 전극(324a, 324b, 324c)을 형성한다.
상술한 바와 같이, 본 발명은 상변화층과 접하는 발열 전극을 하단부보다 상단부의 길이가 짧게 구성한 상변화 메모리 소자를 제공한다. 이에 따라, 본 발명의 상변화 메모리 소자는 상변화층과 발열 전극간의 콘택 크기를 줄이고 리셋 전류를 줄이면서 고집적화를 이룰 수 있다. 본 발명의 상변화 메모리 소자에 있어서 하단부보다 상단부의 길이가 짧은 발열 전극의 예로 L자형이나 스페이서형으로 구성한다.
본 발명은 상변화층과 접하고 하단부보다 상단부의 길이가 짧게 구성한 발열 전극을 포함하는 상변화 메모리 소자를 다양한 방법으로 용이하게 제조할 수 있다. 특히, 본 발명은 하단부보다 상단부의 길이가 짧은 발열 전극의 예로 L자형이나 스페이서형의 발열 전극을 갖는 상변화 메모리 소자를 다양한 방법으로 용이하게 제조할 수 있다.
또한, 본 발명은 상변화층이나 발열 전극을 콘택홀에 매립하지 않으면서도 용이하게 고집적화된 상변화 메모리 소자를 제조할 수 있다.

Claims (22)

  1. 반도체 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성되고 하단부보다 상단부의 길이가 짧은 발열 전극;
    상기 발열 전극의 상단부에 접하여 형성된 상변화층; 및
    상기 상변화층 상에 형성된 상부 전극을 포함하여 이루어지고,
    상기 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극인 것을 특징으로 하는 상변화 메모리 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 하부 전극 상에 절연층 패턴이 형성되어 있고, 상기 절연층 패턴의 일측벽에 발열 전극이 형성되어 있는 것을 특징으로 하는 상변화 메모리 소자.
  4. 제3항에 있어서, 상기 발열 전극은 상기 절연층 패턴의 외측 또는 내측에 형성되어 있는 것을 특징으로 하는 상변화 메모리 소자.
  5. 제1 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판;
    상기 제1 단위 상변화 메모리 소자 부분에 형성된 제1 하부 전극;
    상기 제1 하부 전극 상에 형성되고 하단부보다 상단부의 길이가 짧은 제1 발열 전극;
    상기 제2 단위 상변화 메모리 소자 부분에 형성된 제2 하부 전극;
    상기 제2 하부 전극 상에 상기 제1 발열 전극과 대향하여 형성되고 하단부보다 상단부의 길이가 짧은 제2 발열 전극;
    상기 반도체 기판 상에 제1 발열 전극 및 제2 발열 전극을 서로 절연하도록 형성된 매몰 절연층;
    상기 제1 발열 전극 및 제2 발열 전극의 상단부에 접하여 형성된 상변화층; 및
    상기 상변화층 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자.
  6. 제5항에 있어서, 상기 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극인 것을 특징으로 하는 상변화 메모리 소자.
  7. 제6항에 있어서, 상기 제1 하부 전극 및 제2 하부 전극 상에 각각 제1 및 제2 절연층 패턴이 형성되어 있고, 상기 제1 및 제2 절연층 패턴의 일측벽에 각각 제1 및 제2 발열 전극이 형성되어 있는 것을 특징으로 하는 상변화 메모리 소자.
  8. 제7항에 있어서, 상기 발열 전극은 상기 제1 및 제2 절연층 패턴의 외측 또 는 내측에 형성되어 있는 것을 특징으로 하는 상변화 메모리 소자.
  9. 제6항에 있어서, 상기 상부 전극은 상기 제1 및 제2 발열 전극 상에 형성된 상기 상변화층 상에서 연결되어 형성되어 있고,
    상기 연결되어 형성된 상부 전극에 의해 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 모두 제어되는 멀티 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자.
  10. 제6항에 있어서, 상기 상변화층은 상기 제1 및 제2 발열 전극 상에서 분리되어 각각 형성되어 있고, 상기 상부 전극은 상기 제1 및 제2 발열 전극 상에 형성된 상기 상변화층 상에서 각각 분리되어 형성되어 있고,
    상기 분리되어 형성된 상부 전극에 의해 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 각각 제어되는 싱글 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자.
  11. 반도체 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 하단부보다 상단부의 길이가 짧은 발열 전극을 형성하는 단계;
    상기 발열 전극의 상단부에 접하여 상변화층을 형성하는 단계; 및
    상기 상변화층 상에 상부 전극을 형성하는 단계를 포함하여 이루어지되,
    상기 발열 전극은 L자형 발열 전극 또는 스페이서형 발열 전극으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  12. 삭제
  13. 제11항에 있어서, 상기 하부 전극 상에 절연층 패턴을 형성하고, 상기 절연층 패턴의 일측벽에 발열 전극을 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  14. 제13항에 있어서, 상기 발열 전극은 상기 절연층 패턴의 외측 또는 내측에 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  15. 제1 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판을 준비하는 단계;
    상기 제1 및 제2 단위 상변화 메모리 소자 부분에 각각 제1 및 제2 하부 전극을 형성하는 단계;
    상기 제1 및 제2 하부 전극 상의 각각에 하단부보다 상단부의 길이가 짧고 서로 대향되도록 제1 및 제2 발열 전극을 형성하는 단계;
    상기 반도체 기판 상에 상기 제1 및 제2 발열 전극을 서로 절연하는 매몰 절연층을 형성하는 단계;
    상기 제1 및 제2 발열 전극의 상단부에 접하여 상변화층을 형성하는 단계; 및
    상기 상변화층 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  16. 제15항에 있어서, 상기 발열 전극은 L자형 발열 전극인 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  17. 제16항에 있어서, 상기 제1 및 제2 하부 전극, 상기 제1 및 제2 발열 전극 및 매몰 절연층을 형성하는 단계는,
    상기 반도체 기판 상에 하부 전극용 제1 도전막을 형성하는 단계와,
    상기 제1 도전막 상에 분리 절연층을 형성하는 단계와,
    상기 분리 절연층 및 제1 도전막 상에 발열 전극용 제2 도전막을 형성하는 단계와,
    상기 제2 도전막, 분리 절연층, 제1 도전막을 패터닝하여 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 각각에 상기 제1 및 제2 하부 전극과, 상기 제1 및 제2 하부 전극 상에 각각 제1 및 제2 절연층 패턴과, 상기 제1 및 제2 절연층 패턴의 상부 표면 및 측벽과 상기 제1 및 제2 하부 전극 상에 제1 도전 패턴 및 제2 도전 패턴을 형성하는 단계와,
    상기 제1 및 제2 하부 전극과 상기 제1 및 제2 도전 패턴을 절연하도록 상기 반도체 기판의 전면에 층간 절연층을 형성하는 단계와,
    상기 층간 절연층을 평탄화하여 상기 매몰 절연층을 형성하면서 상기 제1 및 제2 절연층 패턴 상의 제1 및 제2 도전 패턴을 식각하여 각각 제1 및 제2 발열 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  18. 제15항에 있어서, 상기 발열 전극은 스페이서형 발열 전극인 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  19. 제18항에 있어서, 상기 제1 및 제2 하부 전극, 상기 제1 및 제2 발열 전극 및 매몰 절연층을 형성하는 단계는,
    상기 반도체 기판 상에 하부 전극용 제1 도전막을 형성하는 단계와,
    상기 제1 및 제2 단위 상변화 메모리 소자 부분의 제1 도전막 상에 각각 제1 및 제2 절연층 패턴을 형성하는 단계;
    상기 제1 도전막 상의 제1 및 제2 절연층 패턴의 일측벽에 각각 스페이서형 제1 및 제2 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴 및 제2 도전 패턴을 마스크로 상기 제1 도전막을 식각하여 하부 전극을 형성하는 단계;
    상기 제1 및 제2 하부 전극과 상기 제1 및 제2 도전 패턴을 절연하도록 상기 반도체 기판의 전면에 층간 절연층을 형성하는 단계와,
    상기 층간 절연층을 평탄화하여 상기 매몰 절연층을 형성하면서 상기 제1 및 제2 절연층 패턴의 측벽에 형성된 제1 및 제2 도전 패턴을 식각하여 각각 제1 및 제2 발열 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  20. 제18항에 있어서, 상기 제1 및 제2 하부 전극, 상기 제1 및 제2 발열 전극 및 매몰 절연층을 형성하는 단계는,
    상기 반도체 기판 상에 하부 전극용 제1 도전막을 형성하는 단계와,
    상기 제1 도전막 상에서 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 경계 부분에 분리 절연층을 형성하는 단계와,
    분리 절연층의 일측벽에 각각 스페이서형 제1 및 제2 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴 및 제2 도전 패턴을 마스크로 상기 분리 절연층을 제거하면서 제1 도전막을 식각하여 상기 제1 및 제2 단위 상변화 메모리 소자 부분의제1 및 제2 하부 전극을 형성하는 단계;
    상기 제1 및 제2 하부 전극과 상기 제1 및 제2 도전 패턴을 절연하도록 상기 반도체 기판의 전면에 층간 절연층을 형성하는 단계와,
    상기 층간 절연층을 평탄화하여 상기 매몰 절연층을 형성하면서 상기 제1 및 제2 절연층 패턴의 측벽에 형성된 제1 및 제2 도전 패턴을 식각하여 각각 제1 및 제2 발열 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  21. 제15항에 있어서, 상기 상부 전극은 상기 제1 및 제2 발열 전극 상에 형성된 상기 상변화층 상에서 연결되어 형성함으로써, 상기 연결되어 형성된 상부 전극에 의해 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 모두 제어되는 멀티 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  22. 제15항에 있어서, 상기 상변화층은 상기 제1 및 제2 발열 전극 상에서 분리되어 각각 형성하고, 상기 상부 전극은 상기 제1 및 제2 발열 전극 상에 형성된 상기 상변화층 상에서 각각 분리되어 형성함으로써, 상기 분리되어 형성된 상부 전극에 의해 상기 제1 및 제2 단위 상변화 메모리 소자 부분의 비트 동작이 각각 제어되는 싱글 비트 동작이 가능한 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
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