KR100842274B1 - 미세접점을 갖는 상변화 메모리소자 및 그 제조방법 - Google Patents

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Abstract

리셋 전류의 크기를 줄일 수 있는 상변화 메모리 소자 및 그 제조방법을 개시한다. 본 발명에 따른 상변화 메모리 소자는 반도체 기판 위의 하부전극; 상기 하부전극 위의 제1 절연 패턴; 상기 제1 절연 패턴 위에서 상기 하부전극 위까지 연장되어 있되, 일측면이 상기 제1 절연 패턴 위에 놓여있는 발열전극; 상기 발열전극층 위에서 상기 발열전극과 동일한 패턴을 형성하고 있는 제2 절연 패턴; 상기 제2 절연 패턴 위에서 상기 제1 절연 패턴 위까지 연장되어 있되, 일부가 상기 제1 절연 패턴 위의 상기 발열전극의 일측면과 접하는 상변화층 패턴; 상기 상변화층 패턴과 전기적으로 연결된 콘택; 및 상기 콘택에 의하여 상기 상변화층 패턴과 전기적으로 연결되는 상부전극을 포함한다. 본 발명의 상변화 메모리 소자는 하부전극 위에 제1 절연패턴를 도입하여 발열전극이 측면을 통하여 상변화층 패턴과 접촉하도록 함으로써 발열전극과 상변화층 패턴의 접촉면적을 감소시켜 리셋전류를 감소시킬 수 있다. 한편, 발열전극의 일부는 절연패턴 위에서 측면을 통하여 상변화층 패턴과 접촉하고 발열전극의 다른 일부는 하부전극과 접촉하므로, 발열전극을 하부전극에 접속시키기 위한 별도의 콘택이 요구되지 않는다.
상변화 메모리 소자, 리셋전류, 절연 패턴, 발열전극, 상변화층 패턴

Description

미세접점을 갖는 상변화 메모리소자 및 그 제조방법{Phase change memory device with fine contact point and Method of fabricating the same}
도 1은 종래 기술에 의한 상변화 메모리의 구조를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 소자를 설명하기 위한 단면도이다.
도 3a, 4a, 5a, 6a, 7a, 8a는 도 2의 상변화 메모리 소자를 제조방법을 설명하기 위한 공정단면도들이다.
도 3b, 4b, 5b, 6b, 7b, 8b는 도 3a, 4a, 5a, 6a, 7a, 8a의 공정단계에서의 레이아웃들이다.
<도면의 주요 부분에 대한 설명>
100: 반도체 기판 110: 하부전극
122: 제1 절연패턴 124: 제2 절연패턴
126: 제3 절연층 132: 발열전극
134: 상변화층 패턴 142: 콘택
144: 상부전극
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 리셋 전류의 크기를 줄일 수 있는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
전원이 끊어져도 정보를 유지할 수 있는 비휘발성 메모리(nonvolatile memory) 시장의 대부분을 현재 플래시 메모리가 점유하고 있다. 플래시 메모리(flash memory)는 실리콘 공정을 기반으로 하는 저비용 공정의 장점을 살려 개발되었으며, 최근 휴대폰 등의 모바일 기기의 폭발적인 수요증가에 힘입어 그 시장규모가 휘발성/비휘발성 메모리 반도체를 통틀어 가장 큰 디램(DRAM) 시장마저도 조만간 추월할 기세에 있다. 그러나 플래시 메모리는 비교적 높은 전압을 사용하는 점과 반복 저장 횟수가 제한된다는 단점이 있다. 이를 극복하기 위하여 차세대 비휘발성 메모리의 연구 개발이 활발히 이루어지고 있다.
차세대 비휘발성 메모리는 크게 두 가지 형태로 나눌 수 있는데, 첫번째는 커패시터형(capacitor type) 메모리이며, 두번째는 레지스터형(resistor type) 메모리이다. 커패시터형 메모리의 대표적인 예로는 커패시터에 강유전체 재료를 이용한 강유전체 메모리(ferroelectric memory device)가 있다. 강유전제 메모리는 디램과 거의 유사한 구조를 갖는 기억소자로써 디램에 필적하는 고속성, 저전압 특성, 저소비 전력 등의 관점에서 주목받고 있으나 고집적화의 어려움 및 파괴적인 정보읽기(destructive read out) 등의 단점을 갖고 있다.
한편, 레지스터형 비휘발성 메모리는 자기 메모리(magnetic RAM)와 상변화 메모리(phase change memory)가 대표적이다. 자기 메모리 중 특히 자기터널접합 메모리(magnetic tunnel junction memory)는 얇은 절연층을 사이에 둔 두 자성층의 스핀 분극 방향을 제어하여 정보를 저장하며, 스핀 분극 방향이 동일한 경우와 상이한 경우 절연층을 통과하는 터널 전류의 크기로부터 저장된 정보의 종류를 판독한다. 자기 메모리는 SRAM에 필적하는 속도를 갖지만 좁은 센싱 마진 및 고집적화의 어려움 등의 단점을 가지고 있다.
상변화형 메모리(phase change memory)는 결정 상태에 따라 저항값이 바뀌는 상변화 재료를 이용하여 적절한 조건의 전류 또는 전압의 인가하여 재료의 결정 상태를 제어함으로써 정보를 저장하고, 재료의 결정 상태에 따른 저항값의 변화로부터 저장된 정보의 종류를 판독한다. 현재 상변화 재료로 사용되고 있는 칼코게나이드(chalcogenide)는 CD-R/W, DVD-R/W 등 되쓰기형 광디스크의 재료로 적용되어 소재의 특성이 산업적 수준에서 밝혀져 있으며, 기존의 실리콘 기반 소자의 제작 공정과 잘 정합하기 때문에 디램과 동등한 정도 이상의 집적도를 쉽게 구현할 수 있을 것으로 기대된다. 상변화 메모리는 구조가 단순하고, 저비용으로 고집적도로 제조할 수 있으며, 고속 동작이 가능한 장점을 가지기 때문에 가장 유력한 차세대 메모리 후보로서 큰 주목을 모으고 있다.
도 1은 종래 기술에 의한 상변화 메모리의 구조를 설명하기 위한 단면도이다. 종래 기술에 의한 상변화 메모리의 구조는 반도체 기판(미도시) 상에 형성된 하부전극(11) 위에 발열전극(13)이 배치되어 있다. 발열전극(13) 위에는 메모리 영 역이 되는 상변화층(14)이 배치되어 있고, 상변화층(14)은 상부전극(15)에 전기적으로 접속되어 있다. 참조번호 12는 층간절연막이다. 상변화층(14)은 발열전극(13)을 통하여 가해지는 줄열(Joul heating)에 의하여 상이 변화되면서 정보를 저장할 수 있는데, 줄열을 가하는데 필요한 리셋전류를 낮추기 위한 연구가 활발히 진행되고 있다. 높은 리셋전류는 상변화 메모리소자의 소비전력을 증가시킬 뿐만 아니라 상변화층의 열화를 촉진시키는 문제를 야기하기 때문이다. 리셋전류를 감소시키기 위하여는 상변화층(14)과 발열전극(13) 사이의 접촉면적을 감소시켜야 한다. 도 1의 상변화 메모리 구조에서 발열전극(12)은 콘택 형태로 형성되어 있으며, 발열전극(13)의 상면과 상변화층(14)의 하부면이 접촉면적을 이루고 있다. 발열전극(13)과 상변화층(14)의 접촉면적을 줄이기 위하여는 발열전극(13)의 폭을 작게 형성하여야 하는데, 사진-식각 공정을 통하여 발열전극(13)의 폭을 줄이는 데에는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 상변화층과 발열전극의 접촉면적을 줄임으로써 리셋전류를 줄일 수 있고 작은 디자인 룰에서도 안정적으로 제조할 수 있는 상변화 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명의 상기 기술적 과제를 달성하기 위한 상변화 메모리 소자는 반도체 기판 위의 하부전극; 상기 하부전극 위의 제1 절연 패턴; 상기 제1 절연 패턴 위에서 상기 하부전극 위까지 연장되어 있되, 일측면이 상기 제1 절연 패턴 위에 놓여 있는 발열전극; 상기 발열전극층 위에서 상기 발열전극과 동일한 패턴을 형성하고 있는 제2 절연 패턴; 상기 제2 절연 패턴 위에서 상기 제1 절연 패턴 위까지 연장되어 있되, 일부가 상기 제1 절연 패턴 위의 상기 발열전극의 일측면과 접하는 상변화층 패턴; 상기 상변화층 패턴과 전기적으로 연결된 콘택; 및 상기 콘택에 의하여 상기 상변화층 패턴과 전기적으로 연결되는 상부전극을 포함한다.
여기서 상기 상부전극 아래에서 상기 하부전극, 상기 1 절연 패턴, 상기 제2 절연 패턴 및 상기 상변화층 패턴을 덮으면서 내부에 상기 콘택을 포함하는 제3 절연층을 더 포함할 수 있다.
한편, 상기 상변화층 패턴 위의 베리어층을 더 포함할 수 있으며, 상기 베리어층은 Ti, TiAlN, TiSiN 및 TiN 중의 적어도 어느 하나를 포함할 수 있다.
상기 발열전극은 전기적 에너지에 의해 줄열을 발생시킬 수 있고 비저항이 높은 물질이 바람직하며, TiN, TiAlN, TiSiN 및 SiGe 중의 적어도 어느 하나를 포함할 수 있다.
상기 상변화층 패턴은 칼코겐 화합물로 이루어질 수 있으며, GaSb, InSb, InSe, Sb2Te, SbSe, GeTe, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te, IhSbGe, AgInSbTe, (Ge, Sn)SbTe, GeSb(Se, Te) 및 Te81GeI5Sb2S2 중에 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 하부전극과 상기 상부전극은 상변화 메모리 소자의 단자 역할을 하며 저저항의 금속막, 예를 들면, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등 의 금속 물질, 실리콘, 이러한 물질들의 금속 합금 또는 이러한 물질들의 금속 화합물로 이루어질 수 있다.
본 발명의 상기 다른 기술적 과제를 달성하기 위한 상변화 메모리 소자의 제조방법은 반도체 기판 위에 하부전극을 형성하는 단계; 상기 하부전극 위에 제1 절연 패턴을 형성하는 단계; 상기 하부전극 위에서 상기 제1 절연 패턴 위까지 연장되되, 일측면이 상기 제1 절연 패턴 위에 놓이도록 발열전극과 상기 발열전극 위의 제2 절연 패턴의 적층구조를 형성하는 단계; 상기 제1 절연 패턴 위에서 상기 제2 절연 패턴 위까지 연장되어 있되, 일부가 상기 발열전극의 일측면과 접하도록 상변화층 패턴을 형성하는 단계; 상기 상변화층 패턴이 형성된 상기 반도체 기판 위에 제3 절연층을 형성하는 단계; 상기 제3 절연층 내에 상기 상변화층 패턴과 접촉하도록 콘택을 형성하는 단계; 및 상기 제3 절연층 위에 상기 콘택과 접촉하도록 상부전극을 형성하는 단계;를 포함한다.
상기 발열전극과 상기 제2 절연 패턴의 적층구조를 형성하는 단계는 상기 제1 절연 패턴이 형성된 상기 반도체 기판 위에 발열전극층을 형성하는 단계; 상기 발열전극층 위에 제2 절연층을 형성하는 단계; 상기 제2 절연층 위에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제2 절연층과 상기 발열전극층을 연속적으로 식각하는 단계;를 포함할 수 있다.
상기 상변화층 패턴 위에 베리어층을 형성하는 단계를 더 포함할 수 있으며, 상기 베리어층은 Ti, TiAlN, TiSiN 및 TiN 중의 적어도 어느 하나를 포함하도록 형성할 수있다.
상기 발열전극은 전기적 에너지에 의해 줄열을 발생시킬 수 있고 비저항이 높은 물질로 형성하는 것이 바람직하며, TiN, TiAlN, TiSiN 및 SiGe 중의 적어도 어느 하나를 포함하도록 형성할 수 있다.
상기 상변화층 패턴은 칼코겐 화합물로 형성하할 수 있으며, GaSb, InSb, InSe, Sb2Te, SbSe, GeTe, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te, IhSbGe, AgInSbTe, (Ge,Sn)SbTe, GeSb(Se,Te) 및 Te81GeI5Sb2S2 중에 선택된 적어도 하나의 물질을 포함하도록 형성할 수 있다.
상기 하부전극과 상기 상부전극은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등의 금속 물질, 실리콘, 이러한 물질들의 금속 합금 또는 이러한 물질들의 금속 화합물로 형성할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 생략되거나 과장되었고, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 소자를 설명하기 위한 단 면도이다.
도 2를 참조하면, 하부전극(110)이 반도체 기판(100) 위에 형성되어 있다. 하부전극(110)은 저저항의 금속막, 예를 들면, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등의 금속 물질, 실리콘, 이러한 물질들의 금속 합금 또는 이러한 물질들의 금속 화합물로 이루어질 수 있다. 도시하지는 않았으나, 반도체 기판(100)에는 게이트 전극, 워드라인, 비트라인 등과 같은 반도체 소자의 구성요소들이 형성되어 있을 수 있다. 제1 절연 패턴(122)이 하부전극(110) 위에 형성되어 있고, 발열전극(132)이 하부전극(110) 위에서 상기 제1 절연 패턴(122)의 일부 위까지 연장되어 형성되어 있다. 즉, 발열전극(132)이 제1 절연 패턴(122)에 의하여 단차(step)를 형성하며, 단차의 하부는 하부전극(110)위에 있고 단차의 상부는 제1 절연 패턴(122) 위에 있다. 따라서 발열전극(132)의 일측면(A)이 제1 절연 패턴(122) 위에 놓여 있다. 발열전극(132)은 전기적 에너지에 의해 줄열을 발생시킬 수 있고 비저항이 높은 물질이 사용된다. 발열전극(132)은 TiN, TiAlN, TiSiN 또는 SiGe 등의 물질로 이루어질 수 있다. 발열전극(132) 위에는 제2 절연 패턴(124)이 발열전극(132)과 동일한 패턴으로 형성되어 있다.
상변화층 패턴(134)이 제1 절연 패턴(122) 위에서 제2 절연 패턴(124) 위까지 연장되어 형성되어 있다. 즉, 상변화층 패턴(134)이 제2 절연 패턴(124)과 발열전극(132)에 의하여 단차를 형성하며, 단차의 하부는 제1 절연 패턴(122) 위에 있고 단차의 상부는 제2 절연 패턴(124) 위에 있다. 상변화층 패턴(134)은 GaSb, InSb, InSe, Sb2Te, SbSe, GeTe, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te, IhSbGe, AgInSbTe, (GeSn)SbTe, GeSb(SeTe) 또는 Te81GeI5Sb2S2 등의 물질로 이루어질 수 있다. 제2 절연 패턴(124)이 발열전극(132)의 상부를 덮고 있으므로 상변화층 패턴(134)은 발열전극(132)의 상면과 절연되며, 단지 발열전극(132)의 측면(A)과만 접촉한다. 따라서 상변화층 패턴(134)과 발열전극(132)의 접촉면적은 발열전극(132)을 이루는 박막의 높이에 의해서 결정된다. 상부전극(144)이 콘택(142)을 통하여 상변화층 패턴(134)에 전기적으로 연결되어 있다. 상부전극(144)은 하부전극(110)과 동일한 물질로 이루어질 수 있다. 도 2에 도시하지는 않았으나 상변화층 패턴(134) 위의 베리어층이 더 형성되어 있을 수 있으며, 베리어층은 Ti, TiAlN, TiSiN 또는 TiN 으로 이루어질 수 있다.
하부전극(110)으로부터 발열전극(132), 상변화층 패턴(134), 콘택(142), 상부전극(144)으로 전류가 흐르면서 발열전극(132)에서 발생한 열이 접촉부분(A)를 통하여 상변화층 패턴(134)에 전달되어 상변화층 패턴(134)의 결정상태를 변화시킬 수 있다. 여기서 발열전극(132)과 상변화층 패턴(134)의 접촉면적은 발열전극(132)의 두께에 의해서 조절할 수 있으므로, 포토리소그래피의 해상도 한계의 제한을 받지 않고 접촉면적을 감소시켜서 리셋전류를 감소시킬 수 있다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a 은 도 2의 상변화 메모리 소자를 제조방법을 설명하기 위한 공정의 레이아웃도들이고, 도 3b, 4b, 5b, 6b, 7b, 8b, 9b 는 각 레이아웃도들의 단면 선분을 따라 자른 공정단면도들이다.
먼저, 도 3a, 3b를 참조하면, 반도체 기판(100) 위에 하부전극(110)을 형성 한다. 하부전극(110)은 저저항의 금속막으로 형성하며, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등의 금속 물질, 실리콘, 이러한 물질들의 금속 합금 또는 이러한 물질들의 금속 화합물로 형성할 수 있다. 도시하지는 않았으나, 반도체 기판(100)에는 게이트 전극, 워드라인, 비트라인 등과 같은 반도체 소자의 구성요소들이 형성되어 있을 수 있다.
도 4a, 4b를 참조하면, 하부전극(110) 위에 제1 절연 패턴(122)을 형성한다. 제1 절연 패턴(122)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
도 5a, 5b를 참조하면, 하부전극(110) 위에서 제1 절연 패턴(122) 위까지 연장되되, 측면이 제1 절연 패턴(122) 위에 놓이도록 발열전극(132)과 제2 절연 패턴(124)의 적층구조를 형성한다. 발열전극(132)과 제2 절연 패턴(124)의 적층구조는 하부전극(110) 위에 발열전극층(132)과 제2 절연층(124)을 순차적으로 형성하고 동일한 마스크를 사용하여 사진-식각 공정에 의하여 패터닝함으로써 형성할 수 있다.
발열전극(132)은 제1 절연 패턴(122)에 의하여 단차(step)를 형성하며, 단차의 하부는 하부전극(110)위에 있고 단차의 상부는 제1 절연 패턴(122) 위에 있다. 따라서 발열전극(132)의 일측면(A)이 제1 절연 패턴(122) 위에 놓이게 된다. 발열전극(132)은 전기적 에너지에 의해 줄열을 발생시킬 수 있고 비저항이 높은 물질로 형성한다. 발열전극(132)은 TiN, TiAlN, TiSiN 또는 SiGe 등의 물질로 이루어질 수 있다. 제2 절연 패턴(124)은 발열전극층(132)의 상면을 절연하는 캐핑층 역할을 한다. 제2 절연 패턴(124)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
도 6a, 6b를 참조하면, 제1 절연 패턴(122) 위에서 제2 절연 패턴(124) 위까 지 연장되어 있되, 일부가 발열전극(132)의 일측면(A)과 접하도록 상변화층 패턴(134)을 형성한다. 상변화층 패턴(134)은 제1 절연 패턴(122)에 의하여 하부전극(110)과 절연되고, 제2 절연 패턴(124)에 의하여 발열전극(132)의 상면와 절연된다. 따라서 상변화층 패턴(134)은 발열전극(132)과는 측면부분(A)에서만 접촉하게 되므로, 발열전극(132)의 두께를 조절함으로써 상변화층 패턴(134)과 발열전극(132)의 접촉면적을 조절할 수 있다. 한편, 상변화층 패턴(134) 위에 베리어층을 더 형성할 수 있으며, 베리어층은 Ti, TiAlN, TiSiN 또는 TiN 으로 형성할 수 있다.
도 7a, 7b를 참조하면, 상변화층 패턴(134)이 형성된 반도체 기판(100) 위에 제3 절연층(126)을 형성하고, 제3 절연층(126) 내에 상변화층 패턴(134)과 접촉하도록 콘택(142)을 형성한다. 제3 절연층(126)은 실리콘 산화막으로 형성할 수 있으며, 콘택(142)은 텅스텐, 알루미늄과 같은 도전막 또는 하부전극(110)과 같은 물질로 형성할 수 있다.
도 8a, 8b를 참조하면, 제3 절연층(126) 위에 콘택(142)과 접촉하도록 상부전극(144)을 형성한다. 상부전극(144)은 하부전극(110)과 같은 물질로 형성할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 하부전극(110) 위에 제1 절연패턴(122)과 제2절연패턴(124)을 도입하여 발열전극(132)이 측면을 통하여 상변화층 패턴(134)과 접촉하도록 한다. 여기서 발열전극(132)과 상변화층 패턴(134)의 접촉면적을 발열전극(132)의 두께에 의하여 조절할 수 있으므로, 사진식각 공정을 사용할 경우 문제되는 해상도의 한계에 따른 제약을 받지 않고 발열전극(132)과 상변화층 패턴(134)의 접촉면적을 감소시킬 수 있다. 발열전극(132)과 상변화층 패턴(134)의 접촉면적을 감소에 따라 리셋전류의 크기도 용이하게 감소시킬 수 있다.
한편, 발열전극(132)의 일부는 절연패턴(122) 위에서 측면을 통하여 상변화층 패턴(134)과 접촉하면서 발열전극(132)의 일부는 하부전극(110)과 접촉하므로 발열전극(132)을 하부전극(110)에 접속시키기 위한 별도의 콘택이 요구되지 않는다.

Claims (18)

  1. 반도체 기판 위의 하부전극;
    상기 하부전극 위의 제1 절연 패턴;
    상기 제1 절연 패턴 위에서 상기 하부전극 위까지 연장되어 있되, 일측면이 상기 제1 절연 패턴 위에 놓여있는 발열전극;
    상기 발열전극층 위에서 상기 발열전극과 동일한 패턴을 형성하고 있는 제2 절연 패턴;
    상기 제2 절연 패턴 위에서 상기 제1 절연 패턴 위까지 연장되어 있되, 일부가 상기 제1 절연 패턴 위의 상기 발열전극의 일측면과 접하는 상변화층 패턴;
    상기 상변화층 패턴과 전기적으로 연결된 콘택; 및
    상기 콘택에 의하여 상기 상변화층 패턴과 전기적으로 연결되는 상부전극을 포함하는 상변화 메모리 소자.
  2. 제1 항에 있어서, 상기 상부전극 아래에서 상기 하부전극, 상기 1 절연 패턴, 상기 제2 절연 패턴, 상기 상변화층 패턴을 덮으면서 상기 콘택을 포함하는 제3 절연층을 더 포함하는 상변화 메모리 소자.
  3. 제1 항에 있어서, 상기 상변화층 패턴 위의 베리어층을 더 포함하는 상변화 메모리 소자.
  4. 제3 항에 있어서, 상기 베리어층은 Ti, TiAlN, TiSiN 및 TiN 중의 적어도 어느 하나를 포함하는 상변화 메모리 소자.
  5. 삭제
  6. 제1 항에 있어서, 상기 발열전극은 TiN, TiAlN, TiSiN 및 SiGe 중의 적어도 어느 하나를 포함하는 상변화 메모리 소자.
  7. 제1 항에 있어서, 상기 상변화층 패턴은 칼코겐 화합물로 이루어진 상변화 메모리 소자.
  8. 제1 항에 있어서, 상기 상변화층 패턴은 GaSb, InSb, InSe, Sb2Te, SbSe, GeTe, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te, IhSbGe, AgInSbTe, (Ge,Sn)SbTe, GeSb(Se,Te) 및 Te81GeI5Sb2S2 중에 선택된 적어도 하나의 물질을 포함하는 상변화 메모리 소자.
  9. 제1 항에 있어서, 상기 하부전극과 상기 상부전극은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W)을 포함하는 금속 물질, 실리콘, 이러한 물질들의 금속 합금 또는 이러한 물질들의 금속 화합물을 포함하는 상변화 메모리 소자.
  10. 반도체 기판 위에 하부전극을 형성하는 단계;
    상기 하부전극 위에 제1 절연 패턴을 형성하는 단계;
    상기 하부전극 위에서 상기 제1 절연 패턴 위까지 연장되되, 일측면이 상기 제1 절연 패턴 위에 놓이도록 발열전극과 상기 발열전극 위의 제2 절연 패턴의 적층구조를 형성하는 단계;
    상기 제1 절연 패턴 위에서 상기 제2 절연 패턴 위까지 연장되어 있되, 일부가 상기 발열전극의 일측면과 접하도록 상변화층 패턴을 형성하는 단계;
    상기 상변화층 패턴이 형성된 상기 반도체 기판 위에 제3 절연층을 형성하는 단계;
    상기 제3 절연층 내에 상기 상변화층 패턴과 접촉하도록 콘택을 형성하는 단계; 및
    상기 제3 절연층 위에 상기 콘택과 접촉하도록 상부전극을 형성하는 단계;를포함하는 상변화 메모리 소자의 제조방법.
  11. 제10 항에 있어서, 상기 발열전극과 상기 제2 절연 패턴의 적층구조를 형성하는 단계는
    상기 제1 절연 패턴이 형성된 상기 반도체 기판 위에 발열전극층을 형성하는 단계;
    상기 발열전극층 위에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 위에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 제2 절연층과 상기 발열전극층을 연속적으로 식각하는 단계;를 포함하는 상변화 메모리 소자의 제조방법.
  12. 제11 항에 있어서, 상기 상변화층 패턴 위에 베리어층을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  13. 제12 항에 있어서, 상기 베리어층은 Ti, TiAlN, TiSiN 및 TiN 중의 적어도 어느 하나를 포함하도록 형성하는 상변화 메모리 소자의 제조방법.
  14. 삭제
  15. 제11 항에 있어서, 상기 발열전극은 TiN, TiAlN, TiSiN 및 SiGe 중의 적어도 어느 하나를 포함하도록 형성하는 상변화 메모리 소자의 제조방법.
  16. 제11 항에 있어서, 상기 상변화층 패턴은 칼코겐 화합물로 형성하는 상변화 메모리 소자의 제조방법.
  17. 제11 항에 있어서, 상기 상변화층 패턴은 GaSb, InSb, InSe, Sb2Te, SbSe, GeTe, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te, IhSbGe, AgInSbTe, (Ge,Sn)SbTe, GeSb(Se,Te) 및 Te81GeI5Sb2S2 중에 선택된 적어도 하나의 물질을 포함하도록 형성하는 상변화 메모리 소자의 제조방법.
  18. 제11 항에 있어서, 상기 하부전극과 상기 상부전극은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W)을 포함하는 금속 물질, 실리콘, 이러한 물질들의 금속 합금 또는 이러한 물질들의 금속 화합물을 포함하도록 형성하는 상변화 메모리 소자의 제조방법.
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