KR20040047272A - 상전이형 반도체 메모리 장치 - Google Patents

Abstract

하부 전극, 상전이층, 상부 전극을 구비하여 이루어진 상전이부에서 하부 전극이 콘택 홀에 의해 면적이 제한된 상전이층 하부와 직접 연결되는 것을 특징으로 하는 상전이형 반도체 메모리 장치가 개시된다. 이때, 상전이층과 하부 전극의 접촉면을 줄이기 위해 콘택 홀의 측벽에 스페이서가 형성되고, 콘택 홀 하단은 하부 전극을 식각하여 형성될 수 있다.

따라서, 상전이층이 하부 전극에 직접 닿아 히터를 별도로 형성할 필요가 없고, 저항 조절 및 발열 조절이 용이하며, 특히, 상전이층 패터닝에 의한 식각 손상에 의한 상전이층 주변에서의 누설전류가 없어진다.

Description

상전이형 반도체 메모리 장치{Phase changing type semiconductor memory device}

본 발명은 상전이형 메모리 장치에 관한 것으로, 보다 상세하게는 상전이형 반도체 메모리 장치 각 소자의 상전이부 구조에 관한 것이다.

상전이형 반도체 메모리 장치는 통상, 디램과 같은 스위칭 트랜지스터와 디램의 캐퍼시터에 대응하는 상전이부를 포함하여 이루어지는 일종의 비휘발성 메모리 장치이다. 그리고, 통상 상전이부는 트랜지스터의 소오스 영역과 연결되는 하부전극, 상전이층, 상부전극과 상전이층의 상전이를 위한 히터로 이루어진다.

도1은 기존에 일반적으로 사용되는 상전이형 반도체 메모리 소자의 상전이부의 이상적 구조를 나타내는 부분 단면도이다.

텅스텐 등의 도전층(13)으로 이루어지는 넓은 하부 전극 위에는 좁은 폭의 티타튬 혹은 티티늄 알미늄 질화막의 히터 플러그(15)가 형성되어 발열체의 역할을 한다. 히터 플러그(15) 위에는 칼코게나이드(chalcogenide) 상전이 물질로 이루어진 상전이층(17)이 형성되고 상전이층(17) 위에는 상부 전극(19)이 형성된다. 상전이층(17) 가운데 실제로 상전이가 이루어지는 것은 대개의 경우 히터 플러그(15)와 맞닿는 부분에 한정된다.

이러한 구조의 상전이부에서 이루어지는 작용을 살펴보면, 먼저 상전이층(17)은 결정질로 성형된다. 그리고, 상전이부에 상대적으로 대용량의 리셋 전류를 일정 시간 흘려주면 히터 플러그(15)에 의해 주변 온도가 상전이층(17)의 녹는점보다 높은, 가령 800 내지 1200도씨의, 온도로 상승하고 온도 기울기가 큰 빠른 냉각이 이루어지면서 상전이층(17)의 히터 연접부(18)가 비정질 상태가 된다. 반대로 히터 연접부(18)가 비정질인 상태에서 상전이부에 상대적으로 소용량의 셋셋팅 전류를 흘려주면 히터 주변부의 온도가 재결정 온도보다 높지만 상전이층(17)의 녹는점보다 낮은, 가령 200 내지 400도씨의, 온도로 상승한 뒤 온도 기울기가 낮은 냉각이 이루어진다. 이때, 히터 연접부(18)에 재결정이 이루어지면서 상전이층(17)은 전체가 다시 결정질이 된다. 상전이층(17)의 결정질/비전질 여부에 따라 상전이부의 저항은 큰 차이가 생긴다. 따라서, 상전이형 반도체 메모리 장치에서는 각 소자에 독출 전압을 걸었을 때 상전이부를 통해 흘러가는 전류량의 대소를 감지하여 소자의 기억 상태를 인식하게 된다.

그런데, 도1과 같은 종래의 상전이형 메모리 장치에서는 하부 전극(13)과 상전이층(17) 사이에 상전이층 가열을 위한 히터 플러그(15) 같은 발열 구조가 더 필요하고, 상전이층(17)과 하부 전극(13)의 접촉 구조가 접촉 면적을 최소화하도록 상전이층(17)을 형성하기에 한계를 가진다.

또한, 도2와 같이 상전이층 패턴(27)을 형성하는 식각 과정에서 식각 물질들에 의한 측면 손상이 발생하며 패턴 측벽이 오목하게 패이는 경향이 있다. 이런 현상들로 인하여 상전이부에 전류를 흘려줄 때 손상된 상전이층 주변부를 통해 전류가 누설되고, 상전이 전류에 의해 상전이가 균일하고 충분하게 이루어지지 못하는 문제가 발생한다. 이들 문제는 결국 상전이형 반도체 메모리 장치의 안정적이고 정상적 작용을 방해하고 신뢰성을 떨어뜨리는 문제가 있다.

본 발명은 상술한 종래 상전이형 반도체 메모리 장치의 구조적 안정성과 작용 신뢰성을 높이고, 공정 변수를 줄일 수 있는 상전이형 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

도1은 기존에 일반적으로 사용되는 상전이형 반도체 메모리 소자의 상전이부의 이상적 구조를 나타내는 부분 단면도이다.

도2는 기존 상전이형 메모리 장치의 상전이부에서의 문제점을 나타내기 위한 부분 단면도이다.

도3 내지 도7은 본 발명의 일 실시예에서 상전이부 형성 공정의 중요 단계를 나타내는 공정 단면도들이다.

상기 목적을 달성하기 위한 본 발명의 상전이형 반도체 메모리 장치는 하부 전극, 상전이층, 상부 전극을 구비하여 이루어진 상전이부에서 하부 전극이 상기 하부 전극 위에 형성된 콘택 홀 저면에서 상기 콘택 홀에 의해 면적이 제한된 상전이층 하부와 직접 연결되는 것을 특징으로 한다.

본 발명에서 상기 상전이층과 상기 하부 전극이 접촉하는 면적을 줄이기 위해 상기 콘택 홀의 측벽에는 스페이서가 형성되어 있는 것이 바람직하다.

본 발명에서 상기 콘택 홀은 하부 전극에 형성된 홈의 측벽을 포함하여 이루어지는 것이 바람직하다. 즉, 상기 콘택 홀은 하부에서 상기 하부 전극을 일부 식각하여 형성하는 것이 바람직하다.

본 발명에서 측벽이 스페이서에 의해 커버되는 상기 콘택 홀의 하부는 상전이층으로 채워지나 상부는 외측의 상전이층 외에 중앙의 도전성 접착막으로 채워지는 것이 바람직하다.

이하 도면을 참조하면서 본 발명의 장치의 일 실시예를 형성하는 공정의 몇 단계를 통해 본 발명을 상세히 살펴보기로 한다.

도3 내지 도7은 본 발명의 일 실시예에서 상전이부 형성 공정의 중요 단계를 나타내는 공정 단면도들이다.

도3을 참조하면, 도시되지 않지만, 반도체 기판에 스위칭 트랜지스터 및 하부 배선 구조가 형성되고 층간 절연막이 적층된 상태에서 텅스텐 재질의 하부 전극 콘택 플러그(31) 및 하부 전극(33)이 층간 절연막(30)에 다마신 공정을 통해 형성된다. 하부 전극(33)에 대한 베리어막(35)으로 실리콘 산화 질화막(SiON)이 얇게 적층되고 그 위에 보조 절연막(37)이 형성된다. 이때, 베리어막(35)과 보조막 절연막(37)의 두께는 120 내지 130nm로 한다.

도4를 참조하면, 도3의 보조 절연막(37)과 베리어막(35)에 대한 패터닝을 통해 하부 전극(33)을 노출시키는 폭 200nm의 콘택 홀을 형성한다. 그리고, 하부 전극(33)에 대해서도 그 일부 두께를 식각하여 콘택 홀을 완성한다. 콘택 홀이 형성된 기판에 실리콘 질화막 같은 절연막을 적층하고 에치 백하여 콘택 홀 측벽에 스페이서(41)를 형성한다. 스페이서막의 두께를 통해 콘택 홀에서 상전이층이 형성되는 폭을 결정할 수 있으며, 본 실시예에서는 상전이층의 하부 폭이 120nm가 되도록 한다. 콘택 홀 형성시 하부 전극에 대해서 20 내지 30 nm 정도 식각하는 것으로 충분하며 하부 전극에 대해 식각이 이루어지지 않아도 무방하다.

도5를 참조하면, 스페이서(41)가 형성된 기판에 상전이층을 적층하여 콘택 홀 하부가 상전이층(43)으로 채워지도록 한다. 상전이층은 칼코게나이드 (chalcogenide) 물질로서 게르마늄(Ge), 주석(Sb), 텔루리움(Te)이 임의 비율로 조합된 고용체인 GST 등이 사용될 수 있다. 적층은 주로 스퍼터링을 통한 물리적 적층방법이 사용되며 고용체로 이루어진 타겟이 사용된다. 앞서 스페이서(41)를 포함하는 콘택 홀을 형성하는 과정에서 상전이층(43)이 적층될 콘택 홀의 가로세로비는 1 내지 1.5정도가 되며 스페이서(41) 상부는 모서리가 식각되어 콘택 홀의 입구를 넓히는 역할을 하여 스퍼터링에 의한 적층에 도움이 될 수 있다.

콘택 홀 하부가 상전이층(43)으로 채워지면 콘택 홀 상부의 중심에 공간이 있는 상태에서 티타늄 질화막(45)/티타늄막(47)을 접착막(adhesion layer)으로 형성한다. 이들은 상전이층(45)에 비해 도전성이 뛰어나므로 콘택 홀을 채우는 플러그의 상부에서 주된 전류 통로가 된다.

도6을 참조하면, 콘택 홀이 채워지면 보조 절연막(37) 위쪽에 쌓인 상전이층(43)과 접착막(45,47) 가운데 콘택 홀 위쪽과 주변을 제외한 부분을 패터닝을 통해 제거한다. 따라서, 상전이층(43)과 접착막(45,47)의 패턴은 위에서 본 폭이 상기 콘택 홀의 폭보다 크게 형성된다. 패터닝 전에 패터닝을 용이하게 하도록 CMP(chemical mechanical polishing)를 이용한 평탄화를 실시할 수 있다. 이어서, 상전이층(43) 보호를 위한 실리콘 질화 산화막질의 보호막(49)이 얇게 적층되고, 층간 절연막(51)이 보호막(49) 위에 다시 적층된다.

이 과정에서 패터닝을 대신하여 콘택 홀 이외의 부분에서 상전이층과 접착막을 제거하고 절연 보조막 상면을 드러내는 CMP공정도 고려할 수 있다.

도7을 참조하면, 도6의 층간 절연막(51)과 보호막(49)을 패터닝하여 상전이층(43)이 채워진 콘택 홀을 덮고 있는 접착막(45,47)이 드러나게 한다. 베리어 메탈(53)로 티타늄 질화막/티타늄막이 적층되고 텅스텐층이 적층된 뒤 CMP를 통해 텅스텐으로 상부 전극 콘택 플러그(55)가 형성된다. 이어서 상부 전극(57)과 배선이 형성된다.

이상의 공정을 통해 본 발명 장치의 일 실시예가 형성된다. 이렇게 형성된 본 발명에서는 콘택 홀 하부에 채워지면서 형성된 상전이층이 직접 하부 전극과 접촉되므로 콘택 홀 폭과 스페이서 절연막 두께를 조절함으로써 상전이층과 하부 전극이 접촉되는 면적을 조절할 수 있다. 콘택 홀 하부에 채워진 상전이층이 실제로 상전이를 일으키는 부분이 되면서 패터닝에 의한 식각 손상도 없다. 또한, 상전이층은 스페이서로 둘러싸여 보호될 수 있으며, 콘택의 상부에서는 접착층이 도전선로의 역할을 할 수 있다. 따라서, 누설전류가 흐르는 통로가 원천적으로 차단되고 상전이층과 주변의 실리콘 산화막질 보조 절연막이 직접 닿는데 따른 계면에서의결함의 문제가 방지될 수 있다.

한편, 본 발명은 이러한 실시예에 한정되는 것은 아니며 당연히 본 발명의 요지에 영향을 미치지 않는 여러 가지 주변 구조의 변형을 포함하는 것이다.

본 발명과 같은 구조의 상전이형 반도체 메모리 장치에서는 상전이층이 하부 전극에 직접 닿아 열효율이 우수하고 히터를 별도로 형성할 필요가 없으므로 공정상의 이점이 있다. 또한, 상전이층을 형성하는 부분 가운데 상전이가 실제로 이루어지는 부분은 하부 전극과 닿는 면적이 콘택 홀 및 스페이서에 의해 제한, 조절되므로 저항 조절이 용이하다. 특히, 상전이층 패터닝에 의한 식각 손상이 상전이가 실제로 이루어지는 콘택 홀 하부와 거리가 있는 콘택 홀 주변부에서 이루어지므로 종래와 같은 식각 손상에 의한 누설전류가 없어지고 상전이가 균일하고 안정적으로 이루어진다.

Claims (5)

1. 하부 전극, 상전이층, 상부 전극을 구비하여 이루어진 상전이부에 있어서,

   상기 하부 전극이 상기 하부 전극 위에 형성된 콘택 홀에 의해 면적이 제한된 상전이층 하부와 직접 연결되는 것을 특징으로 하는 상전이형 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 콘택 홀의 측벽에는 절연막 스페이서가 형성되는 것을 특징으로 하는 상전이형 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 콘택 홀의 하부의 적어도 일부는 상기 하부 전극 내에 형성되는 것을 특징으로 하는 상전이형 반도체 메모리 장치.
4. 제 1 항에 있어서,

   상기 콘택 홀의 하부는 상기 상전이층으로 채워지며, 상기 콘택 홀의 상부는 외측의 상전이층 외에 중앙부의 도전성 접착막으로 채워지는 것을 특징으로 하는 상전이형 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 상전이층과 상기 도전성 접착막은 상기 콘택 홀 위로 넘어서 상기 콘택 홀 주변부에도 형성되어 상기 상전이층과 상기 도전성 접착막의 위에서 본 폭이 상기 콘택 홀의 폭보다 크게 형성되는 것을 특징으로 하는 상전이형 반도체 메모리 장치.