KR100898591B1 - 라인형 가둠 셀 구조의 상변화메모리소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 상변화물질층과 하부전극간 접촉면적을 최소화할 수 있고, 상변화물질층의 식각손상을 최소화할 수 있으며, 공정단계 및 공정난이도를 감소시켜 신뢰성이 증가된 상변화메모리소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 상변화메모리소자 제조 방법은 타원매트릭스 형태로 배열된 복수의 하부전극을 형성하는 단계; 상기 하부전극 상에 몰드막을 형성하는 단계; 상기 몰드막을 식각하여 상기 각각의 하부전극의 장축과 수직교차하면서 이웃하는 상기 하부전극의 일부를 동시에 노출시키는 라인형상의 오픈패턴을 형성하는 단계; 상기 오픈패턴의 내부 측벽에 접하는 스페이서를 형성하는 단계; 및 상기 오픈패턴 내부에 매립되어 가둠(confined) 구조를 갖는 라인형상의 상변화물질층과 상기 상변화물질층 상의 상부전극을 형성하는 단계를 포함하고, 본 발명은 스페이서를 이용하여 상변화 물질층과 하부 전극 사이의 접촉 면적을 최소화함과 동시에 공정마진을 극대화 시킴으로써 동작 전류를 감소시킬 수 있을 뿐만 아니라 고신뢰성을 가지는 셋/리셋(Set/Reset) 스위칭을 구현함으로써 40nm 급 이하의 디자인룰을 가지는 상변화 메모리 소자 제작을 가능케 할 수 있는 효과가 있다.
상변화메모리소자, 하부전극, 상변화물질층, 접촉면적, 스페이서, 가둠셀
Description
본 발명은 메모리소자의 제조 방법에 관한 것으로, 특히 상변화물질을 이용한 메모리소자 및 그 제조 방법에 관한 것이다.
최근에 새로운 반도체소자로서 상변화메모리소자(Phase change RAM)가 제안된 바 있다. 상변화 메모리소자는 전원공급이 중단될지라도 저장된 데이터들이 소멸되지 않는 비휘발성 특성을 갖는다.
상변화 메모리소자(PRAM)의 단위셀은 데이터 저장 매체로서 상변화물질을 사용한다. 상변화 물질은 제공되는 열에 의존하여 2개의 안정된 상태(비정질 상태 및 결정 상태)를 갖는다. 통상적으로 널리 알려진 상변화물질은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 화합물인 GST(Ge-Sb-Te)이다.
GST를 용융온도에 근접한 온도에서 짧은 시간동안 가열한 후에 급격히 냉각시키면 GST는 비정질상태로 변한다. 이와는 달리, GST를 용융온도에 비하여 낮은 결정화 온도에서 장시간동안 가열한 후에 서서히 냉각시키면 GST는 결정상태로 변한다. 이때, 비정질상태의 GST는 결정상태의 GST에 비하여 높은 비저항을 갖는다. 따라서, 상변화물질을 통하여 흐르는 전류의 양을 감지하여 상변화메모리장치의 셀에 저장된 정보가 논리 "1"(비정질상태)인지 또는 논리 "0"(결정상태)인지를 판별할 수 있다.
상변화물질에 공급되는 열은 주울 열(Joule's heat)을 사용한다. 즉, 상변화물질과 연결된 전극에 전류를 공급하므로써 전극으로부터 주울 열(Joule Heating)이 발생되어 상변화물질에 열을 공급한다. 공급되는 전류의 양에 따라 상변화물질에 공급되는 열의 온도가 달라질 수 있다.
도 1a는 종래기술에 따른 상변화메모리소자의 구조 단면도이고, 도 1b는 종래기술에 따른 하부전극의 변형예이다.
도 1a를 참조하면, 종래 상변화메모리소자는 크게 하부전극(15)이 매립된 제2절연막(14), 제2절연막(14) 상에 형성되어 하부전극(15)과 접촉하는 상변화물질층(16) 및 상변화물질층(16) 상에 형성된 상부전극(17)을 포함한다. 그리고, 하부전극(15)의 아래에는 제1절연막(12) 내에 형성된 콘택플러그(13)가 연결되고, 콘택플러그(13) 아래에는 기판(11)이 위치한다.
도 1a의 종래기술은 하부전극과 상변화물질층간 접촉면적을 작게 하기 위해 하부전극(15)의 형태를 원(Circle) 형태로 형성하고 있다.
최근 미세화된 반도체 공정기술의 발달로 인하여 상변화 메모리 소자의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있다.
그러나, 미세화로 인하여 상변화 물질층의 패터닝시 상변화영역(programming volume)에 식각손상(etching damage)으로 인한 전기적 특성 저하가 발생한다. 즉, 원형의 하부전극에 의해서는 후속 상변화물질층 식각시 오정렬에 대한 마진이 부족하여 상변화물질층에 식각손상을 주기 쉽다. 또한, 상변화물질층은 셀단위로 각각 패터닝하므로 식각손상이 더욱 증가된다.
또한, 고집적화를 위해서는 상변화 물질층의 리셋(reset, 비정질화)을 만들어주기 위한 동작전류의 감소가 필수적인데, 이를 위해 도 1b에 도시된 것처럼, 하부전극의 형태를 필라(Pillar) 또는 링(ring) 구조로 패터닝하는 방법이 제안되었으나, 이러한 방법은 공정단계의 증가뿐만아니라 공정난이도를 증가시켜 신뢰성있는 소자 제작을 어렵게 하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 상변화물질층과 하부전극간 접촉면적을 최소화할 수 있는 상변화메모리소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 상변화물질층의 식각손상을 최소화할 수 있는 상변화메모리소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 또다른 목적은 공정단계 및 공정난이도를 감소시켜 신뢰성이 증가된 상변화메모리소자 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 상변화메모리소자는 장축과 단축을 갖는 타원 형상을 가지면서 셀단위로 패터닝되어 매트릭스 형태로 배열된 복수의 하부전극; 상기 각각의 하부전극의 장축과 수직교차하면서 이웃하는 상기 하부전극의 일부를 동시에 노출시키는 라인 형상의 오픈패턴을 제공하는 몰드막; 상기 오픈패턴의 측벽에 형성된 스페이서; 상기 오픈패턴 내부에 매립되어 가둠 구조를 갖는 라인형상의 상변화물질층; 및 상기 상변화물질층 상의 상부전극을 포함하는 것을 특징으로 하고, 상기 상부전극은 상기 상변화물질층과 동일하게 라인형 패턴인 것을 특징으로 하고, 상기 스페이서는, SiON, Al2O3, Si3N4, SiO2, TiO2 또는 Ta2O5 중에서 선택된 어느 하나인 것을 특징으로 한다.
그리고, 본 발명의 상변화메모리소자의 제조 방법은 장축과 단축을 갖는 타원 형상을 가지면서 셀단위로 패터닝되어 매트릭스 형태로 배열된 복수의 하부전극을 형성하는 단계; 상기 하부전극 상에 몰드막을 형성하는 단계; 상기 몰드막을 식각하여 상기 각각의 하부전극의 장축과 수직교차하면서 이웃하는 상기 하부전극의 일부를 동시에 노출시키는 라인형상의 오픈패턴을 형성하는 단계; 상기 오픈패턴의 내부 측벽에 접하는 스페이서를 형성하는 단계; 및 상기 오픈패턴 내부에 매립되어 가둠(confined) 구조를 갖는 라인형상의 상변화물질층과 상기 상변화물질층 상의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 상부전극은 상기 상변화물질층과 동일하게 라인형 패턴으로 형성하는 것을 특징으로 하고, 상기 스페이서는, 절연막 증착 후 블랭킷 에치백을 진행하여 형성하는 것을 특징으로 하며, 상기 절연막은, SiON, Al2O3, Si3N4, SiO2, TiO2 또는 Ta2O5 중에서 선택된 어느 하나인 것을 특징으로 한다.
본 발명은 상변화 메모리(phase change random access memory) 소자 제조시 스페이서를 이용하여 상변화 물질층과 하부 전극 사이의 접촉 면적을 최소화함과 동시에 공정마진을 극대화 시킴으로써 동작 전류를 감소시킬 수 있을 뿐만 아니라 고신뢰성을 가지는 셋/리셋(Set/Reset) 스위칭을 구현함으로써 40nm 급 이하의 디자인룰을 가지는 상변화 메모리 소자 제작을 가능케 할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 상변화메모리소자의 평면도이고, 도 2b는 도 2a의 A-A'선에 다른 단면도이며, 도 2c는 도 2a의 B-B'선에 따른 단면도이다.
도 2a 내지 도 2c를 살펴보면, 하부층(100) 상에서 타원 매트릭스(Oval matrix) 형태로 배열된 복수의 하부전극(101), 복수의 하부전극(101) 중 일방향(x축 방향)으로 배열된 하부전극들을 동시에 덮는 라인 형상(Line type)의 상부전극(103), 상부전극(103)과 동일하게 라인 형상의 평면구조를 가지면서 하부전극(101)과 상부전극(103) 사이에 형성된 상변화물질층(102), 상변화물질층(102) 중에서 적어도 하부전극(101)과 접촉하는 영역의 측벽을 에워싸는 스페이서(104)를 포함한다. 여기서, 상변화물질층(102)은 상부전극(103) 및 하부전극(101)과 각각 접촉하는데, 적어도 하부전극(101)과의 접촉면은 상부전극(103)과의 접촉면보다 더 작은 접촉면적(105)을 갖고 접촉한다. 이는 상변화물질층(102) 중 하부전극(101)과 접촉하는 영역의 측벽이 스페이서(104)로 에워쌓여 있기 때문이며, 이러한 스페이 서(104)에 의해 하부전극(101)과의 접촉면적(105)은 그 만큼 더 작아져 스위칭 전류를 낮출 수 있다.
먼저, 하부전극(101)은 셀단위마다 각각 형성되어 있고, 평면적으로 타원(Oval) 형상을 가지며, 이로써 타원 매트릭스 형태의 배열을 갖고 규칙적으로 배열되어 있다. 또한, 타원 매트릭스 형태의 배열에서 각각의 하부전극(101)은 라인 형상의 상변화물질층(102)과 수직으로 교차하도록 배치된다. 바람직하게, 하부전극(101)은 W, TiN, Ru, RuO2 또는 Pt 중에서 선택된 어느 하나일 수 있다.
그리고, 상변화물질층(102)은 식각배리어막(106A)과 제3절연막(106B)의 적층으로 이루어진 몰드막(106)에 의해 가둠(confined) 구조로 형성된 라인 형상이다. 이와 같이, 가둠 구조로 형성되면서 스페이서(104)에 의해 에워쌓이면, 하부전극(101)과 상변화물질층(102)간 접촉면적을 줄일 수 있다. 상변화물질층(102)은 가열 온도와 시간에 따라 비저항이 높은 비정질상(Amorphous Phase)과 비저항이 낮은 결정질상(Christalline Phase)으로 상전이가 가능한 물질로 형성되어 있다. 이러한 물질로는 텔루르(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O) 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함한다. 본 발명의 실시예에서는 게르마늄(Ge)과 텔루르(Te) 및 안티몬(Sb)을 포함하는 칼코겐 화합물(Chalcogenide)으로 구성되어 있다. 칼코겐 화합물은 준안정상이기 때문에 전계나 빛 또는 압력 등에 의해 상변화가 용이한 물질이다. 상변화물질층(102)은 몰드막(106) 표면까지 연장된 양측부를 더 포함한다.
그리고, 스페이서(104)는 상변화물질층(102)과 하부전극(101)간의 접촉면적을 줄이기 위한 것으로 절연성물질, 즉, 산화막, 질화막 또는 실리콘산화질화막으로 형성되어 있는 것이 바람직하다. 예를 들어, 스페이서(104)는 SiON, Al2O3, Si3N4, SiO2, TiO2 또는 Ta2O5 중에서 선택된 어느 하나일 수 있다.
그리고, 상부전극(103)은 상변화물질층(102)을 사이에 두고 하부전극(101)에 대향하는 전극으로서, 상변화물질층(102)과 동일하게 평면상으로 라인 형상이다. 바람직하게, 상부전극(103)은 W, TiN, Ru, RuO2 또는 Pt 중에서 선택된 어느 하나일 수 있다.
마지막으로, 하부층(100)은 기판(100A), 기판(100A) 상부의 제1절연막(100B), 제1절연막(100B) 내에 구비되어 하부전극(101)과 연결되는 콘택플러그(100C), 이웃하는 하부전극(101) 사이를 절연시키는 제2절연막(100D)을 포함한다. 제1절연막(100B)과 제2절연막(100D)은 산화막, 바람직하게는 PETEOS, HDP, PSG, USG, BPSG 중에서 선택된 어느 하나의 산화막일 수 있고, 콘택플러그(100C)는 폴리실리콘막, 텅스텐막을 포함하는 물질로 형성될 수 있다.
한편, 도시하지 않았지만, 하부층(100)은 스위칭을 위한 트랜지스터, PN 다이오드를 더 포함할 수 있다.
전술한 바와 같은 본 발명의 실시예에 따른 상변화메모리소자는, 하부전극(101)을 타원 형태로 형성하면서 스페이서(104)를 이용하여 상변화물질층(102)을 가둠구조로 형성하므로써, 하부전극(101)과 상변화물질층(102)간 접촉면적을 줄일 수 있다.
상기와 같은 구조를 갖춘 본 발명의 실시예에 따른 상변화 메모리소자는 다음과 같이 동작한다.
도 3은 본 발명의 실시예에 따른 상변화메모리소자의 동작을 도시한 도면이다.
도 3에 도시된 바와 같이, 하부전극(101)으로 프로그램동작 또는 소거동작을 위한 동작전류를 공급한다. 이에 따라, 하부전극(101)으로부터 주울 열이 발생되어 상변화물질층(102)의 하부전극(101)과 접촉하는 면을 통하여 상변화물질층(102)에 열이 공급된다. 그 결과, 공급되는 전류의 양 및 전류의 공급시간에 따라 상변화물질층(102)의 프로그램영역(107)은 비정질상태 또는 결정상태로 변한다. 예컨대, 상변화물질층(102)을 융점(melting point)보다 높은 온도로 가열한 후에 급냉시키면 상변화물질층(102)은 비정질상을 갖는다. 이에 반하여, 상변화물질층(102)을 융점보다 낮고 결정화 온도(Crystallization Temperature)보다 높은 온도로 가열한 후에 냉각시키면 상변화물질층(102)은 결정질상(crystalline state)을 갖게 된다.
본 발명은 하부전극(101)과 상변화물질층(102)간 접촉면적을 작게 하므로써, 프로그램영역(107)의 부피를 현저히 감소시킬 수 있고, 이에 따라 프로그램영역(107)에 제공되어야 하는 열을 감소시킬 수 있다. 결국, 상변화메모리소자의 동작전류의 양을 현저히 감소시킬 수 있다.
부연하면, 스페이서(104)에 의해 상변화물질층(102)과 하부전극(101)간 접촉면이 작아지므로 그만큼 스위칭 전류를 낮출 수 있다. 즉, 상변화물질층이 비정질 상에서 결정질상으로 변화하는데 요구되는 시간을 셋타임(Set time)과, 반대로 상변화물질층이 결정질상에서 비정질상으로 변화하는데 요구되는 시간을 리셋타임(Reset time)이 감소하여 상변화 속도가 향상된다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 상변화메모리소자의 제조 방법을 도시한 공정 단면도이다. 설명의 편의상 상변화메모리소자의 평면도는 도 2a의 구조를 가지며, 도 4a 내지 도 4e에서 좌측부분은 도 2a의 A-A'선에 따른 공정단면도라 가정하고, 우측도면은 도 2a의 B-B'선에 따른 공정 단면도로 가정한다.
도 4a에 도시된 바와 같이, 기판(21) 상에 제1절연막(22)을 형성한다. 여기서, 도시하지 않았지만, 기판(21)내에 형성된 불순물영역을 구비하는 복수의 트랜지스터가 형성되어 있을 수 있다. 또한, 제1절연막(22) 형성전에 비트라인이 형성될 수도 있다. 그리고, 제1절연막(22)은 TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phosphorous Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 중에서 선택된 어느 하나의 산화막이다.
이어서, 제1절연막(22)을 일부 식각하여 기판(21)의 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀을 매립하는 콘택플러그(23)를 형성한다. 여기서, 콘택플러그(23)는 불순물이 도핑된 폴리실리콘막, 구리, 탄탈륨, 텅스텐 또는 알루미늄과 같은 도전막을 사용하여 형성하며, 도전막을 증착한 후에 화학기계적연마(Chemical Mechanical Polishing) 공정, 에치백(Etchback) 공정 또는 이들을 조합한 공정으로 제1절연막(22)의 상면이 노출될 때까지 제거하므로써 형성된다.
위와 같이, 형성된 콘택플러그(23)는 후속하는 하부전극이 연결될 플러그이다.
이어서, 콘택플러그(23) 상에 하부전극(24)을 형성한다. 이때, 하부전극(24)은 셀단위마다 각각 형성되어 있고, 평면적으로 타원(Oval) 형상을 가지며, 이로써 타원 매트릭스 형태의 배열을 갖고 규칙적으로 배열되어 있다. 또한, 타원 매트릭스 형태의 배열에서 각각의 하부전극(24)은 후속하는 라인 형상의 상변화물질층과 수직으로 교차하도록 배치된다. 바람직하게, 하부전극(24)은 W, TiN, Ru, RuO2 또는 Pt 중에서 선택된 어느 하나일 수 있다.
도 5a는 본 발명의 실시예에 따른 하부전극의 배열을 도시한 평면도로서, 타원 형상을 갖는 복수의 하부전극이 일방향(x축 방향)과 타방향(y축 방향)으로 이루어진 평면에서 매트릭스 형태를 갖고 규칙적으로 배열됨을 알 수 있다. 즉, 각각의 하부전극(24)은 단축(W1)과 장축(W2)을 갖는 타원형상이다.
한편, 하부전극을 타원형태로 형성하면, 후속 오픈패턴 형성을 위한 패터닝시 오정렬(Misalign)로부터 공정 마진을 충분히 확보할 수 있다. 참고로, 하부전극이 원형(circle)이나 필라 형태로 형성하면, 타원형태에 비해 후속 패터닝시 오정렬에 대한 마진이 부족하다.
도 4b에 도시된 바와 같이, 하부전극(24)을 포함한 전면에 제2절연막(25)을 형성한 후 화학적기계적연마(CMP)를 진행하여 하부전극(24)의 표면을 노출시킨다. 이로써, 제2절연막(25)에 의해 복수의 하부전극(24)이 서로 절연된다. 한편, 제2절 연막(25)은 TEOS(Tetra Ethyl Ortho Silicate), BPSG, USG(Undoped Silicate Glass), SOG(Spin On Glass) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 중에서 선택된 어느 하나의 산화막일 수 있다.
도 4c에 도시된 바와 같이, 하부전극(24) 및 제2절연막(25)을 포함한 전면에 몰드막(Mold layer, 26)을 형성한다. 이때, 몰드막(26)은 후속 상변화물질층과 하부전극(24)간 콘택영역을 정의하기 위한 것으로서, 특히 상변화물질층을 가둠(confined) 구조로 형성하기 위한 영역을 정의하기 위한 물질이다.
바람직하게, 몰드막(26)은 TEOS(Tetra Ethyl Ortho Silicate), BPSG, USG(Undoped Silicate Glass), SOG(Spin On Glass) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 중에서 선택된 어느 하나의 제4절연막(26B)을 포함할 수 있다. 그리고, 제4절연막(26B)의 두께는 1000∼3000Å이다.
한편, 제4절연막(26B)과 제2절연막(25)간의 식각선택성이 없으므로 제4절연막(26B) 증착전에 식각선택성이 우수한 식각배리어 물질로서 제3절연막(26A)을 500Å 정도 미리 증착한다. 여기서, 제3절연막(26A)은 실리콘질화막일 수 있다.
이어서, 일방향(x축방향)으로 배열된 하부전극(24)들과 수직방향으로 교차하도록 몰드막(26)을 식각한다. 이로써, 복수의 하부전극(24)을 동시에 오픈시키는 오픈패턴(27)이 형성되며, 오픈패턴(27)에 의해 하부전극(24)은 물론 하부전극(24) 주변의 제2절연막(25)의 표면이 라인 형태로 오픈된다(B-B' 방향).
도 5b는 오픈패턴의 배열을 도시한 평면도로서, 타원 형상을 갖는 복수의 하부전극(24) 위에서 오픈패턴(27)이 형성됨을 알 수 있다. 여기서, 오픈패턴(27)은 일방향(x축 방향)으로 배열된 복수의 하부전극(24) 상부를 동시에 오픈시키는 라인 패턴이다. 바람직하게, 오픈패턴(27)은 직사각형(Rectangular) 또는 타원(Oval) 형태의 라인패턴(Line pattern)일 수 있고, 하부전극(24)과 수직으로 교차하는 방향으로 형성된다.
도 4d에 도시된 바와 같이, 오픈패턴(27)을 포함한 전면에 단차피복성(Step coverage)이 우수한 방법으로 스페이서막을 형성한 다음, 블랭킷 에치백(Blanket etchback)을 실시하여 오픈패턴(27)의 측벽에 스페이서(28)를 형성한다. 이때, 스페이서막은 단차피복성이 우수한 열화학기상증착법(Thermal CVD)이나 단원자증착법(ALD)으로 증착한다. 바람직하게, 스페이서(28)로 사용되는 물질은 산화막, 실리콘산화질화막 또는 질화막 중에서 선택될 수 있다. 예컨대, 스페이서(28)는 SiON, Al2O3, Si3N4, SiO2, TiO2 또는 Ta2O5 중에서 선택될 수 있다.
위와 같은 스페이서(28)의 두께에 의해서 상변화물질층과 하부전극(24)의 접촉면적을 제어할 수 있다. 이처럼, 스페이서(28)를 형성하면, 필라형 또는 링형의 하부전극 형성 방법에 비해 하부전극과 상변화물질층간 접촉면적의 제어가 용이할뿐만 아니라 공정이 단순해지는 장점이 있다.
도 5c는 스페이서가 형성된 후의 결과를 나타낸 평면도로서, 오픈패턴(27)의 측벽에 스페이서(28)가 균일한 두께를 갖고 형성됨을 알 수 있다. 더불어, 스페이서(28)에 의해 노출되는 하부전극(24)의 표면은 작아진다.
도 4e에 도시된 바와 같이, 스페이서(28)가 형성된 오픈패턴(27)의 내부를 채울때까지 전면에 상변화물질층(29)을 증착한다. 이때, 상변화 물질층(29)은 칼코겐 화합물을 사용하여 스퍼터링 방법으로 형성할 수 있다. 여기서, 칼코겐 화합물은 게르마늄-안티몬-텔루륨(GST)을 사용한다. 또한, 상변화물질층(29)은 비소-안티몬-텔루륨, 주석-안티몬-텔루륨, 주석-인듐-안티몬-텔루륨, 비소-게르마늄-안티몬-텔루륨, 탄탈륨, 니오브 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루륨, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루륨, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함한다. 바람직하게는, 상변화 물질층(29)은 게르마늄-안티몬-텔루륨(GST)를 사용한다.
이어서, 상변화 물질층(29) 상에 상부전극(30)을 형성한다. 상부전극(30)은W, TiN, RuO2 또는 Pt 중에서 선택될 수 있다.
이후, 상부전극(30)과 상변화물질층(29)을 연속으로 패터닝하는데, 이때 하부전극(24)과 교차하는 방향으로 라인 형태로 패터닝한다. 한편, 상변화물질층(29)이 몰드막(26)에 의해 가둠(confined) 구조로 형성되고 셀단위별로 패터닝되는 것이 아니라 라인형태로 패터닝되기 때문에 상변화물질층(29)의 패터닝시 오정렬(Misalign)으로부터 공정마진을 충분히 확보할 수 있다. 또한, 상변화물질층을 셀단위별로 한정하기 위한 식각을 진행하지 않아도 되므로, 상변화물질층이 받는 식각손상을 최소화하여 상변화메모리소자의 안정적인 동작을 얻을 수 있다.
도 5d는 상변화물질층 및 상부전극이 형성된 후의 결과를 나타낸 평면도로서, 편의상 상부전극의 도시는 생략하기로 한다.
도 5d를 참조하면, 상변화물질층(29)이 라인 형태로 패터닝되어 있고, 하부전극(24)과 접촉하는 상변화물질층(29)의 측벽에 스페이서(28)가 형성되어 있고, 이러한 스페이서(28)에 의해 하부전극(24)과 상변화물질층(29)의 표면은 도면부호 '29A'와 같은 작은 접촉면적을 갖고 접촉된다. 그리고, 타원형태를 갖는 복수의 하부전극(24)은 하나의 상변화물질층(29)과 동시에 접촉하는 형태가 되고, 이로써 하부전극(24)과 상변화물질층(29)이 접촉하는 부분(29A)에서 각 셀단위의 프로그램영역이 한정된다. 이와 같은 프로그램영역은 몰드막(26)에 형성되는 오픈패턴(27)이 라인형태이고, 상변화물질층(29)과 하부전극(24)의 접촉면적이 오픈패턴(27) 및 스페이서(28)에 의해 작아지기 때문에 가능한 것이다. 그리고, 상변화물질층(29)은 오픈패턴(27) 내부에 매립되면서 양측부가 몰드막(26) 표면까지 연장되는 형태로 형성된다.
도 6은 하부전극과 상변화물질층간 콘택의 직경(BEC Diameter) 변화에 따른 접촉면적(Contact area)의 변화를 나타낸 도면이다. 도 6의 결과는 본 발명, 하부전극이 필라 구조인 경우, 링형태인 경우에 대해 비교한 결과이다.
도 6을 참조하면, 필라 구조의 경우 직경이 증가함에 따라 접촉면적이 매우 크게 변하나, 본 발명에서 제안한 구조는 링형태에 비해서도 직경의 증가에 따른 접촉면적의 변화가 덜 민감함을 알 수 있다.
접촉면적의 변화가 작을 경우 리셋 저항의 분포가 작아 안정적인 소자 동작이 가능해 짐과 동시에 공정 마진이 증가하여 고신뢰성의 소자 제작이 더 용이하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 상변화메모리소자의 구조 단면도.
도 1b는 종래기술에 따른 하부전극의 변형예.
도 2a는 본 발명의 실시예에 따른 상변화메모리소자의 평면도.
도 2b는 도 2a의 A-A'선에 다른 단면도.
도 2c는 도 2a의 B-B'선에 따른 단면도.
도 3은 본 발명의 실시예에 따른 상변화메모리소자의 동작을 도시한 도면.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 상변화메모리소자의 제조 방법을 도시한 공정 단면도.
도 5a는 본 발명의 실시예에 따른 하부전극의 배열을 도시한 평면도.
도 5b는 오픈패턴의 배열을 도시한 평면도.
도 5c는 스페이서가 형성된 후의 결과를 나타낸 평면도.
도 5d는 상변화물질층 및 상부전극이 형성된 후의 결과를 나타낸 평면도.
도 6은 하부전극과 상변화물질층간 콘택의 직경(BEC Diameter) 변화에 따른 접촉면적(Contact area)의 변화를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 제1절연막
23 : 콘택플러그 24 : 하부전극
25 : 제2절연막 26 : 몰드막
28 : 스페이서 29 : 상변화물질층
30 : 상부전극
Claims (19)
- 장축과 단축을 갖는 타원 형상을 가지면서 셀단위로 패터닝되어 매트릭스 형태로 배열된 복수의 하부전극;상기 각각의 하부전극의 장축과 수직교차하면서 이웃하는 상기 하부전극의 일부를 동시에 노출시키는 라인 형상의 오픈패턴을 제공하는 몰드막;상기 오픈패턴의 측벽에 형성된 스페이서;상기 오픈패턴 내부에 매립되어 가둠 구조를 갖는 라인형상의 상변화물질층; 및상기 상변화물질층 상의 상부전극을 포함하는 상변화메모리소자.
- 제1항에 있어서,상기 상변화물질층은, 상기 몰드막 표면까지 연장된 양측부를 더 포함하는 상변화메모리소자.
- 삭제
- 삭제
- 제1항에 있어서,상기 상부전극은 상기 상변화물질층과 동일하게 라인형 패턴인 상변화메모리소자.
- 제1항에 있어서,상기 스페이서는, 절연막인 상변화메모리소자.
- 제6항에 있어서,상기 스페이서는, SiON, Al2O3, Si3N4, SiO2, TiO2 또는 Ta2O5 중에서 선택된 어느 하나인 상변화메모리소자.
- 제1항에 있어서,상기 몰드막은, 절연막인 상변화메모리소자.
- 제8항에 있어서,상기 몰드막은 질화막과 산화막의 적층구조인 상변화메모리소자.
- 장축과 단축을 갖는 타원 형상을 가지면서 셀단위로 패터닝되어 매트릭스 형태로 배열된 복수의 하부전극을 형성하는 단계;상기 하부전극 상에 몰드막을 형성하는 단계;상기 몰드막을 식각하여 상기 각각의 하부전극의 장축과 수직교차하면서 이웃하는 상기 하부전극의 일부를 동시에 노출시키는 라인형상의 오픈패턴을 형성하는 단계;상기 오픈패턴의 내부 측벽에 접하는 스페이서를 형성하는 단계; 및상기 오픈패턴 내부에 매립되어 가둠(confined) 구조를 갖는 라인형상의 상변화물질층과 상기 상변화물질층 상의 상부전극을 형성하는 단계를 포함하는 상변화메모리소자의 제조 방법.
- 삭제
- 제10항에 있어서,상기 상부전극은 상기 상변화물질층과 동일하게 라인형 패턴으로 형성하는 상변화메모리소자의 제조 방법.
- 제10항에 있어서,상기 상변화물질층은,상기 오픈패턴 내부에 매립되면서 양측부가 상기 몰드막 표면까지 연장되는 형태로 형성하는 상변화메모리소자의 제조 방법.
- 제10항에 있어서,상기 스페이서는, 절연막 증착 후 블랭킷 에치백을 진행하여 형성하는 상변화메모리소자의 제조 방법.
- 제14항에 있어서,상기 절연막은, SiON, Al2O3, Si3N4, SiO2, TiO2 또는 Ta2O5 중에서 선택된 어느 하나인 상변화메모리소자의 제조 방법.
- 제14항에 있어서,상기 절연막은, 열화학기상증착법 또는 단원자증착법으로 형성하는 상변화메모리소자의 제조 방법.
- 제10항에 있어서,상기 몰드막은, 절연막으로 형성하는 상변화메모리소자의 제조 방법.
- 제17항에 있어서,상기 몰드막은 질화막과 산화막의 적층구조인 상변화메모리소자의 제조 방법.
- 제17항에 있어서,상기 몰드막은, 1000∼3000Å 두께로 형성하는 상변화메모리소자의 제조 방법.
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2007
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