JP2006339642A - 相変化ｒａｍ及びその動作方法 - Google Patents
相変化ｒａｍ及びその動作方法 Download PDFInfo
- Publication number
- JP2006339642A JP2006339642A JP2006148726A JP2006148726A JP2006339642A JP 2006339642 A JP2006339642 A JP 2006339642A JP 2006148726 A JP2006148726 A JP 2006148726A JP 2006148726 A JP2006148726 A JP 2006148726A JP 2006339642 A JP2006339642 A JP 2006339642A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- lower electrode
- electrode contact
- contact layer
- pram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011017 operating method Methods 0.000 title abstract description 4
- 229910010037 TiAlN Inorganic materials 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims description 382
- 229910045601 alloy Inorganic materials 0.000 claims description 35
- 239000000956 alloy Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 31
- 239000011229 interlayer Substances 0.000 claims description 21
- 229910002665 PbTe Inorganic materials 0.000 claims description 18
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 claims description 18
- 229910052787 antimony Inorganic materials 0.000 claims description 15
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 13
- 229910005900 GeTe Inorganic materials 0.000 claims description 10
- 229910005642 SnTe Inorganic materials 0.000 claims description 10
- 229910052718 tin Inorganic materials 0.000 claims description 9
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 10
- 238000003860 storage Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 230000005679 Peltier effect Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000000704 physical effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/861—Thermal details
- H10N70/8613—Heating or cooling means other than resistive heating electrodes, e.g. heater in parallel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/50—Resistive cell structure aspects
- G11C2213/52—Structure characterized by the electrode material, shape, etc.
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】相変化ＲＡＭ及びその動作方法を提供する。
【解決手段】スイッチング素子と、前記スイッチング素子に連結された下部電極（５２）と、下部電極（５２）上に形成された下部電極コンタクト層（５８）と、下部電極コンタクト層（６０）上に備えられ、底面の一部の領域が下部電極コンタクト層（５８）の上面と接触した相変化層（６０）と、相変化層（６０）上に形成された上部電極（６２）と、を備え、下部電極コンタクト層（５８）は、ＴｉＡｌＮよりもゼーベック係数の絶対値が大きく負の数を有し、前記ＴｉＡｌＮよりも熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗値を有する物質層であることを特徴とする。
【選択図】図４
【解決手段】スイッチング素子と、前記スイッチング素子に連結された下部電極（５２）と、下部電極（５２）上に形成された下部電極コンタクト層（５８）と、下部電極コンタクト層（６０）上に備えられ、底面の一部の領域が下部電極コンタクト層（５８）の上面と接触した相変化層（６０）と、相変化層（６０）上に形成された上部電極（６２）と、を備え、下部電極コンタクト層（５８）は、ＴｉＡｌＮよりもゼーベック係数の絶対値が大きく負の数を有し、前記ＴｉＡｌＮよりも熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗値を有する物質層であることを特徴とする。
【選択図】図４
Description
本発明は、本発明は、半導体メモリ素子及びその動作方法に係り、より詳細には、相変化ＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ：ＰＲＡＭ）及びその動作方法に関する。
ＰＲＡＭは、フラッシュメモリ、強誘電体ＲＡＭ（ＦｅＲＡＭ）及び磁気ＲＡＭ（ＭＲＡＭ）のような不揮発性メモリ素子である。ＰＲＡＭとこれら不揮発性メモリ素子の構造的な差異点はストレージノードにある。
ＰＲＡＭにおいてストレージノードは、与えられた相転移温度で相（ｐｈａｓｅ）が低抵抗の結晶状態から高抵抗の非晶質状態に変わる相変化層が利用される。前記相変化層は、下部電極と接触するコンタクト層（以下、下部電極コンタクト層）と部分的に接触している。したがって、前記相転移温度で前記相変化層の相が変化する部分は、前記下部電極コンタクト層と接触した一部の領域である。ＰＲＡＭは、このように相の変化によって抵抗が変化する相変化層の抵抗特性を利用してビットデータを記録し、読み取るメモリ素子である。
図１は、従来技術によるＰＲＡＭを示す図面である。
図１を参照すれば、従来のＰＲＡＭは、ソース領域Ｓ及びドレイン領域Ｄと、ソース領域Ｓとドレイン領域Ｄとの間のチャンネル領域Ｃ上に形成されたゲートＧを含むトランジスタＴｒをシリコン基板７に備える。また、従来のＰＲＡＭは、トランジスタＴｒの前記両領域Ｓ、Ｄのうちいずれか一つ、例えばソース領域Ｓに連結されるストレージノード部１０を含む。ストレージノード部１０は、導電性プラグ９を通じてトランジスタＴｒのソース領域Ｓに連結されている。ストレージノード部１０は、順次に積層された下部電極１０ａ、下部電極コンタクト層１０ｂ、ビットデータが記録される相変化層１０ｃ、及び上部電極１０ｄを備える。下部電極１０ａは、下部電極コンタクト層１０ｂが形成されうる広い領域を提供するパッド層の役割を兼ねる。下部電極コンタクト層１０ｂは、相変化層１０ｃの底面の制限された領域に接触している。
図２は、このようなＰＲＡＭの動作方法を示す図面である。図２には、便宜上、ストレージノード部１０のみ示した。
図２を参照すれば、相変化層１０ｃの相が結晶状態である時をセット状態とし、ビットデータ０が記録されたとみなす。相変化層１０ｃにビットデータ０が記録された状態で上部電極１０ｄから相変化層１０ｃを経て下部電極１０ａに第１相変化電流Ｉ１を印加する。第１相変化電流Ｉ１は、相変化層１０ｃの下部電極コンタクト層１０ｂと接触した部分の相を非晶質状態に変化させる電流であって、これをリセット電流と称する。第１相変化電流Ｉ１は、パルス電流であって、印加時間は数ナノ秒であり、セット電流（詳細は後述する）に比べて大きい値を有する。このような第１相変化電流Ｉ１は、相変化層１０ｃに比べて幅がはるかに狭い下部電極コンタクト層１０ｂに集中される。これによって、相変化層１０ｃの下部電極コンタクト層１０ｂと接触する領域Ａ１（以下、接触領域）の抵抗は大きく増加して、接触領域Ａ１の温度は、第１相変化電流Ｉ１が印加される間に相転移温度以上に上昇する。この結果、相変化層１０ｃの前記接触領域Ａ１の相は、結晶状態から非晶質状態に変化するようになる。このように、相変化層１０ｃの前記接触領域Ａ１が非晶質状態である時をリセット状態とし、ビットデータ１が記録されたとみなす。図２においてｈ１は、第１相変化電流Ｉ１の高さを示す。
一方、相変化層１０ｃの接触領域Ａ１が非晶質状態である時、ストレージノード部１０に第１相変化電流Ｉ１と同じ方向に第２相変化電流Ｉ２を印加する。第２相変化電流Ｉ２は、相変化層１０ｃの前記接触領域Ａ１の相を非晶質状態から元の結晶状態に変えるための電流であって、これをセット電流と称する。第２相変化電流Ｉ２は、パルス電流である。第２相変化電流Ｉ２の強度は、第１相変化電流Ｉ１よりも低い。しかし、第２相変化電流Ｉ２の印加時間は、第１相変化電流Ｉ１と等しいかはるかに長い。ストレージノード部１０にこのような第２相変化電流Ｉ２が印加される間、相変化層１０ｃの前記接触領域Ａ１の抵抗が増加して、接触領域Ａ１の温度は上昇する。しかし、第１相変化電流Ｉ１が印加される時と違って、第２相変化電流Ｉ２の強度が低く、印加時間が長いため、接触領域Ａ１の温度は、相変化層１０ｃの相転移温度までは上昇しない。このように接触領域Ａ１が相変化層１０ｃの相転移温度よりも低い温度で相対的に長時間加熱されることによって、接触領域Ａ１は、非晶質状態から結晶状態に変化して相変化層１０ｃの全体が結晶状態となる。
前述したように、従来技術によるＰＲＡＭにおいて、相変化層１０ｃの抵抗状態は、第１相変化電流Ｉ１と第２相変化電流Ｉ２とから決定される。ところで、第１相変化電流Ｉ１、すなわちリセット電流は、ＰＲＡＭの特性改善に障害となっている。
具体的には、半導体製造技術の発展によって、ストレージノード部１０及びトランジスタＴｒのサイズを小さくしてＰＲＡＭのサイズを小さくすることは技術的に困難ではない。しかしながら、トランジスタＴｒのサイズが小さくなると、トランジスタＴｒが収容できる電流、すなわち、トランジスタＴｒが耐えられる電流も小さくなる。したがって、リセット電流を小さくしなければ、事実上ＰＲＡＭの高集積化が難しくなる。
これによって、リセット電流を減らすための一方案として下部電極コンタクト層１０ｂの幅を減らす方法が提示されている。
図３は、相変化層１０ｃの前記コンタクト領域Ａ１のサイズの変化、すなわち下部電極コンタクト層１０ｂの幅の変化によるリセット電流の変化を示すグラフである。
図３を参照すれば、コンタクト領域Ａ１のサイズが小さくなるに従って、リセット電流が小さくなることが分かる。
リセット電流を減らすための他の方案として、下部電極コンタクト層１０ｂを酸化させる方法、下部電極コンタクト層１０ｂとして高低抗のＴｉＡｌＮ層を使用する方法などが提示されている。
しかしながら、これらの方法は、下部電極コンタクト層１０ｂで多くのジュール熱を発生させてしまう。また、リセット電流を減らすことはできるが、セット抵抗が増加してしまうため、ＰＲＡＭの収率及び信頼性を減少させるという問題点がある。
本発明は、前記従来の問題点を改善するためのものであって、リセット電流を減らし、セット抵抗の増加を防止することができるＰＲＡＭを提供することを目的とする。
また、本発明は、前記ＰＲＡＭの動作方法を提供することを目的とする。
前記目的を達成するための本発明に係るＰＲＡＭは、スイッチング素子、前記スイッチング素子に連結された下部電極、前記下部電極上に形成された下部電極コンタクト層、前記下部電極コンタクト層上に備えられ、底面の一部領域が前記下部電極コンタクト層の上面と接触した相変化層、及び前記相変化層上に形成された上部電極を備え、前記下部電極コンタクト層は、ＴｉＡｌＮよりゼーベック係数の絶対値が大きく負の数を有し、前記ＴｉＡｌＮよりも熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗値を有する物質層であることを特徴とする。
前記下部電極コンタクト層の周りにスペーサがさらに備えることができる。
前記下部電極コンタクト層の上端部は、前記相変化層で満たされることができる。
前記下部電極コンタクト層は、ｎ型のＳｉＧｅ層、ＰｂＴｅ層、ポリシリコン層、及びコバルトシリコン層からなる群から選択されたいずれか一つであることができる。
前記下部電極コンタクト層は、Ｓｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＧｅＴｅ、ＰｂＴｅ、ＳｎＴｅ、及びこれらの合金からなる群から選択された一つから形成されることができる。
また、前記下部電極コンタクト層は、Ｓｂ２Ｔｅ３層、Ｂｉ２Ｔｅ３層、ＧｅＴｅ層、ＰｂＴｅ層、及びＳｎＴｅ層からなる群から選択された一つの層であるか、またはこれらの合金層であることができる。
前記合金または前記金属層は、Ｓｂ、Ｔｅ、Ｂｉ、Ｇｅ、Ｐｂ及びＳｎからなる群から選択された少なくとも二つの成分を含むことができる。
前記合金は、所定量のドーピング元素を含むことができる。
前記上部電極は、前記上部電極は、ＴｉＮ、ＴｉＡｌＮ、及び下部電極コンタクト層と同じ材料よりなる群から選択されたいずれか一つから形成されることができる。
前記スペーサは、酸化ケイ素膜、窒化ケイ素膜、または酸化アルミニウム膜から形成されることができる。
前記スイッチング素子は、トランジスタ型またはダイオード型であることができる。
前記目的を達成するための本発明に係るＰＲＡＭの動作方法は、スイッチング素子に連結された下部電極、前記スイッチング素子と前記下部電極とを覆う層間絶縁層、前記層間絶縁層に形成され、前記下部電極を露出させるコンタクトホール、前記コンタクトホールを満たす第１下部電極コンタクト層、前記層間絶縁層上に形成され、前記第１下部電極コンタクト層の露出された部分を覆う第２下部電極コンタクト層、前記第２下部電極コンタクト層上に形成され、前記第２下部電極コンタクト層を露出させるコンタクトホールを含む絶縁層、前記絶縁層の上面に形成され、前記第２下部電極コンタクト層を露出させるコンタクトホールを満たす相変化層、及び前記相変化層上に形成された上部電極を備え、前記第１及び第２下部電極コンタクト層は、ＴｉＡｌＮよりゼーベック係数の絶対値が大きくて負の数を有し、ＴｉＡｌＮより熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗を有する物質層であることを特徴とする。
ここで、前記第１下部電極コンタクト層及び前記第２下部電極コンタクト層は、前記下部電極コンタクト層と同じである。
前記第１下部電極コンタクト層の周りにスペーサがさらに備えられることができる。
前記第１下部電極コンタクト層及び前記第２下部電極コンタクト層は、ドーピングされたｎ型のＳｉＧｅ層、ＰｂＴｅ層、ポリシリコン層、及びコバルトシリコン層のうちいずれか一つであることができる。また、前記第１及び第２下部電極コンタクト層は、Ｓｂ２Ｔｅ３層、Ｂｉ２Ｔｅ３層、ＧｅＴｅ層、ＰｂＴｅ層、ＳｎＴｅ層であるか、またはこれらの合金層であることができる。前記合金層は、Ｓｂ、Ｔｅ、Ｂｉ、Ｇｅ、Ｐｂ、及びＳｎからなる群のうち少なくとも二成分を含むことができる。この時、同じ成分の合金層がありうるが、同じ成分の合金層であっても成分比は異なることができる。
前記合金層は、前記群に含まれた成分外に少量のドーピング元素を含むことができる。前記ドーピング元素により前記合金層の電気伝導度は、ＴｉＡｌＮと同じレベルである１〜１０ミリオームセンチメートル（ｍＯｈｍ．ｃｍ）に調整することができる。この時、前記合金層にドーピングされた前記ドーピング元素のドーピング量は、ドーピングされていない合金層の原子重量の１０％以内である。
前記上部電極、スペーサ、及びスイッチング素子は、前記説明した通りである。
前記目的を達成するための本発明に係るＰＲＡＭの動作方法は、スイッチング素子に連結された下部電極、前記下部電極上に形成された下部電極コンタクト層、前記下部電極コンタクト層上に備えられ、底面の一部領域が前記下部電極コンタクト層の上面と接触した相変化層、及び前記相変化層上に形成された上部電極を備えるが、前記下部電極コンタクト層としてＴｉＡｌＮよりゼーベック係数の絶対値が大きくて負の数を有し、ＴｉＡｌＮより熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗を有する物質層を使用するＰＲＡＭの動作方法において、前記相変化層と前記下部電極コンタクト層とを通過するリセット電流を印加して、前記相変化層の前記下部電極コンタクト層に接触した部分を非晶質状態に変えることを特徴とする。
前記動作方法において、前記リセット電流（以下、本発明のリセット電流）は、前記下部電極コンタクト層として前記ＴｉＡｌＮが使われる時のリセット電流より小さい。この場合、前記下部電極コンタクト層の周りにスペーサがさらに備えられ、前記相変化層は、前記下部電極コンタクト層の上端部を満たした状態に備ることができる。
前記第１下部電極コンタクト層及び第２下部電極コンタクト層は、Ｓｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＧｅＴｅ、ＰｂＴｅ、ＳｎＴｅ、及びこれらの合金からなる群から選択されたいずれか一つから形成されることができる。
前記下部電極コンタクト層は、ＳｉＧｅ層、ＰｂＴｅ層、ポリシリコン層、及びコバルトシリコン層のうちいずれか一つであることができる。また、前記下部電極コンタクト層は、Ｓｂ２Ｔｅ３層、Ｂｉ２Ｔｅ３層、ＧｅＴｅ層、ＰｂＴｅ層、ＳｎＴｅ層であるか、またはこれらの合金層であることができる。前記合金または合金層は、Ｓｂ、Ｔｅ、Ｂｉ、Ｇｅ、Ｐｂ及びＳｎからなる群のうち少なくとも二つの成分を含むことができる。
前記リセット電流を印加した後、前記相変化層と前記下部電極コンタクト層とを通過するセット電流を前記リセット電流印加時間と同時間またはそれより長時間印加することができる。
前記スイッチング素子は、トランジスタ型またはダイオード型であることができる。
以上のように構成された本発明に係るＰＲＡＭによれば、相変化層の底面と接触する下部電極コンタクト層として従来のＴｉＡｌＮよりゼーベック係数の絶対値が大きく負の数を有し、熱伝導率は低く、電気抵抗は類似している物質層を使用する。このような物質層は、ゼーベック係数が大きいため、ペルチェ熱の発生量が従来よりもはるかに増加する。したがって、本発明に係るＰＲＡＭを利用すれば、ペルチェ熱の増加分ほどリセット電流を減らすことができる。この結果、トランジスタの許容電流も減らすことができるので、トランジスタのサイズをさらに小さくすることができる。したがって、ＰＲＡＭの集積度を高めることができる。
また、本発明に係るＰＲＡＭにおいて、リセット電流の減少は、ペルチェ効果に起因したものであって、下部電極コンタクト層のサイズの減少とは関係がない。したがって、本発明に係るＰＲＡＭを利用すれば、セット抵抗の増加なしにＰＲＡＭの集積度を高めることができる。
以下、本発明の一実施の形態に係るＰＲＡＭ（以下、「本発明のＰＲＡＭ」を称する）及びその動作方法を添付した図面を参照して詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。
まず、本発明のＰＲＡＭを説明する。
図４を参照すれば、基板４０に所定の導電性不純物、例えば、ｎ型不純物がドーピングされた第１不純物領域Ｓ１及び第２不純物領域Ｄ１が所定の間隔で存在する。基板４０は、例えば、ｐ型シリコン基板である。第１不純物領域Ｓ１及び第２不純物領域Ｄ１は、多様な形態を有することができる。第１不純物領域Ｓ１及び第２不純物領域Ｄ１のうちいずれか一つ、例えば、第１不純物領域Ｓ１はソース領域であり、他の領域はドレイン領域である。第１不純物領域Ｓ１と第２不純物領域Ｄ１との間の基板４０上にゲート酸化膜４２が存在し、ゲート酸化膜４２上にゲート４４が形成されている。基板４０、第１不純物領域Ｓ１、第２不純物領域Ｄ１、及びゲート４４は、電界効果トランジスタを構成する。
基板４０上には、前記トランジスタを覆う第１層間絶縁層４６が形成されている。第１層間絶縁層４６は、第１不純物領域Ｓ１が露出されるコンタクトホール４８が形成されている。
コンタクトホール４８は、導電性プラグ５０で満たされており、コンタクトホール４８は、第１不純物領域Ｓ１の代わりに、第２不純物領域Ｄ１が露出される位置に形成されても良い。
第１層間絶縁層４６上には、導電性プラグ５０の露出された上面を覆う下部電極５２が存在する。下部電極５２は、パッド層の役割も兼ねる。第１層間絶縁層４６上に下部電極５２を覆う第２層間絶縁層５４が存在し、第２層間絶縁層５４には、下部電極５２の上面が露出されるコンタクトホール５６が形成されている。
第２層間絶縁層５４は、第１層間絶縁層４６と同じ絶縁層であることができる。
コンタクトホール５６は、下部電極コンタクト層５８で満たされている。
下部電極コンタクト層５８は、従来のＰＲＡＭにおいて下部電極コンタクト層（図２の１０ｂ）として使われた物質であるＴｉＡｌＮよりもペルチェ効果（Ｐｅｌｔｉｅｒ ｅｆｆｅｃｔ）に優れており、抵抗はＴｉＡｌＮと類似しており、熱伝導率はＴｉＡｌＮよりもはるかに低い物質層であることができる。このような特性を有する下部電極コンタクト層５８については後述する。
第２層間絶縁層５４上には下部電極コンタクト層５８の露出された上面を覆う相変化層６０が存在する。
相変化層６０は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５層である。前記Ｇｅ２Ｓｂ２Ｔｅ５層に窒素がドーピングされても良い。相変化層６０上には上部電極６２が形成されている。
上部電極６２は、例えば、窒化チタン（ＴｉＮ）電極またはＴｉＡｌＮ電極であることができる。
図４の所定領域Ｐ１を拡大して示した図５に示したように、下部電極コンタクト層５８と第２層間絶縁層５４との間にスペーサ７０が備えられても良い。スペーサ７０は、コンタクトホール５６のサイズを小さく形成するための手段として備えられたものである。スペーサ７０は、下部電極コンタクト層５８の材質によって異なるが、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３またはＳｉＯＮから形成されることができる。
また、図６に示したように、コンタクトホール５６の上端が相変化層６０で満たされることができる。すなわち、コンタクトホール５６は、下部電極コンタクト層５８で大部分が満たされ、一部が相変化層６０で満たされることができる。
次に、下部電極コンタクト層５８の物質的特性についてさらに説明する。
相変化層６０にリセット電流が印加されて相変化層６０の一部領域が結晶状態から非晶質状態に変化することは、前記リセット電流に起因して相変化層６０の前記一部領域に熱が発生し、この熱により相変化層６０の前記一部領域の温度が瞬間的に相変化温度以上になるためである。
相変化層６０に前記リセット電流が印加されて相変化層６０の前記一部領域に発生する全体熱は、ジュール熱、熱伝導損失、及びペルチェ効果に起因して発生する熱（以下、ペルチェ熱である）の和となる。
前記ペルチェ熱は、ペルチェ効果に起因するので、下部電極コンタクト層５８のサイズ変化によるセット抵抗の増加のような問題点を有してはいない。したがって、前記ペルチェ熱を増加させる場合、セット抵抗の増加という問題は考慮しなくても良く、相変化層６０の前記一部領域で発生する全体熱を増加させることができる。これは、ペルチェ熱による全体熱の増加分程度のリセット電流を減らすことができるということを意味する。
前記ペルチェ熱は、相変化層６０のゼーベック係数Ｓ１と下部電極コンタクト層５８のゼーベック係数Ｓ２との差（△Ｓ＝Ｓ１−Ｓ２）に比例することが知られている。
相変化層６０に使われる材質はほとんど固定的である。したがって、前記ペルチェ熱は、下部電極コンタクト層５８の材質によって決定されるといえる。すなわち、下部電極コンタクト層５８のゼーベック係数Ｓ２が相変化層６０のゼーベック係数に比べて負の方向に差が大きいほど（△Ｓ＞０）前記ペルチェ熱は増加する。前記ペルチェ熱を増加させる目的として下部電極コンタクト層５８の材質が決定されれば、次の考慮すべき事項は前記決定された材質の熱伝導率と電気抵抗となる。
このようないろいろな事項を考慮すれば、本発明の下部電極コンタクト層５８は、相変化層６０の溶融温度、すなわち、相変化層６０の前記一部領域が結晶状態から非晶質状態に変化する温度付近やそれよりも低い温度でゼーベック係数が負の数を有し、その絶対値がＴｉＡｌＮよりもはるかに大きく、熱伝導率はＴｉＡｌＮよりもはるかに小さく、電気抵抗はＴｉＡｌＮと類似している物質層であることが望ましい。これにより、相変化層６０がＧＳＴ層である時、本発明の下部電極コンタクト層５８は、ｎ型のＳｉＧｅ層、ＰｂＴｅ層、ポリシリコン層、及びコバルトシリコン層（ｎ−ＣｏＳｉｘ）からなる群から選択されたいずれか一つであることができる。また、下部電極コンタクト層５８は、Ｓｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＧｅＴｅ、ＰｂＴｅ、及びＳｎＴｅからなる群から選択されたいずれか一つから形成される層、または、これらの合金から形成される層であることができる。
下部電極コンタクト層５８が前記合金層である場合、前記合金層は、Ｓｂ、Ｔｅ、Ｂｉ、Ｇｅ、Ｐｂ及びＳｎからなる群から選択された少なくとも二つの成分を含むことができる。この時、同じ成分を含む合金層であっても良い。この場合、同じ成分を含む合金層であってもその成分比は異なる。
一方、前記合金層は、前記群に含まれた成分以外に少量のドーピング元素を含みうる。前記ドーピング元素により前記合金層の電気伝導度は、ＴｉＡｌＮと同じレベルである１−１０ミリオームセンチメートル（ｍＯｈｍ．ｃｍ）に調整することができる。前記合金層にドーピングされた前記ドーピング元素のドーピング量は、ドーピングされていない合金層の原子重量の１０％以内である。
下部電極コンタクト層５８は、場合によって、ＣｅＦｅ４−ＸＣｏＸＳｂ１２層であることができる。そして、相変化層６０として使われた物質層の溶融温度がＧＳＴ層と異なる場合、下部電極コンタクト層５８は、前記の物質層と異なる物質層になることができる。
本発明の下部電極コンタクト層５８の優秀性は、従来技術によるＰＲＡＭで下部電極コンタクト層として使われているＴｉＡｌＮの物性と本発明の下部電極コンタクト層５８として説明した物質層のうちいずれか一つ、例えばＳｉＧｅの物性を比較することによって分かる。ＴｉＡｌＮとＳｉＧｅとの物性比較のために、ＳｉＧｅとしては、ｎ−Ｓｉ０．７Ｇｅ０．３を使用した。
下記の表１は、ＴｉＡｌＮ及びｎ−Ｓｉ０．７Ｇｅ０．３の物性のうち電気抵抗、ゼーベック係数及び熱伝導率の一例を要約したものである。表１の値は、ドーピングを通じてある程度調節が可能な値であって、絶対値ではないが、その概略的な大きさを代表できる値である。
表１を参照すれば、ＴｉＡｌＮ及びｎ−Ｓｉ０．７Ｇｅ０．３の電気抵抗は、同じ範囲にあり、ゼーベック係数は、ｎ−Ｓｉ０．７Ｇｅ０．３がＴｉＡｌＮよりも絶対値がはるかに大きくて負の値である。熱伝導率はｎ−Ｓｉ０．７Ｇｅ０．３がＴｉＡｌＮよりもはるかに低いのが分かる。
このような事実から本発明の下部電極コンタクト層５８は、従来のＰＲＡＭで下部電極コンタクト層として使われたＴｉＡｌＮ層よりもペルチェ効果がはるかに大きい一方、熱伝導率ははるかに低く、電気抵抗はほぼ同じであることが分かる。
従って、本発明の下部電極コンタクト層５８を含むＰＲＡＭの場合、下部電極コンタクト層がＴｉＡｌＮ層である場合よりもペルチェ熱が大きく増加するので、ペルチェ熱の増加分程度の電流を低減することができる。この時、下部電極コンタクト層５８のサイズは変化しないので、従来技術によるＰＲＡＭの問題点として指摘されたセット抵抗は増加しなくなる。
図７Ａ及び図７Ｂは、下部電極コンタクト層５８としてＴｉＡｌＮ層が使われた従来のＰＲＡＭ（以下、第１ＰＲＡＭ）とｎ型ＳｉＧｅ層が使われた本発明のＰＲＡＭ（以下、第２ＰＲＡＭ）とに同じリセット電流を印加した後、所定の時間後に測定した各ＰＲＡＭの相変化層６０の温度分布シミュレーションを示す。
図７Ａは、前記第１ＰＲＡＭの測定結果を示し、図７Ｂは、前記第２ＰＲＡＭの測定結果を示す。
図７Ａ及び図７Ｂを比較すると、同じリセット電流で下部電極コンタクト層５８に近い相変化層６０の温度は、前記第１ＰＲＡＭよりも前記第２ＰＲＡＭの方がはるかに高いことが分かる。
このようなシミュレーション結果は、前記第２ＰＲＡＭのリセット電流を前記第１ＰＲＡＭのリセット電流よりも減少させることができることを示唆する。
次に、本発明の他の実施形態に係るＰＲＡＭについて説明する。この過程で、図４に示したＰＲＡＭと同じ部分についての説明は省略する。本発明の他の実施形態に係るＰＲＡＭの特徴は、下部電極コンタクト層が広い平面であり、相変化層の下部が層間絶縁層により制限され、Ｔ字状である点である。すなわち、下部電極コンタクト層と相変化層との接触面が層間絶縁層によって制限される構造を有する。
具体的には、図８に示した本発明の他の実施形態に係るＰＲＡＭの場合、絶縁層５４に形成されたコンタクトホール５６は、第１下部電極コンタクト層５９ａで満たされている。第１下部電極コンタクト層５９ａの周りにスペーサがさらに備えられることができる。絶縁層５４上に第１下部電極コンタクト層５９ａの露出された部分、すなわち上面を覆う第２下部電極コンタクト層５９ｂが存在する。第１下部電極コンタクト層５９ａ及び第２下部電極コンタクト層５９ｂは、同じ物質で形成されることが望ましいが、必要によって異なることができる。第１下部電極コンタクト層５９ａ及び第２下部電極コンタクト層５９ｂをなす物質は、図４に示したＰＲＡＭの下部電極コンタクト層５８をなす物質と同一であることができる。
製造過程において、第１下部電極コンタクト層５９ａ及び第２下部電極コンタクト層５９ｂは、一度の工程で形成しても良く、第１下部電極コンタクト層５９ａを先に形成した後、第２下部電極コンタクト層５９ｂを形成しても良い。
次に、第２下部電極コンタクト層５９ｂ上に絶縁層６６が存在する。絶縁層６６に第２下部電極コンタクト層５９ｂの所定領域が露出されるコンタクトホール６８が存在する。絶縁層６６上にコンタクトホール６８を満たす相変化層７２が形成されている。相変化層７２は、図４のＰＲＡＭに含まれた相変化層６０と同じであることが望ましいが、異なっても良い。相変化層７２上に上部電極７４が存在する。
図４及び図８に示した本発明のＰＲＡＭにおけるトランジスタは、スイッチング素子の一例を例示したものである。したがって、前記トランジスタは、他のスイッチング素子、例えばダイオード型スイッチング素子に代替されても良い。
次に、図４に示した本発明のＰＲＡＭの動作方法を図９を参照して説明する。本動作方法と関連して、トランジスタは常にオン状態であるので、図９では便宜上スイッチング素子、例えばトランジスタまたはダイオードは省略している。
＜書き込み動作＞
図９の（Ａ）に示したように、全体が結晶状態である相変化層６０にリセット電流Ｉｒｓを所定の時間、例えば、数ナノ秒間印加する。この時、本発明の下部電極コンタクト層５８で従来に比べてはるかに大きいペルチェ熱が発生するので、リセット電流Ｉｒｓは、従来のリセット電流（図２の第１相変化電流Ｉ１）より小さな値である。例えば、１６ＭｂのＰＲＡＭの場合、従来には１．６ｍＡ程度のリセット電流が必要であるが、本発明でリセット電流Ｉｒｓは１．６ｍＡよりも小さい。また、６４ＭｂのＰＲＡＭの場合、従来には１．１ｍＡ程度のリセット電流が必要であるが、本発明のリセット電流Ｉｒｓは１．１ｍＡよりも小さい。さらに高い集積度でも本発明のリセット電流Ｉｒｓは、従来のリセット電流よりも小さくすることができる。図９の（Ａ）において参照符号ｈ２は、リセット電流Ｉｒｓの高さ、すなわち強度を示すが、従来のリセット電流（Ｉ１、図２参照）の高さｈ１よりも低い。
図９の（Ａ）に示したように、全体が結晶状態である相変化層６０にリセット電流Ｉｒｓを所定の時間、例えば、数ナノ秒間印加する。この時、本発明の下部電極コンタクト層５８で従来に比べてはるかに大きいペルチェ熱が発生するので、リセット電流Ｉｒｓは、従来のリセット電流（図２の第１相変化電流Ｉ１）より小さな値である。例えば、１６ＭｂのＰＲＡＭの場合、従来には１．６ｍＡ程度のリセット電流が必要であるが、本発明でリセット電流Ｉｒｓは１．６ｍＡよりも小さい。また、６４ＭｂのＰＲＡＭの場合、従来には１．１ｍＡ程度のリセット電流が必要であるが、本発明のリセット電流Ｉｒｓは１．１ｍＡよりも小さい。さらに高い集積度でも本発明のリセット電流Ｉｒｓは、従来のリセット電流よりも小さくすることができる。図９の（Ａ）において参照符号ｈ２は、リセット電流Ｉｒｓの高さ、すなわち強度を示すが、従来のリセット電流（Ｉ１、図２参照）の高さｈ１よりも低い。
相変化層６０にリセット電流Ｉｒｓが印加されることで、相変化層６０の下部電極コンタクト層５８と接触した一部領域は、瞬間的に相転移温度以上になって、図９の（Ｂ）に示したように、非晶質領域８０になる。相変化層６０の前記一部領域が非晶質領域８０になって、相変化層６０の電気的抵抗は高くなる。このように相変化層６０の前記一部領域が非晶質領域８０になった時、図４に示した本発明のＰＲＡＭにビットデータ１が記録されたとみなす。
一方、相変化層６０の前記一部領域が結晶領域である時、本発明のＰＲＡＭにビットデータ０が記録されたとみなす。
図９の（Ｂ）に示したように、相変化層６０に非晶質領域８０が存在する状態で相変化層６０にリセット電流Ｉｒｓより小さな強度のセット電流Ｉｓを印加する。しかしセット電流Ｉｓは、前記したリセット電流Ｉｒｓより長時間印加する。
このようなセット電流Ｉｓが印加されることで、相変化層６０の非晶質領域８０は結晶状態になって、図９の（Ｃ）に示したように相変化層６０は全体が結晶状態となる。図９の（Ｃ）と（Ａ）とで相変化層６０の状態は同一である。したがって、図９の（Ｂ）に示した相変化層６０にセット電流Ｉｓを印加する過程は、相変化層６０に記録されたビットデータ１を消去する過程、または相変化層６０にビットデータ０を記録する過程とみなしても良い。
＜読み出し動作＞
読み出し動作は、相変化層６０の相が変わらない程度の電流を相変化層６０に印加した時、測定された抵抗の大小を判断して相変化層６０に記録されたビットデータが１であるか、または０であることを判読する。したがって、読み出し過程で相変化層６０に印加される電流は、前記リセット電流Ｉｒｓ及びセット電流Ｉｓよりも低くすることができる。
読み出し動作は、相変化層６０の相が変わらない程度の電流を相変化層６０に印加した時、測定された抵抗の大小を判断して相変化層６０に記録されたビットデータが１であるか、または０であることを判読する。したがって、読み出し過程で相変化層６０に印加される電流は、前記リセット電流Ｉｒｓ及びセット電流Ｉｓよりも低くすることができる。
前述した動作方法は、図８に示したＰＲＡＭにも同じく適用できる。
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、上述した物質層以外にさらに大きいペルチェ効果を表すことができる他の物質層で下部電極コンタクト層５８を構成することができる。また、相変化層６０をＧＳＴ層以外の他の物質層に置き換ることができる。また、リセット電流とセット電流とを反対方向に印加する動作方法を追求することもできる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められなければならない。
本発明は、半導体メモリ素子関連の技術分野に有用である。
４０ 基板、
４２ ゲート酸化膜、
４４ ゲート、
４６、５４ 第１層間絶縁層、第２層間絶縁層、
４８、５６、６８ コンタクトホール、
５０ 導電性プラグ、
５２ 下部電極、
５８ 下部電極コンタクト層、
５９ａ、５９ｂ 第１下部コンタクト層、第２下部電極コンタクト層、
６０、７２ 相変化層、
６２、７４ 上部電極、
６６ 絶縁層、
７０ スペーサ、
８０ 非晶質領域、
Ｓ１、Ｄ１ 第１不純物領域、第２不純物領域。
４２ ゲート酸化膜、
４４ ゲート、
４６、５４ 第１層間絶縁層、第２層間絶縁層、
４８、５６、６８ コンタクトホール、
５０ 導電性プラグ、
５２ 下部電極、
５８ 下部電極コンタクト層、
５９ａ、５９ｂ 第１下部コンタクト層、第２下部電極コンタクト層、
６０、７２ 相変化層、
６２、７４ 上部電極、
６６ 絶縁層、
７０ スペーサ、
８０ 非晶質領域、
Ｓ１、Ｄ１ 第１不純物領域、第２不純物領域。
Claims (26)
- スイッチング素子と、
前記スイッチング素子に連結された下部電極と、
前記下部電極上に形成された下部電極コンタクト層と、
前記下部電極コンタクト層上に備えられ、底面の一部の領域が前記下部電極コンタクト層の上面と接触した相変化層と、
前記相変化層上に形成された上部電極と、を備え、
前記下部電極コンタクト層は、ＴｉＡｌＮよりもゼーベック係数の絶対値が大きく負の数を有し、前記ＴｉＡｌＮよりも熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗値を有する物質層であることを特徴とするＰＲＡＭ。 - 前記スイッチング素子は、トランジスタ型またはダイオード型であることを特徴とする請求項１に記載のＰＲＡＭ。
- 前記下部電極コンタクト層の上端部は、前記相変化層で満たされていることを特徴とする請求項１に記載のＰＲＡＭ。
- 前記下部電極コンタクト層は、ｎ型のＳｉＧｅ層、ＰｂＴｅ層、ポリシリコン層、及びコバルトシリコン層からなる群から選択されたいずれか一つであることを特徴とする請求項１に記載のＰＲＡＭ。
- 前記下部電極コンタクト層は、Ｓｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＧｅＴｅ、ＰｂＴｅ、ＳｎＴｅ、及びこれらの合金からなる群から選択された一つから形成されることを特徴とする請求項１に記載のＰＲＡＭ。
- 前記合金は、Ｓｂ、Ｔｅ、Ｂｉ、Ｇｅ、Ｐｂ、及びＳｎからなる群から選択された少なくとも二つの成分を含むことを特徴とする請求項５に記載のＰＲＡＭ。
- 前記合金は、所定量のドーピング元素を含むことを特徴とする請求項６に記載のＰＲＡＭ。
- 前記上部電極は、ＴｉＮ、ＴｉＡｌＮ、及び下部電極コンタクト層と同じ材料よりなる群から選択されたいずれか一つから形成されることを特徴とする請求項１に記載のＰＲＡＭ。
- 前記下部電極コンタクト層は、ｎ型のＳｉＧｅ層、ＰｂＴｅ層、ポリシリコン層、及びコバルトシリコン層からなる群から選択されたいずれか一つであることを特徴とする請求項３に記載のＰＲＡＭ。
- 前記下部電極コンタクト層は、Ｓｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＧｅＴｅ、ＰｂＴｅ、ＳｎＴｅ、及びこれらの合金からなる群から選択されたいずれか一つから形成されることを特徴とする請求項３に記載のＰＲＡＭ。
- スイッチング素子と、
前記スイッチング素子に連結された下部電極と、
前記スイッチング素子と前記下部電極とを覆う層間絶縁層と、
前記層間絶縁層に形成され、前記下部電極を露出させるコンタクトホールと、
前記コンタクトホールを満たす第１下部電極コンタクト層と、
前記層間絶縁層上に形成されて、前記第１下部電極コンタクト層の露出した部分を覆う第２下部電極コンタクト層と、
前記第２下部電極コンタクト層上に形成され、前記第２下部電極コンタクト層を露出させるコンタクトホールを含む絶縁層と、
前記絶縁層の上面に形成され、前記第２下部電極コンタクト層を露出させるコンタクトホールを満たす相変化層と、
前記相変化層上に形成された上部電極と、を備え、
前記第１下部電極コンタクト層及び第２下部電極コンタクト層は、ＴｉＡｌＮよりもゼーベック係数の絶対値が大きく負の数を有し、前記ＴｉＡｌＮよりも熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗値を有する物質層であることを特徴とするＰＲＡＭ。 - 前記スイッチング素子は、トランジスタ型またはダイオード型であることを特徴とする請求項１１に記載のＰＲＡＭ。
- 前記第１下部電極コンタクト層及び第２下部電極コンタクト層は、ｎ型のＳｉＧｅ層、ＰｂＴｅ層、ポリシリコン層、及びコバルトシリコン層からなる群から選択されたいずれか一つであることを特徴とする請求項１１に記載のＰＲＡＭ。
- 前記第１下部電極コンタクト層及び第２下部電極コンタクト層は、Ｓｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＧｅＴｅ、ＰｂＴｅ、ＳｎＴｅ、及びこれらの合金からなる群から選択されたいずれか一つから形成されることを特徴とする請求項１１に記載のＰＲＡＭ。
- 前記合金は、Ｓｂ、Ｔｅ、Ｂｉ、Ｇｅ、Ｐｂ及びＳｎからなる群から選択された少なくとも二つの成分を含むことを特徴とする請求項１４に記載のＰＲＡＭ。
- 前記合金は、所定量のドーピング元素を含むことを特徴とする請求項１５に記載のＰＲＡＭ。
- 前記上部電極は、ＴｉＮ、ＴｉＡｌＮ、前記第１下部電極コンタクト層を形成する材料、及び前記第２下部電極コンタクト層を形成する材料からなる群から選択されたいずれか一つから形成されることを特徴とする請求項１１に記載のＰＲＡＭ。
- スイッチング素子と、前記スイッチング素子に連結された下部電極と、前記下部電極上に形成された下部電極コンタクト層と、前記下部電極コンタクト層上に備えられ、底面の一部の領域が前記下部電極コンタクト層の上面と接触した相変化層と、前記相変化層上に形成された上部電極と、を備え、前記下部電極コンタクト層は、ＴｉＡｌＮよりもゼーベック係数の絶対値が大きく負の数を有し、前記ＴｉＡｌＮよりも熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗値を有する物質層を使用するＰＲＡＭの動作方法において、
前記相変化層と前記下部電極コンタクト層とを通過する電流を印加して、前記相変化層の前記下部電極コンタクト層に接触した部分を非晶質状態に変化させることを特徴とするＰＲＡＭの動作方法。 - 前記リセット電流は、前記下部電極コンタクト層が前記ＴｉＡｌＮから形成される層のリセット電流よりも小さいことを特徴とする請求項１８に記載のＰＲＡＭの動作方法。
- 前記スイッチング素子は、トランジスタ型またはダイオード型であることを特徴とする請求項１８に記載のＰＲＡＭの動作方法。
- 前記下部電極コンタクト層の上端部は、前記相変化層で満たされていることを特徴とする請求項１８に記載のＰＲＡＭの動作方法。
- 前記下部電極コンタクト層は、ＳｉＧｅ層、ＰｂＴｅ層、ポリシリコン層、及びコバルトシリコン層からなる群から選択されたいずれか一つであることを特徴とする請求項１８に記載のＰＲＡＭの動作方法。
- 前記リセット電流を印加した後、前記相変化層と前記下部電極コンタクト層とを通過するセット電流を前記リセット電流より長時間印加することを特徴とする請求項１８に記載のＰＲＡＭの動作方法。
- 前記下部電極コンタクト層は、Ｓｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＧｅＴｅ、ＰｂＴｅ、ＳｎＴｅ、及びこれらの合金からなる群から選択されたいずれか一つから形成されることを特徴とする請求項１８に記載のＰＲＡＭの動作方法。
- 前記合金は、Ｓｂ、Ｔｅ、Ｂｉ、Ｇｅ、Ｐｂ及びＳｎからなる群から選択された少なくとも二つの成分を含むことを特徴とする請求項２４に記載のＰＲＡＭの動作方法。
- 前記合金層は、所定量のドーピング元素を含むことを特徴とする請求項２５に記載のＰＲＡＭの動作方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050046127A KR100682946B1 (ko) | 2005-05-31 | 2005-05-31 | 상전이 램 및 그 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006339642A true JP2006339642A (ja) | 2006-12-14 |
Family
ID=37462222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006148726A Pending JP2006339642A (ja) | 2005-05-31 | 2006-05-29 | 相変化ｒａｍ及びその動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7705343B2 (ja) |
| JP (1) | JP2006339642A (ja) |
| KR (1) | KR100682946B1 (ja) |
| CN (1) | CN100557812C (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503897A (ja) * | 2005-08-02 | 2009-01-29 | マイクロン テクノロジー， インク． | 相変化メモリセル及び形成方法 |
| CN102332530A (zh) * | 2010-07-13 | 2012-01-25 | 中国科学院上海微系统与信息技术研究所 | 具有侧壁加热电极与相变材料的存储器单元及制备方法 |
| JP2012199441A (ja) * | 2011-03-22 | 2012-10-18 | Toshiba Corp | 記憶装置 |
| JP2012234903A (ja) * | 2011-04-28 | 2012-11-29 | Hitachi Ltd | 半導体記憶装置 |
| JP2018511164A (ja) * | 2015-03-27 | 2018-04-19 | インテル・コーポレーション | 相変化メモリデバイスにおける材料およびコンポーネント |
| US10553791B2 (en) | 2017-03-01 | 2020-02-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| CN112447902A (zh) * | 2019-09-04 | 2021-03-05 | 铠侠股份有限公司 | 半导体存储装置 |
Families Citing this family (91)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786460B2 (en) | 2005-11-15 | 2010-08-31 | Macronix International Co., Ltd. | Phase change memory device and manufacturing method |
| US7635855B2 (en) | 2005-11-15 | 2009-12-22 | Macronix International Co., Ltd. | I-shaped phase change memory cell |
| US7449710B2 (en) | 2005-11-21 | 2008-11-11 | Macronix International Co., Ltd. | Vacuum jacket for phase change memory element |
| US7688619B2 (en) * | 2005-11-28 | 2010-03-30 | Macronix International Co., Ltd. | Phase change memory cell and manufacturing method |
| US7943921B2 (en) * | 2005-12-16 | 2011-05-17 | Micron Technology, Inc. | Phase change current density control structure |
| US8062833B2 (en) | 2005-12-30 | 2011-11-22 | Macronix International Co., Ltd. | Chalcogenide layer etching method |
| US7785920B2 (en) | 2006-07-12 | 2010-08-31 | Macronix International Co., Ltd. | Method for making a pillar-type phase change memory element |
| TWI305678B (en) * | 2006-08-14 | 2009-01-21 | Ind Tech Res Inst | Phase-change memory and fabricating method thereof |
| US7504653B2 (en) | 2006-10-04 | 2009-03-17 | Macronix International Co., Ltd. | Memory cell device with circumferentially-extending memory element |
| JP2008103541A (ja) * | 2006-10-19 | 2008-05-01 | Renesas Technology Corp | 相変化メモリおよびその製造方法 |
| US8163593B2 (en) * | 2006-11-16 | 2012-04-24 | Sandisk Corporation | Method of making a nonvolatile phase change memory cell having a reduced contact area |
| US7728318B2 (en) * | 2006-11-16 | 2010-06-01 | Sandisk Corporation | Nonvolatile phase change memory cell having a reduced contact area |
| US7476587B2 (en) | 2006-12-06 | 2009-01-13 | Macronix International Co., Ltd. | Method for making a self-converged memory material element for memory cell |
| KR100889743B1 (ko) * | 2006-12-07 | 2009-03-24 | 한국전자통신연구원 | 상변화 메모리 소자 및 그 제조 방법 |
| US7903447B2 (en) | 2006-12-13 | 2011-03-08 | Macronix International Co., Ltd. | Method, apparatus and computer program product for read before programming process on programmable resistive memory cell |
| US7718989B2 (en) | 2006-12-28 | 2010-05-18 | Macronix International Co., Ltd. | Resistor random access memory cell device |
| KR101177284B1 (ko) * | 2007-01-18 | 2012-08-24 | 삼성전자주식회사 | 상변화 물질층과 그 제조방법과 이 방법으로 형성된 상변화물질층을 포함하는 상변화 메모리 소자와 그 제조 및 동작방법 |
| KR100858089B1 (ko) * | 2007-03-06 | 2008-09-10 | 삼성전자주식회사 | 상변화 메모리 소자와 그 제조 및 동작 방법 |
| US7786461B2 (en) | 2007-04-03 | 2010-08-31 | Macronix International Co., Ltd. | Memory structure with reduced-size memory element between memory material portions |
| US7569844B2 (en) * | 2007-04-17 | 2009-08-04 | Macronix International Co., Ltd. | Memory cell sidewall contacting side electrode |
| US7940552B2 (en) * | 2007-04-30 | 2011-05-10 | Samsung Electronics Co., Ltd. | Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices |
| KR101469831B1 (ko) * | 2007-04-30 | 2014-12-09 | 삼성전자주식회사 | 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법 |
| KR100914267B1 (ko) * | 2007-06-20 | 2009-08-27 | 삼성전자주식회사 | 가변저항 메모리 장치 및 그것의 형성방법 |
| KR101308549B1 (ko) * | 2007-07-12 | 2013-09-13 | 삼성전자주식회사 | 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법 |
| US7729161B2 (en) | 2007-08-02 | 2010-06-01 | Macronix International Co., Ltd. | Phase change memory with dual word lines and source lines and method of operating same |
| US7919766B2 (en) | 2007-10-22 | 2011-04-05 | Macronix International Co., Ltd. | Method for making self aligning pillar memory cell device |
| KR100895797B1 (ko) | 2007-12-10 | 2009-05-08 | 한국전자통신연구원 | 상변화 소자 및 그 제조 방법 |
| KR20090068816A (ko) * | 2007-12-24 | 2009-06-29 | 삼성전자주식회사 | 상변화 물질층 및 이를 포함하는 상변화 메모리 소자 |
| KR100935591B1 (ko) * | 2007-12-26 | 2010-01-07 | 주식회사 하이닉스반도체 | 콘택 저항 및 리셋 커런트를 개선할 수 있는 상변화 메모리소자 및 그 제조방법 |
| US8077505B2 (en) | 2008-05-07 | 2011-12-13 | Macronix International Co., Ltd. | Bipolar switching of phase change device |
| US7701750B2 (en) | 2008-05-08 | 2010-04-20 | Macronix International Co., Ltd. | Phase change device having two or more substantial amorphous regions in high resistance state |
| TWI384663B (zh) * | 2008-06-11 | 2013-02-01 | Univ Nat Chunghsing | The method of styling a phase - changing memory cell and the phase - changing memory |
| US8415651B2 (en) | 2008-06-12 | 2013-04-09 | Macronix International Co., Ltd. | Phase change memory cell having top and bottom sidewall contacts |
| US8134857B2 (en) | 2008-06-27 | 2012-03-13 | Macronix International Co., Ltd. | Methods for high speed reading operation of phase change memory and device employing same |
| US7932506B2 (en) | 2008-07-22 | 2011-04-26 | Macronix International Co., Ltd. | Fully self-aligned pore-type memory cell having diode access device |
| US7903457B2 (en) | 2008-08-19 | 2011-03-08 | Macronix International Co., Ltd. | Multiple phase change materials in an integrated circuit for system on a chip application |
| US7719913B2 (en) | 2008-09-12 | 2010-05-18 | Macronix International Co., Ltd. | Sensing circuit for PCRAM applications |
| US8324605B2 (en) | 2008-10-02 | 2012-12-04 | Macronix International Co., Ltd. | Dielectric mesh isolated phase change structure for phase change memory |
| US8036014B2 (en) | 2008-11-06 | 2011-10-11 | Macronix International Co., Ltd. | Phase change memory program method without over-reset |
| US8664689B2 (en) * | 2008-11-07 | 2014-03-04 | Macronix International Co., Ltd. | Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions |
| US8907316B2 (en) | 2008-11-07 | 2014-12-09 | Macronix International Co., Ltd. | Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions |
| KR20100053049A (ko) | 2008-11-12 | 2010-05-20 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조 방법 |
| US7869270B2 (en) | 2008-12-29 | 2011-01-11 | Macronix International Co., Ltd. | Set algorithm for phase change memory cell |
| US8089137B2 (en) | 2009-01-07 | 2012-01-03 | Macronix International Co., Ltd. | Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method |
| US8107283B2 (en) | 2009-01-12 | 2012-01-31 | Macronix International Co., Ltd. | Method for setting PCRAM devices |
| US8030635B2 (en) | 2009-01-13 | 2011-10-04 | Macronix International Co., Ltd. | Polysilicon plug bipolar transistor for phase change memory |
| US8064247B2 (en) | 2009-01-14 | 2011-11-22 | Macronix International Co., Ltd. | Rewritable memory device based on segregation/re-absorption |
| US8933536B2 (en) | 2009-01-22 | 2015-01-13 | Macronix International Co., Ltd. | Polysilicon pillar bipolar transistor with self-aligned memory element |
| US20100182827A1 (en) * | 2009-01-22 | 2010-07-22 | Sergey Kostylev | High Margin Multilevel Phase-Change Memory via Pulse Width Programming |
| US8084760B2 (en) * | 2009-04-20 | 2011-12-27 | Macronix International Co., Ltd. | Ring-shaped electrode and manufacturing method for same |
| US8173987B2 (en) | 2009-04-27 | 2012-05-08 | Macronix International Co., Ltd. | Integrated circuit 3D phase change memory array and manufacturing method |
| US8488362B2 (en) | 2009-04-29 | 2013-07-16 | Macronix International Co., Ltd. | Graded metal oxide resistance based semiconductor memory device |
| US8097871B2 (en) | 2009-04-30 | 2012-01-17 | Macronix International Co., Ltd. | Low operational current phase change memory structures |
| US7933139B2 (en) | 2009-05-15 | 2011-04-26 | Macronix International Co., Ltd. | One-transistor, one-resistor, one-capacitor phase change memory |
| US8350316B2 (en) | 2009-05-22 | 2013-01-08 | Macronix International Co., Ltd. | Phase change memory cells having vertical channel access transistor and memory plane |
| US7968876B2 (en) | 2009-05-22 | 2011-06-28 | Macronix International Co., Ltd. | Phase change memory cell having vertical channel access transistor |
| US8809829B2 (en) | 2009-06-15 | 2014-08-19 | Macronix International Co., Ltd. | Phase change memory having stabilized microstructure and manufacturing method |
| US8406033B2 (en) | 2009-06-22 | 2013-03-26 | Macronix International Co., Ltd. | Memory device and method for sensing and fixing margin cells |
| US8238149B2 (en) | 2009-06-25 | 2012-08-07 | Macronix International Co., Ltd. | Methods and apparatus for reducing defect bits in phase change memory |
| US8363463B2 (en) | 2009-06-25 | 2013-01-29 | Macronix International Co., Ltd. | Phase change memory having one or more non-constant doping profiles |
| US7894254B2 (en) | 2009-07-15 | 2011-02-22 | Macronix International Co., Ltd. | Refresh circuitry for phase change memory |
| US8198619B2 (en) | 2009-07-15 | 2012-06-12 | Macronix International Co., Ltd. | Phase change memory cell structure |
| US8110822B2 (en) | 2009-07-15 | 2012-02-07 | Macronix International Co., Ltd. | Thermal protect PCRAM structure and methods for making |
| US8064248B2 (en) | 2009-09-17 | 2011-11-22 | Macronix International Co., Ltd. | 2T2R-1T1R mix mode phase change memory array |
| US8551855B2 (en) * | 2009-10-23 | 2013-10-08 | Sandisk 3D Llc | Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same |
| US8481396B2 (en) * | 2009-10-23 | 2013-07-09 | Sandisk 3D Llc | Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same |
| US8178387B2 (en) | 2009-10-23 | 2012-05-15 | Macronix International Co., Ltd. | Methods for reducing recrystallization time for a phase change material |
| US8551850B2 (en) * | 2009-12-07 | 2013-10-08 | Sandisk 3D Llc | Methods of forming a reversible resistance-switching metal-insulator-metal structure |
| US8389375B2 (en) * | 2010-02-11 | 2013-03-05 | Sandisk 3D Llc | Memory cell formed using a recess and methods for forming the same |
| US8237146B2 (en) * | 2010-02-24 | 2012-08-07 | Sandisk 3D Llc | Memory cell with silicon-containing carbon switching layer and methods for forming the same |
| US20110210306A1 (en) * | 2010-02-26 | 2011-09-01 | Yubao Li | Memory cell that includes a carbon-based memory element and methods of forming the same |
| US8772749B2 (en) * | 2010-03-16 | 2014-07-08 | Sandisk 3D Llc | Bottom electrodes for use with metal oxide resistivity switching layers |
| US8487292B2 (en) * | 2010-03-16 | 2013-07-16 | Sandisk 3D Llc | Resistance-switching memory cell with heavily doped metal oxide layer |
| US8471360B2 (en) | 2010-04-14 | 2013-06-25 | Sandisk 3D Llc | Memory cell with carbon switching material having a reduced cross-sectional area and methods for forming the same |
| US8729521B2 (en) | 2010-05-12 | 2014-05-20 | Macronix International Co., Ltd. | Self aligned fin-type programmable memory cell |
| US8310864B2 (en) | 2010-06-15 | 2012-11-13 | Macronix International Co., Ltd. | Self-aligned bit line under word line memory array |
| US8395935B2 (en) | 2010-10-06 | 2013-03-12 | Macronix International Co., Ltd. | Cross-point self-aligned reduced cell size phase change memory |
| US8841648B2 (en) | 2010-10-14 | 2014-09-23 | Sandisk 3D Llc | Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same |
| US8389971B2 (en) | 2010-10-14 | 2013-03-05 | Sandisk 3D Llc | Memory cells having storage elements that share material layers with steering elements and methods of forming the same |
| US8497705B2 (en) | 2010-11-09 | 2013-07-30 | Macronix International Co., Ltd. | Phase change device for interconnection of programmable logic device |
| US8467238B2 (en) | 2010-11-15 | 2013-06-18 | Macronix International Co., Ltd. | Dynamic pulse operation for phase change memory |
| US8735862B2 (en) * | 2011-04-11 | 2014-05-27 | Micron Technology, Inc. | Memory cells, methods of forming memory cells and methods of forming memory arrays |
| JP6014521B2 (ja) * | 2013-03-11 | 2016-10-25 | 株式会社日立製作所 | 相変化メモリおよび半導体記録再生装置 |
| US9455343B2 (en) * | 2013-09-27 | 2016-09-27 | Intel Corporation | Hybrid phase field effect transistor |
| US9559113B2 (en) | 2014-05-01 | 2017-01-31 | Macronix International Co., Ltd. | SSL/GSL gate oxide in 3D vertical channel NAND |
| GB201414427D0 (en) | 2014-08-14 | 2014-10-01 | Ibm | Memory device and method for thermoelectric heat confinement |
| US9672906B2 (en) | 2015-06-19 | 2017-06-06 | Macronix International Co., Ltd. | Phase change memory with inter-granular switching |
| CN106941129A (zh) * | 2017-01-17 | 2017-07-11 | 杭州电子科技大学 | 一种用于低功耗相变存储器的GeTe/Bi2Te3超晶格结构存储介质 |
| US20200058859A1 (en) * | 2018-08-14 | 2020-02-20 | Macronix International Co., Ltd. | Resistive memory device and method for fabricating the same |
| CN110838542A (zh) * | 2018-08-15 | 2020-02-25 | 旺宏电子股份有限公司 | 电阻式存储器元件及其制作方法 |
| CN113410381B (zh) * | 2021-05-07 | 2023-05-19 | 长江先进存储产业创新中心有限责任公司 | 一种三维相变存储器及其控制方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789758A (en) * | 1995-06-07 | 1998-08-04 | Micron Technology, Inc. | Chalcogenide memory cell with a plurality of chalcogenide electrodes |
| JP2003224204A (ja) * | 2002-01-29 | 2003-08-08 | Mitsubishi Electric Corp | キャパシタを有する半導体装置 |
| KR100448893B1 (ko) * | 2002-08-23 | 2004-09-16 | 삼성전자주식회사 | 상전이 기억 소자 구조 및 그 제조 방법 |
| KR100546406B1 (ko) * | 2004-04-10 | 2006-01-26 | 삼성전자주식회사 | 상변화 메모리 소자 제조 방법 |
| KR100567067B1 (ko) * | 2004-06-30 | 2006-04-04 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
-
2005
- 2005-05-31 KR KR1020050046127A patent/KR100682946B1/ko active IP Right Grant
-
2006
- 2006-05-29 JP JP2006148726A patent/JP2006339642A/ja active Pending
- 2006-05-31 CN CNB200610087668XA patent/CN100557812C/zh active Active
- 2006-05-31 US US11/443,309 patent/US7705343B2/en active Active
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503897A (ja) * | 2005-08-02 | 2009-01-29 | マイクロン テクノロジー， インク． | 相変化メモリセル及び形成方法 |
| CN102332530A (zh) * | 2010-07-13 | 2012-01-25 | 中国科学院上海微系统与信息技术研究所 | 具有侧壁加热电极与相变材料的存储器单元及制备方法 |
| JP2012199441A (ja) * | 2011-03-22 | 2012-10-18 | Toshiba Corp | 記憶装置 |
| US8772751B2 (en) | 2011-03-22 | 2014-07-08 | Kabushiki Kaisha Toshiba | Variable resistance semiconductor memory device |
| JP2012234903A (ja) * | 2011-04-28 | 2012-11-29 | Hitachi Ltd | 半導体記憶装置 |
| JP2018511164A (ja) * | 2015-03-27 | 2018-04-19 | インテル・コーポレーション | 相変化メモリデバイスにおける材料およびコンポーネント |
| US11107985B2 (en) | 2015-03-27 | 2021-08-31 | Intel Corporation | Materials and components in phase change memory devices |
| US10553791B2 (en) | 2017-03-01 | 2020-02-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| CN112447902A (zh) * | 2019-09-04 | 2021-03-05 | 铠侠股份有限公司 | 半导体存储装置 |
| US11508906B2 (en) | 2019-09-04 | 2022-11-22 | Kioxia Corporation | Semiconductor memory device |
| CN112447902B (zh) * | 2019-09-04 | 2024-07-19 | 铠侠股份有限公司 | 半导体存储装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1873996A (zh) | 2006-12-06 |
| US20060266993A1 (en) | 2006-11-30 |
| CN100557812C (zh) | 2009-11-04 |
| US7705343B2 (en) | 2010-04-27 |
| KR20060124290A (ko) | 2006-12-05 |
| KR100682946B1 (ko) | 2007-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006339642A (ja) | 相変化ｒａｍ及びその動作方法 | |
| JP5073267B2 (ja) | 相変化メモリ素子 | |
| TWI699873B (zh) | 記憶裝置及其製造方法 | |
| JP4860249B2 (ja) | 相変化メモリ装置および相変化メモリ装置の製造方法 | |
| TWI525807B (zh) | 熱最佳化相變之記憶體單元及其製造之方法 | |
| US7932506B2 (en) | Fully self-aligned pore-type memory cell having diode access device | |
| US8426967B2 (en) | Scaled-down phase change memory cell in recessed heater | |
| US7928421B2 (en) | Phase change memory cell with vacuum spacer | |
| US7667998B2 (en) | Phase change memory device and method of forming the same | |
| US9196827B2 (en) | Non-volatile memory devices having dual heater configurations and methods of fabricating the same | |
| JP2007184551A (ja) | 相転移物質、それを含む相転移メモリ及びその動作方法 | |
| JP2007081363A (ja) | 相変化メモリ及びその動作方法 | |
| US11031435B2 (en) | Memory device containing ovonic threshold switch material thermal isolation and method of making the same | |
| US8963116B2 (en) | Wrap around phase change memory | |
| JP2007019475A (ja) | 相変化メモリ素子及びその製造方法 | |
| EP1677372B1 (en) | Phase change memory and manufacturing method thereof | |
| JP2010087007A (ja) | 相変化メモリ装置及びその製造方法 | |
| US20080173860A1 (en) | Phase change memory device and method of fabricating the same | |
| US20080186762A1 (en) | Phase-change memory element | |
| US20060098524A1 (en) | Forming planarized semiconductor structures | |
| CN115210812A (zh) | 多端子相变存储器器件 | |
| KR100842274B1 (ko) | 미세접점을 갖는 상변화 메모리소자 및 그 제조방법 | |
| TWI305044B (en) | Bridge resistance random access memory device and method with a singular contact structure | |
| TWI305043B (en) | Structures and methods of a bistable resistive random access memory |