JP2007081363A - 相変化メモリ及びその動作方法 - Google Patents
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Abstract
【課題】相変化メモリ及びその動作方法を提供する。
【解決手段】スイッチング素子、そのスイッチング素子に連結されたストレージノードを備える相変化メモリにおいて、ストレージノードは、下部電極52と、相変化層61と、下部電極と相変化層との間に形成されたフラーレン層60と、上部電極62と、を備える。
【選択図】図1
【解決手段】スイッチング素子、そのスイッチング素子に連結されたストレージノードを備える相変化メモリにおいて、ストレージノードは、下部電極52と、相変化層61と、下部電極と相変化層との間に形成されたフラーレン層60と、上部電極62と、を備える。
【選択図】図1
Description
本発明は、半導体メモリ素子及び動作方法に係り、より詳細には、相変化メモリ(Phase Change Random Access:PRAM)及びその動作方法に関する。
PRAMでデータが記録される相変化層は、加熱される温度及び冷却される速度によって結晶相または非晶質相となる。前記相変化層が結晶相である時には、PRAMの抵抗は低いが、非晶質である時には、PRAMの抵抗は高くなる。PRAMはこのような抵抗特性を利用してデータを記録及び再生する不揮発性メモリ素子である。
現在のPRAMで問題となっているのは、相変化層を非晶質化させるのに必要なリセット電流Iresetが大きいということである。
一つのセルが一つの相変化層を備えるストレージノード及び一つのトランジスタから形成された既存のPRAMの集積度を高めるためには、ストレージノード及びトランジスタそれぞれのサイズを縮める必要がある。
ところが、トランジスタのサイズを縮める場合、トランジスタが受容できる最大電流も小さくなるために、リセット電流がトランジスタの最大電流よりも大きくなる場合には相変化によるデータ保存が不可能になってしまう。したがって、PRAMのリセット電流を低減しない限りPRAMの集積度を高めることは困難となってしまう。
本発明が解決しようとする技術的課題は、前述した従来の問題点を改善するためのものであり、リセット電流を低減できる発熱高効率化手段を備えるPRAMを提供するところにある。
本発明が解決しようとする他の技術的課題は、このようなPRAMの動作方法を提供するところにある。
前記技術的課題を達成するために、本発明は、スイッチング素子、前記スイッチング素子に連結されたストレージノードを備えるPRAMにおいて、前記ストレージノードは、第1電極と、相変化層と、前記第1電極と前記相変化層との間に形成された発熱高効率化手段と、第2電極と、を備えることを特徴とするPRAMを提供する。
かかるPRAMで、前記発熱高効率化手段は、カーボンナノチューブ(CarbonNanoTube:CNT)層、ナノパーチクル層及びナノドット層のうちいずれか一つである。
前記発熱高効率化手段は、順次に積層された少なくとも二層を備える。
前記ナノパーチクル層はフラーレン層である。
前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成される。
前記フラーレン層は、C60層、C70層、C76層、C78層、C84層のうちいずれか一つである。また、前記フラーレン層は、その内部に金属原子を含む金属エンドヘドラル層である。このとき、前記金属原子は、La、Er、Gd、Ho、Ndを含むランタン系列である。
前記発熱高効率化手段は、前記相変化層の底面全体に拡張される。
前記ストレージノードは、上部面に前記発熱高効率化手段が備わる、前記第1電極上に形成された第1電極コンタクト層をさらに備える。
前記発熱高効率化手段は、前記第1電極コンタクト層の上部面の一部領域に存在し、前記上部面の残りは絶縁膜で覆われる。
前記ストレージノードを構成する前記発熱高効率化手段は、前記第1電極コンタクト層の上部から所定深さほど内部に存在して相変化層と接触する。
前記ストレージノードは複数の層を備え、前記複数の層のそれぞれは、前記発熱高効率化手段及び相変化層を備える。このとき、前記複数の層の最上層は、前記発熱高効率化手段である。
前記技術的課題を達成するために、本発明は、スイッチング素子、前記スイッチング素子に連結されたストレージノードを備え、前記ストレージノードは、第1電極、相変化層、前記第1電極と前記相変化層との間に形成された発熱高効率化手段、及び第2電極を備えるPRAMの動作方法において、前記スイッチング素子をオン状態に維持するステップと、前記ストレージノードに所定の電流を印加するステップと、を含むことを特徴とするPRAMの動作方法を提供する。
この動作方法において、前記所定の電流は、リセット電流、セット電流及び読み出し電流のうちいずれか一つである。
前記リセット電流を印加した後、前記ストレージノードに前記リセット電流の印加時間より長時間にセット電流を印加できる。
前記所定の電流が前記読み出し電流である時、前記方法は、前記読み出し電流を印加して前記ストレージノードの抵抗を測定し、測定された抵抗を基準抵抗と比較する。
前記発熱高効率化手段は、CNT層、ナノパーチクル層及びナノドット層のうちいずれか一つである。
また、前記発熱高効率化手段は、順次に積層された少なくとも二層を含む。
前記ナノパーチクル層はフラーレン層である。また、前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成される。また、前記フラーレン層は、C60層、C70層、C76層、C78層、C84層のうちいずれか一つである。
前記フラーレン層は、その内部に金属原子を含む金属エンドヘドラル層である。このとき、前記金属原子は、La、Er、Gd、Ho、Ndを含むランタン系列である。
前記発熱高効率化手段は、前記相変化層の底面全体に拡張される。
前記ストレージノードは前記第1電極上に形成され、上部面に前記発熱高効率化手段が備わる第1電極コンタクト層をさらに備える。
前記発熱高効率化手段は、前記第1電極コンタクト層の上部面の一部領域に存在し、前記上部面の残りは絶縁膜で覆われる。
前記発熱高効率化手段は、前記第1電極コンタクト層の上部から所定深さほど内部に存在し、相変化層と接触する。
前記ストレージノードは複数の層を備え、前記複数の層それぞれは、前記発熱高効率化手段と相変化層とを備える。このとき、前記複数の層の最上層は、前記発熱高効率化手段である。
本発明に係るPRAMにおいて、相変化層を通過する電流は、発熱高効率化手段を通過するために、発熱高効率化手段の高い比抵抗及び低い熱伝導度によって、従来よりも小さな電流で相変化層の前記発熱高効率化手段層に接した部分の温度を相変化層の融点以上にすることができ、前記発熱高効率化手段層に接した相変化層は非晶質化する。したがって、本発明のPRAMで、リセット電流は従来よりも低減することができる。このようにリセット電流が低減すれば、トランジスタのサイズを、低減したリセット電流に合わせて縮めることができるため、PRAMの集積度も高めることができる。
以下、本発明の実施形態による発熱高効率化手段を含むPRAM及びその動作方法を、添付した図面を参照して詳細に説明する。なお、図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。
図1は、本発明の第1実施形態によるPRAM(以下、第1PRAM)の断面図である。
図1を参照すれば、第1PRAMの基板40に導電性不純物、例えば、n型不純物がドーピングされた第1不純物領域S1及び第2不純物領域D1が所定の間隔で存在する。基板40は、例えば、p型シリコン基板でありうる。第1不純物領域S1及び第2不純物領域D1は多様な形態を持つことができる。第1不純物領域S1及び第2不純物領域D1のうちいずれか一つ、例えば、第1不純物領域S1はソース領域であり、他の領域はドレイン領域でありうる。第1不純物領域S1と第2不純物領域D1との間の基板40上にゲート酸化膜42が存在し、ゲート酸化膜42上にゲート44が形成されている。基板40と第1不純物領域S1及び第2不純物領域D1とゲート44とはスイッチング素子である電界効果トランジスタを構成する。このような電界効果トランジスタはPN接合ダイオードに代替できる。
引続き、基板40上に前記トランジスタを覆う第1層間絶縁層46が形成されている。第1層間絶縁層46に第1不純物領域S1が露出されるコンタクトホール48が形成されている。コンタクトホール48は、第1不純物領域S1の代わりに、第2不純物領域D1が露出される位置に形成されてもよい。コンタクトホール48は、導電性プラグ50で満たされている。第1層間絶縁層46上に導電性プラグ50の露出された上部面を覆う下部電極52が存在する。下部電極52はパッド層の役割も兼ねる。第1層間絶縁層46上に下部電極52を覆う第2層間絶縁層54が存在し、第2層間絶縁層54には、第1電極である下部電極52の上部面が露出されるコンタクトホール56が形成されている。第2層間絶縁層54は第1層間絶縁層46と同じ絶縁層でありうる。コンタクトホール56は、第1電極コンタクト層である下部電極コンタクト層58で満たされている。第2層間絶縁層54上に下部電極コンタクト層58の上部面を覆う発熱高効率化手段として機能するフラーレン層60が存在する。フラーレン層60上に、相変化層61と第2電極である上部電極62とが順次に積層されている。相変化層61は、例えば、GST層でありうる。
本発明の実施形態で、前記相変化層61は、カルコゲニドを含み得る。例えば、前記相変化物質は、Ge−
Sb−Te、As−Sb−Te、Sn−Sb−Te、Sn−In−Sb−TeまたはAs−Ge−Sb−Teのようなカルコゲニド合金を含み得る。さらに他の例として、前記相変化層61は、Ta−Sb−Te、Nb−Sb−TeまたはV−Sb−Teのような5A族元素−Sb−Teを含むか、またはTa−Sb−Se、Nb−Sb−SeまたはV−Sb−Seのような5A族元素−Sb−Seを含み得る。さらに他の例として、前記相変化層61は、W−Sb−Te、Mo−Sb−Te、またはCr−Sb−Teのような6A族元素−Sb−Teを含むか、またはW−Sb−Se、Mo−Sb−SeまたはCr−Sb−Seのような6A族元素−Sb−Teを含み得る。
Sb−Te、As−Sb−Te、Sn−Sb−Te、Sn−In−Sb−TeまたはAs−Ge−Sb−Teのようなカルコゲニド合金を含み得る。さらに他の例として、前記相変化層61は、Ta−Sb−Te、Nb−Sb−TeまたはV−Sb−Teのような5A族元素−Sb−Teを含むか、またはTa−Sb−Se、Nb−Sb−SeまたはV−Sb−Seのような5A族元素−Sb−Seを含み得る。さらに他の例として、前記相変化層61は、W−Sb−Te、Mo−Sb−Te、またはCr−Sb−Teのような6A族元素−Sb−Teを含むか、またはW−Sb−Se、Mo−Sb−SeまたはCr−Sb−Seのような6A族元素−Sb−Teを含み得る。
以上では、優先的に、前記相変化層61が三元系の相変化カルコゲニド合金から形成されることが記述されたが、前記相変化層61は、二元系の相変化カルコゲニド合金または四元系の相変化カルコゲニド合金から形成されてもよい。例として、前記ニ元系の相変化カルコゲニド合金は、Ga−Sb、In−Sb、In−Se、Sb2−Te3またはGe−Te合金のうち、何れか一つまたはそれ以上を含み得る。また、前記四元系の相変化カルコゲニド合金は、Ag−In−Sb−Te、(Ge−Sn)−Sb−Te、Ge−Sb−(Se−Te)またはTe81−Ge15−Sb2−S2合金のうち、何れか一つまたはそれ以上を含み得る。
以上のように記述された本発明の実施形態で、前記相変化層61は、複数の抵抗状態を有する転移金属酸化物から形成されてもよい。例えば、前記相変化層61は、NiO、TiO2、HfO、Nb2O5、ZnO、WO3及びCoO、またはGST(Ge2Sb2Te5)、またはPCMO(PrxCa1−xMnO3)からなる群から選択された少なくとも何れか一つの物質から形成されてもよい。下部電極52と下部電極コンタクト層58、フラーレン層60、相変化層61及び上部電極62は、ビットデータが保存されるストレージノードを構成する。下部電極52がフラーレン層60と直接接触する場合、前記ストレージノードのうち下部電極コンタクト層58は除外できる。また、ストレージノードは発熱高効率化手段及び相変化層を備えた複数の層から構成することもでき、その複数の層の最上層は発熱高効率化手段であることもできる。
図2は、図1の下部電極コンタクト層58、フラーレン層60及び相変化層61の一部を含む部分60pを拡大して示す。
図2を参照すれば、フラーレン層60は単一層であって、複数のフラーレン60fを備える。電流がフラーレン層を通過する時の抵抗は、フラーレン層のない場合と比較して大きい。小さな領域に存在する高い抵抗領域はその領域でのジュール熱の増大を意味するが、相変化層61と下部電極コンタクト層58との間で発生するジュール熱はフラーレン層60が存在していない時よりも増大する。また、フラーレン層60の熱伝導度は相対的に非常に低いので、発生した熱の損失を最小化できる。したがって、電流Iがリセット電流Iresetである場合、従来よりもリセット電流を低減しても下部電極コンタクト層58と相変化層61との間で従来のようなジュール熱が発生する。このようにして相変化層61のフラーレン層60に接した部分は、相変化温度、すなわち、融点以上になって非晶質状態となる。
前述したように、フラーレン層60は発熱量を増大させ、熱の損失を減らす手段、例えば、発熱高効率化手段として作用することが分かる。前記発熱高効率化手段は、CNT層、ナノパーチクル層及びナノドット層から形成された群のうち選択されたいずれか一つでありうる。前記ナノパーチクル層は、例えば、フラーレン層60でありうる。フラーレン60fは、C60、C70、C76、C78、C84のうちいずれか一つでありうる。フラーレン層60はまた、内部に金属原子を含むメタルエンドヘドラル層でありうる。この時、前記金属原子は、La、Er、Gd、Ho、Ndを含むランタン系列でありうる。そして、前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成できる。発熱高効率化手段は、相変化層61の底面全体に拡張されている。 次いで、図3は、本発明の第2実施形態によるPRAM(以下、第2PRAM)の断面図である。
図3を参照すれば、前記第2PRAMは、第2層間絶縁層54上に下部電極コンタクト層58の露出された上部面を覆うフラーレン層70を備える。フラーレン層70は、順次に積層された第1フラーレン層70a及び第2フラーレン層70bを備える。第1フラーレン層70aは前記第1PRAMのフラーレン層60でありうる。第2フラーレン層70bは第1フラーレン層70aと同一であることが望ましいが、異なってもよい。例えば、第1フラーレン層70aがC60層である時、第2フラーレン層70bは、C60層、C70層、C76層、C78層、C84層のうちいずれか一つでありうる。
前記第2PRAMで、フラーレン層70は3層以上のフラーレン層を備えることができるが、例えば、第1フラーレン層70a及び第2フラーレン層70bを含めて総20層のフラーレン層を備えることができる。フラーレン層70がこのように順次に積層された複数のフラーレン層を備える場合、フラーレン層70を通過する電流の抵抗は、単層である前記第1PRAMのフラーレン層60より高くなる。したがって、前記第1及び第2PRAMに同じ電流が印加される時、前記第1PRAMのフラーレン層60の発熱量より前記第2PRAMのフラーレン層70の発熱量が大きくなる。したがって、前記第2PRAMのリセット電流は前記第1PRAMのリセット電流よりも小さくなる。
これに関する本発明者の実験によれば、単層のフラーレン層60を備える前記第1PRAMの場合、リセット電流は〜0.4mA程度であるが、一方、複層のフラーレン層70を備える前記第2PRAMの場合、リセット電流は〜0.26mA程度であった。
フラーレン層70が複層であることを除いて、前記第2PRAMの他の部分は前記第1PRAMと同一でありうる。
図4は、本発明の第3実施形態によるPRAM(以下、第3PRAM)の断面図である。
図4を参照すれば、前記第3PRAMで下部電極コンタクト層58は、第2層間絶縁層54の上部面より所定厚さほど低く満たされている。このようにしてビアホ―ル56の上層部は前記所定厚さほど空くようになるが、ビアホ―ル56のかかる空洞はフラーレン層80で満たされている。相変化層61は、第2層間絶縁層54上にフラーレン層80の上部面を覆うように形成されている。フラーレン層80は、前記第1PRAMのフラーレン層60と同一でありうる。前記第3PRAMの他の部分は、前記第1PRAMと同一でありうる。
次いで、図5は、本発明の第4実施形態によるPRAM(以下、第4PRAM)の断面図である。
図5を参照すれば、前記第4PRAMにおいて第2層間絶縁層54上に絶縁層85が存在する。絶縁層85は、例えば、二酸化ケイ素(SiO2)膜でありうる。絶縁層85は、下部電極コンタクト層58の上部面の一部を覆う。すなわち、絶縁層85は、下部電極コンタクト層58の露出面を制限する。絶縁層85で覆われていない下部電極コンタクト層58の上部面の残りの部分はフラーレン層90で覆われている。フラーレン層90は発熱高効率化手段であって、例えば、C60層、C70層、C76層、C78層、C84層のうちいずれか一つでありうる。絶縁層85上にフラーレン層90を覆う相変化層61が形成されている。前記第4PRAMの他の部分は前記第1PRAMと同一でありうる。
次に、前述した本発明の実施形態によるPRAMの抵抗−電流特性及び再現性について説明する。
図6は、PRAMの相変化層61が結晶状態にある時と非晶質状態にある時、それぞれの場合について印加電流の変化による抵抗の変化を示す。
図6で、第1グラフG1と第3グラフG3とは、前記本発明のPRAMの相変化層61が初期に結晶状態である時、抵抗−電流特性を示す。そして、第2グラフG2は、前記本発明のPRAMの相変化層61が初期に非晶質状態である時、抵抗−電流特性を表す。
第1グラフG1及び第3グラフG3を参照すれば、本発明のPRAMの相変化層61が初期に結晶状態である時は、PRAMの抵抗は印加電流、すなわち、電流が0.3mAになるまで低い値を維持して大きい変化がない。しかし、電流が0.5mAになるまではPRAMの抵抗は大きく増大する。これは、例えば、0.4mA程度の電流パルスを印加した時には、結晶状態から非晶質状態に変化する相変化が起きるということを示す。したがって、リセット電流は0.4mAであるといえる。
次いで、第2グラフG2を参照すれば、初期に非晶質状態であるので、抵抗が高いPRAMは電流パルスが印加されつつ抵抗が順次低くなることが分かる。0.3mAの電流パルスが印加されれば、初期に非晶質状態である相変化層61は完全に結晶状態になって、抵抗は相変化層61が初期の結晶状態である時と同じくなる。印加電流を0.3mA以上に増大させ続ければ、非晶質状態から結晶状態に変わった相変化層61は再び非晶質状態になって抵抗が高くなる。
図7は、本発明のPRAMに同じパターンでリセット電流とセット電流とを反復印加する時、PRAMの抵抗変化パターンを示す。
図7で、第1グラフG11はPRAMに印加する電流を表し、第2グラフG22はこのような電流の印加後に測定したPRAMの抵抗を表す。
図7の第1グラフG11及び第2グラフG22を参照すれば、電流は所定の印加パターン(以下、電流印加パターン)によって反復的に印加され、これに対して現れるPRAMの抵抗も反復されるパターン(以下、抵抗パターン)を持つということが分かる。そして、抵抗パターンは相等しいことが分かり、また抵抗パターン周期と電流印加パターン周期とは一致することが分かる。また、抵抗パターンを見れば、抵抗の最小値だけでなく、最大値も同じ値を持つため、抵抗パターン間の偏差は大きくないということが分かる。このような結果は、すなわち、本発明のPRAMについて同一条件下で何回も最大及び最小抵抗値を測定した時、最大及び最小抵抗値は許容誤差範囲内で一定であり、最大抵抗と最小抵抗との差も許容誤差範囲内で一定であるということを意味するものであって、本発明のPRAMが再現性に優れていることを証明するものである。
次いで、前述した本発明の第1PRAMの動作方法について説明する。このような説明は、前記第2PRAMないし第4PRAMにも同一に適用できる。
本動作方法と関連してトランジスタは常にオン状態であるので、図8では、便宜上スイッチング素子の図示は省略した。
<書き込み>
図8の(a)に示すように、全体が結晶状態である相変化層61にリセット電流Ireset以上の電流を所定の時間印加する。例えば、図6の実施形態の場合には、リセット電流が約0.4mAである。フラーレン層60の存在によって相変化層61の直下で発熱効率が従来よりもはるかに高くなる。これにより、フラーレン層60で多くの熱が発生し、このような熱により相変化層61のフラーレン層60に接した部分は瞬間的に相変化温度以上になる。この結果、図8の(b)に示すように、相変化層61に非晶質領域100が形成される。相変化層61に非晶質領域100が形成されると相変化層61の電気的抵抗は高くなる。
図8の(a)に示すように、全体が結晶状態である相変化層61にリセット電流Ireset以上の電流を所定の時間印加する。例えば、図6の実施形態の場合には、リセット電流が約0.4mAである。フラーレン層60の存在によって相変化層61の直下で発熱効率が従来よりもはるかに高くなる。これにより、フラーレン層60で多くの熱が発生し、このような熱により相変化層61のフラーレン層60に接した部分は瞬間的に相変化温度以上になる。この結果、図8の(b)に示すように、相変化層61に非晶質領域100が形成される。相変化層61に非晶質領域100が形成されると相変化層61の電気的抵抗は高くなる。
このように相変化層61に非晶質領域100が形成された時に本発明のPRAMにビットデータ1が記録されたと見なす。そして、相変化層61の前記非晶質領域100が結晶領域である時、本発明のPRAMにビットデータ0が記録されたと見なす。
図8の(b)に示すように、相変化層61に非晶質領域100が存在する状態で相変化層61にリセット電流Irsより小さな強度のセット電流Isetを印加する。この時、セット電流Isは、リセット電流Irsより長時間印加する。
セット電流Isが印加されると相変化層61の非晶質領域100は結晶状態になって、図8の(c)に示すように相変化層61は全体が結晶状態となる。図8の(c)と(a)とで相変化層61の状態は同一である。したがって、図8の(b)に示す相変化層61にセット電流Isを印加する過程は、相変化層61に記録されたビットデータ1を消去する過程あるいは相変化層61にビットデータ0を記録する過程と見なしてもよい。
<読み出し>
相変化層61の相が変わらない程度の電流を、相変化層61を含むストレージノードの両端に印加して抵抗を測定する。このように測定した抵抗を基準抵抗と比較して、相変化層61に記録されたビットデータが1であるかまたは0であるのかを判読する。
相変化層61の相が変わらない程度の電流を、相変化層61を含むストレージノードの両端に印加して抵抗を測定する。このように測定した抵抗を基準抵抗と比較して、相変化層61に記録されたビットデータが1であるかまたは0であるのかを判読する。
したがって、相変化層61に印加される読み出し電流は、前記リセット電流Irsとセット電流Isより低いことが望ましい。
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、相変化層61と上部電極62との間に下部電極コンタクト層56と同じ形態で上部電極コンタクト層を備えることができる。そして、このような場合に前記上部電極コンタクト層と相変化層61との間にも発熱高効率化手段、例えば、フラーレン層60を備えることができる。この時は、フラーレン層60を、下部電極コンタクト層58と相変化層61との間、または上部電極62と前記上部電極コンタクト層との間に選択的に備えることができる。また、このような形態でフラーレン層60を備えると共に、相変化層61自体に変化を与えることもでき、下部電極コンタクト層58自体に変化を与えることもできる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められなければならない。
本発明は、不揮発性メモリ素子が使われるあらゆる電子製品に適用できる。
40 基板、
42 ゲート酸化膜、
44 ゲート、
46 第1層間絶縁層、
48 コンタクトホール、
50 導電性プラグ、
52 下部電極、
54 第2層間絶縁層、
56 コンタクトホール、
58 下部電極コンタクト層、
60 フラーレン層、
61 相変化層、
62 上部電極、
S1 第1不純物領域、
D1 第2不純物領域。
42 ゲート酸化膜、
44 ゲート、
46 第1層間絶縁層、
48 コンタクトホール、
50 導電性プラグ、
52 下部電極、
54 第2層間絶縁層、
56 コンタクトホール、
58 下部電極コンタクト層、
60 フラーレン層、
61 相変化層、
62 上部電極、
S1 第1不純物領域、
D1 第2不純物領域。
Claims (31)
- スイッチング素子、前記スイッチング素子に連結されたストレージノードを備える相変化メモリにおいて、
前記ストレージノードは、
第1電極と、
相変化層と、
前記第1電極と前記相変化層との間に形成された発熱高効率化手段と、
第2電極と、を備えることを特徴とする相変化メモリ。 - 前記発熱高効率化手段は、カーボンナノチューブ層、ナノパーチクル層及びナノドット層のうちいずれか一つであることを特徴とする請求項1に記載の相変化メモリ。
- 前記発熱高効率化手段は、順次に積層された少なくとも二層を備えることを特徴とする請求項2に記載の相変化メモリ。
- 前記ナノパーチクル層はフラーレン層であることを特徴とする請求項2に記載の相変化メモリ。
- 前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成されたことを特徴とする請求項2に記載の相変化メモリ。
- 前記フラーレン層は、C60層、C70層、C76層、C78層、C84層のうちいずれか一つであることを特徴とする請求項4に記載の相変化メモリ。
- 前記フラーレン層は、その内部に金属原子を含む金属エンドヘドラル層であることを特徴とする請求項4に記載の相変化メモリ。
- 前記金属原子は、La、Er、Gd、Ho、Ndを含むランタン系列であることを特徴とする請求項7に記載の相変化メモリ。
- 前記発熱高効率化手段は、前記相変化層の底面全体に拡張されたことを特徴とする請求項1に記載の相変化メモリ。
- 前記ストレージノードは、上部面に前記発熱高効率化手段が備わる、前記第1電極上に形成された第1電極コンタクト層をさらに備えることを特徴とする請求項1に記載の相変化メモリ。
- 前記発熱高効率化手段は、前記第1電極コンタクト層の上部面の一部領域に存在し、前記上部面の残りは、絶縁膜で覆われたことを特徴とする請求項10に記載の相変化メモリ。
- 前記ストレージノードを構成する前記発熱高効率化手段は、前記第1電極コンタクト層の上部から所定深さほど内部に存在して相変化層と接触することを特徴とする請求項10に記載の相変化メモリ。
- 前記ストレージノードは複数の層を備え、前記複数の層のそれぞれは前記発熱高効率化手段及び相変化層を備えることを特徴とする請求項1に記載の相変化メモリ。
- 前記複数の層の最上層は、前記発熱高効率化手段であることを特徴とする請求項13に記載の相変化メモリ。
- スイッチング素子、前記スイッチング素子に連結されたストレージノードを備え、前記ストレージノードは、第1電極、相変化層、前記第1電極と前記相変化層との間に形成された発熱高効率化手段、及び第2電極を備える相変化メモリの動作方法において、
前記スイッチング素子をオン状態に維持するステップと、
前記ストレージノードに所定の電流を印加するステップと、
を含むことを特徴とする相変化メモリの動作方法。 - 前記所定の電流は、リセット電流、セット電流及び読み出し電流のうちいずれか一つであることを特徴とする請求項15に記載の相変化メモリの動作方法。
- 前記リセット電流を印加した後、前記ストレージノードに前記リセット電流の印加時間より長時間にセット電流を印加することを特徴とする請求項16に記載の相変化メモリの動作方法。
- 前記所定の電流が前記読み出し電流である時、前記方法は、前記読み出し電流を印加して前記ストレージノードの抵抗を測定するステップと、測定された抵抗を基準抵抗と比較するステップと、をさらに含むことを特徴とする請求項16に記載の相変化メモリの動作方法。
- 前記発熱高効率化手段は、カーボンナノチューブ層、ナノパーチクル層及びナノドット層のうちいずれか一つであることを特徴とする請求項15に記載の相変化メモリの動作方法。
- 前記発熱高効率化手段は、順次に積層された少なくとも二層を含むことを特徴とする請求項19に記載の相変化メモリの動作方法。
- 前記ナノパーチクル層はフラーレン層であることを特徴とする請求項19に記載の相変化メモリの動作方法。
- 前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成されたことを特徴とする請求項19に記載の相変化メモリの動作方法。
- 前記フラーレン層は、C60層、C70層、C76層、C78層、C84層のうちいずれか一つであることを特徴とする請求項21に記載の相変化メモリの動作方法。
- 前記フラーレン層は、その内部に金属原子を含む金属エンドヘドラル層であることを特徴とする請求項21に記載の相変化メモリの動作方法。
- 前記金属原子は、La、Er、Gd、Ho、Ndを含むランタン系列であることを特徴とする請求項24に記載の相変化メモリの動作方法。
- 前記発熱高効率化手段は、前記相変化層の底面全体に拡張されたことを特徴とする請求項15に記載の相変化メモリの動作方法。
- 前記ストレージノードは前記第1電極上に形成され、上部面に前記発熱高効率化手段が備わる第1電極コンタクト層をさらに備えることを特徴とする請求項15に記載の相変化メモリの動作方法。
- 前記発熱高効率化手段は、前記第1電極コンタクト層の上部面の一部領域に存在し、前記上部面の残りは絶縁膜で覆われたことを特徴とする請求項27に記載の相変化メモリの動作方法。
- 前記発熱高効率化手段は、前記第1電極コンタクト層の上部から所定深さほど内部に存在し、相変化層と接触することを特徴とする請求項27に記載の相変化メモリの動作方法。
- 前記ストレージノードは複数の層を備え、前記複数の層それぞれは前記発熱高効率化手段と相変化層とを備えることを特徴とする請求項15に記載の相変化メモリの動作方法。
- 前記複数の層の最上層は、前記発熱高効率化手段であることを特徴とする請求項30に記載の相変化メモリの動作方法。
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