KR20090126676A - 저항성 램 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 세트 저항 분포 및 리세트 저항 분포를 개선시킨 저항성 램 소자(Resistance RAM device) 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 저항성 램 소자는, 하부전극 콘택; 및 상기 하부전극 콘택 상에 형성되고 두 개의 저항 상태에 따라 정보를 저장하는 바이너리 산화막;을 포함하며, 상기 하부전극 콘택은 적어도 탄소나노튜브를 포함하여 이루어진 것을 특징으로 한다.
저항성 램, 탄소나노튜브, 세트 및 리세트 전류, 세트 및 리세트 저항 분포

Description

저항성 램 소자 및 그의 제조방법{Resistance RAM device and method of manufacturing the same}
본 발명은 메모리 소자에 관한 것으로, 보다 상세하게는, 세트(Set) 저항 분포 및 리세트(Reset) 저항 분포를 개선한 저항성 램 소자 및 그의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬(Flash) 메모리를 들 수 있다.
그런데, 잘 알려진 바와 같이, 상기 디램은 매우 우수한 메모리 소자임에도 불구하고, 높은 전하저장 능력이 요구되고, 이에 따라, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 비휘발성 메모리 소자이면서 고집적화를 이룰 수 있고, 구조가 단순한 새로운 메모리 소자를 요구하게 되었다. 현재 차세대 메모리로 유력하게 대두되고 있는 소자로는 상변화 램(Phase change RAM; PRAM), 저항성 램(Resistance RAM; 저항성 램) 및 자기 램(Magnetic RAM; MRAM) 등이 있다. 이 중에서, 상기 저항성 램 소자는 두 개의 저항 상태에 따라 정보를 저장할 수 있는 바이너리 트랜지션 금속 산화막(Binary transition metal oxide; 이하, "바이너리 산화막"이라 칭함)을 가지는 메모리로서, 비휘발성 메모리 소자의 특성이 있고, 구조가 단순한 이점을 갖는다.
이러한 저항성 램 소자는 바이너리 산화막에 임의의 전기적 신호가 인가됨에 따라 상기 바이너리 산화막이 저항이 큰 전도가 되지 않는 오프-상태에서 저항이 작은 전도가 가능한 온-상태로 바뀌는 특성에 의해 정보를 저장하게 된다.
더욱 상세하게, 도 1은 저항성 램 소자의 구동을 설명하기 위한 그래프로서, 도시된 바와 같이, 바이너리 산화막에 특정 전압이 인가되면, 상기 바이너리 산화막은 저항이 낮은 상태에서 저항이 높은 상태로 전이되며, 이에 따라, 전류는 잘 흐르지 않게 된다. 이러한 과정에 인가되는 전류를 "리세트 전류(Ireset)"라 한다. 그리고, 상기 저항이 높은 상태로 전이된 바이너리 산화막에 임의의 전압이 인가되면, 다시 저항이 높은 상태에서 저항이 낮은 상태로 전이되고, 이에 따라, 전류가 잘 흐르게 된다. 이 과정에 인가되는 전류를 "세트 전류(Iset)"라 한다. 따라서, 상기 저항성 램 소자는 바이너리 산화막이 전도가 되지 않는 상태 및 전도가 가능한 상태에 따라 정보를 저장하게 된다.
한편, 이와 같은 저항성 램 소자에 있어서는 리세트 전류를 감소시키는 것이 중요하며, 특히, 세트 저항 분포 및 리세트 저항 분포를 개선하는 것이 반드시 필요하다.
그러나, 종래의 저항성 램 소자는 바이너리 산화막에 인가되는 세트/리세트 전압(Vset/Vreset)의 분포 편차가 클 뿐만 아니라 저항(Rset/Rreset) 분포가 균일하지 못하다는 치명적인 문제점이 있다.
본 발명은 세트 저항 분포 및 리세트 저항 분포를 개선시킨 저항성 램 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 리세트 전류를 감소시킬 수 있는 저항성 램 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 리세트 전류를 감소시킴과 아울러 세트 저항 분포 및 리세트 저항 분포를 개선시킴으로써 센싱 마진 및 신뢰성을 향상시킬 수 있는 저항성 램 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 저항성 램 소자는, 하부전극 콘택; 및 상기 하부전극 콘택 상에 형성되고 두 개의 저항 상태에 따라 정보를 저장하는 바이너리 산화막;을 포함하며, 상기 하부전극 콘택은 적어도 탄소나노튜브를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 이루어지거나, 또는, 금속막과 탄소나노튜브의 이중 막으로 이루어진다.
상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브로 이루어진다.
또한, 일 견지에서, 본 발명에 따른 저항성 램 소자는, 반도체 기판 상에 형성된 스위칭 소자; 상기 스위칭 소자와 전기적으로 연결되며, 적어도 탄소 나노튜브를 포함하여 형성된 하부전극 콘택; 상기 하부전극 콘택 상에 형성된 바이너리 산화막; 상기 바이너리 산화막 상에 형성된 상부전극; 및 상기 상부전극과 콘택된 금속배선;을 포함하는 것을 특징으로 한다.
여기서, 상기 스위칭 소자는 트랜지스터이다.
상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 이루어지거나, 또는, 금속막과 탄소 나노튜브의 이중 막으로 이루어진다.
상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브로 이루어진다.
상기 바이너리 산화막은 NiO, TiO2, ZnO2, ZrO2, Nb2O5, Al2O3 및 Ta2O5 중 어느 하나로 이루어진다.
상기 바이너리 산화막은 Ti, Ni, Al, Au, Pt, Ag, Zn 및 Co 중 어느 하나의 도펀트를 갖는다.
상기 상부전극은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하 나, 또는, 이들 각 금속의 합금들 중 어느 하나로 이루어진다.
본 발명에 따른 저항성 램 소자는, 상기 하부전극 콘택과 상기 바이너리 산화막 사이에 형성된 하부전극을 더 포함한다.
상기 하부전극은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 이루어진다.
다른 견지에서, 본 발명에 따른 저항성 램 소자의 제조방법은, 하부전극 콘택을 형성하는 단계; 및 상기 하부전극 콘택 상에 두 개의 저항 상태에 따라 정보를 저장하는 바이너리 산화막을 형성하는 단계;를 포함하며, 상기 하부전극 콘택은 적어도 탄소나노튜브를 포함하도록 형성하는 것을 특징으로 한다.
여기서, 상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 형성하거나, 또는, 금속막과 탄소나노튜브의 이중 막으로 형성한다.
상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브로 형성한다.
또한, 다른 견지에서, 본 발명에 따른 저항성 램 소자의 제조방법은, 스위칭 소자를 구비한 반도체 기판 상부에 콘택홀을 갖는 절연막을 형성하는 단계; 상기 콘택홀 내에 적어도 탄소나노튜브를 포함하는 하부전극 콘택을 형성하는 단계; 상기 하부전극 콘택 상에 바이너리 산화막과 상부전극의 적층 패턴을 형성하는 단계; 및 상기 적층 패턴과 콘택되게 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따는 저항성 램 소자의 제조방법은, 상기 콘택홀을 갖는 절연막을 형성하는 단계 후, 상기 하부전극 콘택을 형성하는 단계 전, 상기 콘택홀 내에 촉매층을 증착하는 단계;를 더 포함한다.
상기 촉매층은 Ni, Fe, Co, Pt, Mo, W, Yt, Au, Pd, Ru 및 Mn 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 형성한다.
상기 촉매층은 3∼50㎚ 두께로 증착한다.
상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 형성하거나, 또는, 금속막과 탄소 나노튜브의 이중막으로 형성한다.
상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브로 형성한다.
상기 바이너리 산화막은 NiO, TiO2, ZnO2, ZrO2, Nb2O5, Al2O3 및 Ta2O5 중 어느 하나로 형성한다.
상기 바이너리 산화막은 Ti, Ni, Al, Au, Pt, Ag, Zn 및 Co 중 어느 하나로 도핑한다.
상기 상부전극은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 형성한다.
본 발명에 따른 저항성 램 소자의 제조방법은, 상기 하부전극 콘택을 형성하는 단계 후, 상기 바이너리 산화막과 상부전극의 적층 패턴을 형성하는 단계 전, 상기 하부전극 콘택 상에 하부전극을 형성하는 단계;를 더 포함한다.
상기 하부전극은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하 나, 또는, 이들 각 금속의 합금들 중 어느 하나로 형성한다.
본 발명은 하부전극 콘택을 탄소나노튜브를 수직적으로 성장시켜 형성함으로써 상기 하부전극 콘택과 바이너리 산화막 간 커런트 패스(current path)를 최소화시킬 수 있으며, 이에 따라, 리세트 전류를 감소시킬 수 있음은 물론 세트 저항 분포 및 리세트 저항 분포를 개선시킬 수 있고, 그래서, 센싱 마진을 증가시키게 되는 등, 소자 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 저항성 램 소자를 설명하기 위한 단면도이다. 도시된 바와 같이, 본 발명의 저항성 램 소자는, 트랜지스터로 구성된 스위칭 소자(110)와, 상기 스위칭 소자(110)와 전기적으로 연결된 하부전극 콘택(122) 및 상기 하부전극 콘택(122) 상에 형성된 바이너리 산화막(124)을 포함한다.
상기 트랜지스터 구조의 스위칭 소자(110)는 게이트(102), 소오스 영역(104) 및 드레인 영역(106)을 포함한다. 상기 하부전극 콘택(122)은 금속 패드(118b)를 노출시키도록 형성된 홀(H) 내에 탄소나노튜브(carbon nano tube)를 수직 성장시켜 형성한다. 상기 바이너리 산화막(124)은 NiO, TiO2, ZnO2, ZrO2, Nb2O5, Al2O3 및 Ta2O5 중 어느 하나로 이루어지며, Ti, Ni, Al, Au, Pt, Ag, Zn 및 Co 중 어느 하나 의 도펀트를 갖는다.
도 2에서, 미설명된 도면부호 100은 반도체 기판을, 112는 제1층간절연막을, 114a 및 114b는 제1 및 제2 콘택플러그를, 116은 제1절연막을, 118a는 소오스 라인을, 120은 제2절연막을, 126은 상부전극을, 130은 제2층간절연막을, 132는 상부전극 콘택을, 그리고, 134는 비트라인을 각각 나타낸다.
이와 같은 본 발명의 저항성 램 소자는 하부전극 콘택(122)이 탄소나노튜브로 형성된 것과 관련해서, 동작 시, 상기 바이너리 산화막에서의 필라멘트 형성 수가 현저하게 감소되며, 그래서, 리세트 전류를 감소시킬 수 있음은 물론 세트 저항 분포 및 리세트 저항 분포를 개선시킬 수 있다.
자세하게, 상기 바이너리 산화막은 저항이 큰 절연 물질이어서 막 내에 커런트 패스(current path)가 잘 형성되지 않지만, 특정 전압의 인가 시, 막 내의 전도체들이 필라멘트(filament)와 같은 커런트 패스를 형성하게 된다. 이때, 상기 필라멘트의 수는 하부전극 콘택과 바이너리 산화막 간 접촉 면적에 따라 결정되며, 예를 들어, 상기 하부전극 콘택과의 접촉 면적이 작을수록 상기 바이너리 산화막 내에 형성되는 필라멘트의 수는 감소한다.
여기서, 상기 탄소나노튜브는 흑연 격자가 나노 크기의 직경으로 둥글게 말린 구조를 가지며, 이 흑연 격자가 말리는 각도 및 구조에 따라 금속 또는 반도체의 특성을 보이는 것으로 알려져 있다. 상기 탄소나노튜브는, 크게, 말려있는 벽의 수에 따라 싱글 월 탄소나노튜브(single-wall carbon nano tube)와 멀티 월 탄소나노튜브(multi-wall carbon nano tube)로 구분되며, 수십 ㎚급의 직경을 가지고, 짧 게는 수백 ㎚에서 길게는 ㎜급까지 다양한 성장 길이를 갖는다. 이러한 탄소나노튜브는, 도 3에 도시된 바와 같이, 홀(H) 내에 하나의 집합체로 성장되는 것이 아니라 여러 개가 상호 이격해서 성장된다.
따라서, 커런트 패스가 되는 필라멘트(F)는 수직 성장된 탄소나노튜브(122b)와 바이너리 산화막(124) 간 접촉점에서만 형성되므로, 하부전극 콘택을 폴리실리콘 또는 금속으로 형성하는 종래와 비교해서, 상기 탄소나노튜브(122b)로 구성된 하부전극 콘택(122)과 바이너리 산화막(124) 간 실질적인 접촉면적이 매우 작아짐으로써 필라멘트 수 또한 적게 된다.
그러므로, 상기 탄소나노튜브로 구성된 하부전극 콘택을 갖는 본 발명에 따른 저항성 램 소자는 하부전극 콘택과 바이너리 산화막 간 접촉 면적을 감소시킨 것에 의해 리세트 전류를 감소시킬 수 있으며, 특히, 필라멘트의 수가 적어서 세트 저항 분포 및 리세트 저항 분포를 균일하게 할 수 있다.
한편, 본 발명에 따른 저항성 램 소자에 있어서, 상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 구성함은 물론, 도 4에 도시된 바와 같이, 금속막(122a)과 탄소나노튜브(122b)의 이중 막으로 구성하는 것도 가능하다. 이 경우, 상기 금속막(122a)은 탄소나노튜브(122b)의 아래에 배치된다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 저항성 램 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 5a를 참조하면, 반도체 기판(100) 상에 게이트(102)와 소오스 영역(104) 및 드레인 영역(106)을 포함하는 트랜지스터로 이루어진 스위칭 소자(110)를 형성 한다. 상기 스위칭 소자(110)를 덮도록 반도체 기판(100) 상에 제1층간절연막(112)을 형성한 후, 상기 제1층간절연막(112) 내에 공지의 기술에 따라 소오스 영역(104) 및 드레인 영역(106)과 각각 콘택되는 제1 및 제2 콘택플러그(114a, 114b)를 형성한다.
상기 제1 및 제2 콘택플러그(114)를 포함한 제1층간절연막(112) 상에 제1절연막(116)을 형성한 후, 예를 들어, 다마신 공정(damascene process)에 따라 상기 제1절연막(116) 내에 소오스 영역(104)과 콘택되도록 형성된 제1콘택플러그(114a)와 콘택되는 소오스 라인(118a) 및 드레인 영역(106)과 콘택되도록 형성된 제2콘택플러그(114b)와 콘택되는 금속 패드(118b)를 형성한다.
도 5b를 참조하면, 소오스 라인(118a) 및 금속 패드(118b)를 포함한 제1절연막(116) 상에 제2절연막(120)을 형성한 후, 상기 제2절연막(120)을 식각하여 상기 금속 패드(118b)를 노출시키는 홀(H)을 형성한다. 상기 홀(H) 내에 탄소나노튜브를 성장시켜 상기 금속 패드(118b)와 콘택되는 하부전극 콘택(122)을 형성한다. 상기 하부전극 콘택(122) 물질인 탄소나노튜브의 성장은 다음과 같이 진행한다.
우선, 상기 홀(H) 저면의 금속 패드(118b) 상에 촉매층을 증착한다. 상기 촉매층(118b)으로서는 Ni, Fe, Co, Pt, Mo, W, Yt, Au, Pd, Ru 및 Mn 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나를 이용하며, 이러한 촉매층은, 예를 들어, 플라즈마 화학기상증착(PECVD) 방법 또는 금속 유기 화학기상증착(MOCVD) 방법을 통해 3∼50㎚의 두께로 증착한다. 이 경우, 상기 촉매층은 홀(H)에 의해 노출된 금속 패드(118b) 상에만 대부분 증착될 뿐, 상기 제2절연막(120) 물질인 산화막 상 에는 비교적 증착되지 않는다. 또한, 상기 촉매층은 3∼50㎚ 정도로 매우 얇게 증착됨에 따라 균일한 두께로 증착되는 것이 아니라, 상기 금속 패드(118b) 상에 씨드(seed)가 산포된 형태로 증착된다.
상기 촉매층은 후속에서 탄소나노튜브의 성장이 잘 이루어지도록 하기 위한 것으로, 그 두께 및 분포가 상기 탄소나노튜브의 성장 크기 및 분포에 큰 영향을 미치게 된다. 예를 들어, 상기 촉매층의 두께가 두꺼울수록 탄소나노튜브의 성장 크기 또한 커지게 되며, 아울러, 상기 촉매층의 분포가 많을수록 탄소나노튜브의 분포 또한 커지지게 된다.
그 다음, 저면에 촉매층이 증착된 홀(H) 내에 탄소나노튜브를 수직 성장시킨다. 상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브 형태로 성장되며, 수백 ㎚에서 ㎜의 길이를 가지고 홀(H)을 매립하도록 성장된다.
도 5c를 참조하면, 상기 탄소나노튜브로 이루어진 하부전극 콘택(122)이 형성된 제2절연막(120) 상에 바이너리 산화막 물질 및 상부전극 물질을 차례로 증착한 후, 상기 상부전극 물질과 바이너리 산화막 물질을 패터닝하여 패턴 형태의 바이너리 산화막(124) 및 상부전극(126)의 적층 패턴을 형성한다. 상기 바이너리 산화막(124)은 NiO, TiO2, ZnO2, ZrO2, Nb2O5, Al2O3 및 Ta2O5 중 어느 하나로 구성하며, 바람직하게, Ti, Ni, Al, Au, Pt, Ag, Zn 및 Co 중 어느 하나의 도펀트가 도핑되도록 한다. 상기 상부전극(126)은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 구성한다.
도 5d를 참조하면, 상기 바이너리 산화막(124)과 상부전극(126)의 적층 패턴을 포함한 제2절연막(120) 상에 제2층간절연막(130)을 형성한 후, 상기 제2층간절연막(130) 내에 공지의 공정에 따라 상기 상부전극(126)과 콘택되는 상부전극 콘택(132)를 형성한다. 상기 상부전극 콘택(132)을 포함한 제2층간절연막(130) 상에 금속막을 증착한 후, 상기 금속막을 패터닝하여 일 방향으로 배열된 상부전극 콘택들(132)과 연결되는 금속배선, 즉, 비트라인(134)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 일 실시예에 따른 저항성 램 소자의 제조를 완성한다.
도 6은 본 발명의 다른 실시예에 따른 저항성 램 소자를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 저항성 램 소자는 이전 실시예와 비교해서 하부전극 콘택(122)과 바이너리 산화막(124) 사이에 별도의 하부전극(128)이 개재된 구조를 갖는다. 상기 하부전극(128)은 상부전극(126)과 마찬가지로 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 형성한다.
그 밖에, 나머지 구성요소들은 이전 실시예의 그것들과 동일하며, 여기서는 그 구체적인 설명은 생략토록 한다.
이와 같은 본 발명의 다른 실시예에 따른 저항성 램 소자 또한 이전 실시예와 마찬가지로 하부전극 콘택이 탄소나노튜브로 구성된 것과 관련해서 리세트 전류를 감소시킬 수 있음은 물론 세트 저항 분포 및 리세트 저항 분포를 개선시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 저항성 램 소자의 구동을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 저항성 램 소자를 도시한 단면도이다.
도 3은 본 발명에 따른 저항성 램 소자에서의 하부전극 콘택을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 저항성 램 소자에서의 하부전극 콘택을 설명하기 위한 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 저항성 램 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 저항성 램 소자를 도시한 단면도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
100 : 반도체 기판 102 : 게이트
104 : 소오스 영역 106 : 드레인 영역
110 : 스위칭 소자 112 : 제1층간절연막
114a,114b : 제1 및 제2 콘택플러그 116 : 제1절연막
118a : 소오스 라인 118b : 금속 패드
120 : 제2절연막 122 : 하부전극 콘택
124 : 바이너리 산화막 126 : 상부전극
128 : 하부전극 130 : 제2층간절연막
132 : 상부전극 콘택 134 : 비트라인

Claims (31)

  1. 하부전극 콘택; 및
    상기 하부전극 콘택 상에 형성되고 두 개의 저항 상태에 따라 정보를 저장하는 바이너리 산화막;
    을 포함하며,
    상기 하부전극 콘택은 적어도 탄소나노튜브를 포함하여 이루어진 것을 특징으로 하는 저항성 램 소자.
  2. 제 1 항에 있어서,
    상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 이루어진 것을 특징으로 하는 저항성 램 소자.
  3. 제 1 항에 있어서,
    상기 하부전극 콘택은 금속막과 탄소나노튜브의 이중 막으로 이루어진 것을 특징으로 하는 저항성 램 소자.
  4. 제 1 항에 있어서,
    상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브로 이루어진 것을 특징으로 하는 저항성 램 소자.
  5. 반도체 기판 상에 형성된 스위칭 소자;
    상기 스위칭 소자와 전기적으로 연결되며, 적어도 탄소 나노튜브를 포함하여 형성된 하부전극 콘택;
    상기 하부전극 콘택 상에 형성된 바이너리 산화막;
    상기 바이너리 산화막 상에 형성된 상부전극; 및
    상기 상부전극과 콘택된 금속배선;
    을 포함하는 것을 특징으로 하는 저항성 램 소자.
  6. 제 5 항에 있어서,
    상기 스위칭 소자는 트랜지스터인 것을 특징으로 하는 저항성 램 소자.
  7. 제 5 항에 있어서,
    상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 이루어진 것을 특징으로 하는 저항성 램 소자.
  8. 제 5 항에 있어서,
    상기 콘택 플러그는 금속막과 탄소 나노튜브의 이중 막으로 이루어진 것을 특징으로 하는 저항성 램 소자.
  9. 제 5 항에 있어서,
    상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브로 이루어진 것을 특징으로 하는 저항성 램 소자.
  10. 제 5 항에 있어서,
    상기 바이너리 산화막은 NiO, TiO2, ZnO2, ZrO2, Nb2O5, Al2O3 및 Ta2O5 중 어느 하나로 이루어진 것을 특징으로 하는 저항성 램 소자.
  11. 제 10 항에 있어서,
    상기 바이너리 산화막은 도펀트를 갖는 것을 특징으로 하는 저항성 램 소자.
  12. 제 11 항에 있어서,
    상기 도펀트는 Ti, Ni, Al, Au, Pt, Ag, Zn 및 Co 중 어느 하나인 것을 특징으로 하는 저항성 램 소자.
  13. 제 5 항에 있어서,
    상기 상부전극은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 이루어진 것을 특징으로 하는 저항성 램 소자.
  14. 제 5 항에 있어서,
    상기 하부전극 콘택과 상기 바이너리 산화막 사이에 형성된 하부전극을 더 포함하는 것을 특징으로 하는 저항성 램 소자.
  15. 제 14 항에 있어서,
    상기 하부전극은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 이루어진 것을 특징으로 하는 저항성 램 소자.
  16. 하부전극 콘택을 형성하는 단계; 및
    상기 하부전극 콘택 상에 두 개의 저항 상태에 따라 정보를 저장하는 바이너리 산화막을 형성하는 단계;
    를 포함하며,
    상기 하부전극 콘택은 적어도 탄소나노튜브를 포함하도록 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 하부전극 콘택은 금속막과 탄소나노튜브의 이중 막으로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  19. 제 16 항에 있어서,
    상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  20. 스위칭 소자를 구비한 반도체 기판 상부에 콘택홀을 갖는 절연막을 형성하는 단계;
    상기 콘택홀 내에 적어도 탄소나노튜브를 포함하는 하부전극 콘택을 형성하는 단계;
    상기 하부전극 콘택 상에 바이너리 산화막과 상부전극을 형성하는 단계; 및
    상기 상부전극과 콘택되게 금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 콘택홀을 갖는 절연막을 형성하는 단계 후, 상기 하부전극 콘택을 형성하는 단계 전,
    상기 콘택홀 내에 촉매층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 촉매층은 Ni, Fe, Co, Pt, Mo, W, Yt, Au, Pd, Ru 및 Mn 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 촉매층은 3∼50㎚ 두께로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  24. 제 20 항에 있어서,
    상기 하부전극 콘택은 탄소나노튜브의 단일 막으로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  25. 제 20 항에 있어서,
    상기 하부전극 콘택은 금속막과 탄소 나노튜브의 이중 막으로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  26. 제 20 항에 있어서,
    상기 탄소나노튜브는 싱글 월 탄소나노튜브 또는 멀티 월 탄소나노튜브로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  27. 제 20 항에 있어서,
    상기 바이너리 산화막은 NiO, TiO2, ZnO2, ZrO2, Nb2O5, Al2O3 및 Ta2O5 중 어느 하나로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  28. 제 20 항에 있어서,
    상기 바이너리 산화막은 Ti, Ni, Al, Au, Pt, Ag, Zn 및 Co 중 어느 하나로 도핑하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  29. 제 20 항에 있어서,
    상기 상부전극은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 형성하는 것을 특징으로 하는 저항성 램 소자.
  30. 제 20 항에 있어서,
    상기 하부전극 콘택을 형성하는 단계 후, 상기 바이너리 산화막과 상부전극 을 형성하는 단계 전,
    상기 하부전극 콘택 상에 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 하부전극은 Pt, Ni, W, Au, Ag, Cu, Zn, Al, Ta, Ru 및 Ir 중 어느 하나, 또는, 이들 각 금속의 합금들 중 어느 하나로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
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