KR100846502B1 - 비휘발성 메모리소자 및 그 제조방법 - Google Patents

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Abstract

비휘발성 메모리소자 및 그 제조방법에 관하여 개시되어 있다. 개시된 비휘발성 메모리 소자는 스위칭소자와, 상기 스위칭 소자에 연결된 스토리지 노드를 포함한다. 상기 스토리지 노드는, 상기 스위칭 소자에 연결된 하부금속층; 및
상기 하부금속층 상에 순차적으로 형성된 제1 절연층, 중간 금속층, 제2 절연층, 상부 금속층, 탄소나노층 및 패시베이션층을 구비하는 것을 특징으로 한다.

Description

비휘발성 메모리소자 및 그 제조방법{Nonvolatile memory device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2 및 도 3은 본 발명의 메모리 소자의 I-V 특성을 보여주는 그래프이다.
도 4a 내지 도 4i는 본 발명의 비휘발성 메모리 소자의 제조방법을 단계별로 보여주는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
40 : 기판 42,44 : 제1 및 제2 불순물 영역
46 : 게이트 48 : 층간 절연층
50 : 콘택홀 52 : 도전성 플러그
60 : 하부금속층 62,66 : 제1 및 제2절연층
64 : 중간 금속층 68 : 상부금속층
70 : 플러렌층 80: 패시베이션층
100 : 스토리지 노드
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 자세하게는 비휘발성메모리 소자 및 그 제조방법에 관한 것이다.
DRAM과 같은 휘발성 메모리 소자는 집적도를 높일 수 있고, 전력은 낮출수 있으며, 제조공정이 명확히 확립되어 있다는 이점이 있으나 전원이 오프되면서 저장된 데이터도 함께 소실되는 단점을 갖고 있다. 기존의 비휘발성 메모리 소자, 예를들면 플래시 메모리 소자는 소거전압이 높고 집적도가 낮으며, 동작속도가 낮은 단점을 갖고 있지만, 전원이 오프되더라도 저장된 데이터는 지워지지 않는 이점을 갖고 있다.
최근, 인터넷이 널리 보급되고, 인터넷 활용기술이 발전되면서 유용하고 가치있는 정보가 증가하고 있다. 이러한 정보를 안전하게 저장하기 위해서 휘발성 메모리 소자의 이점과 비휘발성 메모리소자의 이점을 모두 갖는 메모리 소자에 대한 수요가 증가하고 있다.
이러한 수요에 따라 FRAM, MRAM, PRAM, RRAM 등과 같은 비휘발성 메모리 소자가 개발되고 있고, 상용화를 위한 시도가 이루어지고 있다.
FRAM, MRAM, PRAM, RRAM과 같은 비휘발성 메모리소자는 DRAM정도의 집적도를 얻을 수 있고, DRAM과 유사한 동작특성을 가지면서 기존의 반도체 메모리소자의 제조공정을 이용할 수 있고, 기록된 데이터는 전원이 오프되더라도 지워지지 않는다.
FRAM, MRAM, PRAM, RRAM의 차이는 스토리지 노드(storage node)의 구성에서 찾을 수 있다.
FRAM의 스토리지 노드는 상부전극 및 하부전극과 강유전체를 포함하고, MRAM 은 상부자성층 및 하부자성층과 그 사이의 터널링막을 포함한다. MRAM의 상기 상부자성층 및 하부자성층 중 하나는 자기분극이 주어진 방향으로 고정된 층이고, 나머지 하나는 외부자기장에 따라 자기분극의 방향이 상기 고정층의 자기분극과 같거나 반대인 자유층(free layer)이다.
PRAM은 상부전극 및 하부전극과, 그 사이의 상변화층, 하부전극과 상변화층을 연결하는 하부전극 콘택층을 포함한다.
RRAM은 상부금속층 및 하부 금속층을 포함하고, 상부금속층 및 하부금속층 사이의 절연층(저항층)을 포함한다.
이들 불휘발성 메모리소자의 동작특성은 스토리지 노드에 포함된, 실질적으로 데이터가 기록되는 물질층의 전류-전압특성에 기인한다.
예를들면, RRAM의 스토리지 노드의 절연층은 인가전압에 따라 저항특성이 달라진다. 그리고 달라진 저항특성은 소거전압이 인가되기 전에는 전원이 오프되어도 달라지지 않는다.
이와같은 RRAM은 불휘발성 특성을 갖기는 하지만, 재현성이 낮고, 셀간 저항편차가 크고 상부전극이 쉽게 손상될 수 있다.
본 발명의 목적은 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 상부전극을 보호하며, 메모리 특성이 개선된 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 패시베이션층 형성과 양극산화를 통해서 저항층의 특 성을 개선하는 비휘발성 메모리 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는:
스위칭소자와, 상기 스위칭 소자에 연결된 스토리지 노드를 구비하며,
상기 스토리지 노드는,
상기 스위칭 소자에 연결된 하부금속층; 및
상기 하부금속층 상에 순차적으로 형성된 제1 절연층, 중간 금속층, 제2 절연층, 상부 금속층, 탄소나노층 및 패시베이션층을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 상기 하부금속층 및 상기 중간금속층은 알루미늄(Al)으로 형성된다.
또한, 상기 제1 절연층 및 제2 절연층은 각각 상기 하부금속층 및 상기 중간금속층이 양극산화되어 형성된 알루미나층이다.
본 발명에 따르면, 상기 탄소나노층은 C60층, C70층, C72층, C74층, C76층, C82층, C84층, C86층, C116층으로 이루어진 그룹 중 선택된 어느 하나의 플러린층이다.
본 발명에 따르면, 상기 패시베이션층은 실리콘 옥사이드층이며, 2~20 nm 두께로 형성된다.
본 발명에 따르면, 상기 상부 금속층은 일함수(work function)가 낮은 금속층인 금(Au)층이다.
상기 다른 목적을 달성하기 위해 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조방법은:
기판 상에 스위칭 소자와 연결된 하부금속층을 형성하는 제1 단계;
상기 하부금속층을 양극산화하여 상기 하부금속층의 표면에 제1산화물을 형성하는 제2 단계;
상기 제1산화물 상에 중간금속층을 형성하는 제3 단계;
상기 중간금속층을 양극산화하여 상기 중간금속층의 표면에 제2산화물을 형성하는 제4 단계;
상기 제2산화물 상에 상부금속층을 형성하는 제5 단계;
상기 상부금속층 상에 탄소나노층을 형성하는 제6 단계; 및
상기 탄소나노층 상에 패시베이션층을 형성하는 제7 단계;를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 상기 제1 단계는, 알루미늄(Al)층을 형성하는 단계이며,
상기 제2 단계는, 상기 Al층을 일차적으로 양극산화하여 상기 하부금속층 상에 제1 알루미나층을 형성하는 단계;
상기 제1 알루미나층의 표면을 에칭하는 단계; 및
상기 Al층을 이차적으로 양극산화하여 상기 Al층의 표면에 제2 알루미나층을 형성하는 단계;를 구비한다.
본 발명에 따르면, 상기 제3 단계는, 알루미늄(Al)층을 형성하는 단계이며,
상기 제4 단계는, 상기 Al층을 일차적으로 양극산화하여 상기 하부금속층 상 에 제3 알루미나층을 형성하는 단계;
상기 제3 알루미나층의 표면을 에칭하는 단계; 및
상기 Al층을 이차적으로 양극산화하여 상기 Al층의 표면에 제4 알루미나층을 형성하는 단계;를 구비한다.
본 발명에 따르면, 상기 제5 단계는,
금(Au)으로 상기 상부금속층을 형성하는 단계이다.
본 발명에 따르면, 상기 제6 단계는,
C60층, C70층, C72층, C74층, C76층, C82층, C84층, C86층, C116층으로 이루어진 그룹 중 선택된 어느 하나의 플러린층을 형성하는 단계이다.
본 발명에 따르면, 상기 제7 단계는, 실리콘 옥사이드층을 형성하는 단계이다.
이하, 본 발명의 실시예에 의한 비휘발성 메모리 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 비휘발성 메모리 소자(이하, 메모리소자)에 대해 설명한다.
도 1을 참조하면, 기판(40)에 이격된 제1 불순물영역(42) 및 제2 불순물 영역(44)이 형성되어 있다. 제1 불순물영역(42) 및 제2 불순물영역(44)은 P형 또는 N형 도전성 불순물이 도핑된 영역이다. 제1 불순물영역(42) 및 제2 불순물영역(44) 중 하나는 소스 영역이며, 다른 하나는 드레인 영역이다.
제1 불순물영역(42) 및 제2 불순물 영역(44)사이의 기판(40) 상에 게이트(46)가 존재한다. 기판(40)과 제1 불순물영역(42) 및 제2 불순물 영역(44)과 게이트(46)는 트랜지스터를 구성한다. 이러한 트랜지스터는 적용 가능한 스위칭 소자의 일 예이다. 따라서 상기 트랜지스터는 다른 스위칭 소자, 예를 들면 PN 접합 다이오드로 대체될 수도 있다.
기판(40) 상에 게이트(46)를 덮는 층간절연층(48)이 존재한다. 층간절연층(48)에 제1 불순물영역(42)이 노출되는 콘택홀(50)이 형성되어 있다. 콘택홀(50)은 도전성 플러그(52)로 채워져 있다.
층간절연층(48) 상에 도전성플러그(52)를 덮는 스토리지 노드(100)가 존재한다. 스토리지 노드(100)는 도전성플러그(52)와 그 둘레의 층간 절연층(48)의 일부를 덮는 하부금속층(60)을 포함한다.
또한, 스토리지 노드(100)는 하부금속층(60) 상에 순차적으로 적층된 제1절연층(62), 중간 금속층(64), 제2 절연층(66) 및 상부 금속층(68)을 포함한다. 또한 스토리지 노드(100)는 상부 금속층(68) 상에 나노층(70) 및 패시베이션층(80)을 구비한다.
상기 하부금속층(60)은 대략 100 nm 두께의 알루미늄(Al)층으로 이루어지며, 소량, 예컨대 니오듐(Nd)가 2 wt. % 포함될 수 있다. Nd는 부착성능 향상을 위해 사용된다.
상기 제1절연층(62)은 상기 하부금속층(60)을 애노다이징하여 형성된 알루미 나(Al2O3)일 수 있다. 특히, 본 발명에서는 후술하듯이 상기 하부금속층(60)을 두 번 애노다이징하여 치밀한 조직을 가지는 제1절연층(62)을 형성하며, 이는 메모리 특성의 개선을 가져온다.
상기 중간금속층(64)은 대략 15~30 nm 두께의 알루미늄(Al)층으로 이루어지며, 소량, 예컨대 니오듐(Nd)이 2 wt. % 포함될 수 있다. Nd는 부착성능 향상을 위해 사용된다.
상기 제2절연층(66)은 상기 중간금속층(64)을 애노다이징하여 형성된 알루미나(Al2O3)일 수 있다. 특히, 본 발명에서는 후술하듯이 상기 중간금속층(64)을 두 번 애노다이징하여 치밀한 조직을 가지는 제2절연층(66)을 형성하며, 이는 메모리 특성의 개선을 가져온다.
상기 상부금속층(68)은 일함수가 낮은 금속층 예를들면, 금(Au)층으로 대략 2~20 nm 두께로 형성될 수 있다.
상기 탄소나노층(70)은 플러린(fullerene)층일 수 있다. 상기 플러린층은 C60층, C70층, C72층, C74층, C76층, C82층, C84층, C86층, C116층일 수 있다.
상기 패시베이션층(80)은 1~900 nm 두께, 바람직하게는 2~20 nm 두께의 실리콘 옥사이드(SiO2)일 수 있다. 상기 탄소나노층(70) 및 패시베이션층(80)은 상기 상부금속층(68)을 보호하고 상부금속층(68)과의 화학적 상호작용으로 본 발명의 메모리 소자의 특성을 유지한다.
도 2 및 도 3은 본 발명의 메모리 소자의 I-V 특성을 보여주는 그래프이다. 도 2 및 도 3을 참조하여 본 발명의 메모리 소자의 동작을 설명한다.
도 2에서 제1그래프(G1)는 저항이 높은 상태(제1상태)를 가리키며, 제2그래프(G2)는 저항이 낮은 상태(제2상태)를 가리킨다. 메모리 소자의 I-V 특성이 제2그래프(G2)를 따를 때, 스토리지 노드(100)에 소정의 음전압, 예컨대 -4 V 전압을 인가하고 전류를 60 마이크로 암페아 이하로 인가하면, 메모리 소자의 I-V 특성은 제1그래프( G1 )를 따른다. 이때의 인가전압을 세트 전압이라 하며, 메모리 소자에 데이터 예컨대 "1"이 기록된다.
한편, 메모리 소자의 특성이 제1그래프(G1)를 따를 때, 스토리지 노드(100)에 소정의 전압, 예컨대 4.5 V 전압 이상을 인가하면 메모리 소자의 I-V 특성은 제2그래프(G2)를 따르게 된다. 이때의 인가전압을 리세트 전압이라 하며, 메모리 소자에 데이터, 예컨대 "0"이 기록된다.
메모리 소자에 기록된 데이터를 읽기 위해서 대략 0.5~1.5 V 전압을 인가하고, 스토리지 노드(100)에 흐르는 전류를 읽으면 메모리 소자의 특성이 제1그래프(G1) 및 제2그래프(G2) 중 어느 그래프를 따르는 것을 알 수 있으며, 따라서 메모리 소자에 기록된 데이터를 읽을 수 있다.
본 발명에 따른 메모리 소자는 기록된 데이터에 따른 전류의 값이 대략 100 배 이상으로 차이가 크며, 측정된 전류의 값이 매우 낮다.
도 1의 비휘발성 메모리 소자를 제조하는 방법을 설명한다.
도 4a 내지 도 4i는 본 발명의 비휘발성 메모리 소자의 제조방법을 단계별로 보여주는 단면도이며, 도 1의 구성요소와 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 4a를 참조하면, p형 또는 n형 기판(40)의 소정 영역 상에 게이트 적층물(46)을 형성한다. 게이트 적층물(46)은 게이트 절연막과 게이트 전극을 포함한다. 상기 게이트 적층물(46)의 양측의 기판(40)에 제1 불순물영역(42) 및 제2 불순물 영역(44)을 형성한다. 제1 불순물영역(42) 및 제2 불순물 영역(44)은 기판(40)의 도핑 물질과 반대되는 도핑 물질을 이온 주입하여 형성한다. 제1 불순물 영역(42)은 소오스 영역으로, 제2 불순물 영역(44)은 드레인 영역으로 사용될 수 있으나, 반대로 사용될 수도 있다. 제1 불순물영역(42) 및 제2 불순물 영역(44)과 게이트 적층물(46)은 반도체 트랜지스터를 구성한다.
계속해서, 기판(40) 상에 상기 트랜지스터를 덮는 층간 절연층(48)을 형성한다. 층간 절연층(48)에 제1 불순물 영역(42)이 노출되는 콘택홀(50)을 형성한다. 콘택홀(50)은 제1 불순물 영역(42) 대신, 제2 불순물 영역(44)이 노출되는 위치에 형성될 수도 있다. 콘택홀(50)은 도전성 플러그(52)로 채운다.
도 4b를 참조하면, 층간 절연층(48) 상에 도전성 플러그(52)의 노출된 상부면을 덮는 하부전극층(60)을 형성한다. 상기 하부금속층(60)은 대략 100 nm 두께의 알루미늄(Al)층으로 이루어지며, 소량, 예컨대 니오듐(Nd)가 2 wt. % 포함될 수 있다. 상기 하부금속층(60)은 Nd를 포함하는 Al층을 타겟으로 하여 스퍼터링 방법으로 형성한다. Nd는 부착성능 향상을 위해 사용된다.
도 4c를 참조하면, 상기 하부금속층(60)을 1차적으로 애노다이징(anodizing) 하여 그 표면으로부터 소정 두께, 예컨대 10 nm 두께의 제1알루미나(Al2O3)층(62')를 형성한다. 기판(40)을 + 전극에 연결하고, 백금(Pt)을 - 전극에 연결한 상태에서 5 볼트 전압(5 ㎂ 전류인가)을 인가한 후, 대략 1 시간 경과하면 하부금속층(60)인 Al층 표면이 양극산화되어 제1알루미나층(62')이 형성된다.
이어서, 기판(40)을 에칭 용액에 담궈서 제1알루미나층(62')의 표면을 식각한다. 이는 애노다이징된 표면의 거친 면과 불순물을 제거하기 위한 것이다.
도 4d를 참조하면, 상기 하부금속층(60)을 2차적으로 애노다이징(anodizing)하여 그 표면으로부터 소정 두께, 예컨대 2 nm 두께의 제2알루미나(Al2O3)층(62")를 형성한다. 2차 애노다이징 방법은 상술한 1차 애노다이징 방법과 동일하게 수행할 수 있다. 2차 애노다이징은 Al층과 제1알루미나층(62') 및 제2알루미나층(62") 사이의 조직을 치밀하게 하며, 따라서 제조되는 메모리 소자의 특성을 개선한다. 제1알루미나(62')와 제2알루미나(62")는 도 1의 제1절연층(62)을 구성한다.
도 4e를 참조하면, 제1 절연층(62) 상에 중간전극층(64)을 형성한다. 상기 중간금속층(64)은 대략 15~30 nm 두께의 알루미늄(Al)층으로 이루어지며, 소량, 예컨대 니오듐(Nd)가 2 wt. % 포함될 수 있다. 상기 하부금속층(60)은 Nd를 포함하는 Al층을 타겟으로 하여 스퍼터링 방법으로 형성한다. Nd는 부착성능 향상을 위해 사용된다.
도 4f를 참조하면, 상기 중간금속층(60)을 1차적으로 애노다이징(anodizing)하여 그 표면으로부터 소정 두께의 제3알루미나(Al2O3)층(66')을 형성한다. 이어서, 기판(40)을 에칭 용액에 담궈서 제3알루미나층(66')의 표면을 식각한다. 이는 제3알루미나층(66') 표면의 거친 면을 제거하기 위한 것이다.
상기 중간금속층(64)을 2차적으로 애노다이징(anodizing)하여 그 표면으로부터 소정 두께의 제4알루미나(Al2O3)층(66")을 형성한다. 2차 애노다이징은 Al층(64)과 제3알루미나층(66') 및 제4알루미나층(66") 사이의 조직을 치밀하게 하며, 따라서 제조되는 메모리 소자의 특성을 개선한다. 제3알루미나층(66') 및 제4알루미나층(66")은 도 1의 제2절연층(66)를 구성한다.
이어서 상기 기판(40)을 열처리(annealing)한다. 상기 기판(40)을 300-500℃에서 5-100초 동안 급속 열처리(rapid thermal annealing)한다. 이러한 열처리는 기판(40) 상의 적층물을 안정화시킨다.
도 4g를 참조하면, 제2절연층(66) 상에 일함수가 낮은 금속층 예를들면, 금(Au)층으로 대략 2~20 nm 두께로 상부금속층(68)을 형성한다.
도 4h를 참조하면, 상부금속층(68) 상에 탄소나노층(70), 예컨대 플러린(fullerene)층을 형성한다. 상기 플러린층은 C60층, C70층, C72층, C74층, C76층, C82층, C84층, C86층, C116층일 수 있다. 상기 플러린층은 파우더 상태의 플러린을 확산 증착법(diffusive deposition)으로 형성할 수 있다.
도 4i를 참조하면, 상기 탄소나노층(70) 상에 1~900 nm 두께, 바람직하게는 2~20 nm 두께의 패시베이션층(80), 예컨대 실리콘 옥사이드(SiO2)층을 형성한다.
이어서, 상기 층간 절연층(48) 상의 적층물 상에 스토리지 노드 영역을 한정 하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 식각 마스크로 사용하여 상기 적층물을 제거함으로써 도 1에 도시된 것과 같은 메모리 소자를 형성할 수 있다.
본 발명의 메모리 소자는 탄소나노층 및 패시베이션층을 상부금속층 상에 형성함으로써 메모리 특성을 개선할 수 있다.
또한 본 발명의 메모리 소자의 제조방법에 따르면, 하부금속층 및 중간금속층을 각각 두 번 양극산화하여 제1절연층 및 제2절연층을 형성함으로써 절연층과 금속층 사이의 조직을 치밀하게 할 수 있으며, 이는 메모리 특성을 향상시킨다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (17)

  1. 스위칭소자와, 상기 스위칭 소자에 연결된 스토리지 노드를 포함하는 비휘발성 메모리 소자에 있어서,
    상기 스토리지 노드는,
    상기 스위칭 소자에 연결된 하부금속층; 및
    상기 하부금속층 상에 순차적으로 형성된 제1 절연층, 중간 금속층, 제2 절연층, 상부 금속층, 탄소나노층 및 패시베이션층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 하부금속층 및 상기 중간금속층은 알루미늄(Al)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제1 절연층 및 제2 절연층은 각각 상기 하부금속층 및 상기 중간금속층이 양극산화되어 형성된 알루미나인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 탄소나노층은 C60층, C70층, C72층, C74층, C76층, C82층, C84층, C86층, C116층으로 이루어진 그룹 중 선택된 어느 하나의 플러린층인 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 패시베이션층은 실리콘 옥사이드층인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    상기 패시베이션층은 2~20 nm 두께로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 상부 금속층은 금(Au)층인 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 기판에 형성된 스위칭소자와, 상기 스위칭 소자에 연결된 스토리지 노드를 포함하는 비휘발성 메모리 소자의 제조방법에 있어서,
    상기 기판 상에 상기 스위칭 소자와 연결된 하부금속층을 형성하는 제1 단계;
    상기 하부금속층을 양극산화하여 상기 하부금속층의 표면에 제1산화물을 형성하는 제2 단계;
    상기 제1산화물 상에 중간금속층을 형성하는 제3 단계;
    상기 중간금속층을 양극산화하여 상기 중간금속층의 표면에 제2산화물을 형성하는 제4 단계;
    상기 제2산화물 상에 상부금속층을 형성하는 제5 단계;
    상기 상부금속층 상에 탄소나노층을 형성하는 제6 단계; 및
    상기 탄소나노층 상에 패시베이션층을 형성하는 제7 단계;를 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 단계는, 알루미늄(Al)층을 형성하는 단계이며,
    상기 제2 단계는, 상기 Al층을 양극산화하여 그 표면에 알루미나층을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 제2 단계는,
    상기 Al층을 일차적으로 양극산화하여 상기 하부금속층 상에 제1 알루미나층을 형성하는 단계;
    상기 제1 알루미나층의 표면을 에칭하는 단계; 및
    상기 Al층을 이차적으로 양극산화하여 상기 Al층의 표면에 제2 알루미나층을 형성하는 단계;를 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 제3 단계는, 알루미늄(Al)층을 형성하는 단계이며,
    상기 제4 단계는, 상기 Al층을 양극산화하여 그 표면에 알루미나층을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제 12 항에 있어서, 상기 제4 단계는,
    상기 Al층을 일차적으로 양극산화하여 상기 하부금속층 상에 제3 알루미나층을 형성하는 단계;
    상기 제3 알루미나층의 표면을 에칭하는 단계; 및
    상기 Al층을 이차적으로 양극산화하여 상기 Al층의 표면에 제4 알루미나층을 형성하는 단계;를 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제 9 항에 있어서, 상기 제5 단계는,
    금(Au)으로 상기 상부금속층을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  15. 제 9 항에 있어서, 상기 제6 단계는,
    C60층, C70층, C72층, C74층, C76층, C82층, C84층, C86층, C116층으로 이루어진 그룹 중 선택된 어느 하나의 플러린층을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  16. 제 9 항에 있어서, 상기 제7 단계는,
    실리콘 옥사이드층을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 패시베이션층은 2~20 nm 두께로 형성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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