TW202013750A - 半導體元件 - Google Patents

半導體元件 Download PDF

Info

Publication number
TW202013750A
TW202013750A TW108113670A TW108113670A TW202013750A TW 202013750 A TW202013750 A TW 202013750A TW 108113670 A TW108113670 A TW 108113670A TW 108113670 A TW108113670 A TW 108113670A TW 202013750 A TW202013750 A TW 202013750A
Authority
TW
Taiwan
Prior art keywords
charge storage
electrode
substrate
tunneling diode
layer
Prior art date
Application number
TW108113670A
Other languages
English (en)
Inventor
胡振國
廖建舜
高偉智
Original Assignee
台灣積體電路製造股份有限公司
國立臺灣大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, 國立臺灣大學 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202013750A publication Critical patent/TW202013750A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/88—Tunnel-effect diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

在一些實施例中，一種半導體元件包括基板、在基板上之電荷儲存元件，及在基板上鄰接電荷儲存元件之穿隧二極體。穿隧二極體包括在基板上之穿隧二極體介電層，及在穿隧二極體介電層上之穿隧二極體電極。基板電極安置於基板之摻雜區域上，且穿隧二極體電極位於電荷儲存元件及基板電極之間。

Description

半導體元件
本揭露是關於一種半導體元件。
記憶體單元為能夠儲存資訊達某一時間週期之電子電路。記憶體單元能夠儲存二進位資訊之位元，例如，邏輯「1」或「0」。通常，記憶體單元經設定而儲存邏輯1且經重設而儲存邏輯0。可存取記憶體單元以讀取經儲存資訊(例如，電壓位準或邏輯值)。習知記憶體單元包括諸如電容器之儲存元件。藉由(例如)經由受控於字線上之電壓之電晶體自位元線施加至電容器的電壓對電容器充電。
藉由直接存取電容器來讀取電容器。亦即，(例如)藉由將閘極電壓施加至電晶體並讀取自電容器傳送至位元線之電荷而自電容器直接讀取電荷。
根據一個實施例，一種元件包括具有摻雜區域之基板。電荷儲存元件及穿隧二極體元件彼此鄰接地安置於基板上。穿隧二極體包括在基板上之穿隧二極體介電層，及在穿隧二極體介電層上之穿隧二極體電極。基板電極安置於基板之摻 雜區域上，且穿隧二極體電極位於電荷儲存元件及基板電極之間。
10‧‧‧記憶體單元
16‧‧‧電荷儲存元件
18‧‧‧感應元件
21‧‧‧第一存取電晶體
22‧‧‧第二存取電晶體
50‧‧‧電荷儲存與感應元件
101‧‧‧閘極介電層
102‧‧‧基板
104‧‧‧穿隧二極體介電層
106‧‧‧穿隧二極體電極
108‧‧‧電荷儲存結構
108a‧‧‧第一層/第一氧化矽層
108b‧‧‧第二層/氮化矽層
108c‧‧‧第三層/第二氧化矽層
110‧‧‧電荷儲存電極
111‧‧‧第一源極/汲極電極
112‧‧‧基板電極
113‧‧‧第二源極/汲極電極
114‧‧‧摻雜區域
115‧‧‧源極/汲極摻雜區域
117‧‧‧閘電極
119‧‧‧淺溝槽隔離
150‧‧‧電荷儲存與感應元件
204‧‧‧介電層
208‧‧‧電荷儲存層
212‧‧‧基板電極
214‧‧‧摻雜區域
216‧‧‧電荷儲存元件
218‧‧‧感應元件
250‧‧‧電荷儲存與感應元件
302‧‧‧基板
304‧‧‧穿隧二極體介電層
306‧‧‧穿隧二極體電極
308‧‧‧電荷儲存結構
310‧‧‧電荷儲存電極
312‧‧‧基板電極
314‧‧‧摻雜區域
340‧‧‧隔離介電層
360‧‧‧金屬層
361‧‧‧第一部分
362‧‧‧第二部分
370‧‧‧鰭
406‧‧‧穿隧二極體電極
408‧‧‧電荷儲存層
410‧‧‧電荷儲存電極
450‧‧‧元件
506‧‧‧穿隧二極體電極
510‧‧‧電荷儲存電極
550‧‧‧元件
606‧‧‧穿隧二極體電極
610‧‧‧電荷儲存電極
650‧‧‧元件
706‧‧‧穿隧二極體電極
710‧‧‧電荷儲存電極
750‧‧‧元件
806‧‧‧穿隧二極體電極
810‧‧‧電荷儲存電極
850‧‧‧元件
906‧‧‧穿隧二極體電極
907‧‧‧指/延伸部分
910‧‧‧電荷儲存電極
911‧‧‧指/延伸部分
950‧‧‧元件
1006‧‧‧穿隧二極體電極
10101‧‧‧電荷儲存電極
10102‧‧‧電荷儲存電極
10103‧‧‧電荷儲存電極
1010N‧‧‧電荷儲存電極
1050‧‧‧元件
11061‧‧‧穿隧二極體電極
11062‧‧‧穿隧二極體電極
11063‧‧‧穿隧二極體電極
1106N‧‧‧穿隧二極體電極
1110‧‧‧電荷儲存電極
1150‧‧‧元件
1206‧‧‧穿隧二極體電極
12101‧‧‧電荷儲存電極
12102‧‧‧電荷儲存電極
12103‧‧‧電荷儲存電極
12104‧‧‧電荷儲存電極
1250‧‧‧元件
13061‧‧‧穿隧二極體電極
13062‧‧‧穿隧二極體電極
13063‧‧‧穿隧二極體電極
13064‧‧‧穿隧二極體電極
1310‧‧‧電荷儲存電極
1350‧‧‧元件
WL‧‧‧字線
WBL‧‧‧寫入位元線
RBL‧‧‧讀取位元線
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
當結合附圖進行閱讀時得以自以下詳細描述最佳地理解本揭露之態樣。應注意，根據工業上之標準實務，各種特徵並未按比例繪製。實際上，為了論述清楚可任意地增大或減小各種特徵之尺寸。
圖1為說明根據一些實施例之記憶體單元之示意性電路圖。
圖2為說明根據一些實施例的在圖1中所展示之記憶體單元的俯視平面圖。
圖3A為沿著圖2之線A-A'截取的橫截面圖。
圖3B為沿著圖2之線B-B'截取的橫截面圖。
圖3C為沿著圖2之線C-C'截取的橫截面圖。
圖3D至圖3F為說明根據一些實施例之電荷儲存與感應元件之特性的曲線圖。
圖4為說明根據一些實施例之電荷儲存與感應元件的橫截面圖。
圖5A至圖5H為說明根據一些實施例之用於形成電荷儲存與感應元件之方法的橫截面圖。
圖6為說明根據一些實施例之電荷儲存與感應元件的橫截面圖。
圖7A至圖7G為說明根據一些實施例之用於形成電荷儲存與感應元件之方法的橫截面圖。
圖8為說明根據一些實施例的具有側向環繞穿隧二極體電極之電荷儲存電極之元件的俯視平面圖。
圖9為說明根據一些實施例的具有側向環繞穿隧二極體電極之電荷儲存電極之元件的俯視平面圖。
圖10為說明根據一些實施例的具有側向環繞電荷儲存電極之穿隧二極體電極之元件的俯視平面圖。
圖11為說明根據一些實施例的具有側向環繞電荷儲存電極之穿隧二極體電極之元件的俯視平面圖。
圖12為說明根據一些實施例的具有以平行佈局提供之電荷儲存電極及穿隧二極體電極之元件的俯視平面圖。
圖13為說明根據一些實施例的具有以「指狀」佈局提供之電荷儲存電極及穿隧二極體電極之元件的俯視平面圖。
圖14為說明根據一些實施例的具有多電荷儲存電極佈局之元件的俯視平面圖。
圖15為說明根據一些實施例的具有多穿隧二極體電極佈局之元件的俯視平面圖。
圖16為說明根據一些實施例的具有多電荷儲存電極佈局之元件的俯視平面圖。
圖17為說明根據一些實施例的具有多穿隧二極體電極佈局之元件的俯視平面圖。
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。以下描述組件及佈置之特定實 例以簡化本揭露。當然，此等僅為實例且並不意欲為限定性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上的形成可包括其中第一及第二特徵直接接觸形成之實施例，且亦可包括其中附加特徵可在第一及第二特徵之間形成而使得第一及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚目的，且其本身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單起見，可在本文中使用諸如「在......之下」、「在......下方」、「下方」、「在......上方」、「上方」以及其類似術語的空間相對術語，以描述如諸圖中所說明之一個部件或特徵相對於另一(其他)部件或特徵的關係。除了諸圖中所描繪之定向以外，此空間相對術語意欲亦涵蓋在使用中或操作中之元件的不同定向。裝置可以其他方式定向(旋轉90度或在其他定向上)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
說明書對用於沉積介電層、金屬或任何其他材料之沉積技術的引用包括諸如化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、金屬有機化學氣相沉積(MOCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、原子層沉積(ALD)、分子束磊晶法(MBE)、電鍍、無電極電鍍及其類似者之製程。本文中參考此等製程之實例描述特定實施例。然而，本揭露及對特定沉積技術之參考不應限於此等已描述內容。
說明書對用於介電材料、金屬或任何其他材料之選擇性移除之蝕刻技術的引用包括諸如濕化學蝕刻、反應性離子(電漿)蝕刻(RIE)、洗滌、濕清洗、預清洗、噴射清洗、化學-機械研磨(CMP)及其類似者之製程。本文中參考此等製程之實例描述特定實施例。然而，本揭露及對特定蝕刻技術之引用不應限於此等已描述內容。
可藉由任何合適方法來圖案化鰭結構。舉例而言，可使用一或多個光微影製程(包括雙圖案化或多圖案化製程)來圖案化結構。大體而言，雙圖案化或多圖案化製程組合了光微影及自對準製程，從而允許產生具有(例如)小於可使用單一、直接光微影製程獲得之間距之間距的圖案。舉例而言，在一個實施例中，犧牲層形成於基板之上且使用光微影製程進行圖案化。使用自對準製程並靠著經圖案化之犧牲層形成間隔物。隨後移除犧牲層，且剩餘間隔物可接著用以圖案化鰭結構。
圖1為說明根據本揭露之一些實施例之記憶體單元10的示意性電路圖。
記憶體單元10包括電荷儲存元件16及感應元件18，其(例如)經由基板102(參見圖2及圖3A至圖3C)彼此電耦接。第一存取電晶體21電耦接於電荷儲存元件16及寫入位元線WBL之間。第二存取電晶體22電耦接於感應元件18及讀取位元線RBL之間。第一存取電晶體21及第二存取電晶體22之閘極端子電耦接至字線WL。
電荷儲存元件16及感應元件18可統稱為電荷儲存與感應元件50。如本文中將更詳細描述，在讀取操作期間， 在不干擾儲存於電荷儲存元件16中之電荷的情況下藉由感應元件18來感應儲存於電荷儲存元件16中之資訊。
圖2為說明根據一些實施例的在圖1中所展示之記憶體單元10的俯視平面圖。圖3A為沿著圖2之線A-A'截取的橫截面圖，圖3B為沿著圖2之線B-B'截取的橫截面圖，且圖3C為沿著圖2之線C-C'截取的橫截面圖。
記憶體單元10包括電荷儲存與感應元件50，及耦接至字線WL之第一存取電晶體21及第二存取電晶體22。電荷儲存與感應元件50包括電荷儲存元件16及感應元件18，其在第一方向上(例如，x方向)彼此間隔開。第一存取電晶體21及第二存取電晶體22大體上沿著橫向於第一方向之第二方向(例如，y方向)安置。
電荷儲存元件16及感應元件18經安置而在基板102上彼此鄰接。基板102可為任何半導體材料之基板。在一些實施例中，基板102為矽基板；然而，本文中所提供之實施例並不限於此。舉例而言，在各種實施例中，基板102可包括砷化鎵(GaAs)、氮化鎵(GaN)、碳化矽(SiC)或任何其他半導體材料。基板102可視設計規範而包括各種摻雜配置。在一些實施例中，基板102為具有諸如鈹(Be)、鋅(Zn)、碳(C)或其類似者之p型摻雜劑濃度的p型基板。在一些實施例中，基板102為具有諸如鈹(Be)、鋅(Zn)、碳(C)或其類似者之p型摻雜劑濃度的p型基板。基板102包括摻雜有與基板102相同之導電類型之摻雜劑的摻雜區域114。舉例而言，在基板102為p型基板之實施例中，摻雜區域114包括p型摻雜劑，且在基板102為 n型基板之實施例中，摻雜區域114包括n型摻雜劑。摻雜區域114具有比基板102之環繞部分(例如，整體區域)高之摻雜劑濃度(無論p型抑或n型)。在基板102為n型基板之一些實施例中，基板102之摻雜劑濃度可在自n i 至0.01*N c 之範圍內(包括端值)，其中n i 為基板102之內在載流子濃度，且N c 為導帶中之有效狀態密度。在基板102為p型基板之一些實施例中，基板102之摻雜濃度可在自n i 至0.01*N v 之範圍內(包括端值)，其中N v 為價帶中之有效狀態密度。在基板102為n型基板之一些實施例中，摻雜區域114之摻雜濃度可在自0.01*N c 至1*N c 內(包括端值)，且在基板102為p型基板之一些實施例中，摻雜區域114之摻雜濃度可在自0.01*N v 至1*N v 內(包括端值)。
基板102可更包括源極/汲極摻雜區域115，其可形成第一存取電晶體21及第二存取電晶體22之源極及汲極區域。基板102位於第一存取電晶體21及第二存取電晶體22中之每一者之源極及汲極區域之間的部分可形成第一存取電晶體21及第二存取電晶體22之通道區域。在一些實施例中，源極/汲極摻雜區域115可摻雜有與基板102相反之導電類型的摻雜劑。
感應元件18可為金屬-絕緣體-半導體(MIS)穿隧二極體感應元件(或MIS TD感應器)，其包括穿隧二極體介電層104、穿隧二極體電極106及基板102之下伏部分。
穿隧二極體介電層104安置於基板102之表面(例如，如圖3A中所展示之上部表面)上，且穿隧二極體電極106安置於穿隧二極體介電層104上。在一些實施例中，穿隧二極 體介電層104為氧化物層，諸如，二氧化矽(SiO2)或二氧化鉿(HfO2)。在一些實施例中，穿隧二極體介電層104可為諸如SiO2及HfO2之分層堆疊的多層結構。穿隧二極體電極106可由適合於用作電極之任何材料形成，且可為(例如)金屬電極。用於穿隧二極體電極106之材料可經選定而使得大部分載流子(例如，電洞)在經由穿隧二極體介電層104自穿隧二極體電極106穿隧至基板102時將遭遇肖特基(Schottky)障壁。在一些實施例中，如本文稍後將更詳細論述，穿隧二極體電極106是由具有肖特基障壁高度的材料形成，所述肖特基障壁高度足夠大以使得其可由穿隧二極體介電層104電壓(例如，跨穿隧二極體介電層104之電壓)進行顯著調節。在各種實施例中，穿隧二極體電極106可包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實施例中，穿隧二極體電極106可為諸如TaN、TiAl及Al之分層堆疊的多層結構。
穿隧二極體介電層具有適合於量子穿隧穿過穿隧二極體介電層104之厚度(例如，在基板102及穿隧二極體電極106之間)。在一些實施例中，穿隧二極體介電層104之厚度可小於10nm。在一些實施例中，穿隧二極體介電層104之厚度小於4nm。
電荷儲存結構108安置於基板102之表面上，鄰接穿隧二極體介電層104。在一些實施例中，電荷儲存結構108使穿隧二極體介電層104與(例如)電荷儲存結構108之側表面接觸，且穿隧二極體介電層104彼此接觸。
電荷儲存結構108可為能夠(例如)回應於所施加電壓來儲存電荷之任何結構，且可為具有一或多個介電層及導電電極或板、浮動閘極結構或能夠儲存電荷之任何其他結構的電容性結構。在一些實施例中，電荷儲存結構108包括氧化物-氮化物-氧化物(ONO)堆疊。在一些實施例中，電荷儲存結構108包括第一層108a、在第一層上之第二層108b，及在第二層上之第三層108c。在一些實施例中，第一層108a為第一氧化矽層108a(例如，SiO2)，第二層108b為氮化矽層108b(例如，Si3N4)，且第三層108c為第二氧化矽層108c(例如，SiO2)。在一些實施例中，電荷儲存結構108可具有包括氧化鋁(例如，Al2O3)、二氧化矽(SiO2)及二氧化鉿(HfO2)之一或多個層之堆疊結構。
電荷儲存結構108可具有大於穿隧二極體介電層104之厚度的厚度(例如，在基板102及電荷儲存電極110之間)。在一些實施例中，電荷儲存結構108具有大於穿隧二極體介電層104之厚度且小於1μm的厚度。
電荷儲存元件16更包括電荷儲存電極110，其安置於電荷儲存結構108上。電荷儲存電極110與穿隧二極體電極106分隔開足夠小以使得跨穿隧二極體介電層104之電壓降落可由儲存於電荷儲存結構108中之電荷所產生之電場進行調節的距離。在一些實施例中，電荷儲存電極110與穿隧二極體電極106分隔開小於10μm之距離。在一些實施例中，電荷儲存電極110與穿隧二極體電極106分隔開小於100μm之距離。
電荷儲存電極110可由適合於用作電極之任何材料形成，且可為(例如)多晶矽(poly-SI)電極或金屬電極。在各種實施例中，電荷儲存電極110可包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實施例中，電荷儲存電極110可為諸如TaN、TiAl及Al之分層堆疊的多層結構。在一些實施例中，電荷儲存電極110及穿隧二極體電極106可由相同材料形成。
電荷儲存與感應元件50更包括基板電極112，其是提供於基板102之摻雜區域114上。在一些實施例中，基板電極112大體上沿著第一方向(例如，x方向)延伸且沿著第二方向(例如，y方向)與穿隧二極體電極106且與電荷儲存電極110分隔開。基板電極112可由任何合適材料形成且可為(例如)金屬電極。在一些實施例中，基板電極112可包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實施例中，基板電極112可為諸如TaN、TiAl及Al之分層堆疊的多層結構。
諸如淺溝槽隔離(STI)之隔離特徵可形成於基板102中，且淺溝槽隔離119大體上使電荷儲存與感應元件50與鄰近特徵(諸如，第一存取電晶體21及第二存取電晶體22)電隔離。可形成淺溝槽隔離119以環繞基板102之在其上且在其中形成電荷儲存元件16及感應元件18的區域。在一些實施例中，淺溝槽隔離119包括延伸至基板102中之溝槽，且所述溝槽填充有諸如氧化物之介電材料。
第一存取電晶體21及第二存取電晶體22中之每一者包括安置於源極/汲極摻雜區域115上之第一源極/汲極電 極111及第二源極/汲極電極113，以及安置於各別閘極介電層101上之各別閘電極117。
第一存取電晶體21之第一源極/汲極電極111電耦接至寫入位元線WBL(參見圖1)，且在一些實施例中，第一存取電晶體21之第一源極/汲極電極111可形成為與寫入位元線WBL相同之導電層的部分。第一存取電晶體21之第二源極/汲極電極113電耦接至電荷儲存電極110，且在一些實施例中，第一存取電晶體21之第二源極/汲極電極113可形成為同一導電層之部分且可包括與電荷儲存電極110相同之材料。
第二存取電晶體22之第一源極/汲極電極111電耦接至讀取位元線RBL(參見圖1)，且在一些實施例中，第二存取電晶體22之第一源極/汲極電極111可形成為與讀取位元線RBL相同之導電層的部分。第二存取電晶體22之第二源極/汲極電極113電耦接至穿隧二極體電極106，且在一些實施例中，第二存取電晶體22之第二源極/汲極電極113可形成為同一導電層之部分且可包括與穿隧二極體電極106相同之材料。
在操作期間，可藉由由字線WL上之控制電壓控制第一存取電晶體21導通(例如，將第一存取電晶體21轉到ON)而將指示寫入位元線WBL上之資料(例如，邏輯「1」或「0」)的電荷儲存(例如，寫入)於電荷儲存元件16中。當第一存取電晶體為ON時，寫入位元線WBL上之資料經由第一存取電晶體21及電荷儲存電極110傳達至電荷儲存結構108。電荷可儲存於電荷儲存結構108中。一旦電荷經提供至電荷儲存結構108 並由電荷儲存結構108儲存，則電荷儲存元件16可置於浮動級中，電荷儲存結構108可保留電荷儲存元件16之充電狀態。
當電荷儲存元件16維持於浮動狀態下時，可藉由以字線WL上之控制電壓來控制第二存取電晶體22導通(例如，將第二存取電晶體22轉到ON)而讀取儲存於電荷儲存結構108中之電荷。當第二存取電晶體22為ON時，讀取位元線RBL之讀取電壓可經由第二存取電晶體22施加至穿隧二極體電極106。
儲存於電荷儲存結構108中之電荷判定基板102之電場及少數載流子濃度，其影響跨穿隧二極體介電層104之電壓。感應元件18之肖特基障壁高度可由穿隧氧化物之電壓進行調節，且因此感應元件18之肖特基障壁高度可根據儲存於電荷儲存結構108中之電荷而變化。感應元件18之飽和電流以指數方式取決於肖特基障壁高度。因此，感應元件18之飽和電流可隨所儲存電荷之改變以指數方式改變。
因此，在讀取操作期間，感應元件18之飽和電流視電荷儲存結構108中所儲存之電荷而定，且為電荷儲存結構108中所儲存之電荷的函數。因此，可基於感應元件18之飽和電流判定(例如，藉由耦接至感應元件18之讀出電路或其類似者)儲存於電荷儲存結構108中之電荷(例如，儲存於電荷儲存結構108中之資料)。
當電荷儲存元件16在浮動狀態下時，藉由將讀取電壓(例如，讀取偏壓)施加至與電荷儲存元件16實體分離之感應元件18，儲存於電荷儲存元件16中之電荷可在讀取過程期 間不被干擾。相比於將讀取電壓直接施加至儲存元件(其引起經儲存電荷之損失)之習知記憶體結構，此為明顯優勢。因此，本揭露之實施例促進了記憶體單元之電荷保留及保留時間方面之改良，且更促進了記憶體窗口之改良。因為在本文中所提供之各種實施例中電荷可被保持達較長時間週期，且因為電荷損失得以明顯減小，所以包括本文中所提供之電荷儲存與感應元件(諸如，電荷儲存與感應元件50)之記憶體單元可在功率效率方面提供明顯優勢，因為在電荷儲存與感應元件之寫入及讀取期間可利用所減小之電壓偏壓。
圖3D至圖3F為說明在本揭露之各種實施例中所提供之電荷儲存與感應元件(例如，電荷儲存與感應元件50)之特性的曲線圖。
圖3D為說明在開始時及在施加了負及正閘極電壓應力之後(亦即，電荷儲存元件16之SET(設定)及RESET(重設)狀態)感應元件18之電流-電壓特性(ITD對VTD)特性的曲線圖。更特定而言，可藉由將不同電壓施加至電荷儲存電極110而將電荷儲存元件16置於SET及RESET狀態下。在一些實施例中，藉由將-2.5V之電壓施加至電荷儲存電極110歷時100秒而將電荷儲存元件16置於SET狀態下。在一些實施例中，藉由將3V電壓施加至電荷儲存電極110歷時100秒而將電荷儲存元件16置於RESET狀態下。如圖3D中所展示，感應元件18之飽和電流(ITD)具有兩個相異狀態，其藉由施加至電荷儲存元件16之電荷儲存電極110之負及正閘極電壓進行設定及重設。
圖3E為說明在藉由感應元件18進行之電荷儲存元件16的讀取期間電荷儲存元件16之電荷保留的曲線圖。更特定而言，圖3E展示當藉由將3V之電壓施加至感應元件18之穿隧二極體電極106而在SET狀態及RESET狀態兩者下讀取電荷儲存元件16之電荷時感應元件18之電流(ITD)。如圖3E中所展示，電荷儲存元件16之經儲存電荷在讀取過程期間不受干擾，且在讀取期間在電荷儲存元件16中保持SET及RESET狀態。
圖3F為說明在藉由將3V之讀取電壓施加至電荷儲存元件16之電荷儲存電極110歷時100秒而讀取電荷儲存元件16期間電荷儲存元件16之電荷保留的曲線圖。如圖3F中所展示，在SET狀態期間讀取之閘極電流(亦即，電荷儲存元件16之電流IG)隨時間改變至大約與在RESET狀態期間讀取之閘極電流相同的位準。亦即，如圖3F中所展示，所儲存電荷受電壓至電荷儲存元件16之電荷儲存電極110的施加干擾。
可自圖3E及圖3F之比較可見，藉由在結構上將讀取操作與電荷儲存元件16分離(亦即，藉由以感應元件18從遠端讀取電荷儲存元件16)，電荷保留及記憶體窗口得以明顯改良。
圖4為說明根據本揭露之一或多個實施例之電荷儲存與感應元件150的橫截面圖。
電荷儲存與感應元件150大體上類似於參考圖1至圖3C所展示及描述之電荷儲存與感應元件50，且可包括於記憶體單元(諸如，圖1中所展示之記憶體單元10)中，且可電 耦接至第一存取電晶體21及第二存取電晶體22、字線WL、寫入位元線WBL及讀取位元線RBL，如本文中先前所描述。
圖4中所展示之電荷儲存與感應元件150與電荷儲存與感應元件50之間的差別在於基板電極112及摻雜區域114經定位而鄰接感應元件218，其中感應元件218定位於電荷儲存元件216與基板電極212之間。基板電極212與穿隧二極體電極106間隔開，其中穿隧二極體電極106定位於電荷儲存電極110及基板電極112之間。
圖5A至圖5H為說明在一些實施例中之形成電荷儲存與感應元件(諸如，圖4中所展示之電荷儲存與感應元件150)之方法的橫截面圖。
如圖5A中所展示，電荷儲存層208形成於基板102上。在一些實施例中，基板102為矽基板；然而，本文中所提供之實施例並不限於此。舉例而言，在各種實施例中，基板102可包括砷化鎵(GaAs)、氮化鎵(GaN)、碳化矽(SiC)或任何其他半導體材料。在一些實施例中，基板102為具有p型摻雜劑濃度之p型基板，且在其他實施例中，基板102為具有n型摻雜劑濃度之n型基板。
在一些實施例中，電荷儲存層208為多層結構。在一些實施例中，電荷儲存層208包括氧化物-氮化物-氧化物(ONO)堆疊。在一些實施例中，電荷儲存層208包括第一氧化矽層(例如，SiO2)、氮化矽層(例如，Si3N4)及第二氧化矽層(例如，SiO2)。在一些實施例中，電荷儲存層208可具有包括氧化 鋁(例如，Al2O3)、二氧化矽(SiO2)及二氧化鉿(HfO2)之一或多個層之堆疊結構。
電荷儲存層208可藉由包括(例如)沉積、陽極氧化、熱氧化或其類似者之任何合適製程形成。在一些實施例中，電荷儲存層208是藉由沉積製程形成。所述沉積製程可為包括(例如)化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、原子層沉積(ALD)或其類似者之任何合適沉積製程。
如圖5B中所展示，電荷儲存電極110形成於電荷儲存層208上。電荷儲存電極110可由適合於用作電極之任何材料形成，且可為(例如)金屬。電荷儲存電極110可藉由將鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者沉積於電荷儲存層208上且圖案化經沉積材料以形成電荷儲存電極110而形成。在一些實施例中，電荷儲存電極110可形成為諸如TaN、TiAl及Al之分層堆疊的多層結構。此多層結構可藉由TaN、TiAl及Al以任何次序或順序之沉積形成。
如圖5C中所展示，電荷儲存結構108是藉由移除電荷儲存層208之部分而形成。電荷儲存層208之部分可藉由包括(例如)蝕刻製程之任何合適製程移除。在一些實施例中，遮罩形成於電荷儲存層208之上，且曝露電荷儲存層208之將被移除之部分。蝕刻劑可接著用以移除電荷儲存層208之經曝露部分。可利用任何合適蝕刻劑，包括(例如)任何合適之幹蝕刻劑或諸如氫氟酸之濕蝕刻劑。可接著移除遮罩，留下電荷儲存結構108在基板102上。
在一些實施例中，電荷儲存結構108經形成以不得不具有大於電荷儲存電極110之寬度的寬度。亦即，如圖5C中所展示，電荷儲存結構108之部分可側向延伸超過電荷儲存電極110之側表面。在一些實施例中，電荷儲存結構108及電荷儲存電極110兩者具有在一或多奈米至一或多微米之範圍內的寬度。
如圖5D中所展示，介電層204可形成於基板102上，鄰接電荷儲存結構108及/或與電荷儲存結構108接觸。在一些實施例中，介電層204為氧化物層，諸如，二氧化矽(SiO2)或二氧化鉿(HfO2)。在一些實施例中，介電層204為諸如SiO2及HfO2之分層堆疊的多層結構。
介電層204可藉由包括(例如)沉積、陽極氧化、熱氧化或其類似者之任何合適製程形成。在一些實施例中，介電層204可藉由沉積製程形成，所述沉積製程包括(例如)化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、原子層沉積(ALD)或其類似者。
在一些實施例中，介電層204具有小於電荷儲存結構108之厚度的厚度，如圖5D中所展示。在一些實施例中，介電層204(例如)在電荷儲存結構108及介電層204之側表面處接觸電荷儲存結構108。
如圖5E中所展示，穿隧二極體電極106形成於介電層204上。穿隧二極體電極106可由適合於用作電極之任何材料形成，且可為(例如)金屬。穿隧二極體電極106可藉由將 鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者沉積於介電層204上且圖案化經沉積材料以形成穿隧二極體電極106而形成。在一些實施例中，穿隧二極體電極106可形成為諸如TaN、TiAl及Al之分層堆疊的多層結構。此多層結構可藉由TaN、TiAl及Al以任何次序或順序之沉積形成。在一些實施例中，電荷儲存電極110及穿隧二極體電極106可藉由同一製程(例如，藉由電荷儲存電極110及穿隧二極體電極106之沉積及圖案化)形成。
穿隧二極體電極106經形成以在側向上與電荷儲存電極110間隔開。在一些實施例中，穿隧二極體電極106與電荷儲存電極110分隔開小於10μm之距離。在一些實施例中，穿隧二極體電極106與電荷儲存電極110分隔開小於100μm之距離。
如圖5F中所展示，摻雜區域214形成於基板102中。在一些實施例中，摻雜區域214是藉由其中將摻雜劑物料植入至基板102中之植入製程形成。經植入摻雜劑可具有與基板102相同之導電類型。舉例而言，在基板102為p型基板之實施例中，摻雜區域214包括p型摻雜劑，且在基板102為n型基板之實施例中，摻雜區域214包括n型摻雜劑。摻雜區域214具有比基板102之環繞部分高之摻雜劑濃度(無論p型抑或n型)。在一些實施例中，摻雜劑可經由介電層204植入至摻雜區域214中。在其他實施例中，摻雜劑可在已經移除介電層204之部分而形成穿隧二極體介電層104之後植入至摻雜區域214中 (圖5G)。摻雜劑可經由遮罩植入，遮罩曝露介電層204及/或基板102之藉以植入摻雜劑之部分。
如圖5G中所展示，藉由移除介電層204之部分(例如，藉由蝕刻製程)形成穿隧二極體介電層104。在一些實施例中，遮罩形成於介電層204之上，且曝露介電層204之將被移除之部分。蝕刻劑可接著用以移除介電層204之經曝露部分。可利用任何合適蝕刻劑，包括(例如)任何合適之幹蝕刻劑或諸如氫氟酸之濕蝕刻劑。可接著移除遮罩，留下穿隧二極體介電層104在基板102上。如所展示，穿隧二極體介電層104可具有小於電荷儲存結構108之厚度的厚度。在一些實施例中，穿隧二極體介電層104之厚度可小於10nm。在一些實施例中，穿隧二極體介電層104之厚度小於4nm。在一些實施例中，穿隧二極體介電層104之厚度在自2nm至4nm之範圍內，包括端值。
如圖5H中所展示，基板電極212形成於摻雜區域214上。基板電極212可由適合於用作電極之任何材料形成，且可為(例如)金屬。基板電極212可(例如)藉由將鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者沉積於摻雜區域214上且圖案化經沉積材料以形成基板電極212而形成。在一些實施例中，基板電極212可形成為諸如TaN、TiAl及Al之分層堆疊的多層結構。此多層結構可藉由TaN、TiAl及Al以任何次序或順序之沉積形成。
基板電極212與穿隧二極體電極106間隔開，其中穿隧二極體電極106定位於電荷儲存電極110及基板電極212之間。
圖6為說明根據本揭露之一或多個實施例之電荷儲存與感應元件250的橫截面圖。類似於圖4中所展示之電荷儲存與感應元件150(且類似於電荷儲存與感應元件50)及本文中先前所描述，電荷儲存與感應元件250包括用於儲存電荷之電荷儲存結構，及可操作以基於由於所儲存電荷所產生之電場引起的飽和電流之改變來讀取經儲存電荷的感應穿隧二極體。然而，元件250具有與圖5之電荷儲存與感應元件150不同之結構。更具體而言，電荷儲存與感應元件250具有垂直或鰭結構。
元件250包括基板302，其可為任何半導體材料之基板。在一些實施例中，基板302為矽基板；然而，本文中所提供之實施例並不限於此。在一些實施例中，基板302為具有p型摻雜劑濃度之p型基板。在其他實施例中，基板302為具有n型摻雜劑濃度之n型基板。摻雜區域314形成於基板302中，且在一些實施例中摻雜區域314摻雜有與基板102相同之導電類型的摻雜劑。摻雜區域314具有比基板302之環繞部分高之摻雜劑濃度(無論p型抑或n型)。
半導體鰭370自基板302之表面(例如，上部表面，如圖6中所展示)向外延伸。鰭370可由同一材料形成，且可具有與基板302相同之導電類型。在一些實施例中，鰭370為基板302之延伸或突出部分。
電荷儲存結構308安置於基板302之表面上且覆蓋鰭370之側表面，且電荷儲存結構308可進一步覆蓋鰭370之上部表面之部分。在一些實施例中，電荷儲存結構308可大體上環繞鰭370，其中電荷儲存結構308覆蓋側表面及鰭370之上部表面之部分。在一些實施例中，電荷儲存結構308為多層結構。在一些實施例中，電荷儲存結構308包括氧化物-氮化物-氧化物(ONO)堆疊。在一些實施例中，電荷儲存結構308包括第一氧化矽層(例如，SiO2)、氮化矽層(例如，Si3N4)及第二氧化矽層(例如，SiO2)。在一些實施例中，電荷儲存結構308可具有包括氧化鋁(例如，Al2O3)、二氧化矽(SiO2)及二氧化鉿(HfO2)之一或多個層之堆疊結構。
金屬層360安置於電荷儲存結構308上。金屬層360包括在第一方向上(例如，如圖6中所展示之水平方向)延伸之第一部分361及在橫向於第一方向之第二方向上(例如，如圖6中所展示之垂直方向)延伸之第二部分362。金屬層360之第二部分362可完全環繞鰭370之部分之側。舉例而言，在一些實施例中，金屬層360之第二部分362環繞鰭370之下部部分之側，亦即，在金屬層360之第二部分362之上部表面及基板302之上部表面(鰭370自其延伸)之間。金屬層360之第二部分362具有在鰭370之上部表面下方之上部表面。金屬層360可由任何適合金屬形成。在一些實施例中，金屬層360可包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實施例中，金屬層360可為諸如TaN、TiAl及Al之分層堆疊的多層結構。
電荷儲存電極310安置於金屬層360上。在一些實施例中，電荷儲存電極310安置於金屬層360之第一部分361上，且在側向上與金屬層360之第二部分362間隔開。電荷儲存電極310可由適合於用作電極之任何材料形成，且可為(例如)金屬電極。在各種實施例中，電荷儲存電極310可包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實施例中，電荷儲存電極310可為諸如TaN、TiAl及Al之分層堆疊的多層結構。
隔離介電層340安置於金屬層360上。在一些實施例中，隔離介電層340鄰接電荷儲存電極310之側表面。隔離介電層340可延伸超過金屬層360之第一部分361之第一邊緣(例如，超過金屬層360之左邊緣，如圖6中所展示)，且可接觸電荷儲存結構308。在一些實施例中，隔離介電層340在側向上延伸至金屬層360之第一部分361之第二邊緣(例如，圖6中所展示之金屬層360之右邊緣)。
隔離介電層340在第二方向上(例如，圖6中所展示之垂直方向)延伸超過金屬層360之第二部分362。在一些實施例中，隔離介電層340覆蓋金屬層360之第二部分362之上部表面，且(例如)沿著鰭370之延伸超過金屬層360之第二部分362之上部表面的部分之長度與電荷儲存結構308之側表面接觸。隔離介電層340可為任何合適介電材料，且在一些實施例中，隔離介電層340可為氧化物。
穿隧二極體介電層304安置於鰭370之上部表面上。在一些實施例中，穿隧二極體介電層304位於鰭370之上 部表面上的電荷儲存結構308之部分之間，且可與鰭370之上部表面上的電荷儲存結構308之部分接觸。在一些實施例中，穿隧二極體介電層304為氧化物層，諸如，二氧化矽(SiO2)或二氧化鉿(HfO2)。在一些實施例中，穿隧二極體介電層304可為諸如SiO2及HfO2之分層堆疊的多層結構。在一些實施例中，穿隧二極體介電層304之厚度可小於10nm。在一些實施例中，穿隧二極體介電層304之厚度小於4nm。
穿隧二極體電極306安置於在鰭370之上部表面之上的穿隧二極體介電層304上。穿隧二極體電極306可由適合於用作電極之任何材料形成，且可為(例如)金屬電極。在各種實施例中，穿隧二極體電極306可包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實施例中，穿隧二極體電極306可為諸如TaN、TiAl及Al之分層堆疊的多層結構。在一些實施例中，穿隧二極體電極306及電荷儲存電極310可由相同材料形成。
基板電極312安置於基板302之摻雜區域314上。基板電極312與金屬層360間隔開，且在一些實施例中，基板電極312經定位而與電荷儲存電極310相反，其中鰭370及穿隧二極體電極306位於基板電極312及電荷儲存電極310之間。在一些實施例中，電荷儲存結構308及隔離介電層340之部分在摻雜區域314及金屬層360之側邊緣之間延伸。
基板電極312可由任何合適材料形成且可為(例如)金屬電極。在一些實施例中，基板電極312可包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實施例 中，基板電極312可為諸如TaN、TiAl及Al之分層堆疊的多層結構。
電荷儲存與感應元件250以與以上參考電荷儲存與感應元件50及150所描述之方式大體上類似的方式操作。
電荷可儲存於電荷儲存結構308中，且電荷可對應於(例如)自寫入位元線(例如，經由存取電晶體)提供之資料。在儲存電荷之後，電荷儲存電極310可維持於浮動狀態下，且可藉由將讀取電壓施加至穿隧二極體電極306感應經儲存電荷。
圖7A至圖7G為說明在一些實施例中之形成電荷儲存與感應元件(諸如，圖6中所展示之電荷儲存與感應元件250)之方法的橫截面圖。
如圖7A中所展示，鰭370形成於基板302上。在一些實施例中，鰭370可為基板302之部分，且可藉由選擇性地蝕刻基板302而形成。舉例而言，遮罩可形成於基板302之將變為鰭370的部分之上，且環繞部分可曝露至蝕刻劑，此蝕刻劑蝕刻至基板302中以形成環繞鰭370之凹陷表面。鰭370可自基板302之凹陷表面向外(例如，在如所展示之垂直方向上)延伸。
如圖7B中所展示，電荷儲存層408形成於基板302之表面上且形成於鰭370上。在一些實施例中，電荷儲存層408可環繞鰭370，其中電荷儲存層408覆蓋側表面及鰭370之上部表面。
在一些實施例中，電荷儲存層408為多層結構。在一些實施例中，電荷儲存層408包括氧化物-氮化物-氧化物(ONO)堆疊。在一些實施例中，電荷儲存層408包括第一氧化矽層(例如，SiO2)、氮化矽層(例如，Si3N4)及第二氧化矽層(例如，SiO2)。在一些實施例中，電荷儲存層408可具有包括氧化鋁(例如，Al2O3)、二氧化矽(SiO2)及二氧化鉿(HfO2)之一或多個層之堆疊結構。
電荷儲存層408可藉由包括(例如)沉積、陽極氧化、熱氧化或其類似者之任何合適製程形成。在一些實施例中，電荷儲存層408是藉由沉積製程形成。
如圖7C中所展示，可(例如)藉由蝕刻製程或任何其他合適技術將電荷儲存層408之部分自鰭370之上部表面移除，藉此曝露鰭370之上部表面之至少一部分。穿隧二極體介電層304形成於鰭370之上部表面之經曝露部分上，且在一些實施例中，穿隧二極體介電層304鄰接電荷儲存層408之側表面。在一些實施例中，穿隧二極體介電層304為氧化物層，諸如，二氧化矽(SiO2)或二氧化鉿(HfO2)。在一些實施例中，穿隧二極體介電層304可為諸如SiO2及HfO2之分層堆疊的多層結構。穿隧二極體介電層304可藉由包括(例如)沉積、陽極氧化、熱氧化或其類似者之任何合適製程形成。在一些實施例中，穿隧二極體介電層304是藉由沉積製程形成。在一些實施例中，穿隧二極體介電層304之厚度小於電荷儲存層408之厚度。在一些實施例中，穿隧二極體介電層304之厚度可小於10 nm，且在一些實施例中，穿隧二極體介電層304之厚度小於4nm。
穿隧二極體電極306形成於在鰭370之上部表面之上的穿隧二極體介電層304上。穿隧二極體電極306可藉由電荷儲存層408及/或隔離介電層340之部分與金屬層360間隔開。
穿隧二極體電極306可由適合於用作電極之任何材料形成，且可為(例如)金屬電極。穿隧二極體電極306可(例如)藉由沉積形成。在一些實施例中，穿隧二極體電極306包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實施例中，穿隧二極體電極306可形成為諸如TaN、TiAl及Al之分層堆疊的多層結構。此多層結構可藉由TaN、TiAl及Al以任何次序或順序之沉積形成。
如圖7D中所展示，金屬層360形成於電荷儲存層408上。金屬層360包括在第一方向上(例如，如所展示之水平方向)延伸之第一部分361及在橫向於第一方向之第二方向上(例如，如所展示之垂直方向)延伸之第二部分362。金屬層360可由任何適合金屬形成。金屬層360可藉由將鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者沉積於電荷儲存層408上且圖案化經沉積材料以形成金屬層360而形成。在一些實施例中，金屬層360可形成為諸如TaN、TiAl及Al之分層堆疊的多層結構。此多層結構可藉由TaN、TiAl及Al以任何次序或順序之沉積形成。
如圖7E中所展示，隔離介電層340形成於金屬層360之上。在一些實施例中，隔離介電層340經形成以延伸超過金屬層360之第一部分361之邊緣(例如，如圖7E中所展示，超過金屬層360之左及右邊緣)。隔離介電層340接觸電荷儲存層408超過金屬層360之第一部分361的側邊緣。隔離介電層340在第二方向上(例如，如所展示之垂直方向)延伸超過金屬層360之第二部分362，且可覆蓋金屬層360之第二部分362之上部表面，且可進一步沿著鰭370之部分之長度覆蓋電荷儲存層408之側表面之部分，所述部分延伸超過金屬層360之第二部分362之上部表面。隔離介電層340可由任何合適介電材料形成，且在一些實施例中，隔離介電層340可為氧化物。在一些實施例中，隔離介電層340是藉由介電材料之沉積形成。在一些實施例中，藉由將介電材料沉積於圖7D中所展示之結構中之一些或所有上且接著選擇性地移除經沉積介電材料之部分以形成隔離介電層340而形成隔離介電層340。
如圖7F中所展示，電荷儲存電極310形成於金屬層360上。電荷儲存電極310可由適合於用作電極之任何材料形成，且可為(例如)金屬。在一些實施例中，移除隔離介電層340之部分(例如，藉由蝕刻製程或任何其他合適技術)以曝露金屬層360之第一部分361之部分，且電荷儲存電極310形成於金屬層360之第一部分361之經曝露部分上，且與金屬層360之第一部分361之經曝露部分接觸。電荷儲存電極310可(例如)藉由沉積形成。在一些實施例中，電荷儲存電極310包括鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者。在一些實 施例中，電荷儲存電極310可形成為諸如TaN、TiAl及Al之分層堆疊的多層結構。此多層結構可藉由TaN、TiAl及Al以任何次序或順序之沉積形成。在一些實施例中，隔離介電層340鄰接電荷儲存電極310之側表面。
如圖7G中所展示，(例如)藉由選擇性地移除電荷儲存層408之部分形成電荷儲存結構308，摻雜區域314形成於基板302中，且基板電極312形成於摻雜區域314上。
在一些實施例中，摻雜區域314是藉由其中將摻雜劑物料植入至基板302中之植入製程形成。經植入摻雜劑可具有與基板302相同之導電類型。摻雜區域314具有比基板302之環繞部分高之摻雜劑濃度(無論p型抑或n型)。在一些實施例中，摻雜劑可經由電荷儲存層408及/或隔離介電層340植入至摻雜區域314中，且電荷儲存層408及/或隔離介電層340之部分可經選擇性移除以曝露摻雜區域314之表面。在其他實施例中，可在已經移除電荷儲存層408及隔離介電層340之部分以曝露基板302之其中植入有摻雜劑之表面之後將摻雜劑植入至摻雜區域314中。
基板電極312形成於摻雜區域314上。基板電極312可由適合於用作電極之任何材料形成，且可為(例如)金屬。基板電極312可(例如)藉由將鋁(Al)、氮化鉭(TaN)及鋁化鈦(TiAl)中之一或多者沉積於摻雜區域314上且圖案化經沉積材料以形成基板電極312而形成。在一些實施例中，基板電極312可形成為諸如TaN、TiAl及Al之分層堆疊的多層結構。此 多層結構可藉由TaN、TiAl及Al以任何次序或順序之沉積形成。
在一些實施例中，基板電極312、電荷儲存電極310及穿隧二極體電極306中之兩者或兩者以上可由相同材料或多種材料形成。在一些實施例中，基板電極312、電荷儲存電極310及穿隧二極體電極306中之兩者或兩者以上可藉由同一製程(例如，藉由基板電極312、電荷儲存電極310及穿隧二極體電極306之沉積及圖案化)形成。
圖8至圖17為說明根據本揭露之實施例的電荷儲存與感應元件之各種佈局的俯視平面圖。圖8至圖17中所說明之元件中的每一者以與本文中參考圖1至圖3C中所展示之電荷儲存與感應元件50、圖4中所展示之電荷儲存與感應元件150及圖6中所展示之電荷儲存與感應元件250所描述之方式類似的方式操作。更特定而言，圖8至圖17中所說明之電荷儲存與感應元件包括可儲存電荷之電荷儲存結構，及可操作以藉由將讀取電壓施加至穿隧二極體電極來感應所儲存電荷之感應元件結構。
圖8至圖17中所說明之元件中的每一者包括電荷儲存電極及穿隧二極體電極，其彼此間隔開距離。在一些實施例中，電荷儲存電極及穿隧二極體電極之間的距離在自幾微米至幾埃之範圍內(包括端值)。在一些實施例中，電荷儲存電極及穿隧二極體電極之間的距離小於10μm。在一些實施例中，電荷儲存電極及穿隧二極體電極之間的距離小於100μm。此外，圖8至圖17中所說明之元件中的每一者可包括本文中所描 述之特徵中的任一者，包括(例如)本文中參考電荷儲存與感應元件50/150及/或250所描述之特徵中的任一者。
在圖8至圖17中之一或多者中所展示之元件的各種實施例中，穿隧二極體電極及電荷儲存電極可具有在自幾百微米至幾奈米之範圍內(包括端值)的尺寸(例如，包括寬度、長度及厚度尺寸)。
圖8為說明包括穿隧二極體電極406及側向環繞穿隧二極體電極406之電荷儲存電極410之元件450的俯視平面圖。在俯視平面圖中穿隧二極體電極406可具有大體上圓形之形狀。在俯視平面圖中電荷儲存電極410可具有大體上環形之形狀。
穿隧二極體電極406及電荷儲存電極410可形成於基板上，所述基板可大體上(例如)與本文中所描述之電荷儲存與感應元件中之任一者的基板中之任一者相同。類似地，元件450可包括本文中所描述之電荷儲存與感應元件之特徵中的一或多者。舉例而言，在各種實施例中，元件450可包括摻雜區域、穿隧二極體介電層(其可位於基板及穿隧二極體電極406之間)，及電荷儲存結構(其可位於基板及電荷儲存電極410之間)。在一些實施例中，元件450包括基板電極(未圖示)，其可大體上與本文中所描述之基板電極中之任一者相同。在一些實施例中，基板電極可被提供於摻雜區域上且與電荷儲存電極410間隔開，其中電荷儲存電極410位於穿隧二極體電極406及基板電極之間。
在一些實施例中，元件450可具有垂直或鰭結構，且可包括圖6中所展示之元件350之特徵中的一或多者。舉例而言，穿隧二極體電極406可安置於半導體鰭之上，而同時電荷儲存電極410可安置於基板之表面上。
圖9為說明包括穿隧二極體電極506及側向環繞穿隧二極體電極506之電荷儲存電極510之元件550的俯視平面圖。圖9中所展示之元件550大體上與圖8中所展示之元件450相同，除了在俯視平面圖中，在元件550中穿隧二極體電極506具有大體上矩形之形狀。電荷儲存電極510在俯視平面圖中具有大體上矩形之內部周邊，其鄰接穿隧二極體電極506且與穿隧二極體電極506間隔開。電荷儲存電極510之外部周邊在俯視平面圖中類似地具有大體上矩形之形狀。
圖10為說明包括電荷儲存電極610及側向環繞電荷儲存電極610之穿隧二極體電極606之元件650的俯視平面圖。圖10中所展示之元件650大體上與圖8中所展示之元件450相同，除了電荷儲存電極610及穿隧二極體電極606之位置相對於元件450之電荷儲存電極410及穿隧二極體電極406反轉。
圖11為說明包括電荷儲存電極710及側向環繞電荷儲存電極710之穿隧二極體電極706之元件750的俯視平面圖。圖11中所展示之元件750大體上與圖9中所展示之元件550相同，除了電荷儲存電極710及穿隧二極體電極706之位置相對於元件550之電荷儲存電極510及穿隧二極體電極506反轉。
圖12為說明包括以平行佈局提供之電荷儲存電極810及穿隧二極體電極806之元件850的俯視平面圖。電荷儲 存電極810及穿隧二極體電極806在俯視平面圖中可具有大體上矩形之形狀，且可如所展示彼此間隔開。在一些實施例中，電荷儲存電極810及穿隧二極體電極806之大小及形狀可彼此不同。
圖13為說明包括以「指狀」佈局提供之電荷儲存電極910及穿隧二極體電極906之元件950的俯視平面圖。電荷儲存電極910包括自電荷儲存電極910之主體延伸的複數個延伸部分或指911。類似地，穿隧二極體電極906包括自穿隧二極體電極906之主體延伸的複數個延伸部分或指907。電荷儲存電極910之指911朝向穿隧二極體電極906之主體延伸，而同時穿隧二極體電極906之指907朝向電荷儲存電極910之主體延伸。電荷儲存電極910之指911及穿隧二極體電極906之指907在俯視平面圖中交替配置於電荷儲存電極910之主體及穿隧二極體電極906之主體之間。
圖14為說明具有多電荷儲存電極佈局(其可稱作多閘極佈局)之元件1050的俯視平面圖。更具體而言，在俯視平面圖中，元件1050包括穿隧二極體電極1006，及經提供而圍繞穿隧二極體電極1006之複數個電荷儲存電極10101至1010N。如所展示，在俯視平面圖中穿隧二極體電極1006可具有大體上圓形之形狀；然而，實施例並不限於此。在一些實施例中，在俯視平面圖中穿隧二極體電極1006可具有任何非圓形形狀，例如，包括矩形形狀、正方形形狀、多邊形形狀或任何其他形狀。
電荷儲存電極10101至1010N可大體上環繞穿隧二極體電極1006，其中電荷儲存電極10101至1010N中之鄰接者彼此間隔開。
圖15為說明具有多閘極佈局之元件1150的俯視平面圖。圖15中所展示之元件1150大體上與圖14中所展示之元件1050相同，除了在元件1150中電荷儲存電極及穿隧二極體電極之位置相對於元件1050之電荷儲存電極及穿隧二極體電極反轉。更具體而言，在俯視平面圖中，元件1150包括電荷儲存電極1110，及經提供而圍繞電荷儲存電極1110之複數個穿隧二極體電極11061至1106N。如所展示，在俯視平面圖中電荷儲存電極1110可具有大體上圓形之形狀；然而，實施例並不限於此。在一些實施例中，在俯視平面圖中電荷儲存電極1110可任何非圓形形狀，例如，包括矩形形狀、正方形形狀、多邊形形狀或任何其他形狀。
穿隧二極體電極11061至1106N可大體上環繞電荷儲存電極1110，其中穿隧二極體電極11061至1106N中之鄰接者彼此間隔開。
圖16為說明具有多閘極佈局之元件1250的俯視平面圖。元件1250包括穿隧二極體電極1206，其包括在第一方向上延伸之第一部分，及在橫向於第一方向之第二方向上延伸的第二部分。電荷儲存電極12101至12104在各種不同位置鄰接穿隧二極體電極1206。如圖16中所展示，元件1250可包括四個電荷儲存電極12101至12104；然而，實施例並不限於此。任何數目之電荷儲存電極可包括於元件1250中且與穿隧 二極體電極1206間隔開。在一些實施例中，電荷儲存電極12101至12104具有各種不同大小及形狀。
圖17為說明具有多穿隧二極體電極結構之元件1350的俯視平面圖。圖17中所展示之元件1350大體上與圖16中所展示之元件1250相同，除了電荷儲存電極及穿隧二極體電極相對於元件1250之電荷儲存電極及穿隧二極體電極反轉。更具體而言，元件1350包括電荷儲存電極1310，其包括在第一方向上延伸之第一部分，及在橫向於第一方向之第二方向上延伸的第二部分。穿隧二極體電極13061至13064在各種不同位置鄰接電荷儲存電極1310。如圖17中所展示，元件1350可包括四個穿隧二極體電極13061至13064；然而，實施例並不限於此。任何數目之穿隧二極體電極可包括於元件1350中且與電荷儲存電極1310間隔開。
本揭露在各種實施例中提供具有能夠感應儲存於電荷儲存結構中之電荷之穿隧二極體的電荷儲存與感應元件。所述元件可包括於記憶體單元中。穿隧二極體之肖特基障壁高度可基於儲存於電荷儲存結構中之電荷而變化，且因此穿隧二極體之飽和電流視所儲存電荷之變化而變化。穿隧二極體可因此用以在不干擾電荷儲存結構中之電荷的情況下感應儲存於電荷儲存結構中之電荷。此導致電荷儲存結構中之增大的電荷保留及電荷保留時間。
根據一個實施例，一種元件包括具有摻雜區域之基板。電荷儲存元件及穿隧二極體元件彼此鄰接地安置於基板上。穿隧二極體包括在基板上之穿隧二極體介電層，及在穿隧 二極體介電層上之穿隧二極體電極。基板電極安置於基板之摻雜區域上，且穿隧二極體電極位於電荷儲存元件及基板電極之間。
在部分實施例中，其中電荷儲存元件包括在基板上之電荷儲存結構，以及在電荷儲存結構上之電荷儲存電極。
在部分實施例中，其中電荷儲存結構包括第一氧化物層、在第一氧化物層上之氮化物層，及在氮化物層上之第二氧化物層。
在部分實施例中，其中穿隧二極體介電層具有等於或小於4nm之厚度，且電荷儲存結構具有大於穿隧二極體介電層之厚度的厚度。
在部分實施例中，其中電荷儲存電極為包括氮化鉭(TaN)、鋁化鈦(TiAl)及鋁(Al)之多層結構。
在部分實施例中，其中穿隧二極體電極為包括氮化鉭(TaN)、鋁化鈦(TiAl)及鋁(Al)之多層結構。
在部分實施例中，其中電荷儲存電極與穿隧二極體電極間隔開等於或小於100nm之距離。
在部分實施例中，元件更包含在基板之表面上的鰭，以及環繞鰭之至少一部分的金屬層，其中電荷儲存結構安置於鰭及金屬層之間，且電荷儲存電極接觸金屬層。
在部分實施例中，其中穿隧二極體介電層安置於鰭之表面上，且電荷儲存結構鄰接穿隧二極體介電層之側表面。
在部分實施例中，元件更包含在電荷儲存結構及該金屬層上之隔離介電層，隔離介電層與電荷儲存電極之側表面接觸。
在部分實施例中，其中電荷儲存結構接觸鰭之側表面，且在側向上延伸超過鰭之側表面及摻雜區域之邊緣之間的基板。
在部分實施例中，其中穿隧二極體電極側向環繞電荷儲存電極。
在部分實施例中，元件更包含經定位而圍繞穿隧二極體電極之周邊的複數個電荷儲存電極。
在部分實施例中，其中穿隧二極體電極包括自穿隧二極體電極之主體朝向電荷儲存電極之主體延伸的複數個指，且電荷儲存電極包括自電荷儲存電極之主體朝向穿隧二極體電極之主體延伸的複數個指環繞該鰭之至少一部分的金屬層。
根據另一實施例，提供一種方法，其包括在基板上形成電荷儲存結構。電荷儲存電極形成於電荷儲存結構上。穿隧二極體介電層形成於基板上。穿隧二極體電極形成於穿隧二極體介電層上。摻雜區域形成於基板中，其中穿隧二極體電極位於電荷儲存電極及摻雜區域之間。基板電極形成於摻雜區域上。
在部分實施例中，其中該形成電荷儲存結構包括在基板上形成第一氧化物層；在第一氧化物層上形成氮化物層；以及在氮化物層上形成第二氧化物層。
在部分實施例中，方法更包含在基板上形成鰭；以及形成側向環繞鰭之一部分的金屬層，電荷儲存結構安置於金屬層及鰭之部分之間，電荷儲存電極與金屬層物理接觸。
根據另一實施例，一種記憶體結構包括電荷儲存元件及鄰接電荷儲存元件之電荷感應元件。第一電晶體具有電耦接於電荷儲存元件及寫入位元線之間的源極及汲極電極，及電耦接至字線之閘極端子。第二電晶體具有電耦接於電荷感應元件及讀取位元線之間的源極及汲極電極，及電耦接至字線之閘極端子。
在部分實施例中，方法更包含將第一控制電壓施加至第一電晶體之閘電極，其中將電荷儲存於電荷儲存元件中包括回應於施加第一控制電壓而經由第一電晶體將來自寫入位元線之第一電壓施加至電荷儲存元件之閘電極，第一電晶體具有電耦接於電荷儲存元件之閘電極及寫入位元線之間的源極及汲極電極。
在部分實施例中，方法更包含將第二控制電壓施加至第二電晶體之閘電極，其中讀取所儲存電荷包括回應於施加第二控制電壓而經由第二電晶體將來自讀取位元線之第二電壓施加至穿隧二極體之穿隧二極體電極，第二電晶體具有電耦接於穿隧二極體電極及讀取位元線之間的源極及汲極電極。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基 礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇的情況下於本文中進行各種改變、代替及替換。
以上所描述之各種實施例可經組合以提供另外實施例。可根據以上詳細描述對實施例進行此等及其他改變。大體而言，在以下申請專利範圍中，所使用之術語不應被解釋為將申請專利範圍限制於說明書及申請專利範圍中所揭示之特定實施例，而應被解釋為包括所有可能的實施例連同此申請專利範圍所賦予之等效物的全部範疇。因此，申請專利範圍並不受本揭露限制。
18‧‧‧感應元件
22‧‧‧第二存取電晶體
101‧‧‧閘極介電層
102‧‧‧基板
104‧‧‧穿隧二極體介電層
106‧‧‧穿隧二極體電極
111‧‧‧第一源極/汲極電極
112‧‧‧基板電極
113‧‧‧第二源極/汲極電極
114‧‧‧摻雜區域
115‧‧‧源極/汲極摻雜區域
117‧‧‧閘電極
119‧‧‧淺溝槽隔離
C-C'‧‧‧線

Claims (1)

  1. 一種半導體元件，包含：具有一摻雜區域之一基板；在該基板上之一電荷儲存元件；在該基板上鄰接該電荷儲存元件之一穿隧二極體，該穿隧二極體包括：在該基板上之一穿隧二極體介電層；以及在該穿隧二極體介電層上之一穿隧二極體電極；以及在該基板之該摻雜區域上的一基板電極，該穿隧二極體電極位於該電荷儲存元件及該基板電極之間。
TW108113670A 2018-09-26 2019-04-18 半導體元件 TW202013750A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/142,898 US10651300B2 (en) 2018-09-26 2018-09-26 Charge storage and sensing devices and methods
US16/142,898 2018-09-26

Publications (1)

Publication Number Publication Date
TW202013750A true TW202013750A (zh) 2020-04-01

Family

ID=69883671

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108113670A TW202013750A (zh) 2018-09-26 2019-04-18 半導體元件

Country Status (3)

Country Link
US (3) US10651300B2 (zh)
CN (1) CN110957321A (zh)
TW (1) TW202013750A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230231031A1 (en) * 2022-01-20 2023-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method for fabricating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4885623A (en) 1987-10-30 1989-12-05 Holm Kennedy James W Distributed channel-bipolar device
US5021841A (en) 1988-10-14 1991-06-04 University Of Illinois Semiconductor device with controlled negative differential resistance characteristic
US5093699A (en) 1990-03-12 1992-03-03 Texas A & M University System Gate adjusted resonant tunnel diode device and method of manufacture
TW442837B (en) 1998-12-03 2001-06-23 Infineon Technologies Ag Integrated circuit-arrangement and its production method
JP2001068632A (ja) * 1999-08-25 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置および製造方法
DE19946983C1 (de) 1999-09-30 2001-04-19 Infineon Technologies Ag Anordnung mit Bildsensoren
US6208559B1 (en) * 1999-11-15 2001-03-27 Lattice Semiconductor Corporation Method of operating EEPROM memory cells having transistors with thin gate oxide and reduced disturb
US6929983B2 (en) 2003-09-30 2005-08-16 Cabot Microelectronics Corporation Method of forming a current controlling device
FR2867308B1 (fr) * 2004-03-02 2006-05-19 Atmel Grenoble Sa Circuit integre avec diode de lecture de tres petites dimensions
US7220983B2 (en) * 2004-12-09 2007-05-22 Macronix International Co., Ltd. Self-aligned small contact phase-change memory method and device
US9730596B2 (en) 2013-06-28 2017-08-15 Stmicroelectronics, Inc. Low power biological sensing system
JP6750994B2 (ja) * 2016-09-29 2020-09-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102342550B1 (ko) * 2017-06-09 2021-12-23 삼성전자주식회사 반도체 장치
KR20190008047A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자
US20200105782A1 (en) * 2018-09-28 2020-04-02 Macronix International Co., Ltd. Vertical channel structure and memory device

Also Published As

Publication number Publication date
US11502189B2 (en) 2022-11-15
US20200243672A1 (en) 2020-07-30
US20200098901A1 (en) 2020-03-26
CN110957321A (zh) 2020-04-03
US10868158B2 (en) 2020-12-15
US20210119026A1 (en) 2021-04-22
US10651300B2 (en) 2020-05-12

Similar Documents

Publication Publication Date Title
US10497865B2 (en) RRAM device and method for manufacturing the same
US11751400B2 (en) Embedded ferroelectric memory in high-k first technology
US9837155B1 (en) Dual gate semiconductor memory device with vertical semiconductor column
US7297997B2 (en) Semiconductor memory device with dual storage node and fabricating and operating methods thereof
KR101328420B1 (ko) 나노-필라들을 구비한 반도체 장치 및 이를 위한 방법
US10096654B2 (en) Three-dimensional resistive random access memory containing self-aligned memory elements
US20220122995A1 (en) Memory cell and methods thereof
JP5269395B2 (ja) 不揮発性メモリ素子及びその製造方法
US11404569B2 (en) Sidewall spacer structure to increase switching performance of ferroelectric memory device
US11258009B2 (en) Switching atomic transistor and method for operating same
US20220122999A1 (en) Remanent polarizable capacitive structure, memory cell, and methods thereof
US8969941B2 (en) Semiconductor device and method for manufacturing same
KR20080109610A (ko) 커패시터리스 메모리
US11502189B2 (en) Charge storage and sensing devices and methods
US20080251833A1 (en) Integrated circuits and methods of manufacture
US11355172B2 (en) Magnetic random access memory cell and method for forming a magnetic random access memory
KR102640580B1 (ko) 메모리 윈도우를 확대하기 위한 분극 강화 구조물
CN220123369U (zh) 存储器装置