KR100718142B1 - 금속층-절연층-금속층 구조의 스토리지 노드를 구비하는불휘발성 메모리 소자 및 그 동작 방법 - Google Patents

금속층-절연층-금속층 구조의 스토리지 노드를 구비하는불휘발성 메모리 소자 및 그 동작 방법 Download PDF

Info

Publication number
KR100718142B1
KR100718142B1 KR1020050117225A KR20050117225A KR100718142B1 KR 100718142 B1 KR100718142 B1 KR 100718142B1 KR 1020050117225 A KR1020050117225 A KR 1020050117225A KR 20050117225 A KR20050117225 A KR 20050117225A KR 100718142 B1 KR100718142 B1 KR 100718142B1
Authority
KR
South Korea
Prior art keywords
layer
memory device
layers
storage node
voltage
Prior art date
Application number
KR1020050117225A
Other languages
English (en)
Inventor
문창욱
이상목
유인경
이승운
림 부
이은홍
조중래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050117225A priority Critical patent/KR100718142B1/ko
Priority to CN2006101360724A priority patent/CN1976039B/zh
Priority to US11/606,889 priority patent/US7859035B2/en
Priority to JP2006327338A priority patent/JP5122118B2/ja
Application granted granted Critical
Publication of KR100718142B1 publication Critical patent/KR100718142B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/35—Material including carbon, e.g. graphite, grapheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

금속층-절연층-금속층 구조의 스토리지 노드를 구비하는 불휘발성 메모리 소자 및 그 동작 방법에 관해 개시되어 있다. 여기서 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 메모리 소자에 있어서, 상기 스토리지 노드는 순차적으로 적층된 제1 금속층, 제1 절연층 및 제2 금속층을 포함하고, 나노 구조층을 포함하는 것을 특징으로 메모리 소자와 그 동작 방법을 제공한다. 상기 스토리지 노드는 제2 절연층과 제3 금속층을 더 포함할 수 있고, 상기 나노 구조층은 탄소 나노 구조층으로써 적어도 하나의 플러렌층을 포함할 수 있다.

Description

금속층-절연층-금속층 구조의 스토리지 노드를 구비하는 불휘발성 메모리 소자 및 그 동작 방법{Non-volatile memory device comprising storage node having Metal-Insulator-Metal structure and method of operating the same}
도 1은 본 발명의 실시예에 의한 MIM 구조의 스토리지 노드를 구비하는 불휘발성 메모리 소자의 단면도이다.
도 2 내지 도 5는 도 1에 도시한 TM토리지 노드의 변형예를 나타낸 단면도들이다.
도 6은 도 1 내지 도 5에 도시한 불휘발성 메모리 소자의 동작 특성을 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호설명*
40:기판 42:게이트 산화막
44:게이트 46, 54:제1 및 제2 층간 절연층
48, 56:콘택홀 52:패드층
50, 58:제1 및 제2 도전성 플러그
60, 64, 72:제1 내지 제3 금속층
62, 70:제1 및 제2 절연층 66, 68:제1 및 제2 플러렌층
66c, 68c:플러렌 100, 200:스토리지 노드
1. 발명의 분야
본 발명은 반도체 메모리 소자와 그 동작 방법에 관한 것으로써, 보다 자세하게는 금속-절연체-금속 구조의 스토리지 노드를 구비하는 불휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
2. 관련기술의 설명
반도체 소자의 제조 공정 기술이 발전함에 따라 회로 선폭은 미크론 단위에서 나노 단위로 좁아지고 있다. 회로 선폭이 좁아진다는 것은 곧 반도체 소자의 집적도의 향상과 직결된다.
회로 선폭이 미크론 단위일 때, 메모리 소자의 스토리지 노드는 금속층-절연층-실리콘층(Metal-Insulator-Silicon)(이하, MIS)구조를 갖는다. 그러나 회로 선폭이 나노 단위로 좁아질 경우, 곧 제조 공정에 나노 공정이 적용될 경우에 메모리 소자의 스토리지 노드가 MIS 구조를 갖기 어렵다. 그 이유는 나노 공정으로 메모리 소자의 스토리지 노드를 MIS 구조로 형성할 경우, MIS 구조의 실리콘층이 쓰러지게 되는 바, 메모리 소자는 제대로 동작할 수 없게 된다.
이에 따라, 나노 공정이 적용된 제조 공정에서 메모리 소자의 스토리지 노드는 금속층-절연층-금속층(Metal-Insulator-Metal)(이하, MIM이라 함) 구조로 형성되고 있다.
그러나 종래 기술에 의한 MIM구조의 스토리지 노드를 갖는 메모리 소자의 경우, 저항 산포가 넓어 재현성이 좋지 않으며, 특히 상부 금속층이 쉽게 손상되는 문제점을 갖고 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 문제점을 개선하기 위한 것으로써, MIM 구조에서 상부 금속층이 손상되는 것을 방지할 수 있는 불휘발성 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 불휘발성 메모리 소자의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 메모리 소자에 있어서, 상기 스토리지 노드는 순차적으로 적층된 제1 금속층, 제1 절연층 및 제2 금속층을 포함하고, 나노 구조층을 포함하는 것을 특징으로 메모리 소자를 제공한다.
상기 나노 구조층은 상기 제2 금속층 상에 혹은 상기 제1 절연층과 상기 제2 금속층사이에 구비될 수 있다.
상기 나노 구조층외에 나노 구조층이 하나 더 포함될 수 있다. 이때, 상기 두 나노 구조층 중 어느 하나는 플러렌층이고, 나머지는 비 플러렌층일 수 있다.
상기 제2 금속층 상에 순차적으로 적층된 제2 절연층과 제3 금속층이 더 구비될 수 있다. 이때, 상기 나노 구조층은 상기 제3 금속층 상에 구비될 수 있다.
상기 나노 구조층은 상기 제2 금속층과 상기 제3 절연층사이에 구비될 수 있다. 상기 제2 금속층과 상기 제3 절연층사이에 나노 구조층이 하나 더 구비될 수 있다. 이때, 상기 두 나노 구조층 중 어느 하나는 플러렌층이고, 나머지는 비 플러렌층일 수 있다.
상기 나노 구조층은 탄소 나노 구조층일 수 있다. 상기 탄소 나노 구조층은 플러렌층일 수 있다.
상기 제1 절연층은 알루미늄 산화물층, NiO층, ZrO2층, ZnO층 및 TiO2층으로 이루어진 군 중 선택된 어느 하나일 수 있다.
상기 제1 및 제2 금속층 중 적어도 어느 하나는 금층, 구리층, 알루미늄층, 니오븀층, 은층, 텅스텐층, 코발트층 및 니켈층으로 이루어진 군 중 선택된 어느 하나일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 메모리 소자에 있어서, 상기 스토리지 노드는 순차적으로 적층된 제1 금속층, 제1 절연층 및 제2 금속층을 포함하고, 나노 구조층을 포함하는 메모리 소자의 동작 방법에 있어서, 상기 스위칭 소자의 채널을 온(ON) 상태로 유지하는 단계; 및 상기 스토리지 노드에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법을 제공한다.
상기 전압은 비트 데이터를 기록하기 위한 세트 전압 또는 리세트 전압일 수 있다.
상기 전압은 상기 스토리지 노드에 기록된 비트 데이터를 읽기 위한 읽기전압일 수 있다.
상기 전압을 인가하기 전에 상기 스토리지 노드에 기록된 데이터 상태를 확인할 수 있다.
상기 전압은 상기 스토리지 노드에 기록된 비트 데이터를 소거하기 위한 소거전압일 수 있다.
상기 읽기전압 인가시에 상기 스토리지 노드에 흐르는 전류를 측정하고, 상기 측정된 전류와 기준전류와 비교하는 단계를 더 포함할 수 있다.
상기 제2 금속층 상에 순차적으로 적층된 제2 절연층과 제3 금속층이 더 구비될 수 있다. 이때, 상기 나노 구조층은 상기 제3 금속층 상에 구비될 수 있다.
상기 나노 구조층은 탄소 나노 구조층일 수 있다. 상기 탄소 나노 구조층은 플러렌층일 수 있다.
상기 나노 구조층은 두 개의 플러렌층을 포함하거나 하나의 플러렌층과 하나의 비 플러렌층을 포함할 수 있다.
상기 제1 및 제2 금속층 중 적어도 어느 하나는 금층, 구리층, 알루미늄층, 니오븀층, 은층, 텅스텐층, 코발트층 및 니켈층으로 이루어진 군 중 선택된 어느 하나일 수 있다.
상기 제1 절연층은 알루미늄 산화물층, NiO층, ZrO2층, ZnO층 및 TiO2층으로 이루어진 군 중 선택된 어느 하나일 수 있다.
이러한 본 발명을 이용하면, 스토리지 노드의 상부 금속층 상에 플러렌층을 구비한다. 이에 따라 동작 과정에서 상부 금속층의 손상을 방지할 수 있고, 또한 종래보다 저항 산포가 개선되어 재현성도 높일 수 있다.
이하, 본 발명의 실시예에 의한 금속층-절연층-금속층(MIM) 구조의 스토리지 노드를 구비하는 불휘발성 메모리 소자(이하, MIM 메모리 소자라 함) 및 그 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 MIM 메모리 소자에 대해 설명한다.
도 1을 참조하면, 기판(40)에 도전성 불순물, 예를 들면 n형 불순물이 도핑된 제1 및 제2 불순물 영역(S1, D1)이 이격되게 존재한다. 기판(40)은 p형 실리콘 기판일 수 있으나, 현재 메모리 소자의 제조에 널리 사용되는 다른 기판일 수 있다. 제1 및 제2 불순물 영역(S1, D1)은 다양한 형태를 가질 수 있다. 예를 들면 제1 및 제2 불순물 영역(S1, D1)은 LDD(Lightly Doped Drain) 구조를 가질 수 있다. 제1 및 제2 불순물 영역(S1, D1) 중 하나, 예를 들면 제1 불순물 영역(S1)은 소오스 영역일 수 있고, 나머지 영역은 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(S1, D1)사이의 기판(40) 상에 게이트 산화막(42)과 게이트(44)가 순차적으로 적층되어 있다. 기판(40)과 제1 및 제2 불순물 영역(S1, D1)과 게이트(44)는 트랜지스터를 구성한다. 이러한 트랜지스터는 적용 가능한 스위칭 소자의 일예에 지나지 않는다. 따라서 상기 트랜지스터는 다른 스위칭 소자, 예를 들면 PN 접합 다이오드로 대체할 수도 있다.
계속해서, 기판(40) 상으로 상기 트랜지스터를 덮는 제1 층간 절연층(46)이 형성되어 있다. 제1 층간 절연층(46)에 제1 불순물 영역(S1)이 노출되는 제1 콘택홀(48)이 형성되어 있다. 제1 콘택홀(48)은 제1 불순물 영역(S1) 대신, 제2 불순물 영역(D1)이 노출되는 위치에 형성될 수도 있다. 제1 콘택홀(48)은 제1 도전성 플러그(50)로 채워져 있다. 제1 층간 절연층(46) 상에 제1 도전성 플로그(50)의 노출된 부분을 덮는 패드층(52)이 존재한다. 패드층(52)은 후속 콘택 마진을 충분히 확보하기 위한 것으로써 도전성 물질층일 수 있다. 제1 층간 절연층(46) 상에 패드층(52)을 덮는 제2 층간 절연층(54)이 존재한다. 그리고 제2 층간 절연층(54)에 패드층(52)이 노출되는 제2 콘택홀(56)이 형성되어 있다. 제2 층간 절연층(54)은 제1 층간 절연층(46)과 동일한 절연층일 수 있다. 제2 콘택홀(56)은 제2 도전성 플러그(58)로 채워져 있다. 제1 및 제2 도전성 플러그(58)는, 예를 들면 도핑된 폴리 실리콘 플러그일 수 있다. 제2 층간 절연층(54) 상에 제2 도전성 플러그(58)의 노출된 부분을 덮는, MIM 구조의 스토리지 노드(100)가 존재한다.
스토리지 노드(100)의 제1 금속층(60)은 제2 층간 절연층(54) 상에 형성되어 있고, 제2 도전성 플러그(58)의 노출된 부분을 덮고 있다. 제1 금속층(60)은 일함수(work function)가 낮은 금속으로 형성된 층이 바람직하다. 예를 들면, 제1 금속층(60)은 금(Au)으로 형성된 층일 수 있다. 제1 금속층(60)은 금외의 다른 금속으로 형성될 수도 있는데, 예를 들면 구리(Cu)층, 알루미늄(Al)층, 니오븀(Nb)층, 은(Ag)층, 텅스텐(W)층, 코발트(Co)층, 니켈(Ni)층 등으로 형성될 수 있다. 스토리지 노드(100)의 제1 절연층(62)은 이러한 제1 금속층(60)의 상부면에 형성되어 있다. 제1 절연층(62)은 알루미늄 산화물층, 예를 들면 Al2O3층일 수 있으나, 알루미늄 산화물층외 다른 절연층, 예를 들면 NiO층, ZrO2층, ZnO층, TiO2층일 수 있다. 제1 절연층(62)이 알루미나층일 때, 제1 절연층(62)의 두께는 5-10nm 정도이다. 제1 절연층(62)의 이 두께는 사용되는 절연물질에 따라 달라질 수 있다. 스토리지 노드(100)에서 제1 절연층(62) 상에 제2 금속층(64) 및 제1 플러렌층(66)이 순차적으로 적층되어 있다. 제2 금속층(64)은 제1 금속층(60)과 동일한 금속으로 형성된 층일 수 있다. 제1 플러렌층(66)은 탄소 나노 구조층의 일예이고, 따라서 제1 플러렌층(66)은 다른 탄소 나노 구조층 혹은 다른 나노 구조층으로 대체될 수도 있다. 제1 플러렌층(66)은 소정의 플러렌 분자(66c)로 코팅된 것일 수 있다. 여기서, 플러렌 분자(66c)는 C60일 수 있고, C60외의 다른 플러렌 분자 패밀리, 예를 들면 C70, C74, C76, C72, C82, C84, C86, C116...일 수도 있다.
한편, 스토리지 노드(100)에서 제1 플러렌층(66)은 도 2에 도시한 바와 같이 제1 절연층(62)과 제2 금속층(64)사이에 존재할 수 있다. 또한, 스토리지 노드(100)는 도 3에 도시한 바와 같이 제1 절연층(62)과 제2 금속층(64)사이에 제1 플러렌층(66)을 구비하면서 제2 금속층(64) 상에 제2 플러렌층(68)을 구비할 수도 있다. 제2 플러렌층(68)은 소정의 플러렌 분자(68c)로 코팅된 층일 수 있다. 플러렌 분자(68c)는 제1 플러렌층(66)의 플러렌 분자(66c)와 동일한 것일 수 있다. 그러나 제1 및 제2 플러렌층(66, 68)의 플러렌 분자들(66c, 68c)은 서로 다를 수 있다. 예를 들면, 제1 플러렌층(66)의 플러렌 분자(66c)는 C70인 반면, 제2 플러렌층(68)의 플러렌 분자(68c)는 C60일 수 있다. 제1 및 제2 플러렌층(66)중 어느 하나는 플러렌 분자를 포함하지 않는 탄소 나노 구조층일 수 있다.
다른 한편으로, 도 1의 스토리지 노드(100)는 도 4에 도시한 바와 같은 스토리지 노드(200)로 변형될 수 있다.
구체적으로, 도 4를 참조하면, 스토리지 노드(200)는 도 1의 스토리지 노드(100)의 제2 금속층(64) 상에 순차적으로 적층된 제2 절연층(70)과 제3 금속층(72)을 더 포함한다. 또한 스토리지 노드(200)는 제3 금속층(72) 상에 제1 플러렌층(66)을 구비한다. 스토리지 노드(200)의 제2 절연층(70)은 제1 절연층(62)과 동일한 절연물질로 형성된 층이 바람직하나, 제1 절연층(62)과 다른 절연물질로 형성된 층일 수도 있다. 또한, 스토리지 노드(200)의 제3 금속층(72)은 제1 및 제2 금속층(60, 64)과 동일한 층이거나 어느 하나와 동일한 층이거나 어느 것과도 다른 층일 수 있다. 그러나 제1 내지 제3 금속층(72)은 기본적으로 일함수가 낮은 것이 바람직하다.
도 4의 스토리지 노드(200)에서 제1 플러렌층(66)은 도 5에 도시한 바와 같이 제2 금속층(64)과 제2 절연층(70)사이에 구비되고, 제3 금속층(72) 상에는 제2 플러렌층(68)이 구비될 수 있다.
상술한 바와 같은 도 1 내지 도 5에 도시한 MIM 메모리 소자의 제조 과정을 간략히 설명하면, 제2 층간 절연층(54) 상에 스토리지 노드를 구성하는 물질층을 순차적으로 적층한 다음, 적층된 물질층 상에 스토리지 노드 영역을 한정하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크 사용하여 상기 적층된 물질 층을 제거함으로써 형성할 수 있다.
다음에는 상술한 MIM 메모리 소자의 동작 특성을 도 6을 참조하여 설명한다.
도 6에서 제1 그래프(G1)는 아무 데이터도 기록되지 않은 본 발명의 MIM 메모리 소자에 대해 초기에 인가되는 전압(이하, 초기 전압)에 따른 전류변화를 보여준다. 그리고 제2 그래프(G2)는 본 발명의 MIM 메모리 소자에 상기 초기 전압이 인가된 후, 본 발명의 MIM 메모리 소자에 인가되는 전압에 따른 전류변화를 보여준다.
도 6의 제1 그래프(G1)를 참조하면, 상기 초기 전압이 양의 전압일 때, 상기 초기 전압이 문턱전압, 예컨대 +5V 정도가 될 때까지 본 발명의 MIM 메모리 소자는 큰 저항상태를 유지한다. 상기 초기 전압이 상기 문턱 전압을 넘어서면서 본 발명의 MIM 메모리 소자의 전류는 지수함수적으로 증가함을 볼 수 있다. 이는 곧 상기 초기 전압이 상기 문턱 전압을 넘어서면서 본 발명의 MIM 메모리 소자의 저항은 급격히 낮아짐을 의미한다. 이러한 특성은 다이오드의 특성과 유사하다.
상기 양의 초기 전압을 인가한 후, 본 발명의 MIM 메모리 소자에 음의 초기 전압을 인가하면, 상기 양의 초기 전압의 인가에 따라 상부전극, 곧 제2 금속층(64)에 모인 전자들은 하부전극, 곧 제1 금속층(60)으로 밀려난다. 이에 따라 상기 음의 초기 전압이 -6V가 될 때까지 본 발명의 MIM 메모리 소자는 큰 저항 상태를 유지한다. 그러나 상기 음의 초기 전압이 -6V를 넘어서면서 본 발명의 MIM 메모리 소자의 전류는 급격히 증가한다. 곧, 본 발명의 MIM 메모리 소자의 저항은 상기 음의 초기 전압이 -6V를 넘어서면서 급격히 낮아진다. 이러한 특성은 다이오드에 역 바이어스를 인가하였을 때의 특성과 유사하다.
상기한 바와 같이 초기 전압을 인가하는 과정에서 본 발명의 MIM 메모리 소자의 제1 절연층(62)과 제2 절연층(70)에 전류 경로(current path)가 형성되는 바, 제1 및 제2 절연층(62, 70)은 전도체 성질을 갖게 된다. 또한, 제1 및 제2 플러렌층(66, 68)도 전도체 역할을 한다. 제1 및 제2 플러렌층(66, 68)의 전도체 역할은 상기 초기 전압을 인가하는 과정에서 플러렌 분자들(66, 68)에 전자가 트랩된 결과에 기인한 것으로 보인다.
계속해서, 도 6의 제2 그래프(G2)를 참조하면, 상기한 바와 같은 초기 전압 스위프(sweep) 과정을 거친 본 발명의 MIM 메모리 소자(이하, 활성 메모리 소자라 함)는 주어진 음의 전압에서 일정한 전류 값을 갖는다. 이때, 상기 주어진 음의 전압은 저항이 급격이 낮아지는 상기 음의 초기 전압(이하, 세트 전압이라 함)보다 작다. 또한, 상기 활성 메모리 소자는 주어진 양의 전압에서 일정한 전류 값을 갖는다. 그러나 상기 주어진 양의 전압이 증가하여 특정 전압이 될 때, 상기 활성 메모리 소자로부터 측정되는 전류는 급격히 줄어들어 든다. 곧 상기 활성 메모리 소자의 저항은 급격히 증가된다. 이러한 현상은 상기 특정 전압에서, 상기 초기 전압 스위프 과정에서 형성된 상기 활성 메모리 소자의 제1 및 제2 절연층(62, 70) 형성된 상기 전류경로가 끊어진 결과에 기인한 것으로 보인다. 이후, 계속해서 상기 주어진 양의 전압을 상기 특정 전압 이상으로 증가시킬 경우, 상기 활성 메모리 소자로부터 측정되는 전류는 지수함수적으로 증가한다.
상기 활성 메모리 소자에 상기 특정 전압이 인가되면서 상기 활성 메모리 소 자의 전류-전압 특성은 사실 제1 그래프(G1)와 같게 된다. 이는 곧 상기 특성 전압에서 상기 활성 메모리 소자는 상기 초기 전압의 스위프 과정을 거치기 전의 상태로 돌아감을 의미한다. 이에 따라 상기 특정 전압을 리세트 전압이라 한다. 상기 활성 메모리 소자를 비트 데이터 1이 기록된 상태라고 간주하면, 상기 리세트 전압은 상기 활성 메모리 소자를 비활성화 시키는 전압, 곧 상기 활성 메모리 소자로부터 비트 데이터 1을 소거하는 전압이 될 수 있다.
도 6의 제1 및 제2 그래프(G1, G2)는 2회 이상의 측정 결과를 나타낸 것이다. 그럼에도 제1 및 제2 그래프(G1, G2)는 각각 거의 한 선인 것처럼 보인다. 이러한 결과는 본 발명의 MIM 메모리 소자의 전류 산포, 곧 저항 산포가 매우 좁음을 의미한다. 저항 산포가 좁다는 것은 주어진 전압에서 여러번 측정이 이루어지는 경우, 얻어지는 저항 값은 거의 같다는 것을 의미하는 바, 재현성이 우수함을 의미한다.
다음에는 이러한 동작 특성을 참조하여 본 발명의 MIM 메모리 소자의 동작 방법을 설명한다.
하기 동작 방법의 설명은 다음 사항을 전제로 한 것이다. 그러나 이러한 전제는 반대일 수도 있다.
곧, 하기 설명은 본 발명의 MIM 메모리 소자가 도 6의 제1 그래프(G1)와 같은 전류-전압 특성을 가질 때, 본 발명의 MIM 메모리 소자에 비트 데이터 0이 기록된 것으로 간주한다. 그리고 본 발명의 MIM 메모리 소자가 도 6의 제2 그래프(G2)와 같은 전류-전압 특성을 가질 때, 곧 상기 활성 메모리 소자일 때, 본 발명의 MIM 메모리 소자에 비트 데이터 1이 기록된 것으로 간주한다.
<쓰기>
본 발명의 MIM 메모리 소자의 이전 상태가 도 6의 제1 그래프(G1)를 따르는 경우, 본 발명의 MIM 메모리 소자에 비트 데이터 0을 기록하기 위한 별도의 동작은 필요치 않다. 그러나 본 발명의 MIM 메모리 소자의 이전 상태가 도 6의 제2 그래프(G2)를 따르는 경우, 비트 데이터 0을 기록하기 위한 쓰기 전압(Vw)으로 본 발명의 MIM 메모리 소자에 리세트 전압 이상의 전압을 인가한다.
이와 같이 비트 데이터 0을 쓰기 위한 동작은 본 발명의 MIM 메모리 소자의 이전 상태에 따라 달라진다. 이러한 쓰기 동작을 적용하기 위해서는 본 발명의 MIM 메모리 소자의 이전 상태를 확인하기 위한 읽기 과정이 선행되어야 한다.
그러나 본 발명의 MIM 메모리 소자의 이전 상태에 대한 확인 과정을 생략하려는 경우나 알 수 없는 경우, 쓰기 전압(Vw)으로 적어도 상기 리세트 전압을 인가하여 본 발명의 MIM 메모리 소자에 비트 데이터 0을 기록할 수 있다.
다음, 본 발명의 MIM 메모리 소자에 비트 데이터 1을 기록하고자 하는 경우, 본 발명의 MIM 메모리 소자의 이전 상태가 도 6의 제1 그래프(G1)를 따른다면, 본 발명의 MIM 메모리 소자에 문턱 전압(Vth) 이상의 전압을 인가하던가 상기한 세트 전압을 인가한다.
그러나 본 발명의 MIM 메모리 소자의 이전 상태가 도 6의 제2 그래프(G2)를 따른다면, 본 발명의 MIM 메모리 소자에 이미 비트 데이터 1이 기록되어 있는 바, 비트 데이터 1을 기록하기 위한 별도의 동작은 필요치 않다.
비트 데이터 0을 기록할 때와 마찬가지로 본 발명의 MIM 메모리 소자의 이전 상태를 모르는 경우나 이전 상태를 확인하기 위한 동작을 생략하고자 하는 경우에는 본 발명의 MIM 메모리 소자의 이전 상태가 도 6의 제1 그래프(G1)를 따르는 것으로 간주하여 본 발명의 MIM 메모리 소자에 상기 세트 전압을 인가함으로써, 본 발명의 MIM 메모리 소자에 비트 데이터 1을 기록할 수 있다.
한편, 이와 같이 본 발명의 MIM 메모리 소자의 이전 상태가 도 6의 제1 그래프(G1)를 따르는 것으로 간주하고, 본 발명의 MIM 메모리 소자에 비트 데이터 1을 기록하는 경우에서 본 발명의 MIM 메모리 소자에 문턱 전압(Vth) 이상의 전압을 인가할 수도 있다. 그러나 본 발명의 MIM 메모리 소자의 이전 상태가 혹 도 6의 제2 그래프(G2)를 따르는 상태이라면 본 발명의 MIM 메모리 소자에 문턱전압 이상의 전압을 인가하는 동작은 본 발명의 MIM 메모리 소자에 기록된 비트 데이터 1을 소거하는 동작이 될 수 있다. 그러므로 상기 비트 데이터 1을 기록하는 동작에서 본 발명의 MIM 메모리 소자의 이전 상태에 대한 확인을 하지 않는 경우에는 본 발명의 MIM 메모리 소자에 상기 세트 전압을 인가하여 비트 데이터 1을 기록하는 것이 바람직하다.
<읽기>
도 6의 제1 및 제2 그래프(G1, G2)를 비교하면, 문턱 전압(Vth)보다 낮은 소정의 전압이나 세트 전압보다 큰 소정의 전압(절대치는 세트 전압보다 작은 전압)에서 본 발명의 MIM 메모리 소자는 서로 다른 두 전류 값, 곧 서로 다른 두 저항 값을 가질 수 있다. 따라서 본 발명의 MIM 메모리 소자에 문턱전압(Vth)보다 낮은 소정의 전압(예컨대, 제1 절연막(62) 또는 제1 및 제2 절연막(62, 70)이 알루미나(Al2O3)인 경우 5V)보다 낮고 0보다 큰 전압을 인가하여 본 발명의 MIM 메모리 소자로부터 전류를 측정한다. 그리고 상기 측정된 전류(혹은 저항)를 기준 전류(혹은 저항)와 비교한다.
상기 비교결과, 상기 측정된 전류가 상기 기준전류보다 크면, 본 발명의 MIM 메모리 소자는 도 6의 제2 그래프(G1)로 표시되는 상태에 있는 것인 바, 본 발명의 MIM 메모리 소자로부터 비트 데이터 1을 읽은 것으로 간주한다.
그러나 상기 측정된 전류가 상기 기준전류보다 작으면, 본 발명의 MIM 메모리 소자로부터 비트 데이터 0을 읽은 것으로 간주한다.
<소거>
소거 동작은 본 발명의 MIM 메모리 소자에 상기 리세트 전압을 인가하여 실시할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 5에 도시한 스토리지 노드의 구성 요소의 폭을 위로 갈수록 좁게 형성할 수도 있을 것이다. 또한, 상기 스토리지 노드의 측면에 별도의 스페이서(spacer)를 형성할 수도 있을 것이다. 또한, 제2 도전성 플러그(58)를 직접 제1 불순물 영역(S1)에 접촉시킬 수도 있을 것이다. 또한, 탄소 나노 구조층의 일 예로 사용된 제1 및 제2 플러렌층(66, 68) 중 어느 하나를 다른 탄소 나노 구조층, 예를 들면 탄소 나노튜브, 탄소 나노와이어, 탄소 나노섬유 등으로 대체할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 MIM 메모리 소자는 스토리지 노드의 적어도 상부 금속층(도 1 내지 도 3의 제2 금속층(64) 또는 도 4 및 도 5의 제3 금속층(72)) 상에 인장강도가 높은 플러렌층을 구비한다.
그러므로 본 발명을 이용하면, 메모리 소자의 동작 과정에서 상부 금속층의 손상을 최소화할 수 있고, 저항 산포를 좁혀 재현성도 높일 수 있다.

Claims (29)

  1. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 메모리 소자에 있어서,
    상기 스토리지 노드는,
    순차적으로 적층된 제1 금속층, 제1 절연층 및 제2 금속층을 포함하고, 나노 구조층을 포함하는 것을 특징으로 메모리 소자.
  2. 제 1 항에 있어서, 상기 나노 구조층은 상기 제2 금속층 상에 구비된 것을 특징으로 하는 메모리 소자.
  3. 제 1 항에 있어서, 상기 나노 구조층은 상기 제1 절연층과 상기 제2 금속층사이에 구비된 것을 특징으로 하는 메모리 소자.
  4. 제 2 항에 있어서, 상기 나노 구조층외에 나노 구조층이 하나 더 포함된 것을 특징으로 하는 메모리 소자.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기한 모든 나노 구조층은 탄소 나노 구조층인 것을 특징으로 하는 메모리 소자.
  6. 제 4 항에 있어서, 상기 두 나노 구조층 중 어느 하나는 플러렌층이고, 나머지는 비 플러렌층인 것을 특징으로 하는 메모리 소자.
  7. 제 1 항에 있어서, 상기 제2 금속층 상에 순차적으로 적층된 제2 절연층과 제3 금속층이 더 구비된 것을 특징으로 하는 메모리 소자.
  8. 제 7 항에 있어서, 상기 나노 구조층은 상기 제3 금속층 상에 구비된 것을 특징으로 하는 메모리 소자.
  9. 제 7 항에 있어서, 상기 나노 구조층은 상기 제2 금속층과 상기 제2 절연층사이에 구비된 것을 특징으로 하는 메모리 소자.
  10. 제 8 항에 있어서, 상기 제2 금속층과 상기 제2 절연층사이에 나노 구조층이 하나 더 구비된 것을 특징으로 하는 메모리 소자.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기한 모든 나노 구조층은 탄소 나노 구조층인 것을 특징으로 하는 메모리 소자.
  12. 제 10 항에 있어서, 상기 두 나노 구조층 중 어느 하나는 플러렌층이고, 나머지는 비 플러렌층인 것을 특징으로 하는 메모리 소자.
  13. 제 1 항 또는 제 7 항에 있어서, 상기 제1 절연층은 알루미늄 산화물층, NiO층, ZrO2층, ZnO층 및 TiO2층으로 이루어진 군 중 선택된 어느 하나인 것을 특징으로 하는 메모리 소자.
  14. 제 5 항에 있어서, 상기 탄소 나노 구조층은 플러렌층인 것을 특징으로 하는 메모리 소자.
  15. 제 1 항에 있어서, 상기 제1 및 제2 금속층 중 적어도 어느 하나는 금층, 구리층, 알루미늄층, 니오븀층, 은층, 텅스텐층, 코발트층 및 니켈층으로 이루어진 군 중 선택된 어느 하나인 것을 특징으로 하는 메모리 소자.
  16. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 메모리 소자에 있어서, 상기 스토리지 노드는 순차적으로 적층된 제1 금속층, 제1 절연층 및 제2 금속층을 포함하고, 나노 구조층을 포함하는 메모리 소자의 동작 방법에 있어서,
    상기 스위칭 소자의 채널을 온(ON) 상태로 유지하는 단계; 및
    상기 스토리지 노드에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  17. 제 16 항에 있어서, 상기 전압은 비트 데이터를 기록하기 위한 세트 전압 또는 리세트 전압인 것을 특징으로 하는 메모리 소자의 동작 방법.
  18. 제 16 항에 있어서, 상기 전압은 상기 스토리지 노드에 기록된 비트 데이터를 읽기 위한 읽기전압인 것을 특징으로 하는 메모리 소자의 동작 방법.
  19. 제 17 항에 있어서, 상기 전압을 인가하기 전에 상기 스토리지 노드에 기록된 데이터 상태를 확인하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  20. 제 16 항에 있어서, 상기 전압은 상기 스토리지 노드에 기록된 비트 데이터를 소거하기 위한 소거전압인 것을 특징으로 하는 메모리 소자의 동작 방법.
  21. 제 18 항에 있어서, 상기 읽기전압 인가시에 상기 스토리지 노드에 흐르는 전류를 측정하고, 상기 측정된 전류와 기준전류와 비교하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  22. 제 16 항에 있어서, 상기 제2 금속층 상에 순차적으로 적층된 제2 절연층과 제3 금속층이 더 구비된 것을 특징으로 하는 메모리 소자의 동작 방법.
  23. 제 22 항에 있어서, 상기 나노 구조층은 상기 제3 금속층 상에 구비된 것을 특징으로 하는 메모리 소자의 동작 방법.
  24. 제 16 항 또는 제 22 항에 있어서, 상기 나노 구조층은 탄소 나노 구조층인 것을 특징으로 하는 메모리 소자의 동작 방법.
  25. 제 16 항 또는 제 22 항에 있어서, 상기 나노 구조층은 두 개의 플러렌층을 포함하거나 하나의 플러렌층과 하나의 비 플러렌층을 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  26. 제 24 항에 있어서, 상기 탄소 나노 구조층은 플러렌층인 것을 특징으로 하는 메모리 소자의 동작 방법.
  27. 제 16 항에 있어서, 상기 제1 및 제2 금속층 중 적어도 어느 하나는 금층, 구리층, 알루미늄층, 니오븀층, 은층, 텅스텐층, 코발트층 및 니켈층으로 이루어진 군 중 선택된 어느 하나인 것을 특징으로 하는 메모리 소자의 동작 방법.
  28. 제 16 항에 있어서, 상기 제1 절연층은 알루미늄 산화물층, NiO층, ZrO2층, ZnO층 및 TiO2층으로 이루어진 군 중 선택된 어느 하나인 것을 특징으로 하는 메모리 소자의 동작방법.
  29. 제 11 항에 있어서, 상기 탄소 나노 구조층은 플러렌층인 것을 특징으로 하는 메모리 소자.
KR1020050117225A 2005-12-02 2005-12-02 금속층-절연층-금속층 구조의 스토리지 노드를 구비하는불휘발성 메모리 소자 및 그 동작 방법 KR100718142B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050117225A KR100718142B1 (ko) 2005-12-02 2005-12-02 금속층-절연층-금속층 구조의 스토리지 노드를 구비하는불휘발성 메모리 소자 및 그 동작 방법
CN2006101360724A CN1976039B (zh) 2005-12-02 2006-10-20 非易失性存储器及其操作方法
US11/606,889 US7859035B2 (en) 2005-12-02 2006-12-01 Storage node having a metal-insulator-metal structure, non-volatile memory device including a storage node having a metal-insulator-metal structure and method of operating the same
JP2006327338A JP5122118B2 (ja) 2005-12-02 2006-12-04 金属層−絶縁層−金属層構造を備えるストレージノード、及び、そのストレージノードを備える不揮発性メモリ素子及びその動作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050117225A KR100718142B1 (ko) 2005-12-02 2005-12-02 금속층-절연층-금속층 구조의 스토리지 노드를 구비하는불휘발성 메모리 소자 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR100718142B1 true KR100718142B1 (ko) 2007-05-14

Family

ID=38117843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050117225A KR100718142B1 (ko) 2005-12-02 2005-12-02 금속층-절연층-금속층 구조의 스토리지 노드를 구비하는불휘발성 메모리 소자 및 그 동작 방법

Country Status (4)

Country Link
US (1) US7859035B2 (ko)
JP (1) JP5122118B2 (ko)
KR (1) KR100718142B1 (ko)
CN (1) CN1976039B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790610B2 (en) 2007-12-20 2010-09-07 Samsung Electronics Co., Ltd. Methods of manufacturing memory units, and methods of manufacturing semiconductor devices

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100723419B1 (ko) * 2006-02-17 2007-05-30 삼성전자주식회사 불휘발성 메모리소자 및 그 동작방법
JP5205670B2 (ja) * 2006-03-20 2013-06-05 独立行政法人物質・材料研究機構 固体素子構造とそれを使用した電気・電子素子及び電気・電子機器
KR100846502B1 (ko) * 2006-11-21 2008-07-17 삼성전자주식회사 비휘발성 메모리소자 및 그 제조방법
KR100889779B1 (ko) * 2007-09-19 2009-03-20 한양대학교 산학협력단 메모리 소자 및 그 제조 방법
US7781806B2 (en) * 2008-04-18 2010-08-24 Spansion Llc Optical erase memory structure
US8129704B2 (en) * 2008-05-01 2012-03-06 Intermolecular, Inc. Non-volatile resistive-switching memories
US8080460B2 (en) * 2008-11-26 2011-12-20 Micron Technology, Inc. Methods of forming diodes
KR101145332B1 (ko) * 2010-09-17 2012-05-14 에스케이하이닉스 주식회사 스위칭 장치 및 이를 구비한 메모리 장치
CN102005536A (zh) * 2010-10-15 2011-04-06 复旦大学 一种改进的NiO基电阻式随机存储器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040047777A (ko) * 2001-07-20 2004-06-05 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 전이금속 산화물 나노와이어, 및 그 나노와이어를포함하는 장치
KR20040056409A (ko) * 2002-12-23 2004-07-01 삼성전자주식회사 나노도트를 가지는 메모리 제조방법
KR20040069492A (ko) * 2003-01-29 2004-08-06 재단법인서울대학교산학협력재단 나노 구조물을 이용한 커패시터를 포함하는 반도체 소자 및 그 제조 방법
KR20050021988A (ko) * 2002-06-21 2005-03-07 필립 모리스 프로덕츠 에스.에이. 돋을새김 표식

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685173A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体集積回路用キャパシタ
US6664115B2 (en) * 1992-10-23 2003-12-16 Symetrix Corporation Metal insulator structure with polarization-compatible buffer layer
US6791131B1 (en) * 1993-04-02 2004-09-14 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US5926360A (en) * 1996-12-11 1999-07-20 International Business Machines Corporation Metallized oxide structure and fabrication
US6104049A (en) * 1997-03-03 2000-08-15 Symetrix Corporation Ferroelectric memory with ferroelectric thin film having thickness of 90 nanometers or less, and method of making same
JPH1140767A (ja) * 1997-07-16 1999-02-12 Sanyo Electric Co Ltd 誘電体素子及びその製造方法
AU1887000A (en) * 1999-02-17 2000-09-04 International Business Machines Corporation Microelectronic device for storing information and method thereof
JP2002111096A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 磁気抵抗素子、磁気抵抗素子を用いた半導体記憶装置、およびこれらの製造方法
US6950331B2 (en) * 2000-10-31 2005-09-27 The Regents Of The University Of California Organic bistable device and organic memory cells
JP4090817B2 (ja) * 2001-09-13 2008-05-28 株式会社東芝 定電圧発生回路及び半導体記憶装置
TW506083B (en) * 2001-11-28 2002-10-11 Ind Tech Res Inst Method of using nano-tube to increase semiconductor device capacitance
US6911373B2 (en) * 2002-09-20 2005-06-28 Intel Corporation Ultra-high capacitance device based on nanostructures
US6630380B1 (en) * 2002-09-30 2003-10-07 Chartered Semiconductor Manufacturing Ltd Method for making three-dimensional metal-insulator-metal capacitors for dynamic random access memory (DRAM) and ferroelectric random access memory (FERAM)
KR100493166B1 (ko) * 2002-12-30 2005-06-02 삼성전자주식회사 수직나노튜브를 이용한 메모리
JP4541651B2 (ja) * 2003-03-13 2010-09-08 シャープ株式会社 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器
KR100982419B1 (ko) * 2003-05-01 2010-09-15 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
JPWO2005041303A1 (ja) * 2003-10-23 2007-04-26 松下電器産業株式会社 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
JP2006154168A (ja) * 2004-11-29 2006-06-15 Seiko Epson Corp アクティブマトリクス基板、電気光学装置、電子デバイス、及びアクティブマトリクス基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040047777A (ko) * 2001-07-20 2004-06-05 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 전이금속 산화물 나노와이어, 및 그 나노와이어를포함하는 장치
KR20050021988A (ko) * 2002-06-21 2005-03-07 필립 모리스 프로덕츠 에스.에이. 돋을새김 표식
KR20040056409A (ko) * 2002-12-23 2004-07-01 삼성전자주식회사 나노도트를 가지는 메모리 제조방법
KR20040069492A (ko) * 2003-01-29 2004-08-06 재단법인서울대학교산학협력재단 나노 구조물을 이용한 커패시터를 포함하는 반도체 소자 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790610B2 (en) 2007-12-20 2010-09-07 Samsung Electronics Co., Ltd. Methods of manufacturing memory units, and methods of manufacturing semiconductor devices
US8338815B2 (en) 2007-12-20 2012-12-25 Samsung Electronics Co., Ltd. Memory units and related semiconductor devices including nanowires

Also Published As

Publication number Publication date
JP2007158344A (ja) 2007-06-21
US7859035B2 (en) 2010-12-28
CN1976039A (zh) 2007-06-06
CN1976039B (zh) 2011-06-01
US20070126043A1 (en) 2007-06-07
JP5122118B2 (ja) 2013-01-16

Similar Documents

Publication Publication Date Title
KR100718142B1 (ko) 금속층-절연층-금속층 구조의 스토리지 노드를 구비하는불휘발성 메모리 소자 및 그 동작 방법
WO2012127542A1 (en) Organic molecular memory and method of manufacturing the same
US7639524B2 (en) Multi-bit nonvolatile memory devices and methods of operating the same
KR20100089857A (ko) 메모리 셀
CN104900805A (zh) 存储器
US20030122150A1 (en) Fabricating a molecular electronic device having a protective barrier layer
JP2006114902A (ja) 複数層のトンネリング障壁層を備える不揮発性メモリ素子及びその製造方法
US8193030B2 (en) Methods of fabricating non-volatile memory devices having carbon nanotube layer and passivation layer
KR20200126722A (ko) 2차원 반도체 물질을 포함하는 공명 터널링 소자 및 이를 이용한 물리적 특성의 검출방법
JP2006245280A (ja) 電界効果トランジスタ及びその動作方法
KR100723419B1 (ko) 불휘발성 메모리소자 및 그 동작방법
US7332740B2 (en) Memory device having molecular adsorption layer
CN108831931B (zh) 非易失性存储器及其制备方法
US20070045719A1 (en) Multi-purpose semiconductor device
CN114171529A (zh) 二维材料异质结浮栅存储器及其制备方法
US20070126001A1 (en) Organic semiconductor device and method of fabricating the same
US8440993B2 (en) Ultrahigh density patterning of conducting media
KR100304399B1 (ko) 전계효과트랜지스터및전계효과트랜지스터가적층된어레이
Ji et al. A future way of storing information: resistive random access memory
US20070052001A1 (en) Nonvolatile semiconductor memory device and method of fabricating the same
KR100744959B1 (ko) 유기 반도체 소자 및 그 제작 방법
KR20220081211A (ko) 수평형 터널링 랜덤 액세스 메모리
KR20100057345A (ko) 멀티 비트 비휘발성 메모리 소자
US20090146136A1 (en) Organic memory device and method of fabricating the same
JP2014158060A (ja) 有機分子メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 13