KR20100089857A - 메모리 셀 - Google Patents

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KR20100089857A
KR20100089857A KR1020107011285A KR20107011285A KR20100089857A KR 20100089857 A KR20100089857 A KR 20100089857A KR 1020107011285 A KR1020107011285 A KR 1020107011285A KR 20107011285 A KR20107011285 A KR 20107011285A KR 20100089857 A KR20100089857 A KR 20100089857A
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슈이치로 야스다
카츠히사 아라타니
아키라 코우치야마
테츠야 미즈구치
사토시 사사키
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소니 주식회사
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Abstract

저항값을 적절히 제어하는 것에 의해, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 가변 저항 소자에 인가하는 것이 가능한 메모리 셀을 제공한다. 기억 소자(10)와, 비선형{非線形} 저항 소자(20)와, MOS 트랜지스터(30)가 전기적으로 직렬 접속되어 있다. 기억 소자(10)는, MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역{逆}의 비선형 전류 전압 특성을 가지고, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화한다. 비선형 저항 소자(20)는, 기억 소자(10)의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가진다.

Description

메모리 셀{MEMORY CELL}
본 발명은, 가변 저항 소자를 구비한 메모리 셀에 관한 것이다.
데이터 스토리지용의 반도체 불휘발성 메모리로서 NOR형이나 NAND형의 플래시 메모리가 일반적으로 이용되고 있다. 그러나, 그와 같은 플래시 메모리에서는, 기입{書入; writing}, 소거에 큰 전압이 필요하고, 또 플로팅 게이트에 주입{注入}하는 전자의 수가 한정되어 있는 것 등으로 인해, 미세화의 한계가 지적되고 있다.
현재, 미세화의 한계를 넘는 것이 가능한 차세대의 불휘발성 메모리로서, PRAM(Phase Change Random Access Memory)이나 PMC(Programmable Metallization Cell) 등의 저항 변화형 메모리가 제안되어 있다(특허문헌 1, 2, 비특허 문헌 1∼3). 특허문헌 2, 비특허 문헌 1∼3에 기재된 메모리는 전극 사이에 저항 변화층을 끼운{挾} 단순한 구조로 이루어지고, 특허문헌 1에 기재된 메모리는 전극 사이에 이온원 층 및 저항 변화층을 끼운 구조로 되어 있다. PMC나 PRAM에서는, 원자 또는 이온이 열이나 전계에 의해서 이동하고, 도전{導電} 패스를 형성하는 것에 의해 저항 변화를 발현하고 있다고 생각되고 있다.
특허문헌 1: 일본특개{特開}2006-196537
특허문헌 2: 일본특개2006-322188
비특허문헌 1: Szot, et a1., Nature Material 1614 p.312(2006)
비특허문헌 2: 사카모토{阪本} 외, 개체 전해질 메모리 응용 물리 75 p.1126 2006년 9월
비특허문헌 3: 사와{澤}, 전이{遷移}금속 산화물에 의한 저항 변화형 불휘발성 메모리, 응용 물리 75 p.1109 2006년 9월
플래시 메모리보다도 저렴{安價}한 저항 변화형 메모리를 제조하기 위해서는, 기록 데이터의 다값화{多値化}가 필요하다. 원리적으로는 저항 변화형 메모리의 대부분에서 다값화가 가능하지만, 실제로 다값화를 실현하기 위해서는, 저항 변화형 메모리의 저항값을 적절히 제어하는 것이 필요하게 된다.
통상, 저항 변화형 메모리에서는, 기억 소자로서의 가변 저항 소자가 트랜지스터 또는 전류 제한용 보호 저항과 직렬로 접속되어 있고, 트랜지스터 또는 전류 제한용 보호 저항에 의해서 가변 저항 소자에 흐르는 전류에 제한을 가하는 것에 의해, 가변 저항 소자의 저항값이 규정된다.
예를 들면, 도 19에 도시한 바와 같이, 저항 변화형 메모리는, 기억 소자(110) 및 트랜지스터(120)를 직렬 접속해서 이루어지는 메모리 셀(100)을 기억 단위로 해서 매트릭스모양{狀}으로 배치되어 있고, 기억 소자(110)의 일단{一端}이 소스선 S에 전기적으로 접속되고, 기억 소자(110)의 타단{他端}이 트랜지스터(120)의 드레인(도시하지 않음)에 전기적으로 접속되어 있다. 또, 트랜지스터(120)의 소스(도시하지 않음)가 비트선 B에 전기적으로 접속되고, 트랜지스터(120)의 게이트(도시하지 않음)가 워드선 W에 전기적으로 접속되어 있다. 이 저항 변화형 메모리에서는, 트랜지스터(120)에 의해서 기억 소자(110)에 흐르는 전류가 제한된다.
그러나, 가변 저항 소자의 전류 전압 특성은 오믹{ohmic}이 아니라, 전류가 전압의 1승보다도 큰 승수{乘數; power}에 비례하는 비선형{非線形}으로 되어 있으므로, 저항 변화형 메모리에 인가하는 전압이 커지면, 트랜지스터의 전류 제한에 의해서, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 가변 저항 소자에 인가하는 것이 용이하지 않다고 하는 문제가 있었다.
또, 저항 변화형 메모리에서는, 가변 저항 소자에 기입 및 소거 전압을 반복{繰返}해서 인가하면, 반복 회수의 증대에 수반{伴}해서 소거 저항이 서서히 커진다고 하는 문제가 있었다.
본 발명은 이러한 문제점을 감안해서 이루어진 것으로, 그 목적은, 저항값을 적절히 제어하는 것에 의해, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 가변 저항 소자에 인가하거나, 또는 반복 회수에 의존하지 않는 안정된 소거 저항을 실현하는 것이 가능한 메모리 셀을 제공하는데 있다.
본 발명의 제1 메모리 셀은, MOS 트랜지스터와, 기억 소자와, 제1 비선형 저항 소자가 전기적으로 직렬 접속된 것이다. 기억 소자는, MOS 트랜지스터의 비선형 전류 전압 특성과는 역{逆}의 비선형 전류 전압 특성을 가지고 있고, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하도록 되어 있다. 한편, 제1 비선형 저항 소자는, 기억 소자의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가지고 있다.
본 발명의 제1 메모리 셀에서는, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 제1 비선형 저항 소자가, MOS 트랜지스터와 MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 기억 소자에 전기적으로 직렬 접속되어 있다. 이것에 의해, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 기억 소자에 인가하기 위해서 제1 메모리 셀에 전압을 인가했을 때에, MOS 트랜지스터에는, 기억 소자 및 제1 비선형 저항 소자에 의해서 분압{分壓}된 전압이 인가되므로, 제1 메모리 셀에 인가한 전압을 MOS 트랜지스터에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 값으로 하는 것이 가능해진다.
본 발명의 제2 메모리 셀은, MOS 트랜지스터와, 서로 전기적으로 병렬 접속된 기억 소자 및 비선형 저항 소자가 전기적으로 직렬 접속된 것이다. 여기서, 기억 소자는, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있고, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하도록 되어 있다. 다른 한편, 비선형 저항 소자는, 기억 소자의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가짐과 동시에, 기억 소자가 고저항 상태로 되어 있을 때에 기억 소자의 저항값보다도 낮은 저항값을 가지고 있다.
본 발명의 제2 메모리 셀에서는, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에 기억 소자의 저항값보다도 낮은 저항값을 가지는 비선형 저항 소자가, 기억 소자와 전기적으로 병렬 접속됨과 동시에, MOS 트랜지스터와 전기적으로 직렬 접속되어 있다. 여기서, 비선형 저항 소자는, 기억 소자의 저항값보다도 낮은 저항값을 가지고 있으므로, 기억 소자가 고저항 상태로 되어 있을 때는, 제2 메모리 셀 전체의 저항값에서, 기억 소자에 병렬 접속된 비선형 저항 소자의 저항값이 기억 소자의 저항값보다도 지배적으로 된다.
본 발명의 제3 메모리 셀은, MOS 트랜지스터와, 기억 소자와, 비선형 저항 소자가 전기적으로 직렬 접속된 것이다. 여기서, 기억 소자는, 제1 전극과, 개구부를 가짐과 동시에 제1 전극과 접하는 층간 분리막과, 층간 분리막과 접함과 동시에 개구부를 거쳐서 제1 전극과 접하는 저항 변화층과, 저항 변화층과 접하는 이온원 층과, 이온원 층과 접하는 제2 전극을 가지고 있다. 저항 변화층은, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하도록 되어 있다. 또, 비선형 저항 소자는, 저항 변화층의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가지고 있다.
본 발명의 제3 메모리 셀에서는, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 비선형 저항 소자가, MOS 트랜지스터와, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 기억 소자에 전기적으로 직렬 접속되어 있다. 이것에 의해, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 기억 소자에 인가하기 위해서 제3 메모리 셀에 전압을 인가했을 때에, MOS 트랜지스터에는, 기억 소자 및 비선형 저항 소자에 의해서 분압된 전압이 인가되므로, 제3 메모리 셀에 인가한 전압을 MOS 트랜지스터에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 값으로 하는 것이 가능해진다.
본 발명의 제4 메모리 셀은, MOS 트랜지스터와, 기억 소자가 전기적으로 직렬 접속된 것이다. 여기서, 기억 소자는, 제1 전극과, 개구부를 가짐과 동시에 제1 전극과 접하는 층간 분리막과, 층간 분리막과 접함과 동시에 개구부를 거쳐서 제1 전극과 접하는 저항 변화층과, 저항 변화층과 접하는 이온원 층과, 이온원 층과 접하는 제2 전극을 가지고 있다. 저항 변화층은, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하도록 되어 있다. 또, 층간 분리막은, 저항 변화층의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가짐과 동시에, 저항 변화층이 고저항 상태로 되어 있을 때에 저항 변화층의 저항값보다도 낮은 저항값을 가지고 있다.
본 발명의 제4 메모리 셀에서는, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에 저항 변화층의 저항값보다도 낮은 저항값을 가지는 층간 분리막이, 저항 변화층과 전기적으로 병렬 접속됨과 동시에, MOS 트랜지스터와 전기적으로 직렬 접속되어 있다. 여기서, 층간 분리막은, 저항 변화층의 저항값보다도 낮은 저항값을 가지고 있으므로, 저항 변화층이 고저항 상태로 되어 있을 때에는, 제4 메모리 셀 전체의 저항값에서, 저항 변화층에 병렬 접속된 층간 분리막의 저항값이 저항 변화층의 저항값보다도 지배적으로 된다.
본 발명의 제5 메모리 셀은, MOS 트랜지스터와, 기억 소자가 전기적으로 직렬 접속된 것이다. 여기서, 기억 소자는, 제1 전극과, 개구부를 가짐과 동시에 제1 전극과 접하는 층간 분리막과, 층간 분리막과 접함과 동시에 개구부를 거쳐서 제1 전극과 접하는 전압 제어막과, 전압 제어막과 접하는 저항 변화층과, 저항 변화층과 접하는 제2 전극을 가지고 있다. 저항 변화층은, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하도록 되어 있다. 또, 전압 제어막은, 저항 변화층의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가짐과 동시에, 저항 변화층이 고저항 상태로 되어 있을 때에 저항 변화층의 저항값보다도 낮은 저항값을 가지고 있다.
본 발명의 제5 메모리 셀에서는, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에 저항 변화층의 저항값보다도 낮은 저항값을 가지는 전압 제어막이, 개구부에서, 저항 변화층중 개구부와의 대항 부분과 전기적으로 직렬 접속됨과 동시에, 전압 제어막 및 층간 분리막중 개구부 주위에 대응하는 부분이, 저항 변화층 및 전압 제어막중 개구부와의 대항 부분과 전기적으로 병렬 접속되어 있다. 이것에 의해, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 저항 변화층에 인가하기 위해서 제5 메모리 셀에 전압을 인가했을 때에, MOS 트랜지스터에는, 저항 변화층 및 전압 제어막에 의해서 분압된 전압이 인가되므로, 제5 메모리 셀에 인가한 전압을 MOS 트랜지스터에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 값으로 하는 것이 가능해진다. 또, 층간 분리막은, 저항 변화층의 저항값보다도 낮은 저항값을 가지고 있으므로, 저항 변화층이 고저항 상태로 되어 있을 때에는, 제5 메모리 셀 전체의 저항값에서, 전압 제어막 및 층간 분리막중 개구부와의 대항 부분에 병렬 접속된 부분의 저항값이 저항 변화층 및 전압 제어막중 개구부와의 대항 부분의 저항값보다도 지배적으로 된다.
본 발명의 제1 메모리 셀에 의하면, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 제1 비선형 저항 소자를, MOS 트랜지스터와, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 기억 소자에 전기적으로 직렬 접속하도록 했으므로, 제1 메모리 셀에 인가한 전압을 MOS 트랜지스터에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 값으로 하는 것이 가능해진다. 이것에 의해, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 기억 소자에 인가하는 것이 가능해진다.
본 발명의 제2 메모리 셀에 의하면, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에 기억 소자의 저항값보다도 낮은 저항값을 가지는 비선형 저항 소자를, 기억 소자와 전기적으로 병렬 접속함과 동시에, MOS 트랜지스터와 전기적으로 직렬 접속하도록 했으므로, 기억 소자가 고저항 상태로 되어 있을 때에는, 제2 메모리 셀 전체의 저항값에서, 기억 소자에 병렬 접속된 비선형 저항 소자의 저항값이 기억 소자의 저항값보다도 지배적으로 된다. 이것에 의해, 반복 회수에 의존하지 않는 안정된 소거 저항을 실현할 수가 있다.
본 발명의 제3 메모리 셀에 의하면, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 비선형 저항 소자를, MOS 트랜지스터와, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 기억 소자에 전기적으로 직렬 접속하도록 했으므로, 제3 메모리 셀에 인가한 전압을 MOS 트랜지스터에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 값으로 하는 것이 가능해진다. 이것에 의해, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 기억 소자에 인가하는 것이 가능해진다.
본 발명의 제4 메모리 셀에 의하면, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에 저항 변화층의 저항값보다도 낮은 저항값을 가지는 층간 분리막을, 저항 변화층과 전기적으로 병렬 접속됨과 동시에, MOS 트랜지스터와 전기적으로 직렬 접속하도록 했으므로, 저항 변화층이 고저항 상태로 되어 있을 때에는, 제4 메모리 셀 전체의 저항값에서, 저항 변화층에 병렬 접속된 층간 분리막의 저항값이 저항 변화층의 저항값보다도 지배적으로 된다. 이것에 의해, 반복 회수에 의존하지 않는 안정된 소거 저항을 실현할 수가 있다.
본 발명의 제5 메모리 셀에 의하면, MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에 저항 변화층의 저항값보다도 낮은 저항값을 가지는 전압 제어막을, 개구부에서, 저항 변화층중 개구부와의 대항 부분과 전기적으로 직렬 접속함과 동시에, 전압 제어막 및 층간 분리막중 개구부 주위에 대응하는 부분을, 저항 변화 제5 메모리 셀에 인가한 전압을 MOS 트랜지스터에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 값으로 하는 것이 가능해진다. 이것에 의해, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 기억 소자에 인가하는 것이 가능해진다. 또, 저항 변화층이 고저항 상태로 되어 있을 때에는, 제5 메모리 셀 전체의 저항값에서, 전압 제어막 및 층간 분리막중 개구부와의 대항 부분에 병렬 접속된 부분의 저항값이 저항 변화층 및 전압 제어막중 개구부와의 대항 부분의 저항값보다도 지배적으로 된다. 이것에 의해, 반복 회수에 의존하지 않는 안정된 소거 저항을 실현할 수가 있다.
도 1은 본 발명의 제1 실시형태에 관계된 메모리 셀의 회로 구성도,
도 2는 도 1의 기억 소자의 단면 구성도,
도 3은 도 1의 MOS 트랜지스터의 전류 전압 특성도,
도 4는 도 1의 기억 소자의 전류 전압 특성도,
도 5는 도 1의 비선형 저항 소자의 전류 전압 특성도,
도 6은 도 1의 메모리 셀에서의 분압비에 대해서 설명하기 위한 특성도,
도 7은 본 발명의 제2 실시형태에 관계된 메모리 셀의 회로 구성도,
도 8은 도 7의 기억 소자의 단면 구성도,
[도 9는 도 7의 메모리 셀의 전류 전압 특성을 계측하는 장치의 개략 구성도,
도 10은 각 사이클에서의 입력 파형도,
도 11은 비교예에 관계된 기억 소자의 저항 분포도,
도 12는 실시예에 관계된 기억 소자의 저항 분포도,
도 13은 본 발명의 제3 실시형태에 관계된 메모리 셀의 회로 구성도,
도 14는 도 13의 기억 소자의 단면 구성도,
도 15는 도 13의 기억 소자의 전류 전압 특성도,
도 16은 비교예에 관계된 기억 소자의 단면 구성도,
도 17은 비교예에 관계된 기억 소자의 데이터 보존유지{保持; holding} 특성에 대해서 설명하기 위한 특성도,
도 18은 실시예에 관계된 기억 소자의 데이터 보존유지 특성에 대해서 설명하기 위한 특성도,
도 19는 종래의 메모리 셀의 회로 구성도.
이하, 본 발명의 실시형태에 대해서, 도면을 참조해서 상세하게 설명한다.
[제1 실시형태]
본 발명의 제1 실시형태에 관계된 기억 장치는, 메모리 셀(1)을 기억 단위로 해서 매트릭스모양으로 배치한 것이다. 도 1은, 이 기억 장치의 메모리 셀(1)을 확대해서 도시한 것이다. 이 메모리 셀(1)은, 기억 소자(10)와, 비선형 저항 소자(20)와, MOS(Metal Oxide Semiconductor) 트랜지스터(30)를 직렬로 접속해서 형성된 것이다.
도 2는, 기억 소자(10)의 단면 구성의 1예를 도시한 것이다. 기억 소자(10)는, 전극(11), 층간 절연막(12), 저항 변화층(13), 이온원 층(14), 전극(15)을 이 순{順}으로 적층해서 형성된 것이다. 전극(11)이 소스선 S에 전기적으로 접속되고, 전극(15)이 비선형 저항 소자(20)를 거쳐서 MOS 트랜지스터(30)의 드레인(도시하지 않음)에 전기적으로 접속되어 있다. MOS 트랜지스터(30)의 소스(도시하지 않음)가 비트선 B에 전기적으로 접속되고, MOS 트랜지스터(30)의 게이트(도시하지 않음)가 워드선 W에 전기적으로 접속되어 있다.
여기서, 전극(11, 15)은, 반도체 프로세스에 이용되는 배선 재료, 예를 들면 TiW, Ti, W, WN, Cu, Al, Mo, Ta, TaN, 실리사이드 등으로 이루어진다. 또, 층간 절연막(12)은, 예를 들면 하드큐어{hard-curre} 처리된 포토레지스트, SiO2, Si3N4, 무기 재료(예를 들면 SiON, SiOF, Al2O3, Ta2O5, HfO2, ZrO2), 불소계 유기 재료, 방향족계 유기 재료 등의 절연 재료로 이루어진다. 이 층간 절연막(12)은, 도 2에 도시한 바와 같이, 층간 절연막(12)을 관통하는 개구부(12A)를 가지고 있고, 전극(11)과 접함과 동시에, 개구부(12A)를 거쳐서 전극(11)과 저항 변화층(13)이 서로 접촉하고 있다. 다시 말해, 저항 변화층(13)중 층간 절연막(12)의 개구부(12A)와의 대향 부분이 전극(11)과 접하고 있고, 저항 변화층(13)중 층간 절연막(12)의 개구부(12A)와의 대향 부분 이외의 부분은 층간 절연막(12)과 접함과 동시에 층간 절연막(12)을 거쳐서 전극(11)과 대향 배치되어 있다. 저항 변화층(13)은, 절연 재료 혹은 반도체 재료, 구체적으로는, 희토류 산화물, 희토류 질화물, 규소 산화물, 규소 질화물 등으로 이루어지고, 예를 들면 GdOx로 이루어진다. 이 저항 변화층(13)은, 후술하는 바와 같이 전극(11, 15)에 전압을 인가하는 것에 의해 전극(11, 15) 사이에 생기는 전기장{電場}의 향함{向; direction}(전압의 극성)에 따라 고저항 상태 또는 저저항 상태로 변화하는 기능을 가지고 있다.
이온원 층(14)은, 예를 들면 도 2에 도시한 바와 같이, 저항 변화층(13)에 접하는 제1 이온원 층(14A)과, 전극(15)에 접하는 제2 이온원 층(14B)을 적층한 2층 구조로 되어 있다. 제1 이온원 층(14A)은, 예를 들면 Cu, Ag 및 Zn중 적어도 1종류의 금속 원소와, Te, S 및 Se중 적어도 1종류의 카르코겐 원소를 포함해서 구성되어 있고, 예를 들면 CuTeSi, GeSbTeSi, CuGeTeSi, AgTeSi, AgGeTeSi, ZnTeSi, ZnGeTeSi, CuSSi, CuGeSSi, CuSeSi, CuGeSeSi 등으로 이루어진다. 제2 이온원 층(14B)은, 예를 들면 Zr과, Cu, Ag 및 Zn중 적어도 1종류의 금속 원소를 포함해서 구성되어 있고, 예를 들면 CuZr, CuGeZr, AgZr, AgGeZr, ZnZr, ZnGeZr 등으로 이루어진다.
여기서, Cu, Ag, Zn은, 양{陽}이온으로 되었을 때에, 이온원 층(14)내나, 저항 변화층(13)을 이동하기 쉬운 원소이다. Si는, 이온원 층(14)을 비정질화{非晶質化}하고, 이온원 층(14)의 결정화{結晶化} 온도를 상승시키는 것이 가능한 원소이다. 그 때문에, 이온원 층(14)에 Si를 적당량 함유시킨 경우에는, 프로세스시에 받는 열 등에 의한 결정화 등의 상태 변화가 억제되고, 메모리 동작의 안정성을 향상시킬 수가 있다.
그런데, MOS 트랜지스터(30)는 통상, 도 3에 도시한 바와 같이, I=aVb(I는 MOS 트랜지스터(30)를 흐르는 전류, V는 MOS 트랜지스터(30)에 인가되는 전압, a는 계수, b는 1미만의 승수)로 표시되는 비선형 전류 전압 특성을 가지고 있다. 그 때문에, 인가되는 전압이 커짐에 따라서, 흐르는 전류의 증가량이 둔해지므로(다시 말해, MOS 트랜지스터(30)가 포화되므로), MOS 트랜지스터(30)는 기억 소자(10)에 흐르는 전류를 제한하는 보호 저항으로서 기능한다. 한편, 기억 소자(10)는, 주로 저항 변화층(13)에서, MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있고, 구체적으로는 도 4에 도시한 바와 같이, I=cVd(I는 기억 소자(10)를 흐르는 전류, V는 기억 소자(10)에 인가되는 전압, c는 계수, d는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고 있다. 그 때문에, MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 전압이 메모리 셀(1)에 인가되고 있는 경우에는, 메모리 셀(1)에 인가되는 전압이 커짐에 따라서, 기억 소자(10)에 인가되는 전압도 증가하고, 기억 소자(10)에 흐르는 전류가 기억 소자(10)에 인가되는 전압의 d승에 비례해서 증가하도록 되어 있다.
비선형 저항 소자(20)는, 예를 들면 기억 소자(10)와 마찬가지 적층 구조를 가지고 있고, 주로 저항 변화층에서, 기억 소자(10)의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성, 즉 MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있다. 이 비선형 저항 소자(20)는, 도 5에 도시한 바와 같이, I=eVf(I는 비선형 저항 소자(20)를 흐르는 전류, V는 비선형 저항 소자(20)에 인가되는 전압, e는 계수, f는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고 있다. 그 때문에, MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 전압이 메모리 셀(1)에 인가되고 있는 경우에는, 메모리 셀(1)에 인가되는 전압이 커짐에 따라서, 비선형 저항 소자(20)에 인가되는 전압도 증가하고, 비선형 저항 소자(20)에 흐르는 전류가 비선형 저항 소자(20)에 인가되는 전압의 f승에 비례해서 증가하도록 되어 있다.
여기서, 승수 f는, 기억 소자(10)의 승수 d보다도 작은 값으로 되어 있고, 비선형 저항 소자(20)의 저항값은, 기억 소자(10)의 저항값보다도 작은 값으로 되어 있다. 그 때문에, 인가되는 전압이 커짐에 따라서, 흐르는 전류의 증가량이 둔해지므로, 비선형 저항 소자(20)는, MOS 트랜지스터(30)와 마찬가지로, 기억 소자(10)에 흐르는 전류를 제한하는 보호 저항으로서 기능한다.
본 실시형태의 기억 장치(메모리 셀(1))의 동작에 대해서 설명한다.
(기입)
전극(15)에 정{正}전위(+전위)를 인가함과 동시에, 전극(11)에 부{負}전위(-전위) 또는 제로 전위를 인가해서, 이온원 층(14)으로부터 저항 변화층(13)을 향해서 전류를 흐르게 하면, 이온원 층(14)으로부터, Cu, Ag 및 Zn중 적어도 1종류의 금속 원소가 이온화해서 저항 변화층(13)내를 확산해 가고, 전극(11)측에서 전자와 결합해서 석출{析出}되거나, 혹은 저항 변화층(13)의 내부에 확산한 상태로 머문{留; remain)다. 그 결과, 저항 변화층(13)의 내부에, Cu, Ag 및 Zn중 적어도 1종류의 금속 원소를 다량으로 포함하는 전류 패스가 형성되거나, 혹은 저항 변화층(13)의 내부에, Cu, Ag 및 Zn중 적어도 1종류의 금속 원소에 의한 결함이 다수 형성되고, 저항 변화층(13)의 저항값이 낮아진다. 이 때, 이온원 층(14)의 저항값은, 저항 변화층(13)의 기록전의 저항값에 비해서 원래 낮으므로, 저항 변화층(13)의 저항값이 낮아지는 것에 의해, 기억 소자(10) 전체의 저항값도 낮아진다(다시 말해, 기억 소자(10)가 온한다). 또한, 이 때의 기억 소자(10) 전체의 저항이 기입 저항으로 된다.
그 후, 전극(11, 15)에 인가되고 있는 전압을 제로로 해서, 기억 소자(10)에 가해지는 전압을 제로로 하면, 기억 소자(10)의 저항값이 낮아진 상태로 보존유지된다. 이와 같이 해서, 정보의 기록(기입)이 행해진다.
(소거)
다음에, 전극(15)에 부전위(-전위)를 인가함과 동시에, 전극(11)에 정전위(+전위) 또는 제로 전위를 인가해서, 저항 변화층(13)으로부터 이온원 층(14)을 향해서 전류를 흐르게 하면, 저항 변화층(13)내에 형성되어 있던 전류 패스, 혹은 불순물 준위{準位}를 구성하는, Cu, Ag 및 Zn중 적어도 1종류의 금속 원소가 이온화해서, 저항 변화층(13)내를 이동해서 이온원 층(14) 측으로 되돌아간다. 그 결과, 저항 변화층(13)내로부터, 전류 패스, 혹은 결함이 소멸해서, 저항 변화층(13)의 저항값이 높아진다. 이 때, 이온원 층(14)의 저항값은 원래 낮으므로, 저항 변화층(13)의 저항값이 높아지는 것에 의해, 기억 소자(10) 전체의 저항값도 높아진다(다시 말해, 기억 소자(10)가 오프한다). 또한, 이 때의 기억 소자(10) 전체의 저항이 소거 저항으로 된다.
그 후, 전극(11, 15)에 인가되고 있는 전압을 제로로 해서, 기억 소자(10)에 가해지는 전압을 제로로 하면, 기억 소자(10)의 저항값이 높아진 상태로 보존유지된다. 이와 같이 해서, 기록된 정보가 소거된다.
그리고, 이와 같은 과정을 반복해서 행하는 것에 의해, 기억 소자(10) 에 정보의 기록(기입)과, 기록된 정보의 소거를 반복해서 행할 수가 있다.
이 때, 예를 들면 기억 소자(10) 전체의 저항이 기입 저항으로 되어 있는 상태(저항값이 낮은 상태)를 「1」의 정보에, 기억 소자(10) 전체의 저항이 소거 저항으로 되어 있는 상태(저항값이 높은 상태)를 「0」의 정보에 각각 대응시키면, 전극(15)에 정전위(+전위)를 인가하는 것에 의해서, 기억 소자(10)의 정보를 「0」에서 「1」로 바꾸고, 전극(15)에 부전위(-전위)를 인가하는 것에 의해서, 기억 소자(10)의 정보를 「1」에서 「0」으로 바꿀 수가 있다.
이와 같이, 본 실시형태에서는, 전극(11), 층간 절연막(12), 저항 변화층(13), 이온원 층(14), 전극(15)을 이 순으로 적층했을 뿐인 간이한 구조로 이루어지는 기억 소자(10)를 이용해서, 정보의 기록 및 소거를 행하도록 했으므로, 기억 소자(10)를 미세화해 간 경우이더라도, 정보의 기록 및 소거를 용이하게 행할 수가 있다. 또, 전력의 공급이 없어도, 저항 변화층(13)의 저항값을 보존유지할 수 있으므로, 정보를 장기{長期}에 걸쳐서 보존할 수가 있다. 또, 판독출력{讀出; reading}에 의해서 저항 변화층(13)의 저항값이 변화하는 일은 없고, 프레시{flesh} 동작을 행할 필요가 없으므로, 그 분만큼 소비 전력을 저감할 수가 있다.
본 실시형태에서는, 기억 소자(10)의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성, 즉 MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 비선형 저항 소자(20)가, MOS 트랜지스터(30)와 함께, 기억 소자(10)에 흐르는 전류를 제한하는 보호 저항으로서, 기억 소자(10)와 전기적으로 직렬 접속되어 있다. 이것에 의해, 기억 소자(10)를 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 기억 소자(10)에 인가하기 위해서 메모리 셀(1)에 전압을 인가했을 때에, MOS 트랜지스터(30)에는, 기억 소자(10) 및 비선형 저항 소자(20)에 의해서 분압된 전압이 인가되므로, 메모리 셀(1)에 인가한 전압을 MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 값으로 하는 것이 가능해진다.
그 결과, 종래에서는, 예를 들면 도 6의 파선{破線}으로 도시한 바와 같이, 메모리 셀(1)에 큰 전압(VBS)을 인가했을 때에, MOS 트랜지스터(30)의 전류 제한에 의해서, 기억 소자(10)에 인가되는 전압(VA)을 크게 하는 것이 곤란하게 되어 있던 것에 대해, 본 실시형태에서는, 예를 들면 도 6의 실선으로 도시한 바와 같이, 메모리 셀(1)에 큰 전압(VBS)을 인가했을 때에, 기억 소자(10)에 인가되는 전압(VA)을, 메모리 셀(1)에 인가된 전압(VBS)의 크기에 따라 크게 할 수가 있다. 따라서, 본 실시형태에서는, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 기억 소자(10)에 인가할 수가 있다.
[제2 실시형태]
본 발명의 제2 실시형태에 관계된 기억 장치는, 메모리 셀(2)을 기억 단위로 해서 매트릭스모양으로 배치한 것이다. 도 7은, 이 기억 장치의 메모리 셀(2)을 확대해서 도시한 것이다. 이 메모리 셀(2)은, 기억 소자(40)와, MOS 트랜지스터(30)를 직렬로 접속해서 형성된 것이다. 도 8은, 기억 소자(40)의 단면 구성의 1예를 도시한 것이다. 기억 소자(40)는, 전극(11), 전압 제어막(41), 저항 변화층(13), 이온원 층(14), 전극(15)을 이 순으로 적층해서 형성된 것이다. 다시 말해, 메모리 셀(2)은, 상기 제1 실시형태의 메모리 셀(1)에서 비선형 저항 소자(20)를 없앰과 동시에, 상기 제1 실시형태의 기억 소자(10)에서 층간 절연막(12)을 전압 제어막(41)으로 치환한 것에 상당한다.
이 전압 제어막(41)은, 도 8에 도시한 바와 같이, 전압 제어막(41)을 관통하는 개구부(41A)를 가지고 있고, 전극(11)과 접함과 동시에, 개구부(41A)를 거쳐서 전극(11)과 저항 변화층(13)이 서로 접촉하고 있다. 다시 말해, 저항 변화층(13)중 전압 제어막(41)의 개구부(41A)와의 대향 부분이 전극(11)과 접촉하고 있고, 저항 변화층(13)중 전압 제어막(41)의 개구부(41A)와의 대향 부분 이외의 부분은 전압 제어막(41)과 접함과 동시에 전압 제어막(41)을 거쳐서 전극(11)과 대향 배치되어 있다.
전압 제어막(41)은, 저항 변화층(13)이 고저항 상태로 되어 있을 때에 저항 변화층(13)의 저항값보다도 낮은 저항값을 가지는 재료, 예를 들면 SiWN으로 이루어진다. 이것에 의해, 기억 소자(40)에서, 저항 변화층(13) 및 이온원 층(14)중 개구부(41A)에 대응하는 부분에 의해서 형성되는 저항 성분(이하, 제1 저항 성분이라고 칭한다)과, 그 주위(저항 변화층(13) 및 이온원 층(14)중 개구부(41A) 주위에 대응하는 부분과, 전압 제어막(41))에 의해서 형성되는 저항 성분(이하, 제2 저항 성분이라고 칭한다)이, 전극(11, 15)에 의해서 서로 전기적으로 병렬 접속되어 있다.
여기서, 제1 저항 성분은, MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있다. 이 제1 저항 성분은, 상기 실시형태의 기억 소자(10)와 마찬가지로, MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있고, 구체적으로는 도 4에 도시한 바와 같이, I=cVd(I는 제1 저항 성분을 흐르는 전류, V는 제1 저항 성분에 인가되는 전압, c는 계수, d는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고 있다. 그 때문에, MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 전압이 메모리 셀(2)에 인가되고 있는 경우에는, 메모리 셀(2)에 인가되는 전압이 커짐에 따라서, 제1 저항 성분에 인가되는 전압도 증가하고, 제1 저항 성분에 흐르는 전류가 제1 저항 성분에 인가되는 전압의 d승에 비례해서 증가하도록 되어 있다.
제2 저항 성분은, 제1 저항 성분의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성, 즉 MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있다. 이 제2 저항 성분은, 도 5에 도시한 바와 같이, I=eVf(I는 제2 저항 성분을 흐르는 전류, V는 제2 저항 성분에 인가되는 전압, e는 계수, f는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고 있다. 그 때문에, MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 전압이 메모리 셀(2)에 인가되고 있는 경우에는, 메모리 셀(2)에 인가되는 전압이 커짐에 따라서, 제2 저항 성분에 인가되는 전압도 증가하고, 제2 저항 성분에 흐르는 전류가 제2 저항 성분에 인가되는 전압의 f승에 비례해서 증가하도록 되어 있다.
여기서, 승수 f는, 제1 저항 성분의 승수 d보다도 작은 값으로 되어 있고, 제2 저항 성분의 저항값은, 제1 저항 성분의 저항값보다도 작은 값으로 되어 있다. 그 때문에, 제1 저항 성분이 고저항 상태로 되어 있을 때에는, 기억 소자(40) 전체의 저항값에서, 제1 저항 성분에 병렬 접속된 제2 저항 성분이 제1 저항 성분보다도 지배적으로 된다.
이것에 의해, 본 실시형태에서는, 기억 소자(40)에 기입 및 소거 전압을 반복해서 인가했을 때에, 반복 회수의 증대에 수반해서, 소거 전압 인가후의 제1 저항 성분이 서서히 커진 경우이더라도, 기억 소자(40) 전체의 저항값에서, 제1 저항 성분에 병렬 접속된 제2 저항 성분이 제1 저항 성분보다도 지배적으로 되어 있으므로, 기억 소자(40) 전체의 소거 전압 인가후의 저항값(소거 저항)을 안정화할 수가 있다. 그 결과, 반복 회수에 의존하지 않는 안정된 소거 저항을 실현할 수 있으므로, 적어도 소거 저항측에서 다값화를 실현할 수가 있다.
[제2 실시형태의 실시예]
도 9는, 제2 실시형태의 메모리 셀(2)에서, 비트선 B에 스위치 소자(50)를 설치함과 동시에, 스위치 소자(50)와 병렬로 전류계{電流計}(60)를 설치한 장치의 개략 구성을 도시한 것이다. 본 실시예에서는, 이 장치를 이용해서, 메모리 셀(2)의 저항 분포를 계측했다. 이 때, 전압 제어막(41)을 SiWN으로 구성하고, SiWN 의 Si와 W의 비를 적절히 조정해서, 전압 제어막(41)의 저항값을 1㏁으로 했다. 또, 도 10의 (a)∼(c)에 도시한 각종 전압 파형(비트선 전압 VB, 워드선 전압 VW, 소스선 전압 VS)으로 메모리 셀(2)의 저항 분포를 계측했다.
여기서, 기입 사이클에서는, 비트선 전압 VB를 V1(3V)로부터 제로 V로 변화시키고, 워드선 전압 VW를 제로 V로부터 V2(1.3V)로 변화시키고, 소스선 전압 VS를 V3(3V)으로 유지해서, 비트선 전압 VB의 펄스폭을 10μ초로 했다. 소거 사이클에서는, 비트선 전압 VB를 제로 V로부터 V4(1.7V)로 변화시키고, 워드선 전압 VW를 제로 V로부터 V5(2.5V)로 변화시키고, 소스선 전압 VS를 제로 V로 유지해서, 비트선 전압 VB의 펄스폭을 10μ초로 했다. 또, 판독출력 사이클에서는, 비트선 전압 VB를 V6(0.1V)으로부터 제로 V로 변화시키고, 워드선 전압 VW를 제로 V로부터 V7(2.5V)로 변화시키고, 소스선 전압 VS를 V8(0.1V)로 유지했다. 또한, 상기 제2 실시형태의 메모리 셀(2)에서 전압 제어막(41)을 층간 절연막(12)으로 치환한 것(비교예)의 결과를 도 11에 도시하고, 상기 제2 실시형태의 메모리 셀(2)의 결과(실시예)를 도 12에 도시했다. 또한, 도 11, 도 12에서, 가로축{橫軸}이 반복 회수이고, 세로축{縱軸}은 메모리 셀의 저항값이다.
도 11, 도 12로부터, 비교예에서는, 반복 회수가 증대함에 따라서 소거 저항이 서서히 커지고 있지만, 실시예에서는, 소거 저항이 반복 회수에 의존하지 않고, 거의 일정하게 되어 있었다. 이것으로부터, 본 실시예에서는, 적어도 소거 저항측에서 다값화를 실현할 수 있다는 것을 알 수 있었다.
[제3 실시형태]
본 발명의 제3 실시형태에 관계된 기억 장치는, 메모리 셀(3)을 기억 단위로 해서 매트릭스모양으로 배치한 것이다. 도 13은, 이 기억 장치의 메모리 셀(3)을 확대해서 도시한 것이다. 이 메모리 셀(3)은, 기억 소자(70)와, MOS 트랜지스터(30)를 직렬로 접속해서 형성된 것이다.
도 14는, 기억 소자(70)의 단면 구성의 1예를 도시한 것이다. 기억 소자(70)는, 전극(11), 층간 절연막(71), 전압 제어막(72), 저항 변화층(73), 전극(15)을 이 순으로 적층해서 형성된 것이다. 전극(11)이 소스선 S에 전기적으로 접속되고, 전극(15)이 MOS 트랜지스터(30)의 드레인(도시하지 않음)에 전기적으로 접속되어 있다. MOS 트랜지스터(30)의 소스(도시하지 않음)가 비트선 B에 전기적으로 접속되고, MOS 트랜지스터(30)의 게이트(도시하지 않음)가 워드선 W에 전기적으로 접속되어 있다.
여기서, 층간 절연막(71)은, 예를 들면 하드큐어 처리된 포토레지스트, SiO₂, Si₃N₄, 무기 재료(예를 들면, SiON, SiOF, Al₂O₃, Ta₂O5, HfO₂, ZrO₂), 불소계 유기 재료, 방향족계 유기 재료 등으로 이루어지고, 그의 막두께가 예를 들면 10㎛ 이하로 얇게 되어 있다. 이것에 의해, 층간 절연막(71)은, 반{半}도전체 상태로 되어 있다.
층간 절연막(71)은, 도 14에 도시한 바와 같이, 층간 절연막(71)을 관통하는 개구부(71A) 가지고 있고, 전극(11)과 접함과 동시에, 개구부(71A)를 거쳐서 전극(11)과 전압 제어막(72)이 서로 접촉하고 있다. 다시 말해, 전압 제어막(72)중 층간 절연막(71)의 개구부(71A)와의 대향 부분이 전극(11)과 접촉하고 있고, 전압 제어막(72)중 층간 절연막(71)의 개구부(71A)와의 대향 부분 이외의 부분은 층간 절연막(71)과 접함과 동시에 층간 절연막(71)을 거쳐서 전극(11)과 대향 배치되어 있다.
전압 제어막(72)은, 층간 절연막(71)의 저항값보다도 낮은 저항값을 가지는 재료, 예를 들면 SiWN으로 이루어진다. 저항 변화층(73)은, 예를 들면 Cu, Ag 및 Zn중 적어도 1종류의 금속 원소와, Te, S 및 Se중 적어도 1종류의 카르코겐 원소를 포함해서 구성되어 있고, 예를 들면 CuTeSi, GeSbTeSi, CuGeTeSi, AgTeSi, AgGeTeSi, ZnTeSi, ZnGeTeSi, CuSSi, CuGeSSi, CuSeSi, CuGeSeSi 등으로 이루어진다.
그런데, 저항 변화층(73)중 개구부(71A)에 대응하는 부분에 의해서 형성되는 저항 성분(이하, 제3 저항 성분이라고 칭한다)은, MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있고, 구체적으로는 도 4에 도시한 바와 같이, I=cVd(I는 제3 저항 성분을 흐르는 전류, V는 제3 저항 성분에 인가되는 전압, c는 계수, d는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고 있다. 그 때문에, MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 전압이 메모리 셀(1)에 인가되고 있는 경우에는, 메모리 셀(3)에 인가되는 전압이 커짐에 따라서, 제3 저항 성분에 인가되는 전압도 증가하고, 제3 저항 성분에 흐르는 전류가 제3 저항 성분에 인가되는 전압의 d승에 비례해서 증가하도록 되어 있다.
또, 기억 소자(70)에서, 전압 제어막(72)중 개구부(71A)에 대응하는 부분에 의해서 형성되는 저항 성분(이하, 제4 저항 성분이라고 칭한다) 및 저항 변화층(73)중 개구부(71A)에 대응하는 부분의 일부(바닥부{底部})와, 그 주위(전압 제어막(72) 및 층간 절연막(71)중 개구부(71A) 주위에 대응하는 부분)에 의해서 형성되는 저항 성분(이하, 제5 저항 성분이라고 칭한다)이, 저항 변화층(73)중 개구부(71A)에 대응하는 부분의 일부(상부)와 전극(11)에 의해서 서로 전기적으로 병렬 접속되어 있다.
여기서, 제4 저항 성분은, MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있고, 구체적으로는 도 5에 도시한 바와 같이, I=eVf(I는 제6 저항 성분을 흐르는 전류, V는 제4 저항 성분에 인가되는 전압, e는 계수, f는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고 있다. 그 때문에, MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 전압이 메모리 셀(3)에 인가되고 있는 경우에는, 메모리 셀(3)에 인가되는 전압이 커짐에 따라서, 제4 저항 성분에 인가되는 전압도 증가하고, 제4 저항 성분에 흐르는 전류가 제4 저항 성분에 인가되는 전압의 f승에 비례해서 증가하도록 되어 있다.
또, 제5 저항 성분은, 제4 저항 성분의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성, 즉, MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있다. 이 제5 저항 성분도, 구체적으로는 도 5에 도시한 바와 같이, I=eVf(I는 제5 저항 성분을 흐르는 전류, V는 제5 저항 성분에 인가되는 전압, e는 계수, f는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고 있다. 그 때문에, MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 전압이 메모리 셀(3)에 인가되고 있는 경우에는, 메모리 셀(3)에 인가되는 전압이 커짐에 따라서, 제5 저항 성분에 인가되는 전압도 증가하고, 제5 저항 성분에 흐르는 전류가 제5 저항 성분에 인가되는 전압의 f승에 비례해서 증가하도록 되어 있다. 또한, 제4 저항 성분의 e, f와, 제5 저항 성분의 e, f는 서로 다르다.
여기서, 승수 f는, 제3 저항 성분의 승수 d보다도 작은 값으로 되어 있고, 제4 및 제5 저항 성분의 저항값은, 제3 저항 성분의 저항값보다도 작은 값으로 되어 있다. 그 때문에, 제3 저항 성분이 고저항 상태로 되어 있을 때에는, 기억 소자(70) 전체의 저항값에서, 제3 저항 성분의 일부와 제4 저항 성분으로 이루어지는 저항 성분에 병렬 접속된 제5 저항 성분이 제3 저항 성분의 일부와 제4 저항 성분으로 이루어지는 저항 성분보다도 지배적으로 된다.
이것에 의해, 본 실시형태에서는, 기억 소자(70)에 기입 및 소거 전압을 반복해서 인가했을 때에, 반복 회수의 증대에 수반해서, 소거 전압 인가후의 제3 저항 성분이 서서히 커진 경우이더라도, 기억 소자(70) 전체의 저항값에서, 제3 저항 성분의 일부와 제4 저항 성분으로 이루어지는 저항 성분에 병렬 접속된 제5 저항 성분이 제3 저항 성분의 일부와 제4 저항 성분으로 이루어지는 저항 성분보다도 지배적으로 되어 있으므로, 기억 소자(70) 전체의 소거 전압 인가후의 저항값(소거 저항)을 안정화 할 수가 있다. 그 결과, 반복 회수에 의존하지 않는 안정된 소거 저항을 실현할 수 있으므로, 적어도 소거 저항측에서 다값화를 실현할 수가 있다.
또, 본 실시형태에서는, 저항 변화층(73)중 개구부(71A)에 대응하는 부분에 의해서 형성되는 저항 성분(제3 저항 성분)의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성, 즉 MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지는 전압 제어막(72)이, 개구부(71A)와의 대향 부분에서, MOS 트랜지스터(30)와 함께, 저항 변화층(73)중 개구부(71A)에 대응하는 부분에 흐르는 전류를 제한하는 보호 저항으로서, 저항 변화층(73)중 개구부(71A)에 대응하는 부분과 전기적으로 직렬 접속되어 있다. 이것에 의해, 저항 변화층(73)을 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 기억 소자(70)에 인가하기 위해서 메모리 셀(3)에 전압을 인가했을 때에, MOS 트랜지스터(30)에는, 제3 저항 성분 및 제4 저항 성분에 의해서 분압된 전압이 인가되므로, 메모리 셀(3)에 인가한 전압을 MOS 트랜지스터(30)에 의해서 전류 제한이 그다지 가해지지 않는 범위내의 값으로 하는 것이 가능해진다.
그 결과, 종래에서는, 예를 들면 도 6의 파선으로 도시한 바와 같이, 메모리 셀(3)에 큰 전압(VBS)을 인가했을 때에, MOS 트랜지스터(30)의 전류 제한에 의해서, 저항 변화층(73)중 개구부(71A)에 대응하는 부분에 인가되는 전압(VA)을 크게 하는 것이 곤란하게 되어 있던데 대해서, 본 실시형태에서는, 예를 들면 도 6의 실선으로 도시한 바와 같이, 메모리 셀(3)에 큰 전압(VBS)을 인가했을 때에, 저항 변화층(73)중 개구부(71A)에 대응하는 부분에 인가되는 전압(VA)을, 메모리 셀(3)에 인가된 전압(VBS)의 크기에 따라 크게 할 수가 있다. 따라서, 본 실시형태에서는, 고저항 상태 또는 저저항 상태로 변화시키는데 필요한 전압을 저항 변화층(73)중 개구부(71A)에 대응하는 부분에 인가할 수가 있다.
[제3 실시형태의 실시예]
도 15는, 제3 실시형태의 메모리 셀(3)의 1실시예에서 계측한 전류 전압 특성을 도시한 것이다. 본 실시예에서는, 층간 절연막(71)을 두께 10㎚의 Si3N4, 전압 제어막(72)을 SiWN, 저항 변화층(73)을 두께 26㎚의 CuGeSiTe로 구성했다. 또, 층간 절연막(71)의 개구부(71A)의 내경(직경)을 60㎚로 했다.
도 15로부터, 메모리 셀(3)의 전류값이 전압값의 대략 2.6승에 비례하고 있고, 제5, 제6 및 제7 저항 성분은 각각, MOS 트랜지스터(30)의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가지고 있다는 것을 알 수 있었다.
도 16은, 비교예로서, 제3 실시형태의 메모리 셀(3)에서 전압 제어막(72)을 없앤 것의 개략 구성을 도시한 것이다. 비교예에 관계된 기억 소자(170)에서는, 층간 절연막(71)의 개구부(71A)에서, 저항 변화층(73)과 전극(11)을 서로 접촉시켰다. 우선, 소거 전압의 조건마다, 실시예에 관계된 기억 소자(70)와, 비교예에 관계된 기억 소자(170)를 각각 20개 준비하고, 온도 가속 시험전에 기억 소자(70, 170)의 저항값을 측정했다. 그 후, 저항값을 측정한 후의 기억 소자(70, 170)를 1시간, 130도의 진공층내에 보관해서 온도 가속 시험을 행한 후에 기억 소자(70, 170)의 저항값을 재차 측정했다. 도 17에 비교예에 관계된 기억 소자(170)의 측정 결과를, 도 18에 실시예에 관계된 기억 소자(70)의 측정 결과를 각각 도시했다. 또한, 소거시의 MOS 트랜지스터(30)의 전압을 3.4V로 하고, 소거 전압의 조건을 1.6V, 2V, 2.8V로 했다.
도 17, 도 18로부터, 전압 제어막(72)을 구비한 실시예에 관계된 기억 소자(70)의 쪽이, 전압 제어막(72)을 구비하고 있지 않은 비교예에 관계된 기억 소자(170)에 비해서, 온도 가속 시험전의 저항 분포가 안정되어 있고, 또한 온도 가속 시험후의 저항 분포가 가속 시험전의 저항 분포와 거의 똑같고, 보존유지 특성이 우수하다는 것을 알 수 있었다.
이상, 실시형태 및 실시예를 들어 본 발명의 기억 소자 및 기억 장치에 대해서 설명했지만, 본 발명은 상기 실시형태 등에 한정되는 것은 아니며, 본 발명의 기억 소자 및 기억 장치의 구성은, 상기 실시형태 등과 마찬가지 효과를 얻는 것이 가능한 한도{限}에 있어서 자유롭게 변형가능하다.
예를 들면, 이온원 층(14)에 포함되는 층수는 2개에 한정되는 것은 아니며, 3개 이상 또는 1개이더라도 좋다.
1, 2, 3: 메모리 셀, 10: 기억 소자, 20: 비선형 저항 소자, 30: MOS 트랜지스터, 11: 전극, 12: 층간 절연막, 12A: 개구부, 13: 저항 변화층, 14: 이온원 층, 15: 전극, 41: 전압 제어막, 41A: 개구부, 50: 스위치 소자, 60: 전류계, 70: 기억 소자, 71: 층간 절연막, 71A: 개구부, 72: 전압 제어막, 73: 저항 변화층, 170: 기억 소자.

Claims (19)

  1. MOS 트랜지스터와, 기억 소자와, 제1 비선형{非線形} 저항 소자를 전기적으로 직렬 접속해서 이루어지는 메모리 셀로서,
    상기 기억 소자는, 상기 MOS 트랜지스터의 비선형 전류 전압 특성과는 역{逆}의 비선형 전류 전압 특성을 가짐과 동시에, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하고,
    상기 제1 비선형 저항 소자는, 상기 기억 소자의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가지는
    메모리 셀.
  2. 제1항에 있어서,
    상기 MOS 트랜지스터는, I=aVb(I는 상기 MOS 트랜지스터를 흐르는 전류, V는 상기 MOS 트랜지스터에 인가되는 전압, a는 계수, b는 1미만의 승수{乘數; power})로 표시되는 비선형 전류 전압 특성을 가지고,
    상기 기억 소자는, I=cVd(I는 상기 기억 소자를 흐르는 전류, V는 상기 기억 소자에 인가되는 전압, c는 계수, d는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고,
    상기 제1 비선형 저항 소자는, I=eVf(I는 상기 제1 비선형 저항 소자를 흐르는 전류, V는 상기 제1 비선형 저항 소자에 인가되는 전압, e는 계수, f는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지는 메모리 셀.
  3. 제2항에 있어서,
    상기 승수 f는, 상기 승수 d보다도 작은 메모리 셀.
  4. 제1항에 있어서,
    상기 기억 소자와 전기적으로 병렬 접속된 제2 비선형 저항 소자를 구비하고,
    상기 제2 비선형 저항 소자는, 상기 기억 소자의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가짐과 동시에, 상기 기억 소자가 고저항 상태로 되어 있을 때에 상기 기억 소자의 저항값보다도 낮은 저항값을 가지는 메모리 셀.
  5. 제1항에 있어서,
    상기 제2 비선형 저항 소자는, I=gVh(I는 상기 제2 비선형 저항 소자를 흐르는 전류, V는 상기 제2 비선형 저항 소자에 인가되는 전압, g는 계수, h는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지는 메모리 셀.
  6. 제5항에 있어서,
    상기 승수 h는, 상기 승수 d보다도 작은 메모리 셀.
  7. MOS 트랜지스터와, 서로 전기적으로 병렬 접속된 기억 소자 및 비선형 저항 소자를 전기적으로 직렬 접속해서 이루어지는 메모리 셀로서,
    상기 기억 소자는, 상기 MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하고,
    상기 비선형 저항 소자는, 상기 기억 소자의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가짐과 동시에, 상기 기억 소자가 고저항 상태로 되어 있을 때에 상기 기억 소자의 저항값보다도 낮은 저항값을 가지는
    메모리 셀.
  8. 제7항에 있어서,
    상기 MOS 트랜지스터는, I=aVb(I는 상기 MOS 트랜지스터를 흐르는 전류, V는 상기 MOS 트랜지스터에 인가되는 전압, a는 계수, b는 1미만의 승수)로 표시되는 비선형 전류 전압 특성을 가지고,
    상기 기억 소자는, I=cVd(I는 상기 기억 소자를 흐르는 전류, V는 상기 기억 소자에 인가되는 전압, c는 계수, d는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지고,
    상기 비선형 저항 소자는, I=eVf(I는 상기 비선형 저항 소자를 흐르는 전류, V는 상기 비선형 저항 소자에 인가되는 전압, e는 계수, f는 1보다 큰 승수)로 표시되는 비선형 전류 전압 특성을 가지는 메모리 셀.
  9. 제8항에 있어서,
    상기 승수 f는, 상기 승수 d보다도 작은 메모리 셀.
  10. MOS 트랜지스터와, 기억 소자와, 비선형 저항 소자를 전기적으로 직렬 접속해서 이루어지는 메모리 셀로서,
    상기 기억 소자는, 제1 전극과, 개구부를 가짐과 동시에 상기 제1 전극과 접하는 층간 분리막과, 상기 층간 분리막과 접함과 동시에 상기 개구부를 거쳐서 상기 제1 전극과 접하는 저항 변화층과, 상기 저항 변화층과 접하는 이온원 층과, 상기 이온원 층과 접하는 제2 전극을 가지고,
    상기 저항 변화층은, 상기 MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하고,
    상기 비선형 저항 소자는, 상기 저항 변화층의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가지는
    메모리 셀.
  11. 제10항에 있어서,
    상기 층간 분리막은, 절연 재료로 이루어지는 메모리 셀.
  12. 제10항에 있어서,
    상기 저항 변화층은, 희토류 산화물, 희토류 질화물, 규소 산화물 또는 규소 질화물을 포함하고,
    상기 이온원 층은, Cu, Ag 및 Zn중 적어도 1종류의 금속 원소와, Te, S 및 Se중 적어도 1종류의 카르코겐 원소를 포함하는 메모리 셀.
  13. MOS 트랜지스터와, 기억 소자를 전기적으로 직렬 접속해서 이루어지는 메모리 셀로서,
    상기 기억 소자는, 제1 전극과, 개구부를 가짐과 동시에 상기 제1 전극과 접하는 층간 분리막과, 상기 층간 분리막과 접함과 동시에 상기 개구부를 거쳐서 상기 제1 전극과 접하는 저항 변화층과, 상기 저항 변화층과 접하는 이온원 층과, 상기 이온원 층과 접하는 제2 전극을 가지고,
    상기 저항 변화층은, 상기 MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하고,
    상기 층간 분리막은, 상기 저항 변화층의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가짐과 동시에, 상기 저항 변화층이 고저항 상태로 되어 있을 때에 상기 저항 변화층의 저항값보다도 낮은 저항값을 가지는
    메모리 셀.
  14. 제13항에 있어서,
    상기 층간 분리막은, SiWN으로 이루어지는 메모리 셀.
  15. 제13항에 있어서,
    상기 저항 변화층은, 희토류 산화물, 희토류 질화물, 규소 산화물 또는 규소 질화물을 포함하고,
    상기 이온원 층은, Cu, Ag 및 Zn중 적어도 1종류의 금속 원소와, Te, S 및 Se중 적어도 1종류의 카르코겐 원소를 포함하는 메모리 셀.
  16. MOS 트랜지스터와, 기억 소자를 전기적으로 직렬 접속해서 이루어지는 메모리 셀로서,
    상기 기억 소자는, 제1 전극과, 개구부를 가짐과 동시에 상기 제1 전극과 접하는 층간 분리막과, 상기 층간 분리막과 접함과 동시에 상기 개구부를 거쳐서 상기 제1 전극과 접하는 전압 제어막과, 상기 전압 제어막과 접하는 저항 변화층과, 상기 저항 변화층과 접하는 제2 전극을 가지고,
    상기 저항 변화층은, 상기 MOS 트랜지스터의 비선형 전류 전압 특성과는 역의 비선형 전류 전압 특성을 가짐과 동시에, 인가된 전압의 극성에 따라 고저항 상태 또는 저저항 상태로 변화하고,
    상기 전압 제어막은, 상기 저항 변화층의 비선형 전류 전압 특성과 공통의 비선형 전류 전압 특성을 가짐과 동시에, 상기 저항 변화층이 고저항 상태로 되어 있을 때에 상기 저항 변화층의 저항값보다도 낮은 저항값을 가지는
    메모리 셀.
  17. 제16항에 있어서,
    상기 층간 분리막은, 절연 재료로 이루어지는 메모리 셀.
  18. 제16항에 있어서,
    상기 전압 제어막은, SiWN으로 이루어지는 메모리 셀.
  19. 제16항에 있어서,
    상기 저항 변화층은, Cu, Ag 및 Zn중 적어도 1종류의 금속 원소와, Te, S 및 Se중 적어도 1종류의 카르코겐 원소를 포함하는 메모리 셀.
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