TW200947674A - Memory cell - Google Patents

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TW200947674A
TW200947674A TW097145533A TW97145533A TW200947674A TW 200947674 A TW200947674 A TW 200947674A TW 097145533 A TW097145533 A TW 097145533A TW 97145533 A TW97145533 A TW 97145533A TW 200947674 A TW200947674 A TW 200947674A
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memory
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Shuichiro Yasuda
Katsuhisa Aratani
Akira Kouchiyama
Tetsuya Mizuguchi
Satoshi Sasaki
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Sony Corp
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200947674 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種具備可變電阻元件之記憶胞。 【先前技術】 一般而言’使用NOR型或NAND型快閃記憶體作為資料儲 存用之半導體非揮發性記憶體。然而，於上述快閃記憶體 中，寫入、刪除時需要較大電壓，又，注入至浮動閘極之 電子個數受到限制等，因此指出其已達到微細化之極限。 目前’作為可超出微細化之極限之新一代非揮發性記憶 體 ’ 乂 出 PRAM(Phase Change Random Access Memory ,相 變化隨機存取記憶體）及PMC(Programmable Metallization
Cell ’可編程金屬單元）等電阻變化型記憶體（專利文獻1、 2 ’非專利文獻1〜3)。專利文獻2、非專利文獻卜3中所揭示 之記憶體包含於電極間夾持有電阻變化層之簡單構造，專 利文獻1中所揭示之記憶體成為於電極間夾持有離子源層 及電阻變化層之構造。業者認為，於PMC及PRAM中，原子 或離子藉由熱或電場而移動，藉由形成導電通道而呈現電 阻變化。 [專利文獻1]日本專利特開2〇〇6 196537 [專利文獻2]曰本專利特開2〇〇6_322188 [非專利文獻 1] Szot，et ai” Nature Material 1614 p. 312 (2006) [非專利文獻2]阪本等人著，個體電解質記憶體應用物 理 75 p. 1 126 2006年 9 月 133442.doc 200947674 [非專利文獻3]澤著，利用過渡金屬氧化物之電阻變化型 非揮發ί生記憶體，應用物理75 p.11〇9 2〇06年9月 【發明内容】 為製过較之快閃記憶體更廉價之 ^ 、 刪必須實現多值化1理上幾乎所有電阻變二憶 體均可實現多值化，但實際上，為了實現多值化必須適當 ' 地控制電阻變化型記憶體之電阻值。 通常，於電阻變化型記憶體中，作為記憶元件之可變電 Ρ且兀件係與電晶體或電流限制用保護電阻串聯連接，藉由 電晶體或電流限制用保護電阻而限制流向可變電阻元件之 電流，由此，能規定可變電阻元件之電阻值。 例如，如圖19所示，電阻變化型記憶體中，冑由記憶元 件11 0及電晶體120串聯連接而成之記憶胞丨〇〇作為記憶單 位且配置成矩陣&，記憶元件11〇之一端電性連接於源極線 s，而記憶元件110之另一端電性連接於電晶體12〇之汲極 ❹(未圖示）進而，電a曰體12〇之源極（未圖示）電性連接於位 元線B，電晶體120之閘極（未圖示）電性連接於字元線w。於 該電阻變化型記憶體中，藉由電晶體12〇而限制流向記憶元 -件110之電流。 然而，可變電阻元件之電流電壓特性並非歐姆特性，而 為電流與較電壓之一次方更大之乘數成比例之非線性故 而，若施加於電阻變化型記憶體上的電壓變大，則存在由 於電晶體之電流限制而難以將使其變化為高電阻狀態或低 電阻狀態所需的電壓施加於可變電阻元件。 133442.doc 200947674 又’於電阻變化型記憶體中，若向可變電阻元件反覆施 加寫入及删除電壓’則存在隨著反覆次數之增加而刪除電 阻緩緩變大之問題。 本發明係鑒於該問題點而完成者，其目的在於提供一種 能藉由適當地控制電阻值，而將使其變化為高電阻狀態或 低電阻狀態所需之電壓施加於可變電阻元件，或實現不依 賴反於複次數的穩定的刪除電阻之記憶胞。 本發明之第1記憶胞係電性串聯連接MOS電晶體、記憶元 件及第1非線性電阻元件而成。記憶元件具有與MOS電晶體 之非線性電流電壓特性相反的非線性電流電壓特性，且根 據所施加之電壓之極性而變化為高電阻狀態或低電阻狀 態。另一方面，第1非線性電阻元件具有與記憶元件之非線 性電流電壓特性共同的非線性電流電壓特性。 本發明之第1記憶胞中，具有與MOS電晶體之非線性電流 電壓特性相反的非線性電流電壓特性之第1非線性電阻元 件電性串聯連接於MOS電晶體及具有與MOS電晶體之非線 性電流電壓特性相反的非線性電流電壓特性之記憶元件。 藉此’為了將使其變化為高電阻狀態或低電阻狀態所需之 電壓施加於記憶元件而向第1記憶胞施加電壓時，M〇S電晶 體上被施加由記憶元件及第1非線性電阻元件所分壓之電 壓’故而可將施加於第丨記憶胞之電壓藉由M〇s電晶體而設 為幾乎不受電流限制之範圍内的值。 本發明之第2記憶胞係電性串聯連接m〇s電晶體、互相電 性並聯連接之記憶元件及非線性電阻元件而成。此處，記 133442.doc 200947674 隐元件具有與MOS電晶體之非線性電流電壓特性相反的非 線性電流電壓特性，且根據所施加之電壓之極性，而變化 為高電阻狀態或低電阻狀態。另一方面，非線性電阻元件 具有與記憶元件之非線性電流電壓特性共同的非線性電流 、 電壓特性，且當記.隐元件成為高電阻狀態時，具有較之記 憶元件的電阻值低之電阻值。 本發明之第2記憶胞中，非線性電阻元件與記憶元件電性 並聯連接，並且與M〇S電晶體電性串聯連接，該非線性電 9 阻元件具有與M〇S電晶體之非線性電流電壓特性相反的非 線陡電"IL電壓特性，且具有較記憶元件的電阻值低的電阻 值。此處，非線性電阻元件具有較記憶元件的電阻值低之 電阻值’故备δ己憶元件成為尚電阻狀態時，整個第2記憶胞 之電阻值中，並聯連接於記憶元件之非線性電阻元件的電 阻值較記憶元件之電阻值更具有支配性。 本發明之第3記憶胞係電性串聯連接M〇s 〇件及非線性電阻元件而成。此處，記Μ件具有第 設有開口部且與第i電極相連接之層間分離膜、與層間分離 膜相連接且經由開口部而與第丨電極相連接之電阻變化 層、與電阻變化層相連接之離子源層、以及與離子源層相 連接之第2電極。電阻變化層具有與M〇s電晶體之非線性電 流電壓特性相反的非線性電流電壓特性，且根據所施加之 電壓之極性而變化為高電阻狀態或低電阻狀態。又，非線 性電阻7L件具有與電阻變化層之非線性電流電壓特性共同 的非線性電流電壓特性。 I33442.doc 200947674 本發明之第3記憶胞中，具有與河〇3電晶體之非線性電流 電壓特性相反的非線性電流電壓特性之非線性電阻元件電 性串聯連接於MOS電晶體及具有與M0S電晶體之非線性電 流電壓特性相反的非線性電流電壓特性之記憶元件。藉 此，為了將使其變化為高電阻狀態或低電阻狀態所需之電 壓施加於記憶元件而向第3記憶胞施加電壓時，M〇s電晶體 上被施加由記憶元件及非線性電阻元件所分壓之電壓故 而可將施加於第3記憶胞之電壓藉由M〇s電晶體而設為幾 乎不受電流限制之範圍内的值。 本發明之第4記憶胞係電性串聯連接m〇s電晶體記憶元 件而成。此處，記憶元件具有第丨電極、設有開口部且與第 1電極相連接之層間分離膜、與層間分離膜相連接且經由開 口部而與第1電極相連接之電阻變化層、與電阻變化層相連 接之離子源層、以及與離子源層相連接之第2電極。電阻變 化層具有與MOS電晶體之非線性電流電壓特性相反的非線 性電流電壓特性，且根據所施加之電壓之極性而變化為高 電阻狀態或低電阻狀態。又，層間分離膜具有與電阻變化 層之非線性電流電壓特性共同的非線性電流電壓特性，且 當電阻變化層成為尚電阻狀態時，具有較電阻變化層的電 阻值低之電阻值。 本發明之第4記憶胞中，層間分離膜與電阻變化層電性並 聯連接，並且與MOS電晶體電性_聯連接，該層間分離膜 具有與MOS電晶體之非線性電流電壓特性相反的非線性電 流電壓特性，且具有較電阻變化層的電阻值低之電阻值。 133442.doc -10· 200947674 此處，層間分離膜具有較電阻變化層的電阻值低之電阻 值，故而當電阻變化層成為高電阻狀態時，於整個第4記憶 胞之電阻值中，並聯連接於電阻變化層之層間分離膜的電 阻值較電阻變化層的電阻值更具有支配性。 本發明之第5記憶胞係電性串聯連接M〇s電晶體及記憶 元件而成。此處，記憶元件具有第丨電極、設有開口部且與 第1電極相連接之層間分離膜、與層間分離膜相連接且經由 開口部而與第1電極相連接之電壓控制膜、與電壓控制膜相 連接之電阻變化層、以及與電阻變化層相連接之第2電極。 電阻變化層具有與MOS電晶體之非線性電流電壓特性相反 的非線性電流電壓特性，且根據所施加之電壓之極性而變 化為高電阻狀態或低電阻狀態。又，電壓控制膜具有與電 阻變化層之非線性電流電壓特性共同的非線性電流電壓特 性，且當電阻變化層成為高電阻狀態時，具有較之電阻變 化層的電阻值低之電阻值。 本發明之第5 s己憶胞中，電壓控制膜於開口部與電阻變化 層中之與開口部對向的部分電性_聯連接，而且電壓控制 膜及層間分離膜中與開口部之周圍相對應之部分與電阻變 化層及電麼控制膜中與開口部之對向部分電性並聯連接， 該電壓控制膜具有與M〇S電晶體之非線性電流電壓特性相 反的非線性電流電壓特性，且具有較電阻變化層的電阻值 低之電阻值。藉此’為了將使其變化為高電阻狀態或低電 阻狀態所需之電壓施加於電阻變化層而向第5記憶胞施加 電麼時，MOS電晶體上被施加由電阻變化層及電麼控制膜 133442.doc 200947674 所刀壓之電壓，故而可將施加於第5記憶胞之電壓藉由m〇S 電晶體而設為幾乎不受電流限制之範圍内的值。又，層間 分離膜具有較電阻變化層的電阻值低之電阻值，故而當電 阻變化層成為高電阻狀態時，於整個第5記憶胞之電阻值 中，與電壓控制膜及層間分離膜中之與開口部對向的部分 並聯連接之部分的電阻值，較電阻變化層及電壓控制膜中 _ 之與開口部對向的部分之電阻值更具有支配性。 根據本發明之第丨記憶胞，將具有與]^〇8電晶體之非線性 電流電壓特性相反的非線性電流電壓特性之第1非線性電*❹ 阻元件電性串聯連接於M〇s電晶體及具有與m〇s電晶體之 非線性電流電壓特性相反的非線性電流電壓特性之記憶元 件，故而可將施加於第i記憶胞之電壓藉由M〇s電晶體而設 為幾乎不又電流限制的範圍内的值。藉此，可將使其變化 為高電阻狀態或低電阻狀態所需之電壓施加於記憶元件。 根據本發明之第2記憶胞，將具有與MOS電晶體之非線性 電流電麼特性相反的非線性電流電廢特性，且具有較記憶 元件的電阻值低之電阻值的非線性電阻元件與記憶元件電 〇 性並聯連接，並且與MOS電晶體電性串聯連接，故而當記 憶兀·件成為高電阻狀態時，於第2記憶胞整體之電阻值中， * 並聯連接於記憶元件之非線性電阻元件的電阻值較記憶元 件的電阻值更具有支配性。藉此，可實現不依賴於反覆次 數的穩定刪除電阻。 根據本發明之第3記憶胞，將具有與MOS電晶體之非線性 電流電壓特性相反的非線性電流電壓特性之非線性電阻元 133442.doc •12· 200947674 件電性串聯連接於MOS電晶體及具有與M〇s電晶體之非線 性電流電壓特性相反的非線性電流電壓特性之記憶元件， 故而可將施加於第3記憶胞之電壓藉由M〇s電晶體而設為 戎乎不焚電流限制之範圍内的值。藉此，可將使其變化為 商電阻狀態或低電阻狀態所需之電壓施加於記憶元件。 根據本發明之第4記憶胞，將層間分離膜與電阻變化層電 性並聯連接，並且與MOS電晶體電性串聯連接，該層間分 離膜係具有與MOS電晶體之非線性電流電壓特性相反的非 線性電流電壓特性且具有較電阻變化層的電阻值低之電阻 值，故而當電阻變化層成為高電阻狀態時，於第4記憶胞整 體之電阻值中，並聯連接於電阻變化層之層間分離膜的電 阻值較電阻變化層的電阻值更具有支配性。藉此，可實現 不依賴於反覆次數的穩定刪除電阻。 根據本發明之第5記憶胞，將電壓控制膜於開口部與電阻 變化層中與開口部之對向部分電性串聯連接，該電壓控制 膜係具有與MOS電晶體之非線性電流電壓特性相反的非線 性電流電壓特性且具有較電阻變化層的電阻值低之電阻 值’並且將電壓控制膜及層間分離膜中之與開口部周圍相 對應之部分電阻變化，可將施加於第5記憶胞之電壓藉由 MOS電晶體而設為幾乎不受電流限制之範圍内的值。藉 此’可將使其變化為高電阻狀態或低電阻狀態所需之電磨 施加於記憶元件。又，電阻變化層成為高電阻狀態時，於 整個第5記憶胞之電阻值中，與電壓控制膜及層間分離膜中 與開口部對向的部分並聯連接之部分的電阻值較電阻變化 133442.doc -13· 200947674 層及電壓控制膜甲與開口部之對向部分之電阻值更具有支 配!·生。藉此，可實現不依賴於反覆次數的穩定刪除電阻。 【實施方式】 以下，參照圖式對本發明之實施形態加以詳細說明。 [第1實施形態] 本發明之第1實施形態之記憶裝置係以記憶胞丨作為記憶 早位而配置成矩陣狀者。圖i係將該記憶裝置之記憶胞丨放 大表不者。該記憶胞1係由記憶元件10、非線性電阻元件 20、MOS(Metal Oxide Semiconductor ’ 金屬氧化物半導體） 電晶體30串聯連接而形成者。 圖2係表示記憶元件10之剖面構成之一例者。記憶元件1〇 係由電極11、層間絕緣膜12、電阻變化層13、離子源層Μ、 電極15依序積層而形成者。電極n電性連接於源極線s，電 極15經由非線性電阻元件2〇而電性連接sM〇s電晶體”之 汲極（未圖示）°M0S電晶體3〇之源極（未圖示）電性連接於位 元線B，MOS電晶體30之閘極（未圖示）電性連接於字元線 W。 此處，電極11、1 5係由半導體製程中使用之配線材料， 例如 TiW、Ti、W、WN、Cu、^、M〇、Ta、TaN、矽化物 等所構成。又，層間絕緣膜12係由例如經高溫處理之光阻 劑、Si02、Si3N4、無機材料（例如 Si〇N、Si〇F、Al2〇3、Ta2〇5、
Hf〇2、ZrOJ、氟系有機材料、芳香族系有機材料等絕緣材 料所構成。該層間絕緣膜丨2如圖2所示，具有貫通層間絕緣 膜12之開口部12A，與電極U相連接，並且電極11與電阻變 133442.doc •14· 200947674 化層i3經由開口部12A而互相接觸。即，電阻變化層η中與 層間絕緣媒12之開口部12A對向的部分與電極叫連接電 阻變化層u中與層間絕緣膜12之開口部12a對向的部分以 外之部分與層間絕緣膜12相連接、且經由層間絕緣膜咖 . #電極11對向配置。電阻變化層13係由絕緣材料或半導體 材料構成，具體而言，係由稀土類氧化物、稀土類氮化物、 . 矽氧化物、矽氮化物等所構成，例如係由Gd〇x構成。該電 阻變化層13如下所述’具有以下功能：根據藉由向電極η、 # 15施加電麼而於電極1卜15間所產生之電場的方向（電壓之 極性），而變化為高電阻狀態或低電阻狀態。 離子源層14例如如圖2所示，成為由連接於電阻變化層13 之第1離子源層14Α、連接於電極15之第2離子源層14Β積層 而成之兩層構造。第1離子源層14Α係例如含有Cu、Ag&Zn 中之至少一種金屬元素與Te、s&Set之至少一種硫族元素 而構成，例如由 CuTeSi、GeSbTeSi、CuGeTeSi、AgTeSi、 ❹ AgGeTeSi、ZnTeSi、ZnGeTeSi、CuSSi、CuGeSSi、CuSeSi、
CuGeSeSi等而構成。第2離子源層mb係例如含有Zr、Cll、
Ag及Zn中之至少一種金屬元素而構成，例如由、
CuGeZr、AgZr、AgGeZr、ZnZr、ZnGeZr等而構成。 此處，Cu、Ag、Zn成為陽離子時，係容易於離子源層14 内、電阻變化層13内移動之元素。Si係可將離子源層14非 晶質化，使離子源層14之結晶化溫度上升之元素。因此， 當離子源層14中含有適量si之情形時，可抑制由製程時所 受之熱專而引起之結晶化等狀態變化’使記憶動作之穩定 133442.doc 200947674 性提高。 然而’ MOS電晶體30通常如圖3所示，具有由i=avb(i係流 於MOS電晶體30之電流’ V係施加於m〇S電晶體3〇之電 壓，a為係數，b為小於1之乘數）所表示之非線性電流電壓 特性。因此，隨著所施加之電壓變大，流動之電流的增加 篁變慢（即MOS電晶體30達到飽和），故M〇s電晶體3〇作為 · 限制流向記憶元件10之電流的保護電阻而發揮功能。另一 _ 方面，記憶元件10，主要於電阻變化層13中具有與河〇3電 晶體30之非線性電流電壓特性相反的非線性電流電壓特 〇 性，具體而言，如圖4所示，具有由I=cVd(I係記憶元件1〇 上流動之電流，V係施加於記憶元件丨〇之電壓，e為係數，d 為大於1之乘數）所表示之非線性電流電壓特性。因此，於 藉由MOS電晶體30將幾乎不受電流限制之範圍内的電壓施 加於δ己憶胞1之情形時，隨著施加於記憶胞丨之電壓變大， 施加於記憶元件10之電壓亦增加，流向記憶元件10之電流 與施加於記憶元件10之電壓之4次方成比例地增加。 非線性電阻元件20例如具有與記憶元件1 〇相同之積層構 ◎ 造’主要於電阻變化層中具有與記憶元件1〇之非線性電流 電壓特性共同的非線性電流電壓特性，即與電晶體-之非線性電流電壓特性相反的非線性電流電壓特性。該非 線性電阻兀件2G如圖5所示，具有由I=eVf(I#流於非線性電 阻το件2〇之電流’ v係施加於非線性電阻元件20之電麼，e 為係數f為大於1之乘數）所表示之非線性電流電屡特性。 因此’於藉由MOS電晶體3〇將幾乎不受電流限制之範圍内 133442.doc •16- 200947674 的電壓施加於記憶胞1之情形時，隨著施加於記憶胞丨之電 壓變大，施加於非線性電阻元件20之電壓亦增加，流向非 線性電阻元件20之電流與施加於非線性電阻元件2〇之電壓 之f次方成比例地增加。 此處，乘數f成為較記憶元件1〇之乘數4更小的值，非線 性電阻7L件20之電阻值成為較之記憶元件1〇的電阻值更小 的值。因此，隨著所施加之電壓變大，流動之電流的增加 S變慢，故而非線性電阻元件2〇與m〇S電晶體30同樣作為 限制流向記憶元件1 〇的電流之保護電阻而發揮功能。 以下，對本實施形態之記憶裝置（記憶胞丨）之動作加以說 明。 (寫入） 若向電極15施加正電位（+電位），並且向電極丨丨施加負電 位（-電位）或零電位，使電流自離子源層14流向電阻變化層 13 ’則自離子源層14起，使、Ag及Zn中之至少一種金屬 元素離子化而向電阻變化層13内擴散，於電極丨丨側與電子 結合而析出，或者，以擴散於電阻變化層13内部之狀態而 保留。結果，於電阻變化層13之内部形成大量含有CU、Ag 及Zn中之至少一種金屬元素的電流通道，或於電阻變化層 13内部形成大量的由Cu、Ag及Zn中之至少一種金屬元素所 導致之缺陷’電阻變化層！3之電阻值變低。此時，離子源 層14之電阻值本來較電阻變化層13記錄前之電阻值低故 而’因電阻變化層1 3之電阻值變低，整個記憶元件1 Q之電 阻值亦變低（即，記憶元件10接通）。再者，此時，整個記憶 133442.doc 17 200947674 元件ίο之電阻成為寫入電阻。 其後，若使施加於電極11、15之電壓為零，且使施加於 記憶元件10之電壓為零，則記憶元件丨〇之電阻值保持變低 之狀態。如此，實施信息之記錄（寫入）。 (刪除） 繼而’若向電極15施加負電位（·電位），並且向電極〗丨施 加正電位（+電位）或零電位，而使電流自電阻變化層丨3流向 離子源層14，則電阻變化層13内所形成之電流通道、或構 成雜質能階之Cu、Ag及Zn中之至少一種金屬元素離子化， 且於電阻變化層13内移動，而返回至離子源層丨4側。結果， 電流通道或缺陷自電阻變化層13内消失，電阻變化層13之 電阻值變咼。此時，離子源層丨4之電阻值本來就低，故而， 因電阻變化層13之電阻值變高，記憶元件丨〇整體之電阻值 亦變高（即，記憶元件1〇斷開”再者，此時，整個記憶元件 10之電阻成為刪除電阻。 其後，若使施加於電極11、15之電壓為零，且使施加於 6己憶元件10之電壓為零，則記憶元件i 〇之電阻值保持變高 之狀態。如此’刪除所記錄之信息。 並且，藉由反覆進行上述過程，可於記憶元件10上反覆 s己錄信息（寫入）、及刪除所記錄之信息。 此時，例如將整個記憶元件1〇之電阻成為寫入電阻之狀 態（電阻值較低之狀態）對應於信息「L，而將整個記憶元 件1 〇之電阻成為刪除電阻之狀態（電阻值較高之狀態）對應 ^ 〇」，則可藉由向電極1 5施加正電位（+電位）而將 133442.doc -18- 200947674
記憶元件1 〇之信息自「〇」變為「i M 」艾口 」藉由向電極15施加 負電位（-電位）而將記憶元件1 〇之信息自「i」變為「〇 。 如上所述，於本實施形態中，使用包含僅由電極丨/層 間絕緣膜12、電阻變化層13、離子源層14、及電㈣依序 . ㈣而成之簡單構造的記憶元㈣’進行信息之記錄及刪 除，故而，即便於記憶元件10微細化之情形時亦可容易 . 地進行信息之記錄及刪除。又，即便無電力供給，亦可保 持電阻變化層13之電阻值，故可長期保存信息。又，不會 β 由於讀出而使電阻變化層丨3之電阻值產生變化，無須實施 更新動作，故可相應地降低消耗電力。 本實施形態中，具有與記憶元件10之非線性電流電壓特 性共同的非線性電流電壓特性、即與]^〇8電晶體3〇之非線 性電流電壓特性相反的非線性電流電壓特性之非線性電阻 元件20，與MOS電晶體30—同作為限制流向記憶元件1〇之 電流的保護電阻，與記憶元件10電性串聯連接。藉此，為 _ 了將使§己憶元件1 〇變化為高電阻狀態或低電阻狀態所需之 電麼施加於§己憶元件1 〇而向記憶胞1施加電虔時，電晶 體30上被施加由記憶元件1 〇及非線性電阻元件2〇所分壓之 電壓，故而可將施加於記憶胞！之電壓藉由M〇s電晶體3〇 而設為幾乎不受電流限制之範圍内的值。 結果’先前例如圖6之虛線所示，向記憶胞1施加較大電 壓（VBS)時，由於MOS電晶體30之電流限制而難以使施加於 記憶元件10之電壓（VA)變大，對此，本實施形態中，例如 圖6之實線所示’當向記憶胞！施加較大電壓（Vbs)時，可根 133442.doc -19· 200947674 據施加於記憶胞1之電壓（Vbs)之大小而使施加於記憶元件 10之電壓(VA)變大。因&，本實施形態中，可將使其變化 為高電阻狀態或低電阻狀態所需之電壓施加於記憶元件 10 〇 [第2實施形態] 本發明之第2實施形態之記憶裝置係以記憶胞2為記憶單 位而配置成矩陣狀者。圖7係將該記憶裝置之記憶胞2放大 表不者。該記憶胞2係由記憶元件4〇、M〇S電晶體3〇串聯連 接而形成者。圖8係表示記憶元件4〇之剖面構成之一例者^ δ己憶το件40係由電極丨丨、電壓控制膜41、電阻變化層η、 離子源層！4、電極15依序積層而形成者。即，記憶胞曰2相當 於不設置上述第1實施形態之記憶胞i中之非線性電阻元件 2〇’且將上述第1實施形態之記憶元件1()中之層間絕緣膜η 替換為電壓控制膜41者》 該電壓控制膜41如圖8所示，具有貫通電壓控制膜“之開 口料A，與電極Η相連接，並且電極n與電阻變化層。 經由開口部41A而互相接觸。即，電阻變化層13中盘電麼控 制膜41之開口部41A對向的部分與電極u相接觸 層13中與電難制膜41之開口部41A對向的部分以外之部 分與電塵控制膜41相連接、並且經由電難制膜4ι而與電 極11對向配置。 電壓控制膜41係包含當電阻變化層13成為高電阻狀離時 具有較電阻變化層13的電阻值低之電阻值之材料，：如 SiWN。#此’記憶元件40中’由電阻變化層及離子源層 I33442.doc -20. 200947674 μ中與開口部41A相對應之部分所形成之電阻成分（以 為第1電阻成分）、與由其周園部分（電阻變化 層14中與開口桃之周圍相對應之部分、及電壓= 41)所形成之電阻成分（以下稱為第2電阻成分）係藉由電極 π、1 5而互相電性並聯連接。 此處’第1電阻成分具有與M〇s電晶體3〇之非線性電流電 壓特性相反的非線性電流電麼特性。該第1阻成分與上述 實施形態之記憶元件_同，具有與刪電晶體3〇之非線 性電流電壓特性相反的非線性電流電壓 ㈣所示，具一⑽流於第丨電阻成 係施加於第i電阻成分之電壓，c為係數，d為大於丨之乘數） 所表示之非線性電流電壓特性。因此，於藉由刪電晶體 3〇將幾乎不受電流限制之範圍内的錢施加於記憶胞仏 情形時，隨著施加於記憶胞2之電壓變大，施加於第丨電阻 成分之電壓亦增加，流向第丨電阻成分之電流與施加於第i &電阻成分之電壓之d次方成比例地增加。 弟2電阻成刀具有與第1電阻成分之非線性電流電麼特性 共同的非線性電流電壓特性、即與M〇s電晶體3〇之非線性 電流電壓特性相反的非線性電流電壓特性。該第2電阻成分 如圖5所示，具有由流於第2電阻成分之電流，v 係施加於第2電阻成分之電壓，e為係數，f為大於丨之乘數） 所表示之非線性電流電壓特性。因此，於藉由M〇s電晶體 30而將幾乎不受電流限制之範圍内的電壓施加於記憶胞2 之情形時，隨著施加於記憶胞2之電壓變大，施加於第2電 133442.doc •21- 200947674 阻成分之電壓亦增加，流向第2電阻成分之電流與施加於第 2電阻成分之電壓之f次方成比例地增加。 此處，乘數f成為較之第1電阻成分之乘數d更小的值，第 2電阻成分之電阻值成為較之第丨電阻成分之電阻值更小的 值。因此，當第1電阻成分成為高電阻狀態時，整個記憶元 件40之電阻值中，並聯連接於第！電阻成分之第2電阻成分 較之第1電阻成分更具有支配性。 藉此，本實施形態中，當向記憶元件4〇反覆施加寫入及 刪除電壓時，隨著反覆次數之增加，施加刪除電壓後之第！ 電阻成分會緩緩變大，即便於該情形時，整個記憶元件4〇 之電阻值中，並聯連接於第丨電阻成分之第2電阻成分較之 第1電阻成分更具有支配性，故可使整個記憶元件4〇之施加 刪除電壓後的電阻值（刪除電阻）穩定化。結果，可實現不依 賴於反覆次數的穩定的刪除電阻，因此至少於刪除電阻側 可實現多值化》 [第2實施形態之實施例] 圖9係表不第2實施形態之記憶胞2中，於位元線B上設置 開關元件50，並且設置有與開關元件5〇並聯之電流計⑼的 裝置的概略構成者。本實施例中，利用該裝置測量記憶胞2 之電阻分布。此時，利用SiWN構成電壓控制膜41，適當調 整SiWN中Si與W之比例，使電壓控制膜41之電阻值為i ΜΩ。又，利用圖1〇(A卜中所示之各種電壓波形（位元線 電壓vB、字元線電壓Vw、源極線電壓Vs)測量記憶胞2之電 阻分布。 133442.doc 22- 200947674 此處’於寫人週期中，使位元線電壓VB| V,(3 V)變化為 〇 V’使字元線電屡^自”變化為v2(i 3 v)，將源極線電 壓乂保持於V3(3 V),將位元線電壓νΒ之脈波寬度設為10 μ 移。於刪除週期巾’使位元、線電壓νΒ| 〇 v變化為v4(17 • V)，使字元線電壓vW自〇 V變化為V5(2.5 V)，將源極線電 . MVs保持於G v，將位元線電壓VB之脈波寬度設為10 0秒。 又，於讀出週期中，使位元線電麗^自V6(01 v)變化為0 V ’使字70線電麼Vw自0 v變化為v7(2.5 V)，將源極線電壓 Vs保持於V8(〇.l V)e再者，於上述第2實施形態之記憶胞2 中’將電壓控制膜41替換為層間絕緣膜12而成者之（比較例） 結果如圖11所示，將上述第2實施形態之記憶胞2之結果（實 施例）如圖12所示。再者，於圖η、圖12中，橫軸係反覆次 數’縱轴係記憶胞之電阻值。 根據圖11、圖12可知，於比較例中，隨著反覆次數之增 加，刪除電阻緩緩變大，但實施例中，刪除電阻不依賴於 ❿反覆次數，基本固定。由此可知，本實施例中，至少於刪 除電阻側可實現多值化。 [第3實施形態] 本發明之第3實施形態之記憶裝置係以記憶胞3為記憶單 位而配置成矩陣狀者。圖13係將該記憶裝置之記憶胞3放大 表示者。該記憶胞3係由記憶元件70、MOS電晶體30串聯連 接而形成者。 圖14係表示記憶元件70之剖面構成之一例者。記憶元件 70係由電極11、層間絕緣膜71、電壓控制膜72、電阻變化 133442.doc -23- 200947674 層73、及電極15依序積層而形成者。電極u電性連接於源 極線S，電極15電性連接於]^[〇5!電晶體3〇之汲極（未圊示）。 MOS電晶體3G之源極（未圖示）電性連接於位元線b，咖電 晶體30之閘極（未圖示）電性連接於字元線评。 此處，層間絕緣膜71係例如由經高溫處理之光阻劑、
Si02、Si3N4、無機材料（例如 Si〇N、.Si〇F、Al2〇3、丁^〇5、 Hf〇2、Zr〇2)、氟系有機材料、芳香族系有機材料等所構成， 其膜厚較薄’例如為1()μηι以下。藉此，層間絕緣膜71成為 半導電體狀態。 層間絕緣膜71如圖14所示，具有貫通層間絕緣膜了丨之開 口邛71Α與電極Η相連接，並且電極11與電壓控制膜72 經由開口部71Α而互相接觸。即，電壓控制膜72中與層間絕 緣膜71之開口部71Α對向的部分與電極u相接觸，電壓控制 膜72中與層間絕緣膜71之開口部71八對向的部分以外之部 分與層間絕緣膜71相連接、並且經由層間絕緣膜71而與電 極11對向配置。 電壓控制膜72係包含具有較層間絕緣膜71的電阻值低的 電阻值之材料，例如SiWN。電阻變化層73係例如藉由含有 Cu、Ag及Ζη^之至少一種金屬元素與以、3及以中之至少 一種硫族元素而構成’例如由CuTeSi、GeSbTeSi、
CuGeTeSi、AgTeSi、AgGeTeSi、ZnTeSi、ZnGeTeSi、CuSSi、
CuGeSSi、CuSeSi、CuGeSeSi等所構成。 然而，由電阻變化層73中與開口部71A相對應之部分所形 成的電阻成分（以下稱為第3電阻成分。）具有與M〇s電晶體 133442.doc •24- 200947674 3 〇之非線性電流電壓特性相反的非線性電流電壓特性具 體而言，如圖4所示，具有由I=cVd(I係流於第3電阻成分之 電流，V係施加於第3電阻成分之電壓，^為係數，d為大於i 之乘數）所表示之非線性電流電壓特性。因此，於藉由M〇s 電晶體30而將幾乎不受電流限制之範圍内的電壓施加於記 憶胞1之情形時，隨著施加於記憶胞3之電壓變大，施加於 第3電阻成刀之電壓亦增加，流向第3電阻成分之電流與施 加於第3電阻成分之電壓之d次方成比例地增加。 又，於記憶元件70中，由電壓控制膜72中與開口部71A 相對應之部分所形成的電阻成分（以下稱為第4電阻成分）及 電阻變化層73中與開口部71入相對應之部分的一部分（底 部）、與由其周圍部分（電壓控制膜72及層間絕緣膜71中與開 口部71A之周圍部分對應之部分）所形成之電阻成分（以下 稱為第5電阻成分）係藉由電阻變化層73中與開口部71A相 對應之部分的一部分（上部）及電極丨丨而互相電性並聯連接。 此處’第4電阻成分具有與M0S電晶體3〇之非線性電流電 壓特性相反的非線性電流電壓特性，具體而言，如圊5所 不’具有由I=eVf(I係流於第6電阻成分之電流，v係施加於 第4電阻成分之電壓，e為係數，f為大於丨之乘數）所表示之 非線性電流電壓特性《因此，於藉由MOS電晶體3〇而將幾 乎不受電流限制之範圍内的電壓施加於記憶胞3之情形 時’隨著施加於記憶胞3之電壓變大，施加於第4電阻成分 之電壓亦增加’流向第4電阻成分之電流與施加於第4電阻 成分之電壓之f次方成比例地增加。 133442.doc -25· 200947674 又’第5電阻成分具有與第*雷阳士八 μ. η u ' 電卩成刀之非線性電流電壓 特性共同的非線性電流雷屨牲 線性電流電㈣性相反：即與咖電晶體3°之非 …笛…？ 線性電流電塵特性。具趙而 5 ’該第5電阻成分亦如圖 具有由I=eVf(I係流於第5 電阻成分之電流，V係施加於楚 系施加於第5電阻成分之電壓，e㈣ 數，f為大於1之乘數）所表示之非線性電流《特性。因此， 於藉由刪電晶體3〇而將幾乎不受電流限制之範圍内的電 麼施加於記憶胞3之情形時’隨著施加於記憶⑽之電屢變 大’施加於第5電阻成分之電麼亦增加，流向第5電阻成分 之電流與施加於第5電阻成分之電麼之f次方成比例地增 加。再者，第4電阻成分之e、f與第5電阻成分之e、f互相不 同。 此處’餘f成為較之第3電阻成分之乘數❻小的值，第 4及第5電阻成分之電阻值成為較之第3電阻成分之電阻值 更小的值。因此，當第3電阻成分成為高電阻狀態時，㈣ 記憶元件70之電阻值中，並聯連接於由第3電阻成分之一部 分與第4電阻成分所構成之電阻成分的第5電阻成分，較之 由第3電阻成分之一部分與第4電阻成分所構成之電阻 更具有支配性。 由此，於本實施形態中，當向記憶元件7〇反覆施加寫入 及刪除電壓時，隨著反覆次數之增加，施加刪除電壓後之 第3電阻成分緩緩變大，即便於該情形時，整個記憶元件7〇 之電阻值令，並聯連接於由第3電阻成分之一部分與第4電 阻成分所構成之電阻成分的第5電阻成分，較之由第3電阻 I33442.doc -26- 200947674 成分之一部分與第4電阻成分所構成的電阻成分更具有支 配性，故可使整個記憶元件70之施加刪除電壓後的電阻值 (刪除電阻）穩定化。結果，可實現不依賴於反覆次數的穩定 的刪除電阻，故至少於刪除電阻側可實現多值化。 又，本實施形態中，具有與由電阻變化層73中與開口部 71A相對應之部分所形成的電阻成分（第3電阻成分）之非線 性電流電壓特性共同的非線性電流電壓特性、即與M〇s電 晶體3 0之非線性電流電壓特性相反的非線性電流電壓特性 之電壓控制膜72 ’在與開口部71A對向之部分，與m〇S電晶 體30—同作為限制流向電阻變化層73中與開口部71A相對 應之部分的電流之保護電阻，與電阻變化層73中與開口部 71A相對應的部分電性串聯連接。藉此，為了將使電阻變化 層73變化為高電阻狀態或低電阻狀態所需之電壓施加於記 憶元件70而向記憶胞3施加電壓時，m〇S電晶體30上被施加 由第3電阻成分及第4電阻成分所分壓之電壓，故可將施加 於記憶胞3之電壓藉由MOS電晶體30而設為幾乎不受電流 限制之範圍内的值。 結果’先前例如圖6之虛線所示，向記憶胞3施加較大電 壓（VBS)時，由電晶體30之電流限制而難以使施加於 電阻變化層73中與開口部71A相對應之部分的電壓（\^)變 大’對此’於本實施形態中，例如圖6之實線所示，當向記 憶胞3施加較大電壓（Vbs)時，可根據施加於記憶胞3之電壓 (Vbs)的大小而使施加於電阻變化層73中與開口部71A相對 應之部分的電壓（VA)變大。因此，本實施形態中，可將使 133442.doc •27· 200947674 其變化為冑冑阻狀態絲電阻㈣所需之電壓施加於電阻 變化層73中與開口部71A相對應的部分。 [第3實施形態之實施例] 圖15係表示第3實施形態之記憶胞3之一實施例中所測量 之電流電壓特性者。於本實施例中，利用厚度為1〇 nm2 ShN4構成層間絕緣膜71，利用SiWN構成電壓控制膜72 ,利 用厚度為26 nm之CuGeSiTe構成電阻變化層73。又，將層間 絕緣膜71之開口部71A的内徑（直徑）設為6〇 nm。 根據圖15可知，記憶胞3之電流值與電壓值之約2·6次方 成比例，第5、第6及第7電阻成分分別具有與M〇s電晶體3〇 之非線性電流電壓特性相反的非線性電流電壓特性。 圖16係表示作為比較例而不設置第3實施形態之記憶胞3 中的電壓控制膜72而成者之概略構成者。於比較例之記憶 元件170中，使電阻變化層73與電極u於層間絕緣膜71之開 口部71A互相接觸。首先，針對各個刪除電壓條件，分別準 備20個實施例之記憶元件7〇、比較例之記憶元件丨7〇，於溫 度加速試驗前測定記憶元件7〇、170之電阻值。其後，將測 定電阻值後之記憶元件70、170於130度之真空層内保存j 小時，進行溫度加速試驗後再次測定記憶元件7〇、17〇之電 阻值。比較例之記憶元件i 70之測定結果如圖丨7所示，實施 例之5己憶元件70之測定結果如圖1 8所示。再者，將刪除時 之MOS電晶體30之電壓設為3.4 V，將刪除電壓之條件設為 1.6 V、2 V、2.8 V。 根據圖1 7、圖1 8可知，與不具備電壓控制膜72之比較例 133442.doc •28·
200947674 中的《•己隐元件170相比，具備電壓控制膜72之實施例中的記 憶兀件7G的溫度加速試驗前之電阻分布穩定，且溫度加速 "式驗後之電阻分布與加速試驗前之電阻分布基本相等，且 保持特性優異β 以上，列舉了實施形態及實施例對本發明之記憶元件及 纪憶裝置加以說明’但本發明並不限定於上述實施形態 等^只要可獲得與上述實施形料相同之效果，則本㈣ 之S己憶疋件及記憶裝置之構成可自由變形。 例如，離子源層14所含之層數並不限定於2層，亦可 層以上或1層》 【圖式簡單說明】 圖1係本發明之第1實施形態之記憶胞的電路構成圖。 圖2係圖1之記憶元件的剖面構成圖。 圖3係圖1之MOS電晶體的電流電壓特性囷。 圖4係圖1之記憶元件的電流電壓特性圖。 圖5係圖1之非線性電阻元件的電流電壓特性圖。 圖6係用以對圖丨之記憶胞之分壓比加以說明的特性 圖7係本發明之第2實施形態之記憶胞的電路構成圈 圖8係圖7之記憶元件的剖面構成圖。 圖 圖9係對圖7之記憶胞的電流電壓特性進行測 概略構成圖。 量之裝置 的 圖l〇(A)-(D)係各週期中之輸入波形圖。 圖11係比較例之記憶元件的電阻分布圖。 囷12係實施例之記憶元件的電阻分布圖。 133442.doc •29- 200947674 圖13係本發明之第3之實施形態之記憶胞的電路構成圖。 圖14係圖13之記憶元件的剖面構成圖。 圖15係圖13之記憶元件的電流電壓特性圖。 圖16係比較例之記憶元件的剖面構成圖。 圖17係用以對比較例之記憶元件的資料保持特性加以說 明的特性圖。 圖18係用以對實施例之記憶元件的資料保持特性加以說 明的特性圖》 圖19係先前之記憶胞的電路構成圖。 【主要元件符號說明】 1 、 2 、 3 、 100 記憶胞 10 、 40 、 70 、 110 、 17〇 記憶元件 11、15 電極 12、71 層間絕緣膜 12A、41A、71A 開口部 13 > 73 電阻變化層 14 離子源層 14A 第1離子源層 14B 第2離子源層 20 非線性電阻元件 30 MOS電晶體 41、72 電壓控制膜 50 開關元件 60 電流計 133442.doc -30- 200947674 120 電晶體 B 位元線 S 源極線 W 字元線 133442.doc -31 -

Claims (1)

  1. 200947674 十、申請專利範圍： 種°己隱胞其係將MOS電晶體、記憶元件及第1非線性 電阻元件電性串聯連接而成，且 上述記憶元件具有與上述厘〇3電晶體之非線性電流電 壓特性相反的非線性電流電壓特性，且根據所施加之電 壓之極性而變化為高電阻狀態或低電阻狀態； ' 上述第1非線性電阻元件具有與上述記憶元件之非線 性電流電壓特性共同的非線性電流電壓特性。 ® 2.如請求項1之記憶胞，其中 上述M〇S電晶體具有由i=avb(i為流於上述]^〇8電晶體 之電流，V為施加於上述]^1〇8電晶體之電壓，a為係數，b 為小於1之乘數）所表示之非線性電流電壓特性； 上述記憶元件具有由hcVdQ係流於上述記憶元件之電 流，v為施加於上述記憶元件之電壓，（?為係數，d為大於 1之乘數）所表示之非線性電流電壓特性； φ 上述第1非線性電阻元件具有由I=eVf(I為流於上述第1 非線性電阻元件之電流，v為施加於上述第丨非線性電阻 元件之電壓，e為係數，f為大於丨之乘數）所表示之非線性 電流電壓特性。 3 ·如請求項2之記憶胞，其中 上述乘數f小於上述乘數d。 4.如請求項1之記憶胞，其中具備與上述記憶元件電性並聯 連接之第2非線性電阻元件； 上述第2非線性電阻元件具有與上述記憶元件之非線 133442.doc 200947674 性電流電壓特性共同的韭始w + ν妁非線性電流電壓特性，且當上述 記憶元件成為高電阻狀態時’具有較上述記憶元件之電 阻值低之電阻值。 5. 如請求項1之記憶胞，其中 上述第2非線性電阻元件且右 h % ,兀仟具有由I=gVh(I為流於上述第2 非線性電阻元件之電流，V為施加於上述第2非線性電阻 元件之電壓’ g為係數，h為大於i之乘數）所表示之非線性 電流電壓特性。 6. 如請求項5之記憶胞，其中 上述乘數h小於上述乘數d。 7. -種記憶胞’其係將咖電晶體與互相電性並聯連接之 記憶元件及非線性電阻元件電性串聯連接而成，且 上述記憶元件具有與上述M〇s電晶體之非線性電流電 壓特性相反的非線性電流電壓特性，且根據所施加之電 壓之極性而變化為南電阻狀態或低電阻狀態； 上述非線性電阻元件具有與上述記憶元件之非線性電 流電壓特性共同的非線性電流電壓特性，且當上述記憶 元件成為高電阻狀態時，具有較上述記憶it件之電阻值 低之電阻值。 8. 如請求項7之記憶胞，其中 上述M〇S電晶體具有由I=aVb(I為流於上述河〇8電晶體 之電流，V為施加於上述MOS電晶體之電壓，a為係數，b 為小於1之乘數）所表示之非線性電流電壓特性； 上述°己憶元件具有由為流於上述記憶元件之電 133442.doc 200947674 流，v為施加於上述記憶元件之電壓，^為係數，d為大於 1之乘數）所表示之非線性電流電壓特性； 上述非線性電阻元件具有由I=evf(I為流於上述非線性 電阻元件之電流，V為施加於上述非線性電阻元件之電 壓e為係數’ f為大於1之乘數）所表示之非線性電流電壓 特性。 . 9.如請求項8之記憶胞，其中 上述乘數f小於上述乘數d。 種"己隐胞，其係將MOS電晶體、記憶元件及非線性電 阻元件電性串聯連接而成，且 上述記憶元件具有第〖電極、設有開口部且與上述第j 電極相連接之層間分離膜、與上述層間分離膜相連接且 經由上述開口部而與上述第丨電極相連接之電阻變化 層、與上述電阻變化層相連接之離子源層、以及與上述 離子源層相連接之第2電極； p 上述電阻變化層具有與上述MOS電晶體之非線性電流 電壓特性相反的非線性電流電壓特性，且根據所施加之 電壓之極性而變化為高電阻狀態或低電阻狀態； 上述非線性電阻元件具有與上述電阻變化層之非線性 電流電壓特性共同的非線性電流電壓特性。 11. 如請求項1 〇之記憶胞，其中 上述層間分離膜係包含絕緣材料。 12. 如請求項〗〇之記憶胞，其中 上述電阻變化層包含稀土類氧化物、稀土類氮化物、 133442.doc 200947674 矽氧化物或矽氮化物； 上述離子源層包含Cu、Ag及Zn中之至少 .^ ^—種金屬元素 與Te、S及Se中之至少一種硫族元素。 13 · —種記憶胞 接而成，且 其係將MOS電 晶體及記憶元件電性串聯連 上述記憶元件具有第!電極、設有開口部且與上述第】 電極相連接之層間分離膜、與上述層間分離⑽目連接且 經由上述開口部而與上述第1電極相連接之電阻變化 層、與上述電阻變化層相連接之離子源層、以及與上述 離子源層相連接之第2電極； 〃 上述電阻變化層具有肖上述M〇s電晶體之非線性電流 電壓特性相反的非線性電流電壓特性，且根據所施加^ 電壓之極性而變化為高電阻狀態或低電阻狀態； 上述層間分離膜具有與上述電阻變化層之~非線性電流 電壓特性共同的非線性電流電壓特性，且當上述電阻變 化層成為高電阻狀態時’具有較上述電阻變化層之電阻 值低之電阻值。 14. 如請求項13之記憶胞，其中 上述層間分離膜係包含Si WN。 15. 如請求項13之記憶胞，其中 上述電阻變化層包含稀土類氧化物、稀土類氣化物、 矽氧化物或矽氮化物； 上述離子源層包含Cu、AgA Zn$之至少—種金屬元素 與Te、S&Se中之至少一種硫族元素。 、 133442.doc 200947674 16. —種記憶胞，其係將M〇s電晶體及記憶元件電性串聯連 接而成，且 上述記憶元件具有第】電極、設有開口部且與上述第】 電極相連接之層間分離膜、與上述㈣分離膜相連接且 Λ由上述開口 σρ而與上述第丨電極相連接之電壓控制 膜、與上述電壓控制膜相連接之電阻變化層、以及與上 述電阻變化層相連接之第2電極； 上述電阻變化層具有與上述％〇3電晶體之非線性電流 電壓特性相反的非線性電流電壓特性，且根據所施加之 電壓之極性而變化為高電阻狀態或低電阻狀態； 上述電壓控制膜具有與上述電阻變化層之非線性電流 電壓特性共同的非線性電流電壓特性，且當上述電阻變 化層成為尚電阻狀態時，具有較上述電阻變化層之電阻 值低之電阻值。 17. 如請求項16之記憶胞，其中 上述層間分離膜係包含絕緣材料。 18. 如請求項16之記憶胞，其中 上述電壓控制膜係包含SiWN。 19. 如請求項16之記憶胞，其中 上述電阻變化層包含Cu、Ag& Zn中之至少一種金屬元 素與Te、S及Se中之至少一種硫族元素。 133442.doc
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