CN101868855B - 存储器单元 - Google Patents

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Abstract

本发明提供了一种存储器单元，其中，电阻值被适当控制，从而可变电阻元件可以被施加有将元件改变为高或低电阻状态所需的电压。存储元件(10)、非线性电阻元件(20)和MOS晶体管(30)串联电连接。存储元件(10)具有与MOS晶体管(30)的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高或低电阻状态。非线性电阻元件(20)具有与存储元件(10)类似的非线性电流-电压特性的非线性电流-电压特性。

Description

存储器单元
技术领域
本发明涉及具有可变电阻元件的存储器单元。
背景技术
NOR或NAND闪存已经被普遍用作用于数据存储的半导体非易失性存储器。但是，这种闪存需要用于写入和擦除的高电压，此外，被限制了要注入浮置栅极的电子数。因此，具有闪存尺寸减小受限的问题。
当前，提出了诸如PRAM(相变随机存取存储器)或PMC(可编程金属化单元)的电阻改变存储器，其作为下一代的非易失性存储器，可以突破非易失性存储器在尺寸减小方面的限制(专利文件1和2、以及非专利文件1～3)。在专利文件2和非专利文件1～3中所描述的每个存储器均具有电阻改变层被夹在电极之间的简单结构，并且在专利文件1中所描述的存储器具有离子源层和电阻改变层被夹在电极之间的结构。在PMC或PRAM中，认为通过加热或电场来移动原子或离子，从而形成导电通路，因此，表现出电阻改变。
专利文件1：日本未审查专利申请公开第2006-196537号
专利文件2：日本未审查专利申请公开第2006-322188号
非专利文件1：Szot，et al.，Nature Material，1614，p.312(2006)
非专利文件2：Sakamoto，et al.，Solid Electrolyte Memory，OYOBUTURI，75，p.1126，September 2006
非专利文件3：Sawa，Resistance-Change Nonvolatile MemoryUsing Transition-Metal Oxide，OYO BUTURI，75，p.1109，September2006
发明内容
为了制造与闪存相比便宜的电阻改变存储器，记录数据需要被多值化。尽管多数电阻改变存储器原理上可以被多值化，但是为了在存储器中实际实现多值化，需要适当地控制电阻改变存储器的电阻值。
通常，在电阻改变存储器中，将作为存储元件的可变电阻元件与晶体管或电流限制保护电阻串联连接，使得晶体管或电流限制保护电阻对流入可变电阻元件的电流进行限制，从而确定可变电阻元件的电阻值。
例如，如图19所示，电阻改变存储器包括作为存储器单元以矩阵形式配置的存储器单元100，每个存储器单元包括彼此串联连接的存储元件110和晶体管120，其中，存储元件110的一端电连接至源极线S，并且存储元件110的另一端电连接至晶体管120的漏极(未示出)。此外，晶体管120的源极(未示出)电连接至位线B，并且晶体管120的栅极(未示出)电连接至字线W。在电阻改变存储器中，晶体管120限制流入存储元件110的电流。
但是，可变电阻元件的电流-电压特性不是欧姆特性的，而是非线性的，电流正比于电压的大于1的指数次幂。这就导致了一个问题，即，当被施加至电阻改变存储器的电压升高时，由于晶体管的电流限制，电阻改变元件不是简单地被施加有将元件改变为高或低电阻状态所需的电压。
另外，电阻改变存储器已经具有这样一个问题，即，当写入电压和擦除电压被重复施加至电阻改变元件时，擦除电阻随着重复率的增加而逐渐增大。
鉴于上述问题，本发明的一个目的为提供一种存储器单元，其中，电阻值被适当地控制，从而可变电阻元件可以被施加有将元件改变为高或低电阻状态所需的电压，或者可以实现不依赖于重复率的稳定的擦除电阻。
本发明的第一存储器单元包括串联电连接的MOS晶体管、存储元件以及第一非线性电阻元件。存储元件具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高或低电阻状态。另一方面，第一非线性电阻元件具有与存储元件的非线性电流-电压特性类似的非线性电流-电压特性。
在本发明的第一存储器单元中，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性的第一非线性电阻元件与MOS晶体管和具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性的存储元件串联电连接。因此，当第一存储器单元被施加电压以使得存储元件被施加了将存储元件改变为高或低电阻状态所需的电压时，MOS晶体管被施加了存储元件和第一非线性电阻元件所分压的电压。因此，施加至第一存储元件的电压可以被控制为具有在电流没有被MOS晶体管显著限制的范围内的值。
本发明的第二存储器单元包括与存储元件串联电连接的MOS晶体管，该存储元件与非线性电阻元件并联电连接。存储元件具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高或低电阻状态。另一方面，非线性电阻元件具有与存储元件的非线性电流-电压特性类似的非线性电流-电压特性，并且具有比存储元件的高电阻状态下存储元件的电阻值低的电阻值。
在本发明的第二存储器单元中，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性、并具有比存储元件的电阻值低的电阻值的非线性电阻元件与存储元件并联电连接，并且与MOS晶体管串联电连接。非线性电阻元件具有比存储元件的电阻值低的电阻值。因此，在存储元件的高电阻状态下，对于第二存储元件的总体电阻值，与存储元件并联连接的非线性电阻元件的电阻值与存储元件的电阻值相比占主导地位。
本发明的第三存储器单元包括串联电连接的MOS晶体管、存储元件以及非线性电阻元件。存储元件具有：第一电极；层间分隔膜，具有开口并与第一电极接触；电阻改变层，与层间分隔膜接触并通过开口与第一电极接触；离子源层，与电阻改变层接触；以及第二电极，与离子源层接触。电阻改变层具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高或低电阻状态。非线性电阻元件具有与电阻改变层的非线性电流-电压特性类似的非线性电流-电压特性。
在本发明的第三存储器单元中，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性的非线性电阻元件与MOS晶体管和具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性的存储元件串联电连接。因此，当第三存储器被施加电压以使得存储元件被施加了将存储元件改变为高或低电阻状态所需的电压时，MOS晶体管被施加了通过存储元件和非线性电阻元件所分压的电压。因此，施加至第三存储器单元的电压可以被控制为具有在电流没有被MOS晶体管显著限制的范围内的值。
本发明的第四存储器单元包括彼此串联电连接的MOS晶体管和存储元件。该存储元件具有：第一电极；电压控制膜，具有开口并与第一电极接触；电阻改变层，与电压控制膜接触并通过开口与第一电极接触；离子源层，与电阻改变层接触；以及第二电极，与离子源层接触。电阻改变层具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高或低电阻状态。电压控制膜具有与电阻改变层的非线性电流-电压特性类似的非线性电流-电压特性，并且具有比电阻改变层的高电阻状态下电阻改变层的电阻值低的电阻值。
在本发明的第四存储器单元中，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性并具有比电阻改变层的电阻值低的电阻值的电压控制膜与电阻改变层并联电连接，并且与MOS晶体管串联电连接。电压控制膜具有比电阻改变层的电阻值低的电阻值。因此，在电阻改变层的高电阻状态下，对于第四存储器单元的总体电阻值，与电阻改变层并联连接的电压控制膜的电阻值与电阻改变层的电阻值相比占主导地位。
本发明的第五存储器单元包括彼此串联电连接的MOS晶体管和存储元件。该存储元件具有：第一电极；层间分隔膜，具有开口并与第一电极接触；电压控制膜，与层间分隔膜接触并通过开口与第一电极接触；电阻改变层，与电压控制膜接触；以及第二电极，与电阻改变层接触。电阻改变层具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高或低电阻状态。电压控制膜具有与电阻改变层的非线性电流-电压特性类似的非线性电流-电压特性，并且具有比电阻改变层的高电阻状态下电阻改变层的电阻值低的电阻值。
在本发明的第五存储器单元中，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性并具有比电阻改变层的电阻值低的电阻值的电压控制膜与电阻改变层同开口相对的区域在开口中串联电连接，并且电压控制膜和层间分隔膜的各自与开口的外围对应的区域与电阻改变层和电压控制膜的各自与开口相对的区域并联电连接。因此，当第五存储器单元被施加电压以使得电阻改变层被施加了将电阻改变层改变为高或低电阻状态所需的电压时，MOS晶体管被施加了通过电阻改变层和电压控制膜所分压的电压。因此，施加至第五存储器单元的电压可以被控制为具有在电流没有被MOS晶体管显著限制的范围内的值。层间分隔膜具有比电阻改变层的电阻值低的电阻值。因此，在电阻改变层的高电阻状态下，对于第五存储器单元的总体电阻值，电压控制膜和层间分隔膜的与这些膜同开口相对的区域并联连接的区域的电阻值，与电阻改变层和电压控制膜的各自与开口相对的区域的电阻值相比，占主导地位。
根据本发明的第一存储器单元，由于具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性的第一非线性电阻元件与MOS晶体管和具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性的存储元件串联电连接，所以被施加至第一存储器单元的电压可以被控制为具有在电流没有被MOS晶体管显著限制的范围内的值。因此，存储元件可以被施加有将元件改变为高或低电阻状态所需的电压。
根据本发明的第二存储器单元，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性、并具有比存储元件的电阻值低电阻值的非线性电阻元件与存储元件并联电连接，并且与MOS晶体管串联电连接。因此，在存储元件的高电阻状态下，对于第二存储器单元的总体电阻值，与存储元件并联连接的非线性电阻元件的电阻值与存储元件的电阻值相比占主导地位。因此，能够实现不依赖于重复率的稳定的擦除电阻。
根据本发明的第三存储器单元，由于具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性的非线性电阻元件与MOS晶体管和具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性的存储元件串联电连接，所以被施加至第三存储器单元的电压可以被控制为具有在电流没有被MOS晶体管显著限制的范围内的值。因此，存储元件可以被施加有将元件改变为高或低电阻状态所需的电压。
根据本发明的第四存储器单元，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性并具有比电阻改变层的电阻值低的电阻值的层间分隔膜与电阻改变层并联电连接，并且与MOS晶体管被串联电连接。因此，在电阻改变层的高电阻状态下，对于第四存储器单元的总体电阻值，与电阻改变层并联连接的层间分隔膜的电阻值与电阻改变层的电阻值相比占主导地位。因此，可以实现不依赖于重复率的稳定的擦除电阻。
根据本发明的第五存储器单元，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性并具有比电阻改变层的电阻值低的电阻值的电压控制膜与电阻改变层同开口相对的区域在开口中串联电连接，并且电压控制膜和层间分隔膜的各自与开口的外围对应的区域与电阻改变层和电压控制膜的各自与开口相对的区域并联电连接。因此，被施加至第五存储器单元的电压可以被控制为具有电流没有被MOS晶体管显著限制的范围内的值。因此，存储元件可以被施加有将元件改变为高或低电阻状态所需的电压。在电阻改变层的高电阻状态下，对于第五存储器单元的总体电阻值，电压控制膜和层间分隔膜的与这些膜同开口相对的区域并联连接的区域的电阻值，与电阻改变层和电压控制膜的各自与开口相对的区域的电阻值相比，占主导地位。因此，可以实现不依赖于重复率的稳定的擦除电阻。
附图说明
图1是根据本发明第一实施方式的存储器单元的电路图。
图2是图1中的存储元件的截面结构图。
图3是图1中的MOS晶体管的电流-电压特性图。
图4是图1中的存储元件的电流-电压特性图。
图5是图1中的非线性电阻元件的电流-电压特性图。
图6是用于示出图1的存储器单元的分压比的特性图。
图7是根据本发明第二实施方式的存储器单元的电路图。
图8是图7中的存储元件的截面结构图。
图9是用于测量图7的存储器单元的电流-电压特性的装置的示意性结构图。
图10是对于每个周期的输入波形图。
图11是根据比较例的存储元件的电阻分布图。
图12是根据实施例的存储元件的电阻分布图。
图13是根据本发明第三实施方式的存储器单元的电路图。
图14是图13中的存储元件的截面结构图。
图15是图13中的存储元件的电流-电压特性图。
图16是根据比较例的存储元件的截面结构图。
图17是用于示出根据比较例的存储元件的数据保存特性的特性图。
图18是用于示出根据实施例的存储元件的数据保存特性的特性图。
图19是现有的存储器单元的电路图。
具体实施方式
下文中，将参照附图详细描述本发明的实施方式。
[第一实施方式]
根据本发明第一实施方式的存储装置包括作为存储单元的以矩阵形式配置的存储器单元1。图1以放大的形式示出了存储装置的存储器单元1。存储器单元1通过串联连接存储元件10、非线性电阻元件20以及MOS(金属氧化物半导体)晶体管30而形成。
图2示出了存储元件10的截面结构的实例。存储元件10通过以如下顺序堆叠电极11、层间绝缘膜12、电阻改变层13、离子源层14和电极15而形成。电极11电连接至源极线S，并且电极15经由非线性电阻元件20电连接至MOS晶体管30的漏极(未示出)。MOS晶体管30的源极(未示出)电连接至位线B，并且MOS晶体管30的漏极(未示出)电连接至字线W。
此处，电极11和15均包括用于半导体处理的配线材料，例如，TiW、Ti、W、WN、Cu、Al、Mo、Ta、TaN或硅化物。层间绝缘膜12包括诸如难固化光致抗蚀剂、SiO2、Si3N4、无机材料(例如，SiON、SiOF、Al2O3、Ta2O5、HfO2或ZrO2)、氟类有机材料或芳香类有机材料。如图2所示，层间绝缘膜12具有贯通层间绝缘膜12的开口12A，并与电极11接触，因此，电极11和电阻改变层13通过开口12A彼此接触。具体地，电阻改变层13与层间绝缘膜12的开口12A相对的区域与电极11接触，并且电阻改变层13的除了与层间绝缘膜12的开口12A相对的区域之外的区域与层间绝缘膜12接触，并且经由层间绝缘膜12相对地设置至电极11。电阻改变层13包括绝缘材料或半导体材料，具体地说，稀土氧化物、稀土氮化物、氧化硅或氮化硅，并且例如包括GdOx。如后所述，电阻改变层13具有依赖于通过在电极11与15之间施加电压而在电极11和15之间所产生的电场的方向(电压的极性)而改变为高或低电阻状态的功能。
例如，离子源层14具有双层结构，其中，与电阻改变层13接触的第一离子源层14A和与电极15接触的第二离子源层14B如图2所示地堆叠。例如，第一离子源层14A包括金属元素Cu、Ag和Zn中的至少一种以及硫族元素Te、S和Se中的至少一种，例如包括CuTeSi、GeSbTeSi、CuGeTeSi、AgTeSi、AgGeTeSi、ZnTeSi、ZnGeTeSi、CuSSi、CuGeSSi、CuSeSi或CuGeSeSi。例如，第二离子源层14B包括Zr以及金属元素Cu、Ag和Zn中的至少一种，例如包括CuZr、CuGeZr、AgZr、AgGeZr、ZnZr或ZnGeZr。
此处，Cu、Ag和Zn均为在离子化状态下容易在离子源层14中或电阻改变层13中移动的元素。Si是防止离子源层14结晶化以使离子源层14的结晶化温度升高的元素。因此，在离子源层14中包含适量的Si可以抑制由于在处理期间所接收的热量而发生的诸如结晶化的状态的改变。因此，可以提高存储器操作的稳定性。
在此期间，如图3所示，MOS晶体管30通常具有由I＝aVb(I为流过MOS晶体管30的电流、V为施加至MOS晶体管30的电压，a为系数、以及b为小于1的指数(power))所表示的非线性电流-电压特性。因此，由于电流的流量随着施加电压的升高而增加很小(即，MOS晶体管30饱和)，MOS晶体管30用作限制流入存储元件10的电流的保护电阻。相反，在存储元件10中，电阻改变层13主要具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性，具体地，如图4所示，具有由I＝cVd(I为流过存储元件10的电流、V为施加至存储元件10的电压、c为系数、以及d为大于1的指数)所表示的非线性电流-电压特性。因此，当存储器单元1被施加了在电流没有被MOS晶体管30显著限制的范围内的电压时，施加至存储元件10的电压随着施加至存储器单元1的电压的升高而升高，并且流入存储元件10的电流与施加至存储元件10的电压的d次幂而成比例地增大。
例如，非线性电阻元件20具有与存储元件10相同的堆叠结构，其中，电阻改变层主要具有与存储元件10的非线性电流-电压特性类似的非线性电流-电压特性，即，具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性。如图5所示，非线性电阻元件20具有由I＝eVf(I为流过非线性电阻元件20的电流、V为施加至非线性电阻元件20的电压、e为系数、以及f为大于1的指数)所表示的非线性电流-电压特性。因此，当存储器单元1被施加了在电流没有被MOS晶体管30显著限制的范围内的电压时，施加至非线性电阻元件20的电压随着施加至存储器单元1的电压的升高而升高，并且流入非线性电阻元件20的电流与施加至非线性电阻元件20的电压的f次幂成比例地增大。
指数f具有比存储元件10的指数d的值更小的值，并且非线性电阻元件20的电阻值小于存储元件10的电阻值。因此，电流的流量随着施加电压的升高而较小地增大。因此，非线性电阻元件20像MOS晶体管30一样用作限制流入存储元件10的电流的保护电阻。
存储器单元1还可以包括第二非线性电阻元件，其与存储元件10并联电连接，其中，该第二非线性电阻元件具有与存储元件10的非线性电流-电压特性类似的非线性电流-电压特性，并且具有比在存储元件10的高电阻状态下存储元件10的电阻值低的电阻值。
其中，该第二非线性电阻元件可以具有由I＝gVh所表示的非线性电流-电压特性，其中I为流过第二非线性电阻元件的电流、V为施加至第二非线性电阻元件的电压、g为系数、以及h为大于1的指数。其中，指数h可以小于前述指数d。
以下将描述本实施方式的存储装置(存储器单元1)的操作。
(写入)
当电极15被施加了正电位(+电位)并且电极11施加了负电位(-电位)或零电位使得电流从离子源层14流至电阻改变层13时，金属元素Cu、Ag和Zn中的至少一种从离子源层14离子化，并在电阻改变层13中扩散，这种金属离子在电极11侧与电子结合并因此沉淀，或保持在电阻改变层13中扩散。结果，在电阻改变层13中形成了大量包含金属元素Cu、Ag和Zn中的至少一种的电流通路，或者在电阻改变层13中形成了由于金属元素Cu、Ag和Zn中的至少一种所形成的大量缺陷，导致了电阻改变层13的电阻值降低。在这种情况下，由于在记录前离子源层14的电阻值与电阻改变层13的电阻值相比原本较低，所以电阻改变层13的电阻值的这种降低引起了存储元件10的总体电阻值的降低(即，存储元件10被接通)。在这种条件下存储元件10的总体电阻相应于写入电阻。
此后，电极11和15之间所施加的电压降低至零，使得施加至存储元件10的电压为零。因此，存储元件10的电阻值被保持为低。通过这种方式，执行信息的记录(写入)。
(擦除)
接下来，当电极15被施加了负电位(-电位)并且电极11施加了正电位(+电位)或零电位使得电流从电阻改变层13流至离子源层14时，构成电流通路或杂质能级(已经在电阻改变层13中形成)的金属元素Cu、Ag和Zn中的至少一种被离子化，并且通过电阻改变层13移动回离子源层14侧。结果，电流通路或缺陷从电阻改变层13内部消失，导致电阻改变层13电阻值的升高。在这种情况下，由于离子源层14的电阻值原本很低，所以电阻改变层13电阻值的这种升高导致了存储元件10的总体电阻值的升高(即，存储元件10被断开)。另外，在这种条件下存储元件10的总体电阻相应于擦除电阻。
此后，电极11与15之间所施加的电压降低至零，使得施加至存储元件10的电压为零。因此，存储元件10的电阻值被保持为高。通过这种方式，所记录的信息被擦除。
重复执行这种处理，从而可以重复执行在存储元件10上的信息的记录(写入)和所记录信息的擦除。
同时，例如，当存储元件10的总体电阻为写入电阻的状态(低电阻值状态)被赋予信息“1”时，并且当存储元件10的总体电阻为擦除电阻的状态(高电阻值状态)被赋予信息“0”时，存储元件10的信息可以通过向电极15施加正电位(+电位)而从“0”改变为“1”，并且存储元件10的信息可以通过向电极15施加负电位(-电位)而从“1”改变为“0”。
通过这种方式，在本实施方式中，由于包括简单结构(其中，仅仅电极11、层间绝缘膜12、电阻改变层13、离子源层14以及电极15以该顺序堆叠)的存储元件10用于记录和擦除信息，所以即使存储元件10的尺寸显著减小，也能够轻松执行信息的记录和擦除。此外，即使不提供电源，也能保持电阻改变层13的电阻值。因此，信息可以存储很长时间。此外，由于电阻改变层13的电阻值不受读取影响，所以不需要新的(fresh)操作，因此，可以相应地降低功率消耗。
在本实施方式中，具有与存储元件10的非线性电流-电压特性类似的非线性电流-电压特性(即，具有与MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性)的非线性电阻元件20与存储元件10串联电连接，并且用作除了MOS晶体管30之外的限制电流流入存储元件10的保护电阻。因此，当存储器单元被施加电压使得存储元件10被施加了将存储元件10改变为高或低电阻状态所需的电压时，MOS晶体管30被施加了通过存储元件10和非线性电源元件20所分压的电压。因此，施加至存储器单元1的电压可以被控制为具有在电流没有被MOS晶体管30显著限制的范围内的值。
结果，在本实施方式中，例如，如图6的实线所示，当高电压(VBS)施加至存储器单元1时，施加至存储元件10的电压(VA)会根据施加至存储器单元1的电压(VBS)的大小而升高。另一方面，例如，如图6中通过虚线所示，在过去，当高电压(VBS)施加至存储器单元1时，由于MOS晶体管30的电流限制，施加至存储元件10的电压(VA)已经几乎不升高。因此，在本实施方式中，存储元件10可以被施加有将存储元件10改变为高或低电阻状态所需的电压。
[第二实施方式]
根据本发明第二实施方式的存储装置包括作为存储单元的以矩阵形式配置的存储器单元2。图7以放大的方式示出了存储装置的存储器单元2。存储器单元2通过串联连接存储元件40和MOS晶体管30而形成。图8示出了存储元件40的截面结构的实例。存储元件40通过以如下顺序堆叠电极11、电极控制膜41、电阻改变层13、离子源层14和电极15而形成。即，存储器单元2相应于这样的第一实施方式的存储器单元1，其中从存储器单元1中去除了非线性电阻元件20并且在第一实施方式的存储元件10中通过电压控制膜41来代替层间绝缘膜12。
如图8所示，电压控制膜41具有贯通电压控制膜41的开口41A并与电极11接触，因此，电极11与电阻改变层13经由开口41A彼此接触。具体地，电阻改变层13与电压控制膜41的开口41A相对的区域与电极11接触，并且电阻改变层13除了与电压控制膜41的开口41A相对的区域之外的区域与电压控制膜41接触，并经由电压控制膜41与电极11相对地配置。
电压控制膜41包括具有比在电阻改变层13的高电阻状态下电阻改变层13的电阻值低的电阻值的材料，例如，包括SiWN。因此，在存储元件40中，由电阻改变层13与离子源层14的各自对应于开口41A的区域所形成的电阻组件(下文中，称作第一电阻组件)和通过多个区域(电阻改变层13与离子源层14的各自对应于开口41A的外围的区域，以及电压控制膜41)的外围所形成的电阻组件(下文中，称作第二电阻组件)通过电极11和15彼此并联电连接。
此处，第一电阻组件具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性。如在上面实施方式的存储元件10中一样，第一电阻组件具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性，并且如图4所示，具体地说，具有由I＝cVd(I为流过第一电阻组件的电流、V为施加至第一电阻组件的电压、c为系数、以及d为大于1的指数)所表示的非线性电流-电压特性。因此，当存储器单元2被施加了在电流没有被MOS晶体管30显著限制的范围内的电压时，施加至第一电阻组件的电压随着施加至存储器单元2的电压的升高而升高，并且流入第一电阻组件的电流与施加至第一电阻组件的电压的d次幂成比例地增大。
第二电阻组件具有与第一电阻组件的非线性电流-电压特性类似的非线性电流-电压特性，即，具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性。如图5所示，第二电阻组件具有由I＝eVf(I为流过第二电阻组件的电流、V为施加至第二电阻组件的电压、e为系数、以及f为大于1的指数)所表示的非线性电流-电压特性。因此，当存储器单元2被施加了电流没有被MOS晶体管30显著限制的范围内的电压时，施加至第二电阻组件的电压随着施加至存储器单元2的电压的升高而升高，并且流入第二电阻组件的电流与施加至第二电阻组件的电压的f次幂成比例地增大。
指数f具有小于第一电阻组件的指数d值的值，并且第二电阻组件的电阻值小于第一电阻组件的电阻值。因此，在第一电阻组件的高电阻状态下，对于存储元件40的总体电阻值，与第一电阻组件并联连接的第二电阻组件与第一电阻组件相比占主导地位。
因此，在本实施方式中，即使当将写入电压和擦除电压重复施加至存储元件40时，施加擦除电压后的第一电阻组件随着重复率的增加而逐渐增大，对于存储元件40的总体电阻值，与第一电阻组件并联连接的第二电阻组件与第一电阻组件相比也占主导地位。这样可以在施加了擦除电压后稳定存储元件40的总体电阻值(擦除电阻)。结果，由于能够实现不依赖于重复率的稳定的擦除电阻，所以可以至少在擦除电阻侧实现多值化。
[第二实施方式的实施例]
图9示出了第二实施方式的存储器单元2在位线B上具有开关元件50并且具有与开关元件50并联连接的安培计60的装置的示意结构。在该实施例中，使用该装置测量存储器单元2中的电阻分布。同时，由SiWN构成电压控制膜41，并且适当调节SiWN的Si/W比，使得电压控制膜41的电阻值为1MΩ。另外，使用图10的(A)～(C)中所示的各种电压波形(位线电压VB、字线电压VW以及源极线电压VS)来测量存储器单元2中的电阻分布。
在写入周期中，位线电压VB从V1(3V)改变至0V，字线电压VW从0V改变至V2(1.3V)，并且源极线电压VS保持至V3(3V)，同时位线电压VB的脉冲宽度为10μsec。在擦除周期中，位线电压VB从0V改变至V4(1.7V)，字线电压VW从0V改变至V5(2.5V)，并且源极线电压VS保持至0V，同时位线电压VB的脉冲宽度为10μsec。在读取周期中，位线电压VB从V6(0.1V)改变至0V，字线电压VW从0V改变至V7(2.5V)，并且源极线电压VS保持至V8(0.1V)。图11示出了在第二实施方式的存储器单元2中通过层间绝缘膜12代替电压控制膜41的情况下的存储器单元的测量结果(比较例)，而图12示出了第二实施方式的存储器单元2的测量结果(实施例)。在图11和图12的每一个中，水平轴示出了重复率，而垂直轴示出了存储器单元的电阻值。
通过图11和图12，在比较例中擦除电阻随着重复率的增加而逐渐升高，而在实施例中，擦除电阻不依赖于重复率，近似恒定。由此，发现在实施例中至少在擦除电阻侧能够实现多值化。
[第三实施方式]
根据本发明第三实施方式的存储装置包括作为存储器单元的以矩阵形式配置的存储器单元3。图13以放大的方式示出了存储装置的存储器单元3。存储器单元3通过串联连接存储元件70和MOS晶体管30而形成。
图14示出了存储元件70的截面结构的实例。存储元件70通过以如下顺序堆叠电极11、层间绝缘膜71、电压控制膜72、电阻改变层73和电极15而形成。电极11电连接至源极线S，并且电极15电连接至MOS晶体管的漏极(未示出)。MOS晶体管30的源极(未示出)电连接至位线B，并且MOS晶体管的栅极(未示出)电连接至字线W。
例如，层间绝缘膜71包括难固化光致抗蚀剂、SiO2、Si3N4、无机材料(例如，SiON、SiOF、Al2O3、Ta2O5、HfO2或ZrO2)、氟类有机材料或芳香类有机材料，并且膜厚度很小，例如，10μm以下。因此，层间绝缘膜71为半导电。
如图14所示，层间绝缘膜71具有贯通层间绝缘膜71的开口71A，并且与电极11接触，因此，电极11和电压控制膜72经由开口71A彼此接触。即，电压控制膜72与层间绝缘膜71的开口相对的区域与电极11接触，并且电压控制膜72除了与层间绝缘膜71的开口71A相对的区域之外的区域与层间绝缘膜71接触，并经由层间绝缘膜71与电极11相对地配置。
电压控制膜72包括具有比层间绝缘膜71的电阻值低的电阻值的材料，例如，SiWN。电阻改变层73例如包括金属元素Cu、Ag和Zn中的至少一种以及硫族元素Te、S和Se中的至少一种，例如，包括CuTeSi、GeSbTeSi、CuGeTeSi、AgTeSi、AgGeTeSi、ZnTeSi、ZnGeTeSi、CuSSi、CuGeSSi、CuSeSi或CuGeSeSi。
通过电阻改变层73对应于开口71A的区域所形成的电阻组件(下文中，称作第三电阻组件)具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性，具体地，如图4所示，具有由I＝cVd(I为流过第三电阻组件的电流、V为施加至第三电阻组件的电压、c为系数、以及d为大于1的指数)所表示的非线性电流-电压特性。因此，当存储器单元1被施加了在电流没有被MOS晶体管30显著限制的范围内的电压时，施加至第三电阻组件的电压随着施加至存储器单元3的电压的升高而升高，并且流入第三电阻组件的电流与施加至第三电阻组件的电压的d次幂成比例地增大。
在存储元件70中，通过电压控制膜72对应于开口71A的区域所形成的电阻组件(下文中，称作第四电阻组件)和通过电阻改变层73对应于开口71A的区域的部分(底部)及该区域的该部分的外围(电压控制膜72和层间绝缘膜71各自对应于开口71A的外围的区域)所形成的电阻组件(下文中，称作第五电阻组件)通过电阻改变层73对应于开口71A的区域的部分(顶部)及电极11而彼此并联电连接。
第四电阻组件具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性，具体地，如图5所示，具有由I＝eVf(I为流过第四电阻组件的电流、V为施加至第四电阻组件的电压、e为系数、以及f为大于1的指数)所表示的非线性电流-电压特性。因此，当存储器单元3被施加了在电流没有被MOS晶体管30显著限制的范围内的电压时，施加至第四电阻组件的电压随着施加至存储器单元3的电压的升高而升高，并且流入第四电阻组件的电流与施加至第四电阻组件的电压的f次幂成比例地增大。
第五电阻组件具有与第四电阻组件的非线性电流-电压特性类似的非线性电流-电压特性，即，具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性。如图5所示，第五电阻组件也具有由I＝eVf(I为流过第五电阻组件的电流、V为施加至第五电阻组件的电压、e为系数、以及f为大于1的指数)所表示的非线性电流-电压特性。因此，当存储器单元3被施加了在电流没有被MOS晶体管30显著限制的范围内的电压时，施加至第五电阻组件的电压随着施加至存储器单元3的电压的升高而升高，并且流入第五电阻组件的电流与施加至第五电阻组件的电压的f次幂成比例地增大。第四电阻组件的e和f的每一个均与第五电阻组件的不同。
指数f具有小于第三电阻组件的指数d值的值，并且第四和第五电阻组件的每一个的电阻值都小于第三电阻组件的电阻值。因此，在第三电阻组件的高电阻状态下，对于存储元件70的总体电阻值，与包括第三电阻组件和第四电阻组件部分的电阻组件并联连接的第五电阻组件同包括第三电阻组件和第四电阻组件部分的电阻组件相比，占主导地位。
因此，在本实施方式中，即使当将写入电压和擦除电压重复施加至存储元件70时，施加擦除电压后的第三电阻组件随着重复率的增加而逐渐增大，对于存储元件70的总体电阻值，与包括第三电阻组件和第四电阻组件部分的电阻组件并联连接的第五电阻组件同包括第三电阻组件和第四电阻组件部分的电阻组件相比，也占主导地位。这样可以在施加了擦除电压后稳定存储元件70的总体电阻值(擦除电阻)。结果，由于可以实现不依赖于重复率的稳定的擦除电阻，所以可以至少在擦除电阻侧实现多值化。
在本实施方式中，具有与通过电阻改变层73对应于开口71A的区域所形成的电阻组件(第三电阻组件)的非线性电流-电压特性类似的非线性电流-电压特性(即，具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性)的电压控制膜72与电阻改变层73对应于开口71A的区域在相对于开口71A的区域中串联电连接，并且用作除了MOS晶体管30之外的用于限定流入电阻改变层73对应于开口71A的区域的电流的保护电阻。因此，当存储器单元3被施加了电压使得存储元件70被施加了将电阻改变层73改变为高或低电阻状态所需的电压时，MOS晶体挂30被施加了通过第三和第四电阻组件所分压的电压。因此，施加至存储器单元3的电压可以被控制为具有在电流没有被MOS晶体管30显著限制的范围内的值。
结果，在本实施方式中，例如，如通过图6中的实线所示，当将高电压(VBS)施加至存储器单元3时，施加至电阻改变层73对应于开口71A的区域的电压(VA)可以根据施加至存储器单元3的电压(VBS)的大小而升高。另一方面，在过去，例如，如图6中通过虚线所示，当将高电压(VBS)施加至存储器单元3时，由于MOS晶体管30的电流限制，施加至电阻改变层73对应于开口71A的区域的电压(VA)已经几乎不升高。因此，在本实施方式中，电阻改变层73对应于开口71A的区域可以被施加有将该区域改变为高或低电阻状态所需的电压。
[第三实施方式的实施例]
图15示出了在第三实施方式的存储器单元3的实施例中所测量的电流-电压特性。在该实施例中，由10nm厚度的Si3N4形成层间绝缘膜71，由SiWN形成电压控制膜72，并且由26nm厚度的CuGeSiTe形成电阻改变层73。层间绝缘膜71的开口71A的内径(直径)为60nm。
从图15中了解，存储器单元3的电流值与电压值的约2.6次幂成正比，并且第五、第六和第七电阻组件的每一个都具有与MOS晶体管30的非线性电流-电压特性相反的非线性电流-电压特性。
图16示出了作为比较例的存储元件的示意结构，其通过从第三实施方式的存储器单元3中去除电压控制膜72所构成。在根据比较例的存储元件170中，电阻改变层73和电极11在层间绝缘膜71的开口71A中彼此接触。首先，制备根据实施例的20个存储元件70和根据比较例的20个存储元件170，并且在温度加速测试前对每个擦除电压条件测量了存储元件70和170的电阻值。随后，已经测量了电阻值的存储元件70和170在真空层中在130℃下保存1小时，在其中进行温度加速测试，随后，再次测量存储元件70和170的电阻值。图17示出了根据比较例的存储元件170的测量结果，并且图18示出了根据实施例的存储元件70的测量结果。擦除时MOS晶体管30的电压为3.4V，并且擦除电压条件为1.6V、2V和2.8V。
从图17和图18可以了解，在根据具有电压控制膜72的实施例的存储元件70中，温度加速测试前的电阻分布稳定，此外，与根据不具有电压控制膜72的比较例的存储元件170相比，在存储元件70中，温度加速测试后的电阻分布近似与温度加速测试前的电阻分布相同，显示出存储元件70的良好的电阻保持特性。
尽管已经在上文中通过多个实施方式和实施例描述了本发明的存储元件和存储装置，但是本发明不限于这些实施方式等，并且只要能够获取与这些实施方式等相同的优点，则可以对本发明的存储元件和存储装置的结构进行任意的修改或变形。
例如，在离子源层14中所包括的层数不限制于2层，可以为至少3层或为1层。

Claims (19)

1.一种存储器单元，包括：
串联电连接的MOS晶体管、存储元件以及第一非线性电阻元件，
其中，所述存储元件具有与所述MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高电阻状态或低电阻状态，以及
所述第一非线性电阻元件具有与所述存储元件的非线性电流-电压特性类似的非线性电流-电压特性。
2.根据权利要求1所述的存储器单元，
其中，所述MOS晶体管具有由I＝aVb所表示的非线性电流-电压特性，其中I为流过所述MOS晶体管的电流、V为施加至所述MOS晶体管的电压、a为系数、以及b为小于1的指数，
所述存储元件具有由I＝cVd所表示的非线性电流-电压特性，其中I为流过所述存储元件的电流、V为施加至所述存储元件的电压、c为系数、以及d为大于1的指数，以及
所述第一非线性电阻元件具有由I＝eVf所表示的非线性电流-电压特性，其中I为流过所述第一非线性电阻元件的电流、V为施加至所述第一非线性电阻元件的电压、e为系数、以及f为大于1的指数。
3.根据权利要求2所述的存储器单元，
其中，所述指数f小于所述指数d。
4.根据权利要求2所述的存储器单元，还包括：
第二非线性电阻元件，与所述存储元件并联电连接，
其中，所述第二非线性电阻元件具有与所述存储元件的非线性电流-电压特性类似的非线性电流-电压特性，并且具有比在所述存储元件的高电阻状态下所述存储元件的电阻值低的电阻值。
5.根据权利要求4所述的存储器单元，
其中，所述第二非线性电阻元件具有由I＝gVh所表示的非线性电流-电压特性，其中I为流过所述第二非线性电阻元件的电流、V为施加至所述第二非线性电阻元件的电压、g为系数、以及h为大于1的指数。
6.根据权利要求5所述的存储器单元，
其中，所述指数h小于所述指数d。
7.一种存储器单元，包括：
MOS晶体管，与存储元件串联电连接，所述存储元件与非线性电阻元件并联电连接，
其中，所述存储元件具有与所述MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高电阻状态或低电阻状态，以及
所述非线性电阻元件具有与所述存储元件的非线性电流-电压特性类似的非线性电流-电压特性，并且具有比在所述存储元件的高电阻状态下所述存储元件的电阻值低的电阻值。
8.根据权利要求7所述的存储器单元，
其中，所述MOS晶体管具有由I＝aVb所表示的非线性电流-电压特性，其中I为流过所述MOS晶体管的电流、V为施加至所述MOS晶体管的电压、a为系数、以及b为小于1的指数，
所述存储元件具有由I＝cVd所表示的非线性电流-电压特性，其中I为流过所述存储元件的电流、V为施加至所述存储元件的电压、c为系数、以及d为大于1的指数，以及
所述非线性电阻元件具有由I＝eVf所表示的非线性电流-电压特性，其中I为流过所述非线性电阻元件的电流、V为施加至所述非线性电阻元件的电压、e为系数、以及f为大于1的指数。
9.根据权利要求8所述的存储器单元，
其中，所述指数f小于所述指数d。
10.一种存储器单元，包括：
串联电连接的MOS晶体管、存储元件以及非线性电阻元件，
其中，所述存储元件具有：第一电极；层间分隔膜，具有开口并与所述第一电极接触；电阻改变层，与所述层间分隔膜接触，并经由所述开口与所述第一电极接触；离子源层，与所述电阻改变层接触；以及第二电极，与所述离子源层接触，
所述电阻改变层具有与所述MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高电阻状态或低电阻状态，并且
所述非线性电阻元件具有与所述电阻改变层的非线性电流-电压特性类似的非线性电流-电压特性。
11.根据权利要求10所述的存储器单元，
其中，所述层间分隔膜包括绝缘材料。
12.根据权利要求10所述的存储器单元，
其中，所述电阻改变层包括稀土氧化物、稀土氮化物、硅氧化物或硅氮化物，以及
所述离子源层包括金属元素Cu、Ag和Zn中的至少一种以及硫族元素Te、S和Se中的至少一种。
13.一种存储器单元，包括：
彼此串联电连接的MOS晶体管和存储元件，
其中，所述存储元件具有：第一电极；电压控制膜，具有开口并与所述第一电极接触；电阻改变层，与所述电压控制膜接触，并经由所述开口与所述第一电极接触；离子源层，与所述电阻改变层接触；以及第二电极，与所述离子源层接触，
所述电阻改变层具有与所述MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高电阻状态或低电阻状态，并且
所述电压控制膜具有与所述电阻改变层的非线性电流-电压特性类似的非线性电流-电压特性，并且具有比在所述电阻改变层的高电阻状态下所述电阻改变层的电阻值低的电阻值。
14.根据权利要求13所述的存储器单元，
其中，所述电压控制膜包括SiWN。
15.根据权利要求13所述的存储器单元，
其中，所述电阻改变层包括稀土氧化物、稀土氮化物、硅氧化物或硅氮化物，以及
所述离子源层包括金属元素Cu、Ag和Zn中的至少一种以及硫族元素Te、S和Se中的至少一种。
16.一种存储器单元，包括：
彼此串联电连接的MOS晶体管和存储元件，
其中，所述存储元件具有：第一电极；层间分隔膜，具有开口并与所述第一电极接触；电压控制膜，与所述层间分隔膜接触，并经由所述开口与所述第一电极接触；电阻改变层，与所述电压控制膜接触；以及第二电极，与所述电阻改变层接触，
所述电阻改变层具有与所述MOS晶体管的非线性电流-电压特性相反的非线性电流-电压特性，并且根据施加电压的极性改变为高电阻状态或低电阻状态，并且
所述电压控制膜具有与所述电阻改变层的所述非线性电流-电压特性类似的非线性电流-电压特性，并且具有比在所述电阻改变层的高电阻状态下所述电阻改变层的电阻值低的电阻值。
17.根据权利要求16所述的存储器单元，
其中，所述层间分隔膜包括绝缘材料。
18.根据权利要求16所述的存储器单元，
其中，所述电压控制膜包括SiWN。
19.根据权利要求16所述的存储器单元，
其中，所述电阻改变层包括金属元素Cu、Ag和Zn中的至少一种以及硫族元素Te、S和Se中的至少一种。
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