WO2012001944A1 - 不揮発性記憶装置及びその駆動方法 - Google Patents

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飯島　光輝
高木　剛
幸治 片山
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パナソニック株式会社
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Definitions

  • the present invention relates to a nonvolatile memory device and a driving method thereof, and in particular, a resistance change element that reversibly transitions between a low resistance state and a high resistance state having a higher resistance value than the low resistance state by application of a voltage pulse.
  • the present invention relates to a nonvolatile memory device having a diode and a driving method thereof.
  • the resistance change element refers to an element that has a property that the resistance value reversibly changes by an electrical signal and that can store information corresponding to the resistance value in a nonvolatile manner.
  • the resistance value changes due to a change in crystal state due to heat generated by electrical stimulation.
  • a resistance change element changes the resistance value of an element by changing the oxidation-reduction state of a resistance change material directly, that is, through transfer of electrons. Change.
  • a cross-point type semiconductor memory device is known as an example of a large-capacity semiconductor memory device equipped with this variable resistance element.
  • a diode is inserted in series with respect to the nonvolatile memory element of each memory cell (see, for example, Patent Document 1).
  • the current flowing through the non-selected memory element can be avoided.
  • FIG. 10 is a diagram showing a semiconductor memory device equipped with a conventional variable resistance element.
  • the semiconductor memory device shown in FIG. 10 is a cross-point memory cell array having a bit line 210, a word line 220, and memory cells 280 formed at their intersections.
  • a memory cell 280 is formed by serially connecting a resistance change element 260 that stores information by a change in electric resistance caused by an electrical stress and a two-terminal diode 270 having a nonlinear current-voltage characteristic that allows a current to flow bidirectionally. Is formed.
  • the bit line 210 serving as the upper wiring is electrically connected to the diode 270
  • the word line 220 serving as the lower wiring is electrically connected to the resistance change element 260.
  • FIG. 11 is a block diagram showing a relationship among a resistance change element, a load circuit, and a peripheral circuit of a selected memory cell of a conventional semiconductor memory device.
  • the semiconductor memory device shown in FIG. 11 can stabilize the high resistance state and the low resistance state in data rewriting of the memory cell by changing the resistance value of the load circuit.
  • the memory cell When such a defect occurs in a certain memory cell, the memory cell is substantially short-circuited (a state having a very low resistance value, hereinafter referred to as an excessively low resistance state). As a result, all currents when accessing another memory cell in the same row or column as the defective memory cell flow to the defective memory cell that is substantially short-circuited. As a result, there is a problem that writing or reading cannot be correctly performed on all other memory cells in the same row or the same column as the defective memory cell.
  • a predetermined load resistance is connected in series with the resistance change element in advance in order to suppress an excessive current generated due to a sudden low resistance phenomenon.
  • resistance is changed by connecting.
  • the memory cell is in an excessively low resistance state as described above, even if a rewrite voltage is applied to the memory cell, most of the applied voltage is applied to the load resistance, so the resistance change A voltage necessary for rewriting cannot be effectively applied to the element. As a result, there was a problem that it was not possible to recover from the excessively low resistance state.
  • the present invention has been made to solve the above-described problem. Even when a defect occurs in a certain nonvolatile memory element, the nonvolatile memory element in the same row or column as the defective nonvolatile memory element is used.
  • An object of the present invention is to provide a nonvolatile memory device and a driving method thereof that can effectively prevent writing or reading from being disabled.
  • a method for driving a nonvolatile memory device includes a diode having nonlinear current-voltage characteristics, and a resistance change element connected in series to the diode.
  • a non-volatile memory device driving method comprising: a plurality of memory cells including: a plurality of memory cells; and a variable load resistor connected in series to the plurality of memory cells, the memory cell and the variable load resistor having a first resistance value;
  • the resistance change element is changed from the first high-resistance state to the first low-resistance state by applying a first low-resistance electrical pulse to the series circuit configured by: By applying an electric pulse, the variable resistance element is changed from the first low resistance state to the first high resistance state, and between the first low resistance state and the first high resistance state.
  • a detecting step of detecting an excessively low resistance cell including a resistance change element in a second low resistance state having a resistance value lower than that of the first low resistance state among the plurality of memory cells; and a resistance value of the variable load resistor.
  • the first variable resistance value changing step for changing the first resistance value to a second resistance value lower than the first resistance value, the excessively low resistance cell, and the variable of the second resistance value
  • a second high-resistance electrical pulse to a series circuit composed of a load resistor
  • the variable resistance element included in the excessive low-resistance cell is moved from the second low-resistance state to the first
  • a second high resistance writing step for setting a second high resistance state having a resistance value higher than that of the low resistance state.
  • the driving method of the nonvolatile memory device detects a memory cell (excessive low resistance cell) in which a failure has occurred due to the diode being substantially short-circuited. Furthermore, the driving method increases the resistance of the memory cell by applying a voltage pulse to the detected excessively low resistance cell after reducing the resistance value of the variable load resistance. Thereby, most of the voltage applied to the excessively low resistance cell for increasing the resistance is applied not to the variable load resistor but to the resistance change element, so that the resistance change element can be increased in resistance. Therefore, since the excessive low resistance cell can escape from the excessive low resistance state, when a current is passed through the same row or the same column as the defective memory cell, an excessive current flows through the defective memory cell. Can be prevented. Thereby, other memory cells can be operated normally.
  • “when the diode is substantially short-circuited” means that the diode has a resistance value lower than the resistance value of the diode in the normal state due to dielectric breakdown. .
  • the resistance value in the second high resistance state may be higher than that in the first high resistance state.
  • the driving method of the nonvolatile memory device can further reduce the current flowing through the defective memory cell, another nonvolatile memory device in the same row or the same column as the defective nonvolatile memory element. Further, it is possible to further prevent the writing or reading from being performed on the volatile memory element.
  • the second high-resistance electrical pulse is applied to a series circuit including the excess low-resistance cell and the variable load resistor having the second resistance value.
  • the driving method of the nonvolatile memory device is applicable even when the resistance of the defective memory cell cannot be increased by increasing the resistance using the variable load resistor having the second resistance value.
  • the resistance of a defective memory cell can be increased.
  • the variable load resistor includes a transistor.
  • the resistance value of the variable load resistor may be changed to a lower resistance value by changing a gate voltage of the transistor. Good.
  • the driving method of the nonvolatile memory device can easily change the resistance value of the load resistor connected to the memory cell.
  • the resistance value of the variable load resistor is changed from the resistance value lower than the first resistance value to the first resistance value.
  • the driving method of the nonvolatile memory device can perform normal writing and reading operations in the subsequent processing.
  • the memory cell stores only binary data of a first logical value corresponding to the first high resistance state and a second logical value corresponding to the first low resistance state. May be.
  • a nonvolatile memory device includes a plurality of first wirings arranged in a first direction at a predetermined interval in parallel to the main surface of the substrate, and parallel to the main surface of the substrate. And a plurality of second wirings arranged at predetermined intervals in a second direction so as to form a three-dimensional intersection with the first wirings, the plurality of first wirings, and the plurality of second wirings
  • Each terminal of a plurality of memory cells having two terminals each including a diode having a nonlinear current-voltage characteristic and a resistance change element connected in series to the diode.
  • a nonvolatile memory device comprising: a column selection circuit / driver; a sense amplifier for reading a resistance value of the selected memory cell; and a variable load resistance circuit connected in series to the memory cell array, The resistance change element included in the selected memory cell applies a first high-resistance electrical pulse to a series circuit including the selected memory cell and the variable load resistor having the first resistance value.
  • the nonvolatile memory device includes a resistance change element in a second low-resistance state having a resistance value lower than that of the first low-resistance state among the plurality of memory cells. Detect resistance cell The resistance value of the variable load resistor is changed from the first resistance value to a second resistance value lower than the first resistance value, and the excess low resistance cell and the second resistance value of the second resistance value are changed.
  • the resistance change element included in the excessive low-resistance cell has a resistance value higher than that of the first low-resistance state.
  • a control circuit for setting the second high resistance state is further included.
  • the nonvolatile memory device detects a memory cell (excessive low resistance cell) in which a failure has occurred due to a diode being substantially short-circuited. Further, the nonvolatile memory device increases the resistance of the memory cell by applying a voltage pulse to the detected excessively low resistance cell after reducing the resistance value of the variable load resistance. Thereby, most of the voltage applied to the excessively low resistance cell for increasing the resistance is applied not to the variable load resistor but to the resistance change element, so that the resistance change element can be increased in resistance. Therefore, since the excessive low resistance cell can escape from the excessive low resistance state, when a current is passed through the same row or the same column as the defective memory cell, an excessive current flows through the defective memory cell. Can be prevented. Thereby, other memory cells can be operated normally.
  • the nonvolatile memory device can be applied to another nonvolatile memory element in the same row or the same column as the defective nonvolatile memory element even when a defect occurs in a certain nonvolatile memory element.
  • the nonvolatile memory device further includes a recording unit that records an address of the excessive low-resistance cell in the second high-resistance state, and at least one spare memory cell, and the control circuit includes a second It has a function of recording the address of the excessive low resistance cell in the high resistance state and controlling to access the address of the spare memory cell when the address of the excessive low resistance cell is designated in the subsequent memory operation. Also good.
  • the resistance value in the second high resistance state may be higher than that in the first high resistance state.
  • the nonvolatile memory device can further reduce the current flowing through the defective memory cell, so that other nonvolatile memory in the same row or the same column as the defective nonvolatile memory element. It can be further prevented that writing to or reading from the element cannot be performed.
  • the control circuit may control the variable load resistance circuit to return the resistance value of the variable load resistance circuit to the first resistance value after setting the excessive low resistance cell to the second high resistance state. Good.
  • the nonvolatile memory device can perform normal write and read operations in the subsequent processing.
  • the present invention can be realized not only as a driving method of such a nonvolatile memory device but also realized as a nonvolatile memory device using characteristic steps included in the driving method.
  • the present invention can also be realized as a program that causes a computer to execute characteristic steps included in the driving method. Needless to say, such a program can be distributed via a recording medium such as a CD-ROM and a transmission medium such as the Internet.
  • the present invention can be realized as a semiconductor integrated circuit (LSI) that realizes part or all of the functions of such a nonvolatile memory device.
  • LSI semiconductor integrated circuit
  • FIG. 1A is a schematic diagram of a memory cell according to the first embodiment of the present invention.
  • FIG. 1B is a schematic diagram of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a top view of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4 is a graph showing current-voltage characteristics of the diode according to the first embodiment of the present invention.
  • FIG. 5A is a schematic diagram showing a connection relationship between the memory cell and the load resistor according to the first embodiment of the present invention.
  • FIG. 5B is an equivalent circuit diagram showing a connection relationship between the memory cell and the load resistor according to the first embodiment of the present invention.
  • FIG. 6 is a graph showing a resistance change state according to the first embodiment of the present invention.
  • FIG. 7 is a block diagram of a nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 8A is a diagram illustrating an example of a load resistor according to the second embodiment of the present invention.
  • FIG. 8B is a diagram illustrating an example of a load resistance according to the second exemplary embodiment of the present invention.
  • FIG. 9 is a flowchart of a driving method by the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 10 is a diagram showing a semiconductor memory device equipped with a conventional variable resistance element.
  • FIG. 11 is a block diagram showing a relationship among a conventional variable resistance element, a load circuit, and a peripheral circuit.
  • each of the embodiments described below shows a preferred specific example of the present invention.
  • the numerical values, shapes, materials, constituent elements, arrangement positions and connecting forms of the constituent elements, steps, order of steps, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention.
  • the invention is limited only by the claims. Therefore, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims indicating the highest concept of the present invention are not necessarily required to achieve the object of the present invention. It will be described as constituting a preferred form.
  • FIG. 1A is a schematic circuit diagram showing a memory cell 11 according to the first embodiment of the present invention.
  • FIG. 1B is a schematic circuit diagram showing the semiconductor memory device (memory cell array) 10 according to the first embodiment of the present invention.
  • FIG. 2 is a schematic plan view showing the configuration of the semiconductor memory device 10 shown in FIG. 1B in plan view.
  • FIG. 3 is a schematic cross-sectional view of the XX plane shown in FIG.
  • the memory cell 11 As shown in FIG. 1A, the memory cell 11 according to the first embodiment of the present invention has a configuration in which a diode 112 and a resistance change element 105 are connected in series.
  • the semiconductor memory device 10 includes a plurality of memory cells 11 arranged in a matrix. One end of each memory cell 11 is connected to the first wiring (word line) 101, and the other end is connected to the second wiring (bit line) 119.
  • the semiconductor memory device 10 has a cross point structure.
  • the word line WL1 and the bit line BL1 are short-circuited by the memory cell 11, and other memory cells (M10, M12) and other memory cells (M01, M21) in the same column cannot be normally written and read.
  • the semiconductor memory device 10 includes a substrate 100 and a main surface of the substrate 100 that are parallel to each other and in a first direction (the horizontal direction in FIGS. 2 and 3). And a plurality of first wirings (word lines) 101 disposed so as to extend in parallel to each other in a plane parallel to the main surface of the substrate 100 above the plurality of first wirings 101.
  • a plurality of second wirings (bit lines) arranged so as to extend in a second direction (a direction perpendicular to the paper surface in FIG. 3 and a vertical direction in FIG. 1B) that three-dimensionally intersects the first wiring 101 of FIG.
  • Nonvolatile memory having nonvolatile memory element 11 It includes an element array.
  • the resistance change element 105 includes a lower electrode (first electrode) 106, an upper electrode (second electrode) 108, and a resistance change layer 107 interposed between the lower electrode 106 and the upper electrode 108. ing.
  • the lower electrode 106 and the resistance change layer 107 are in physical contact, and the upper electrode 108 and the resistance change layer 107 are in physical contact.
  • the diode 112 includes a lower electrode (third electrode) 113, an upper electrode (fourth electrode) 115, and an insulator layer or semiconductor layer 114 interposed between the lower electrode 113 and the upper electrode 115.
  • the lower electrode 113 and the insulator layer or semiconductor layer 114 are in physical and electrical contact to form a Schottky junction, and the upper electrode 115 and the insulator layer or semiconductor layer 114 are physically and electrically in contact. Contact to form a Schottky junction.
  • a first interlayer insulating layer 102 is formed on the substrate 100 so as to cover the first wiring 101.
  • a plurality of resistance change elements 105 are arranged on the first interlayer insulating layer 102 so as to be arranged at equal intervals on the first wiring 101 when viewed from the main surface side of the substrate 100 (upward direction in FIG. 3). Is formed.
  • the first wiring 101 and the lower electrode 106 of the resistance change element 105 located thereabove are connected by a first contact plug 103 formed so as to penetrate the first interlayer insulating layer 102.
  • a second interlayer insulating layer 109 is formed on the first interlayer insulating layer 102 so as to cover the variable resistance element 105.
  • a plurality of diodes 112 are formed at positions overlapping the resistance change element 105 when viewed from the main surface side of the substrate 100.
  • the upper electrode 108 of the variable resistance element 105 and the lower electrode 113 of the diode 112 are in direct contact with both the variable resistance layer 107 of the variable resistance element 105 and the semiconductor layer 114 of the diode 112 by the second contact plug 110. Connected without.
  • a third interlayer insulating layer 116 is formed on the second interlayer insulating layer 109 so as to cover the diode 112.
  • a second wiring 119 is formed on the third interlayer insulating layer 116 so as to be orthogonal to the first wiring 101 and overlap the resistance change element 105 and the diode 112 when viewed from the main surface side of the substrate 100. ing.
  • the second wiring 119 and the upper electrode 115 of the diode 112 below the second wiring 119 are connected by a third contact plug 117 formed so as to penetrate the third interlayer insulating layer 116.
  • the memory cell 11 includes the first contact plug 103 that is provided between the first wiring 101 and the lower electrode 106 of the resistance change element 105 and that conducts them, and the upper electrode 108 of the resistance change element 105. And a second contact plug 110 provided between the upper electrode 115 of the diode 112 and the second wiring 119 provided between the upper electrode 115 of the diode 112 and the second wiring 119. 3 contact plugs 117.
  • a lead-out wiring 120 extending in the second direction is formed in parallel with the second wiring 119 outside the region where the memory cells 11 are arranged as viewed from the thickness direction.
  • the first wiring 101 and the lead-out wiring 120 are fourth contact plugs 118 formed so as to penetrate the first interlayer insulating layer 102, the second interlayer insulating layer 109, and the third interlayer insulating layer 116, respectively. Connected by.
  • the first wiring 101, the second wiring 119, and the lead-out wiring 120 are made of a conductive material such as aluminum or copper.
  • the first interlayer insulating layer 102, the second interlayer insulating layer 109, and the third interlayer insulating layer 116 are made of an insulating material such as silicon oxide, for example.
  • the second contact plug 110, the third contact plug 117, and the fourth contact plug 118 excluding the first contact plug 103 are made of a conductive material such as tungsten or copper.
  • the memory cell 11 is provided at each of the three-dimensional intersections of the first wiring 101 and the second wiring 119 that intersect each other.
  • a semiconductor memory device 10 including a cross-point type memory cell array is realized.
  • the resistance change layer 107 of the resistance change element 105 in this embodiment includes an oxygen-deficient transition metal oxide.
  • the oxygen-deficient transition metal oxide is a transition metal oxide having a lower oxygen content [atomic ratio: ratio of the number of oxygen atoms to the total number of atoms] compared to the stoichiometric oxide.
  • the transition metal is tantalum (Ta)
  • the stoichiometric oxide composition is Ta 2 O 5 and the ratio of the number of atoms of Ta and O (O / Ta) is 2.5. . Therefore, in the oxygen-deficient tantalum oxide, the atomic ratio of Ta and O is larger than 0 and smaller than 2.5.
  • the resistance change layer 107 may be composed of an oxygen-deficient oxide of tantalum (TaO x : 0 ⁇ x ⁇ 2.5) or an oxygen-deficient oxide of hafnium (HfO x : 0 ⁇ x ⁇ 2.0).
  • an oxygen-deficient oxide of tantalum or the oxygen-deficient oxide of hafnium instead of the oxygen-deficient oxide of tantalum or the oxygen-deficient oxide of hafnium, other transition metal oxides such as an oxygen-deficient oxide of zirconium may be used.
  • the resistance change layer made of an oxygen-deficient transition metal oxide may have a laminated structure made of transition metal oxides having different oxygen contents.
  • a high oxygen content resistance variable layer (high resistance layer) is disposed on the upper electrode side, and a low oxygen content resistance variable layer (low resistance layer) is disposed on the lower electrode side.
  • the resistance change layer becomes highly resistive and a negative voltage pulse whose absolute value is greater than or equal to the second threshold is applied.
  • the resistance change layer is lowered in resistance.
  • the current may be limited by a predetermined current value.
  • a transistor or a load resistor may be connected in series to the variable resistance element.
  • the resistance value of the resistance change element 105 is switched by electric pulses having different polarities.
  • a positive voltage positive electrical signal
  • current flows from the upper electrode 108 to the lower electrode 106.
  • electrons are taken from the variable resistance layer 107 to the electrode on the upper electrode side, so that the material of the variable resistance layer 107 is oxidized and its resistance value increases.
  • a negative voltage negative electrical signal
  • current flows from the lower electrode 106 to the upper electrode 108.
  • electrons are applied from the electrode to the resistance change layer 107 on the upper electrode side, whereby the material of the resistance change layer 107 is reduced and the resistance value thereof decreases.
  • the upper electrode 108 is made of a material having a higher standard electrode potential than the metal constituting the resistance change layer, such as platinum (Pt) or iridium (Ir), and the lower electrode 106 is made of a material having a lower standard electrode potential than the upper electrode material.
  • a material having a higher standard electrode potential than the metal constituting the resistance change layer such as platinum (Pt) or iridium (Ir)
  • the lower electrode 106 is made of a material having a lower standard electrode potential than the upper electrode material.
  • tantalum nitride (TaN) is used.
  • the film thickness of the resistance change layer 107 can be set to, for example, 50 to 200 nm.
  • the thickness of the high resistance layer can be 1 to 10 nm. By setting it as such a film thickness, a resistance change can be stably caused at a low voltage of 5 V or less.
  • the resistance value of the resistance change element 105 is switched by applying an electric pulse having an absolute value different in polarity with a certain threshold value or more between both electrodes of the resistance change element 105. Therefore, in the memory cell 11, a current needs to flow in either direction between both electrodes. Therefore, a bidirectional diode 112 having a function of flowing a current bidirectionally through the resistance change element 105 when the memory cell is selected and not flowing a current through the resistance change element 105 when the memory cell is not selected is applied.
  • the diode 112 is an element having non-linear current-voltage characteristics. When the absolute value of the applied voltage is less than the critical voltage, the resistance value is large (off state), and the absolute value of the applied voltage is positive or negative. In the above, the element has an extremely small resistance value (ON state).
  • the diode 112 in this embodiment includes, for example, a lower electrode 113 made of tantalum nitride, a semiconductor layer 114 made of a nitrogen-deficient silicon nitride film having a nitrogen content smaller than that of Si 3 N 4 , and tantalum.
  • An MSM diode including an upper electrode 115 made of nitride is formed.
  • the thickness of the semiconductor layer 114 can be set to 3 to 20 nm, for example.
  • the silicon nitride film can be formed to have semiconductor characteristics by reducing the nitrogen content, and the diode 112 configured as an MSM diode can be manufactured by a simple manufacturing process.
  • the nitrogen-deficient silicon nitride film (SiN z : 0 ⁇ z ⁇ 1.33) can be formed, for example, by reactive sputtering using a Si target in a nitrogen gas atmosphere.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • FIG. 4 shows the IV curve (current-voltage characteristics) on the positive side of the bidirectional diode 112 manufactured by the method as described above (the negative side is not shown because it is the same except that the sign is reversed).
  • IV curve of the diode 112 also varies due to processing variations during manufacture.
  • IV curves 21 and 22 shown in FIG. 4 show examples of such variations.
  • the maximum voltage before breakdown (maximum voltage that can be applied to the diode 112) and maximum current (maximum current that can be passed through the diode 112) are 3.2V, 180 ⁇ A for the IV curve 21, and 3, 4V for the IV curve 22. 250 ⁇ A.
  • the diode 112 is an example of an MSM (Metal Semiconductor Metal) diode here, the diode 112 is an MIM (Metal Insulator Metal) diode having an insulating layer between the lower electrode 113 and the upper electrode 115. It may be. In that case, SiO 2 , Si 3 O 4 , Ta 2 O 5 , or the like can be used as a material for the insulator layer. Note that the MSM diode is more advantageous when it is desired to flow a larger current in the on state.
  • MSM Metal Semiconductor Metal
  • a resistance change element 105 using tantalum oxygen-deficient oxide (film thickness: about 30 nm) as the resistance change layer 107 and a diode 112 using nitrogen-deficient silicon nitride as the semiconductor layer 114 are connected in series. The characteristics will be described.
  • FIG. 5A is a schematic diagram of the memory cell 11 according to the present embodiment.
  • FIG. 5B is an equivalent circuit diagram of the memory cell 11 according to the present embodiment.
  • FIG. 6 is a graph showing a change in resistance value when a voltage pulse is applied to the memory cell.
  • the memory cell 11 is constituted by a series connection of a diode 112 and a resistance change element 105. Further, a load resistor 121 is connected in series with the memory cell 11 in order to stabilize the resistance change operation.
  • the resistance change element 105 has a resistance value higher than that of the first low resistance state (LR state) and the first low resistance state when an electric pulse is applied to a series circuit including the memory cell 11 and the load resistor 121. Transition reversibly between the first high resistance state (HR state) having a high.
  • the memory cell 11 including the resistance change element 105 in the LR state is referred to as the memory cell 11 in the LR state
  • the memory cell 11 including the resistance change element 105 in the HR state is referred to as the memory cell 11 in the HR state.
  • the load resistor 121 is composed of, for example, a polysilicon resistor, an impurity diffusion layer resistor, or an ON resistance of a transistor.
  • the load resistor 121 may be realized by various methods as shown in Patent Document 2.
  • FIG. 5B shows an equivalent circuit diagram of the configuration shown in FIG. 5A.
  • the voltage Vw (first high resistance) is applied to both ends of the series circuit composed of the memory cell 11 and the load resistor 121.
  • the first low resistance are different in polarity and absolute value).
  • Vw Vd + Vr + Vx.
  • Vd is a voltage across the diode 112
  • Vr is a voltage across the resistance change element 105
  • Vx is a voltage across the load resistor 121.
  • Vd is about 3 V from the IV curve 21 of the diode 112 shown in FIG.
  • Vw 6.5V
  • Vw Vr + Vx (Vd ⁇ 0 V). That is, the rewrite voltage Vw is divided between the resistance change element 105 and the load resistor 121.
  • the voltage Vr that is effectively applied to the resistance change element 105 is further reduced.
  • a voltage value is applied as a first high-resistance voltage pulse between the lower electrode 106 and the upper electrode 115, with the lower electrode 106 as a reference.
  • a voltage pulse having a pulse width of 500 ns at +6.5 V and a voltage pulse having a voltage value of ⁇ 5.5 V and a pulse width of 500 ns are alternately applied as the first low-resistance voltage pulse.
  • the resistance value on the vertical axis in FIG. 6 is the sum of the resistance values of the memory cell 11 and the load resistor 121 including the resistance change element 105 and the diode 112.
  • the resistance value becomes the first high-resistance state (for example, about 500 k ⁇ ).
  • the resistance value becomes the first low resistance state (for example, about 100 k ⁇ ).
  • a first operating current for example, about ⁇ 100 to 200 ⁇ A
  • the resistance change element 105 for example, 5000 ⁇ .
  • the resistance change range shifts downward, and the resistance change element 105 has an excessively low resistance state (second low resistance state) in which the resistance value is lower than that of the first low resistance state (LR level). Become.
  • a second high resistance voltage is applied to the memory cell 11 in order to increase the resistance of the memory cell 11 in an excessively low resistance state.
  • the load resistor 121 is switched to a load resistor having a lower resistance value than that during normal operation.
  • the resistance value of the load resistor 121 is changed from 5000 ⁇ to 0 ⁇ , and a second high resistance voltage (for example, +10 V) is applied.
  • a second high resistance voltage for example, +10 V
  • the memory cell 11 remains low. It has been confirmed that it does not become resistive.
  • the resistance value of the load resistor 121 is set to 0 ⁇ during the second high resistance process, but the resistance value of the load resistor 121 obtains an effective voltage sufficient for the high resistance process. Therefore, it is not necessary to be 0 ⁇ . That is, the resistance value of the load resistor 121 may be lower than that during normal operation during the high resistance process.
  • +10 V is applied as the high resistance voltage, but other voltage values may be used.
  • load resistance such as wiring resistance and contact resistance from the voltage pulse generation circuit to the memory cell 11 is often about several hundred to 1,000 ⁇ .
  • the resistance increasing process is performed to an extremely high level. However, if the resistance is increased to at least a level higher than the LR level during normal operation, the same row as the defective memory cell, or The operation of other memory cells existing in the same column is not hindered.
  • an excessively low resistance defective memory cell caused by diode destruction can be increased in resistance.
  • the current flowing through the defective memory cell is reduced, and the operation of other memory cells existing in the same row and the same column as the defective memory cell is not hindered.
  • the address of the defective memory cell in the second high resistance state as described above is recorded separately, and is controlled by the peripheral circuit of the memory device so that the address of the defective memory cell is not selected in the subsequent memory operation.
  • An example of this will be described in the second embodiment below.
  • FIG. 7 shows a schematic configuration diagram of a non-volatile memory device (hereinafter simply referred to as “memory device”) 200 including a plurality of memory cells 11.
  • memory device hereinafter simply referred to as “memory device”
  • FIG. 8A and 8B are diagrams illustrating an example of the load resistor 121.
  • FIG. 8A and 8B are diagrams illustrating an example of the load resistor 121.
  • FIG. 9 is a flowchart of a process for increasing the resistance of a defective bit in an excessively low resistance state.
  • the memory device 200 includes the memory cell array 10 in which a plurality of (for example, 256) memory cells 11 having the structure described in the first embodiment are arranged.
  • the memory device 200 includes a memory main body 201.
  • the memory body 201 includes a memory cell array 10, a row selection circuit / driver 203, a column selection circuit / driver 204, a write circuit 205 for writing information, and a sense amplifier that amplifies the potential of the bit line 119. 206, a data input / output circuit 207 that performs input / output processing of input / output data via a terminal DQ, and a variable load resistance circuit 211.
  • the memory device 200 further includes an address input circuit 208 that receives an address signal input from the outside, and a control circuit 209 that controls the operation of the memory body 201 based on a control signal input from the outside. Yes.
  • the memory cell array 10 includes the nonvolatile memory elements described in the first embodiment arranged in a matrix as memory cells 11.
  • the memory cell array 10 includes a plurality of word lines 101 (WL0, WL1, WL2,%) Formed in parallel with each other on a semiconductor substrate, and a main portion of the semiconductor substrate above the plurality of word lines 101.
  • a plurality of memory cells 11 (M00, M01, M02,..., M10, M11, M12) provided in a matrix corresponding to the solid intersections of the plurality of word lines 101 and the plurality of bit lines 119. ,..., M20, M21, M22,.
  • the memory cell 11 corresponds to the nonvolatile memory element (memory cell 11) according to the first embodiment, and includes a resistance variable layer including an oxygen-deficient tantalum oxide on a semiconductor substrate.
  • a change element 105 is formed, and a bidirectional diode (here, MSM diode 112) is connected in series to the resistance change element 105.
  • the address input circuit 208 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 203 based on the address signal, and outputs a column address signal to the column selection circuit / driver.
  • the address signal is a signal indicating the address of a specific memory cell 11 to be selected among the plurality of memory cells 11.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • the control circuit 209 In the information write cycle, the control circuit 209 outputs a write signal instructing application of a write voltage to the write circuit 205 according to the input data Din input to the data input / output circuit 207. On the other hand, in the information read cycle, the control circuit 209 outputs a read signal instructing application of the read voltage to the column selection circuit / driver 204.
  • the row selection circuit / driver 203 receives the row address signal output from the address input circuit 208, selects one of the plurality of word lines 101 in accordance with the row address signal, and selects the selected word line. A predetermined voltage is applied to 101.
  • the column selection circuit / driver 204 receives the column address signal output from the address input circuit 208, selects one of the plurality of bit lines 119 in accordance with the column address signal, and selects the selected one. A write voltage or a read voltage is applied to the bit line 119.
  • These row selection circuit / driver 203 and column selection circuit / driver 204 constitute a selection circuit that selects at least one memory cell 11 from the memory cell array 10.
  • the write circuit 205 When the write circuit 205 receives the write signal output from the control circuit 209, the write circuit 205 outputs a signal instructing the row selection circuit / driver 203 to apply a voltage to the selected word line 101, and the column selection circuit. / Outputs a signal instructing the driver 204 to apply a write voltage to the selected bit line 119.
  • the write circuit 205 when the write circuit 205 receives the write signal output from the control circuit 209, the write circuit 205 connects the load resistor 121 having the first resistance value to the selected word line 101 with respect to the variable load resistor circuit 211. A signal instructing to do is output.
  • the variable load resistance circuit 211 includes a load resistor 121 whose resistance value can be changed, as exemplified in FIGS. 8A and 8B.
  • the variable load resistance circuit 211 connects the load resistance 121 to the selected word line 101. Further, the variable load resistance circuit 211 changes the resistance value of the load resistor 121 to, for example, a first resistance value, a second resistance value smaller than the first resistance value, and a second resistance value smaller than the second resistance value. It is also possible to switch between the three resistance values in multiple stages.
  • the load resistor 121 can be configured using a transistor 130.
  • the variable load resistance circuit 211 changes the on-resistance of the transistor 130 by changing the gate voltage of the transistor 130.
  • the variable load resistance circuit 211 changes the resistance value of the load resistance 121.
  • the load resistor 121 may include a transistor 131 and a resistor 132 connected in parallel.
  • the variable load resistance circuit 211 changes the resistance value of the load resistance 121 by switching the transistor 131 on and off.
  • the sense amplifier 206 amplifies the potential of the bit line 119 to be read in the information read cycle.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 207. That is, in the sense amplifier 206, the resistance change element 105 included in the memory cell 11 selected by the selection circuit (row selection circuit / driver 203 and column selection circuit / driver 204) is in either the high resistance state or the low resistance state. Is determined.
  • the MSM diode 112 is in an ON state to which a high applied voltage is applied during writing. Therefore, since a large voltage is efficiently applied to the resistance change element 105, stable writing can be performed on the memory cell 11.
  • an applied voltage lower than the applied voltage for writing is applied to the MSM diode 112.
  • an applied voltage lower than the applied voltage for writing is applied to the MSM diode 112.
  • the MSM diode 112 can efficiently prevent noise and crosstalk from affecting the variable resistance element 105, so that the malfunction of the memory cell 11 can be prevented.
  • the memory device 200 according to the present embodiment is configured using the memory cell 11 shown in the first embodiment of the present invention.
  • the memory device 200 further includes an excessive low resistance cell address recording unit that records the address of the excessive low resistance cell in the second high resistance state, and at least one spare memory cell (not shown). ),
  • the control circuit 209 records the address of the excessive low resistance cell in the second high resistance state in the excessive low resistance cell address recording unit, and the address of the excessive low resistance cell is designated in the subsequent memory operation.
  • a function of controlling access to the address of the spare memory cell may be provided.
  • FIG. 9 is a flowchart of the high resistance write process for the memory cell 11 in the excessively low resistance state (hereinafter, excessively low resistance cell) by the memory device 200.
  • control circuit 209 sets the resistance value of the load resistor 121 to the first resistance value. Further, the control circuit 209 applies the voltage pulse to the series circuit including the memory cell 11 and the load resistor 121 having the first resistance value during the normal write process, thereby setting the resistance change element 105 to the LR state. Transition reversibly between HR states.
  • control circuit 209 detects an excessively low resistance cell which is a defective bit (S101).
  • the control circuit 209 measures the resistance value in a state where the load resistor 121 having the first resistance value is connected to the memory cell 11.
  • the control circuit 209 determines whether or not the resistance value measured above is lower than the LR level by a predetermined value or more. For example, if the resistance value measured above is LR level ⁇ 70% or less, the control circuit 209 determines that the cell is an excessively low resistance cell.
  • the step S101 is performed, for example, during a verify operation during normal write processing.
  • the step S101 is specifically performed by the control circuit 209 controlling the sense amplifier 206.
  • control circuit 209 determines that the memory cell 11 to be processed is normal and ends the processing.
  • the control circuit 209 controls the variable load resistance circuit 211 to thereby load the memory cell 11.
  • the resistance value of the resistor 121 is switched from the first resistance value to a second resistance value smaller than the first resistance value (S103).
  • the first resistance value is 5000 ⁇ and the second resistance value is 1000 ⁇ . This is because the voltage applied to the resistance change element 105 is effectively increased as described above.
  • control circuit 209 applies a voltage pulse to a series circuit including the excessively low resistance cell and the load resistor 121 having the second resistance value, so that the resistance value of the excessively low resistance cell is lower than that of the LR state. A high second high resistance state is established.
  • control circuit 209 controls the write circuit 205 to thereby execute the second high resistance write on both ends of the series circuit including the memory cell 11 and the load resistor 121 having the second resistance value.
  • a voltage pulse for example, +6 to 10 V and a pulse width of 500 ns are applied (S104).
  • control circuit 209 determines whether or not the excessive low-resistance cell has entered the second high-resistance state in step S104 by controlling the sense amplifier 206 (S105). For example, it is determined whether or not the resistance value of the memory cell 11 after the pulse application is higher than the LR level.
  • the control circuit 209 controls the variable load resistance circuit 211 to further reduce the resistance value of the load resistance 121. Switching to the third resistance value (S109). Then, the control circuit 209 controls the writing circuit 205 to apply a voltage pulse to a series circuit including the excessively low resistance cell and the load resistor 121 having the third resistance value. The process of setting the cell to the second high resistance state (S104) is repeated.
  • the third resistance value is 100 ⁇ .
  • the control circuit 209 By controlling the variable load resistance circuit 211, the load resistance 121 is returned again to the first resistance value (5000 ⁇ ) (S107).
  • the determination level after the high resistance write processing in step S105 may be set to a higher resistance value such as HR level (HR state resistance value) or higher, or +1 digit or higher from the HR level.
  • HR level HR state resistance value
  • the resistance value in the second high resistance state may be higher than the HR level, or may be one digit higher than the HR level.
  • control circuit 209 determines the memory cell 11 having a high resistance as described above as a defective bit. In addition, the control circuit 209 stores information specifying the defective bit in a redundant circuit (not shown), and replaces the defective bit with a normal memory cell (S108).
  • the nonvolatile memory device 200 detects the memory cell 11 (excessive low resistance cell) in which a failure has occurred due to the diode 112 being substantially short-circuited. Further, the nonvolatile memory device 200 reduces the resistance value of the load resistor 121 to a second resistance value lower than the first resistance value used during normal operation for the detected excessively low resistance cell. The voltage of the memory cell is applied to increase the resistance of the memory cell.
  • the nonvolatile memory device 200 even when a failure occurs in a certain memory cell 11, another memory cell in the same row or the same column as the defective memory cell 11 is used. 11 can be effectively prevented from being unable to write to or read from.
  • the present invention is not limited to this embodiment.
  • the memory cell 11 stores only binary data of a first logical value corresponding to the first high resistance state and a second logical value corresponding to the first low resistance state.
  • the memory cell 11 may store data of three or more values.
  • the resistance change element 105 has a plurality of resistance states corresponding to the plurality of logical values.
  • the excessive low resistance state (second low resistance state) described above is a state in which the resistance value is lower than the lowest resistance value among the resistance values of the plurality of resistance states.
  • each processing unit included in the nonvolatile memory device is typically realized as an LSI which is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • nonvolatile memory device may be realized by a processor such as a CPU executing a program.
  • the present invention may be the above program or a recording medium on which the above program is recorded.
  • the program can be distributed via a transmission medium such as the Internet.
  • MOS transistor an example using a MOS transistor is shown, but another transistor such as a bipolar transistor may be used.
  • the present invention can be applied to a nonvolatile memory device and a driving method thereof.
  • the present invention is useful for various electronic devices such as digital home appliances, memory cards, portable telephones, and personal computers using a nonvolatile storage device.
  • Memory cell array (semiconductor memory device) 11,280 Memory cell (nonvolatile memory element) 21, 22 IV curve 100 Substrate 101, 220 Word line (first wiring) 102 First interlayer insulating layer 103 First contact plug 105, 260 Resistance change element 106 Lower electrode 107 Resistance change layer 108 Upper electrode 109 Second interlayer insulating layer 110 Second contact plug 112, 270 Diode 113 Lower electrode 114 Semiconductor layer 115 Upper electrode 116 Third interlayer insulating layer 117 Third contact plug 118 Fourth contact plug 119, 210 Bit line (second wiring) 120 Lead-out wiring 121 Load resistance 130, 131 Transistor 132 Resistance 200 Non-volatile memory device (memory device) DESCRIPTION OF SYMBOLS 201 Memory body part 203 Row selection circuit / driver 204 Column selection circuit / driver 205 Write circuit 206 Sense amplifier 207 Data input / output circuit 208 Address input circuit 209 Control circuit 211 Variable load resistance circuit

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Abstract

　本発明に係る不揮発性記憶装置の駆動方法は、複数のメモリセル（１１）のうち、過剰低抵抗セルを検出するステップ（Ｓ１０１）と、負荷抵抗（１２１）の抵抗値を、第１の抵抗値より低い第２の抵抗値に変更するステップ（Ｓ１０３）と、過剰低抵抗セルと、第２の抵抗値の負荷抵抗（１２１）とで構成される直列回路に電圧パルスを印加することにより、過剰低抵抗セルに含まれる抵抗変化素子（１０５）を、第１の低抵抗状態より抵抗値が高い第２の高抵抗状態にするステップ（Ｓ１０４）とを含む。

Description

不揮発性記憶装置及びその駆動方法
　本発明は、不揮発性記憶装置及びその駆動方法に関し、特に、電圧パルスの印加により低抵抗状態と当該低抵抗状態より抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子と、ダイオードとを有する不揮発性記憶装置及びその駆動方法に関する。
　近年、デジタル技術の進展に伴って携帯情報機器及び情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の半導体記憶装置（ＲｅＲＡＭ）の研究開発が進んでいる。
　ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を不揮発的に記憶することが可能な素子のことをいう。相変化型素子（ＰＣＲＡＭ）では、電気的刺激によって生じる熱によって結晶状態が変わることを原因として抵抗値が変化する。一方、抵抗変化素子は、相変化型素子（ＰＣＲＡＭ）と異なり、電気的刺激が直接的に、すなわち電子の授受を介して抵抗変化材料の酸化還元状態を変化させることによって、素子の抵抗値を変化させる。
　この抵抗変化素子を搭載した大容量の半導体記憶装置の一例として、クロスポイント型の半導体記憶装置が知られている。このようなクロスポイント型のＲｅＲＡＭの場合には、各メモリセルの不揮発性記憶素子に対してそれぞれ直列にダイオードを挿入することが行われている（例えば、特許文献１参照）。これにより、ワード線とビット線とが立体交差した交差部に形成される選択された不揮発性記憶素子（メモリセル）の抵抗値を読み取るときに、非選択の記憶素子を流れる電流（ｓｎｅａｋ　ｃｕｒｒｅｎｔ）の影響を避けることができる。
　図１０は、従来の抵抗変化素子を搭載した半導体記憶装置を示す図である。図１０に示す半導体記憶装置は、ビット線２１０とワード線２２０と、これらの各交点に形成されるメモリセル２８０とを有するクロスポイントメモリセルアレイである。また、電気的ストレスによる電気抵抗の変化により情報を記憶する抵抗変化素子２６０と、双方向に電流を流せる非線形の電流－電圧特性を有する２端子のダイオード２７０とを直列接続することによりメモリセル２８０が形成されている。上部配線となるビット線２１０はダイオード２７０と電気的に接続されており、下部配線となるワード線２２０は、抵抗変化素子２６０と電気的に接続されている。このダイオード２７０には、メモリセル２８０の書き換え時に双方向に電流が流れるため、例えば、印加電圧の極性の双方向（正電圧側と負電圧側との両方）に対して非線形な電流－電圧特性を有するダイオード（バリスタなど）を用いることにより、大容量化を実現できる。
　また、クロスポイント型のＲｅＲＡＭに可変負荷抵抗を接続した半導体記憶装置も提案されている（例えば、特許文献２参照）。
　図１１は、従来の半導体記憶装置の選択されたメモリセルの抵抗変化素子と負荷回路と周辺回路との関係を示すブロック図である。
　図１１に示す半導体記憶装置は、上記負荷回路の抵抗値を変化させることで、メモリセルのデータ書き換えにおいて、高抵抗状態、及び低抵抗状態の安定化が図れる。
特開２００６－２０３０９８号公報 特開２００７－１８８６０３号公報
　しかしながら、特許文献１に記載されたようなダイオードを用いたクロスポイントメモリセルアレイでは、メモリセルに印加する電圧パルスによってダイオードに大きな電流が流れる。これにより、ダイオードが絶縁破壊されて実質的に短絡状態となることにより、メモリセルの不良が発生する場合がある。
　あるメモリセルで上記のような不良が発生した場合、メモリセルが実質的に短絡状態（非常に低い抵抗値となる状態、以下、過剰低抵抗状態と呼ぶ）となる。これにより、不良のメモリセルと同じ行又は同じ列の他のメモリセルへアクセスする際の電流が全て実質的に短絡状態である不良のメモリセルに流れることとなる。結果として不良のメモリセルと同じ行又は同じ列の他の全てのメモリセルに対して書込み、又は読み出しが正しく行えなくなる問題があった。
　また、特許文献２に記載されたような可変負荷回路を用いた書き換え方法では、ユニポーラ型の抵抗変化素子を安定に抵抗変化させるために抵抗変化素子に直列に接続された負荷抵抗を切り替えて書き込み動作させることが開示されている。しかし、上記過剰低抵抗状態は想定されておらず、対策も示されていない。
　また、バイポーラ型の抵抗変化素子を高抵抗状態から低抵抗状態に変化させる場合、急激な低抵抗化現象で発生する過剰な電流を抑制するため、あらかじめ所定の負荷抵抗を抵抗変化素子に直列に接続して抵抗変化させる場合がある。しかし、例えば、メモリセルが上記のような過剰低抵抗状態になってしまった場合、メモリセルに書き換え電圧を加えても、印加された電圧の殆どが負荷抵抗に印加されてしまうため、抵抗変化素子には実効的に書き換えに必要な電圧を印加することができない。結果として、過剰低抵抗状態から復帰できないという問題があった。
　本発明は、上記の課題を解決するためになされたもので、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることを有効に防止することができる不揮発性記憶装置及びその駆動方法を提供することを目的とする。
　上記の目的を達成するために、本発明の一形態に係る不揮発性記憶装置の駆動方法は、非線形の電流－電圧特性を有するダイオードと、当該ダイオードに直列に接続されている抵抗変化素子とを含む複数のメモリセルと、前記複数のメモリセルに直列に接続される可変負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記メモリセルと第１の抵抗値の前記可変負荷抵抗とで構成される直列回路に、第１の低抵抗化電気パルスを印加することにより、前記抵抗変化素子を第１の高抵抗状態から第１の低抵抗状態に変化させ、第１の高抵抗化電気パルスを印加することにより、前記抵抗変化素子を前記第１の低抵抗状態から前記第１の高抵抗状態に変化させて前記第１の低抵抗状態と第１の高抵抗状態との間を可逆的に遷移させ、前記複数のメモリセルのうち、前記第１の低抵抗状態より抵抗値が低い第２の低抵抗状態の抵抗変化素子を含む過剰低抵抗セルを検出する検出ステップと、前記可変負荷抵抗の抵抗値を、前記第１の抵抗値から、前記第１の抵抗値より低い第２の抵抗値に変更する第１可変抵抗値変更ステップと、前記過剰低抵抗セルと、前記第２の抵抗値の前記可変負荷抵抗とで構成される直列回路に第２の高抵抗化電気パルスを印加することにより、前記過剰低抵抗セルに含まれる前記抵抗変化素子を、前記第２の低抵抗状態から、前記第１の低抵抗状態より抵抗値が高い第２の高抵抗状態にする第２の高抵抗化書き込みステップとを含む。
　これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、ダイオードが実質的に短絡状態になることにより不良が発生したメモリセル（過剰低抵抗セル）を検出する。さらに、当該駆動方法は、検出された過剰低抵抗セルに対して、可変負荷抵抗の抵抗値を減少させたうえで電圧パルスを印加することにより、当該メモリセルの高抵抗化を行う。これにより、高抵抗化のために過剰低抵抗セルに印加される電圧のほとんどは、可変負荷抵抗ではなく、抵抗変化素子に印加されるため、抵抗変化素子を高抵抗化することができる。よって、過剰低抵抗セルは過剰低抵抗状態から脱することができるため、不良となったメモリセルと同じ行又は同じ列に電流を流した際に、当該不良のメモリセルに過剰な電流が流れるのが防止できる。これにより、他のメモリセルを通常動作させることができる。
　このように、本発明の一形態に係る不揮発性記憶装置の駆動方法は、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることを有効に防止することができる。
　また、「ダイオードが実質的に短絡状態となったとき」とは、ダイオードが絶縁破壊することによって、正常時におけるダイオードのＯＮ状態の抵抗値より低い抵抗値を有する状態となったときを意味する。
　また、前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態より高くてもよい。
　これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、不良のメモリセルに流れる電流をさらに低減できるので、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることをさらに防止することができる。
　また、前記第２の高抵抗化書き込みステップは、前記過剰低抵抗セルと、前記第２の抵抗値の前記可変負荷抵抗とで構成される直列回路に前記第２の高抵抗化電気パルスを印加する第１印加ステップと、前記第１印加ステップ後に、前記過剰低抵抗セルの抵抗値を読み出すステップと、前記読み出しステップにより前記過剰低抵抗セルに含まれる前記抵抗変化素子が前記第２の高抵抗状態になったか否かを判定する判定ステップと、前記判定ステップにおいて前記過剰低抵抗素子が前記第２の高抵抗状態になっていないと判定された場合、前記可変負荷抵抗の抵抗値を前記第２の抵抗値より低い第３の抵抗値にする第２可変抵抗値変更ステップと、前記過剰低抵抗素子と、前記第３の抵抗値の前記可変負荷抵抗とで構成される直列回路に第２の高抵抗化電気パルスを印加することにより、前記過剰低抵抗素子を前記第２の高抵抗状態にする第２印加ステップとを含み、前記判定ステップにおいて前記過剰低抵抗セルに含まれる前記抵抗変化素子が前記第２の高抵抗状態になるまで前記各ステップが繰り返されてもよい。
　これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、第２の抵抗値の可変負荷抵抗を用いた高抵抗化により不良のメモリセルを高抵抗化できない場合でも、当該不良のメモリセルを高抵抗化できる。
　また、前記可変負荷抵抗は、トランジスタを含み、前記第１可変抵抗値変更ステップでは、前記トランジスタのゲート電圧を変化させることにより、前記可変負荷抵抗の抵抗値をより低い抵抗値に変化させてもよい。
　これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、メモリセルに接続される負荷抵抗の抵抗値の変更を容易に行える。
　また、前記不揮発性記憶装置の駆動方法は、さらに、前記第２の高抵抗化書き込みステップの後、前記可変負荷抵抗の抵抗値を、前記第１の抵抗値よりも低い抵抗値から前記第１の抵抗値に変更する第２可変抵抗値変更ステップを含んでもよい。
　これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、以降の処理において、通常の書き込み及び読み出し動作を行える。
　また、前記メモリセルは、前記第１の高抵抗状態に対応する第１の論理値と、前記第１の低抵抗状態に対応する第２の論理値との、２値のみのデータを記憶してもよい。
　また、本発明の一形態に係る不揮発性記憶装置は、基板の主面に平行に、第１の方向に所定の間隔で配置された複数の第１の配線と、前記基板の主面に平行にかつ前記第１の配線と立体交差するように、第２の方向に所定の間隔で配置された複数の第２の配線と、前記複数の第１の配線と、前記複数の第２の配線との交差点に配置され、非線形の電流－電圧特性を有するダイオードと、当該ダイオードに直列に接続されている抵抗変化素子とを含む２端子の複数のメモリセルの各端子がそれぞれ前記複数の第１の配線と前記複数の第２の配線に接続されたメモリセルアレイと、前記メモリセルアレイに含まれる前記メモリセルを選択し所定の書き込み及び読み出し電圧を前記選択されたメモリセルに印加するための行選択回路／ドライバ及び列選択回路／ドライバと、前記選択されたメモリセルの抵抗値を読み出すためのセンスアンプと、前記メモリセルアレイに直列に接続される可変負荷抵抗回路と、を備える不揮発性記憶装置であって、前記選択されたメモリセルに含まれる前記抵抗変化素子は、前記選択されたメモリセルと第１の抵抗値の前記可変負荷抵抗とで構成される直列回路に、第１の高抵抗化電気パルスが印加されることにより、第１の低抵抗状態から第１の高抵抗状態に変化し、第１の低抵抗化電気パルスが印加されることにより、前記第１の高抵抗状態から前記第１の低抵抗状態に可逆的に変化し、前記不揮発性記憶装置は、前記複数のメモリセルのうち、前記第１の低抵抗状態より抵抗値が低い第２の低抵抗状態の抵抗変化素子を含む過剰低抵抗セルを検出し、前記可変負荷抵抗の抵抗値を、前記第１の抵抗値から、前記第１の抵抗値より低い第２の抵抗値に変更し、前記過剰低抵抗セルと、前記第２の抵抗値の前記可変負荷抵抗とで構成される直列回路に第２の高抵抗化電気パルスを印加することにより、前記過剰低抵抗セルに含まれる前記抵抗変化素子を、前記第１の低抵抗状態より抵抗値が高い第２の高抵抗状態にする制御回路をさらに備える。
　この構成によれば、本発明の一形態に係る不揮発性記憶装置は、ダイオードが実質的に短絡状態になることにより不良が発生したメモリセル（過剰低抵抗セル）を検出する。さらに、当該不揮発性記憶装置は、検出された過剰低抵抗セルに対して、可変負荷抵抗の抵抗値を減少させたうえで電圧パルスを印加することにより、当該メモリセルの高抵抗化を行う。これにより、高抵抗化のために過剰低抵抗セルに印加される電圧のほとんどは、可変負荷抵抗ではなく、抵抗変化素子に印加されるため、抵抗変化素子を高抵抗化することができる。よって、過剰低抵抗セルは過剰低抵抗状態から脱することができるため、不良となったメモリセルと同じ行又は同じ列に電流を流した際に、当該不良のメモリセルに過剰な電流が流れるのが防止できる。これにより、他のメモリセルを通常動作させることができる。
　このように、本発明の一形態に係る不揮発性記憶装置は、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることを有効に防止することができる。
　また、前記不揮発性記憶装置は、第２の高抵抗状態にした過剰低抵抗セルのアドレスを記録する記録部と、少なくとも１つの予備のメモリセルとをさらに備え、前記制御回路は、第２の高抵抗状態にした過剰低抵抗セルのアドレスを記録し、以降のメモリ動作時において前記過剰低抵抗セルのアドレスが指定された場合、予備のメモリセルのアドレスにアクセスするよう制御する機能を備えてもよい。
　また、前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態より高くてもよい。
　この構成によれば、本発明の一形態に係る不揮発性記憶装置は、不良のメモリセルに流れる電流をさらに低減できるので、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることをさらに防止することができる。
　また、前記制御回路は、過剰低抵抗セルを第２の高抵抗状態にした後、前記可変負荷抵抗回路の抵抗値を前記第１の抵抗値に戻すよう前記可変負荷抵抗回路を制御してもよい。
　この構成によれば、本発明の一形態に係る不揮発性記憶装置は、以降の処理において、通常の書き込み及び読み出し動作を行える。
　なお、本発明は、このような不揮発性記憶装置の駆動方法として実現できるだけでなく、当該駆動方法に含まれる特徴的なステップを手段とする不揮発性記憶装置として実現して実現できる。また、本発明は、当該駆動方法に含まれる特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ－ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　さらに、本発明は、このような不揮発性記憶装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現できる。
　以上より、本発明は、１つの抵抗変化型不揮発性記憶素子と１つのダイオードとが直列に接続された１Ｄ１Ｒ型のメモリセルにおいて、ある不揮発性記憶素子において不良が発生した場合でも、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることを有効に防止することができる不揮発性記憶装置及びその駆動方法を提供できる。
図１Ａは、本発明の第１の実施の形態に係るメモリセルの模式図である。 図１Ｂは、本発明の第１の実施の形態に係る半導体記憶装置の模式図である。 図２は、本発明の第１の実施の形態に係る半導体記憶装置の上面図である。 図３は、本発明の第１の実施の形態に係る半導体記憶装置の断面図である。 図４は、本発明の第１の実施の形態に係るダイオードの電流－電圧特性を示すグラフである。 図５Ａは、本発明の第１の実施の形態に係るメモリセルと負荷抵抗との接続関係を示す模式図である。 図５Ｂは、本発明の第１の実施の形態に係るメモリセルと負荷抵抗との接続関係を示す等価回路図である。 図６は、本発明の第１の実施の形態に係る抵抗変化状態を示すグラフである。 図７は、本発明の第２の実施の形態に係る不揮発性記憶装置のブロック図である。 図８Ａは、本発明の第２の実施の形態に係る負荷抵抗の一例を示す図である。 図８Ｂは、本発明の第２の実施の形態に係る負荷抵抗の一例を示す図である。 図９は、本発明の第２の実施の形態に係る不揮発性記憶装置による駆動方法のフローチャートである。 図１０は、従来の抵抗変化素子を搭載した半導体記憶装置を示す図である。 図１１は、従来の抵抗変化素子と負荷回路と周辺回路との関係を示すブロック図である。
　以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、全ての図を通じて同一又は相当する要素には同一の符号を付しその説明は省略する場合がある。
　また、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　（第１の実施の形態）
　［概略構成］
　図１Ａは、本発明の第１の実施の形態に係るメモリセル１１を示す概略回路図である。
　図１Ｂは、本発明の第１の実施の形態に係る半導体記憶装置（メモリセルアレイ）１０を示す概略回路図である。
　図２は、図１Ｂに示す半導体記憶装置１０の平面視における構成を示す概略平面図である。
　図３は、図２に示すＸ－Ｘ面の概略断面図である。
　図１Ａに示すように、本発明の第１の実施の形態に係るメモリセル１１は、ダイオード１１２と、抵抗変化素子１０５とが直列に接続された構成となっている。
　図１Ｂに示すように、本発明の第１の実施の形態に係る半導体記憶装置１０は、行列状に配置された複数のメモリセル１１を備える。それぞれのメモリセル１１の一端は、第１の配線（ワード線）１０１に接続され、もう一端は、第２の配線（ビット線）１１９に接続される。このように、半導体記憶装置１０は、クロスポイント構造となっている。
　例えば、図１Ｂに示すメモリセルＭ１１が過剰低抵抗状態の不良となった場合は、ワード線ＷＬ１とビット線ＢＬ１とがメモリセル１１によりショートした状態となり、同一行の他のメモリセル（Ｍ１０、Ｍ１２）及び同一列の他のメモリセル（Ｍ０１、Ｍ２１）に対して、書き込み、及び読み出しが正常に行えなくなる。
　図２及び図３に示すように、本実施の形態に係る半導体記憶装置１０は、基板１００と、基板１００の主面上に互いに平行にかつ第１の方向（図２及び図３において左右方向）に延びるように配設された複数の第１の配線（ワード線）１０１と、該複数の第１の配線１０１の上方に基板１００の主面に平行な面内において互いに平行にかつ該複数の第１の配線１０１と立体交差するような第２の方向（図３において紙面に垂直な方向、図１Ｂにおいて上下方向）に延びるように配設された複数の第２の配線（ビット線）１１９と、第１の配線１０１と第２の配線１１９との立体交差部のそれぞれに対応して第１の配線１０１と第２の配線１１９とを接続するように設けられた複数のメモリセル（不揮発性記憶素子）１１を有する不揮発性記憶素子アレイと、を備えている。
　抵抗変化素子１０５は、下部電極（第１の電極）１０６と、上部電極（第２の電極）１０８と、下部電極１０６と上部電極１０８との間に介挿された抵抗変化層１０７とを備えている。下部電極１０６と抵抗変化層１０７とは物理的に接触しており、上部電極１０８と抵抗変化層１０７とは物理的に接触している。
　ダイオード１１２は、下部電極（第３の電極）１１３と、上部電極（第４の電極）１１５と、下部電極１１３と上部電極１１５との間に介挿された絶縁体層又は半導体層１１４とを備えている。下部電極１１３と絶縁体層又は半導体層１１４とは物理的かつ電気的に接触してショットキー接合を形成しており、上部電極１１５と絶縁体層又は半導体層１１４とは物理的かつ電気的に接触してショットキー接合を形成している。
　基板１００の上には、第１の配線１０１を覆うように第１の層間絶縁層１０２が形成されている。第１の層間絶縁層１０２の上には、基板１００の主面側（図３の上方向）から見て第１の配線１０１の上に等間隔で並ぶように、複数の抵抗変化素子１０５が形成されている。
　第１の配線１０１とその上方にある抵抗変化素子１０５の下部電極１０６とは、第１の層間絶縁層１０２を貫通するように形成された第１のコンタクトプラグ１０３によって接続されている。
　第１の層間絶縁層１０２の上には、抵抗変化素子１０５を覆うように第２の層間絶縁層１０９が形成されている。第２の層間絶縁層１０９の上には、基板１００の主面側から見て抵抗変化素子１０５と重なる位置に、複数のダイオード１１２が形成されている。抵抗変化素子１０５の上部電極１０８とダイオード１１２の下部電極１１３とは、第２のコンタクトプラグ１１０によって抵抗変化素子１０５の抵抗変化層１０７及びダイオード１１２の半導体層１１４のいずれにも直接的に接触することなく接続されている。
　第２の層間絶縁層１０９の上には、ダイオード１１２を覆うように第３の層間絶縁層１１６が形成されている。第３の層間絶縁層１１６の上には、基板１００の主面側から見て第１の配線１０１と直交しかつ抵抗変化素子１０５及びダイオード１１２と重なるように、第２の配線１１９が形成されている。第２の配線１１９とその下方にあるダイオード１１２の上部電極１１５とは、第３の層間絶縁層１１６を貫通するように形成された第３のコンタクトプラグ１１７によって接続されている。
　上記の通り、メモリセル１１は、第１の配線１０１と抵抗変化素子１０５の下部電極１０６との間に設けられそれらを互いに導通する第１のコンタクトプラグ１０３と、抵抗変化素子１０５の上部電極１０８とダイオード１１２の下部電極１１３との間に設けられそれらを互いに導通する第２のコンタクトプラグ１１０と、ダイオード１１２の上部電極１１５と第２の配線１１９との間に設けられそれらを互いに導通する第３のコンタクトプラグ１１７とを備えている。
　また、第３の層間絶縁層１１６の上には、厚み方向から見てメモリセル１１が並ぶ領域の外に、第２の配線１１９と平行に、第２の方向に延びた引き出し配線１２０が形成されている。第１の配線１０１と引き出し配線１２０とは、それぞれ第１の層間絶縁層１０２、第２の層間絶縁層１０９及び第３の層間絶縁層１１６を貫通するように形成された第４のコンタクトプラグ１１８によって接続されている。
　第１の配線１０１、第２の配線１１９、及び引き出し配線１２０は、例えばアルミ又は銅などの導電性材料によって構成される。第１の層間絶縁層１０２、第２の層間絶縁層１０９及び第３の層間絶縁層１１６は、例えば酸化シリコンなどの絶縁材料によって構成される。
　第１のコンタクトプラグ１０３を除く第２のコンタクトプラグ１１０、第３のコンタクトプラグ１１７及び第４のコンタクトプラグ１１８は、例えばタングステンや銅などの導電性材料によって構成される。
　かかる構成により、半導体記憶装置１０を基板１００の主面側から見て、互いに交差する第１の配線１０１と第２の配線１１９との立体交差部のそれぞれにメモリセル１１が設けられている、クロスポイント型のメモリセルアレイを備えた半導体記憶装置１０が実現される。
　［抵抗変化素子の構成］
　本実施の形態における抵抗変化素子１０５の抵抗変化層１０７は、酸素不足型の遷移金属酸化物を含む。ここで、酸素不足型の遷移金属酸化物とは、化学量論的な酸化物と比較して酸素の含有量［原子比：総原子数に占める酸素原子数の割合］が少ない遷移金属酸化物をいう。例えば遷移金属がタンタル（Ｔａ）の場合には、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のタンタル酸化物は、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。
　抵抗変化層１０７は、タンタルの酸素不足型酸化物（ＴａＯｘ：０＜ｘ＜２．５）又はハフニウムの酸素不足型酸化物（ＨｆＯｘ：０＜ｘ＜２．０）で構成することができるが、タンタルの酸素不足型酸化物又はハフニウムの酸素不足型酸化物に代えて、ジルコニウムの酸素不足型酸化物など、その他の遷移金属酸化物を用いてもよい。また、酸素不足型の遷移金属酸化物で構成された抵抗変化層は、異なる酸素含有率の遷移金属酸化物で構成された積層構造を有していてもよい。例えば上部電極側に高酸素含有率抵抗変化層（高抵抗層）を配置し、下部電極側に低酸素含有率抵抗変化層（低抵抗層）を配置する。この場合、下部電極を基準にして上部電極に第１の閾値以上の正の電圧パルスを印加した場合、抵抗変化層は高抵抗化し、絶対値が第２の閾値以上の負の電圧パルスを印加した場合、抵抗変化層は低抵抗化する。抵抗変化層を低抵抗化する場合は、所定の電流値で電流制限するように構成してもよい。電流制限する方法としては抵抗変化素子にトランジスタ又は負荷抵抗を直列に接続する構成としてもよい。これらの抵抗変化層は、可逆的に安定した抵抗値の切り換え特性を示す。
　本実施の形態においては、極性の異なる電気パルスで抵抗変化素子１０５の抵抗値を切り換える。高抵抗化時（リセット動作時）には、下部電極１０６を基準として上部電極１０８側に正の電圧（正極性の電気的信号）が印加され、電流は上部電極１０８から下部電極１０６へと流れる。これにより、上部電極側では抵抗変化層１０７から電極へと電子が奪われることにより、抵抗変化層１０７の材料が酸化され、その抵抗値が上昇する。
　低抵抗化時（セット動作時）には、下部電極１０６を基準として上部電極１０８側に負の電圧（負極性の電気的信号）が印加され、電流は下部電極１０６から上部電極１０８へと流れる。これにより、上部電極側では電極から抵抗変化層１０７へと電子が付与されることにより、抵抗変化層１０７の材料が還元され、その抵抗値が低下する。
　上部電極１０８には、抵抗変化層を構成する金属より標準電極電位が高い材料、例えば白金（Ｐｔ）又はイリジウム（Ｉｒ）等を用い、下部電極１０６には上部電極材料より標準電極電位が低い材料、例えばタンタル窒化物（ＴａＮ）等、を用いる。これにより、上部電極近傍の抵抗変化層において抵抗変化現象を選択的に発現させることができる。
　抵抗変化層１０７の膜厚は、例えば５０～２００ｎｍとすることができる。積層構造の抵抗変化層とする場合、高抵抗層の膜厚は１～１０ｎｍとすることができる。このような膜厚とすることにより、５Ｖ以下の低電圧で安定的に抵抗変化を起こすことができる。
　［ダイオードの構成］
　本実施の形態においては、前述のように、絶対値がある閾値以上の極性の異なる電気パルスを抵抗変化素子１０５の両電極間に印加することで抵抗変化素子１０５の抵抗値を切り換える。したがって、メモリセル１１では両電極間にいずれの方向にも電流が流れる必要がある。よって、メモリセルが選択されたときに抵抗変化素子１０５に双方向に電流を流し、メモリセルが非選択のときに抵抗変化素子１０５に電流を流さない機能を有する双方向のダイオード１１２が適用される。ダイオード１１２は、非線形の電流－電圧特性を有する素子であり、印加電圧の絶対値が臨界電圧未満では抵抗値が大きく（オフ状態）、印加電圧の絶対値が正又は負の臨界電圧の絶対値以上では抵抗値が極端に小さくなる（オン状態）素子である。
　本実施の形態におけるダイオード１１２は、例えば、タンタル窒化物で構成される下部電極１１３と、Ｓｉ３Ｎ４より窒素含有率が小さい窒素不足型のシリコン窒化膜で構成される半導体層１１４と、タンタル窒化物で構成される上部電極１１５とを備えたＭＳＭダイオードとして構成される。半導体層１１４の厚みは例えば３～２０ｎｍとすることができる。シリコン窒化膜は窒素含有率を小さくすることにより半導体特性を有するように形成することができ、ＭＳＭダイオードとして構成されるダイオード１１２を簡単な製造プロセスにより作製することができる。窒素不足型のシリコン窒化膜（ＳｉＮｚ：０＜ｚ＜１．３３）は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。このとき、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
　図４に、上記のような方法で作製した双方向ダイオード１１２の正側のＩＶカーブ（電流－電圧特性）を示す（負側は符号が逆になるだけで同様のため図示せず）。
　実際には、製造中の加工ばらつき等により、ダイオード１１２のＩＶカーブにもばらつきが生じる。図４に示すＩＶカーブ２１及び２２は、そのばらつきの例を示している。
　また、図４に示すように、ダイオード１１２の両端に加える電圧を増加させると電流も増加し、ダイオード１１２はやがて絶縁破壊（ブレークダウン）状態となる。
　絶縁破壊前の最大電圧（ダイオード１１２に印加できる最大の電圧）及び最大電流（ダイオード１１２に流すことのできる最大の電流）は、ＩＶカーブ２１では３．２Ｖ、１８０μＡ、ＩＶカーブ２２では３、４Ｖ、２５０μＡ、となっている。
　なお、ここでは、ダイオード１１２がＭＳＭ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｔａｌ）ダイオードの例を示したが、ダイオード１１２は、下部電極１１３と上部電極１１５との間に絶縁体層を備えたＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｒｔｏｒ　Ｍｅｔａｌ）ダイオードであってもよい。その場合、絶縁体層の材料としてはＳｉＯ２、Ｓｉ３Ｏ４、又はＴａ２Ｏ５等を用いることができる。なお、オン状態において、より大きな電流を流したい場合、ＭＳＭダイオードの方が有利である。
　［正常時におけるメモリセルの動作］
　以下では、抵抗変化層１０７としてタンタルの酸素不足型酸化物（膜厚：約３０ｎｍ）を用いた抵抗変化素子１０５と、半導体層１１４として窒素不足型窒化シリコンを用いたダイオード１１２とを直列接続したときの特性について説明する。
　図５Ａは本実施の形態に係るメモリセル１１の模式図である。
　図５Ｂは本実施の形態に係るメモリセル１１の等価回路図である。
　図６は上記メモリセルに電圧パルスを印加した場合における抵抗値の変化を示したグラフである。
　図５Ａに示すように、メモリセル１１はダイオード１１２と抵抗変化素子１０５との直列接続で構成されている。更に、抵抗変化動作を安定化させるために、負荷抵抗１２１がメモリセル１１に直列に接続されている。
　抵抗変化素子１０５は、メモリセル１１と負荷抵抗１２１とで構成される直列回路に電気パルスが印加されることにより、第１の低抵抗状態（ＬＲ状態）と第１の低抵抗状態より抵抗値が高い第１の高抵抗状態（ＨＲ状態）との間を可逆的に遷移する。
　なお、以下では、ＬＲ状態の抵抗変化素子１０５を含むメモリセル１１を、ＬＲ状態のメモリセル１１と呼び、ＨＲ状態の抵抗変化素子１０５を含むメモリセル１１を、ＨＲ状態のメモリセル１１と呼ぶ。
　負荷抵抗１２１は、例えば、ポリシリコン抵抗、不純物拡散層抵抗、又はトランジスタのＯＮ抵抗で構成される。なお、負荷抵抗１２１は、その他、特許文献２で示されているような種々の方法で実現されてもよい。
　図５Ｂに、図５Ａに示す構成の等価回路図を示す。
　書き換え動作時（第１の高抵抗化時及び第１の低抵抗化時）には、メモリセル１１と負荷抵抗１２１とで構成される直列回路の両端に、電圧Ｖｗ（第１の高抵抗化時と第１の低抵抗化時とでは極性と絶対値とが異なる）を印加する。
　書き換え電圧Ｖｗは、ダイオード１１２、抵抗変化素子１０５、及び負荷抵抗１２１のそれぞれの抵抗値に対応して分圧され、Ｖｗ＝Ｖｄ＋Ｖｒ＋Ｖｘとなる。ここで、Ｖｄはダイオード１１２の両端の電圧であり、Ｖｒは抵抗変化素子１０５の両端の電圧であり、Ｖｘは負荷抵抗１２１の両端の電圧である。
　例えば、抵抗変化素子１０５が抵抗変化する際（例えば低抵抗化時）に流れる電流を１００μＡとした場合、図４に示すダイオード１１２のＩＶカーブ２１より、Ｖｄは約３Ｖとなる。
　よって、Ｖｗ＝６．５Ｖとすると、Ｖｗ－Ｖｄ＝Ｖｒ＋Ｖｘ＝３．５Ｖとなる。また、負荷抵抗１２１の抵抗値を５０００Ωとすると、Ｖｘ＝０．５Ｖ、Ｖｒ＝３．０Ｖとなる。
　この状態で電圧パルス印加中に、あるメモリセル１１のダイオード１１２が絶縁破壊したとする。この場合、ダイオード１１２に掛かる電圧は極めて小さくなるので、Ｖｗ＝Ｖｒ＋Ｖｘ（Ｖｄ≒０Ｖ）となる。つまり、書き換え電圧Ｖｗは、抵抗変化素子１０５と負荷抵抗１２１とに分圧される。
　この際、負荷抵抗１２１の抵抗値を５０００Ωとしたので、抵抗変化素子１０５の低抵抗状態（ＬＲ状態）の抵抗値が５０００Ωの場合は、Ｖｒ＝Ｖｘ＝６．５／２＝３．２５Ｖとなる。
　さらに、負荷抵抗１２１の抵抗値＞ＬＲ状態の抵抗値、の場合には、実効的に抵抗変化素子１０５に印加される電圧Ｖｒは、さらに減少してしまうことになる。
　以下、図６に示すパルス抵抗変化グラフを用いて説明する。
　図６に示す「通常の抵抗変化動作」例においては、下部電極１０６と上部電極１１５との間に、下部電極１０６を基準として上部電極１１５に、第１の高抵抗化電圧パルスとして電圧値が＋６．５Ｖでパルス幅が５００ｎｓの電圧パルスと、第１の低抵抗化電圧パルスとして電圧値が―５．５Ｖでパルス幅が５００ｎｓの電圧パルスとが交互に印加されている。
　また、図６の縦軸の抵抗値は、抵抗変化素子１０５とダイオード１１２とで構成されるメモリセル１１と負荷抵抗１２１との抵抗値の合計である。図６に示すように、第１の高抵抗化電圧パルス（例えば電圧値が＋６．５Ｖ）を印加すると抵抗値は第１の高抵抗状態（例えば５００ｋΩ程度）となる。逆に、第１の低抵抗化電圧パルス（例えば電圧値が－５．５Ｖ）を印加すると抵抗値は第１の低抵抗状態（例えば１００ｋΩ程度）となる。第１の低抵抗化電圧パルスを印加したとき、第１の動作電流（例えば、±１００～２００μＡ程度）が抵抗変化素子１０５に流れる。なお、これらの抵抗値の読み出しには第１の読み出し電圧（例えば３．５Ｖ）を用い、負荷抵抗１２１の抵抗値は例えば５０００Ωである。
　［ダイオード破壊～過剰低抵抗～高抵抗化処理動作］
　図６に示す「ダイオード破壊」点以降は、メモリセル１１のダイオード１１２が絶縁破壊して短絡を起こしている状態である。
　その結果、抵抗変化レンジが下方向にシフトして、抵抗変化素子１０５は、第１の低抵抗状態（ＬＲレベル）よりも抵抗値が低い、過剰低抵抗状態（第２の低抵抗状態）となる。
　この状態で、続けて第１の高抵抗化電圧パルス及び第１の低抵抗化電圧パルスを継続して印加しても、メモリセル１１の抵抗値はＬＲレベルより低い過剰低抵抗状態を維持していることが分かる。
　次に、過剰低抵抗状態のメモリセル１１を高抵抗化するために第２の高抵抗化電圧をメモリセル１１に印加する。この際、抵抗変化素子１０５に実効的に印加される電圧を増やすために、負荷抵抗１２１を通常動作時よりも低い抵抗値の負荷抵抗に切り替える。図６の例では、負荷抵抗１２１の抵抗値を５０００Ωから０Ωに変更して、第２の高抵抗化電圧（例えば＋１０Ｖ）を印加した。その結果、メモリセル１１は第２の低抵抗状態から脱し、第２の高抵抗状態（ここでは１００ＭΩ以上）まで高抵抗化される。
　また、第２の高抵抗状態に高抵抗化された後に、メモリセル１１に再び第１の高抵抗化電圧パルス及び第１の低抵抗化電圧パルスを印加しても、当該メモリセル１１は低抵抗化しないことが確認されている。
　なお、図６の例では、第２の高抵抗化処理時において、負荷抵抗１２１の抵抗値を０Ωにしたが、当該負荷抵抗１２１の抵抗値は、高抵抗化処理に十分な実効電圧を得られるように調整すればよいので、０Ωである必要は無い。つまり、高抵抗化処理時において、負荷抵抗１２１の抵抗値は、通常動作時よりも低い抵抗値であればよい。また、上記説明では高抵抗化電圧として＋１０Ｖを印加しているが、それ以外の電圧値であってもよい。
　実際には、電圧パルス発生回路からメモリセル１１に至るまでの配線抵抗、及びコンタクト抵抗などの負荷抵抗が数百～１０００Ω程度存在する場合が多い。
　また、図６の例では、極端に高いレベルまで高抵抗化処理を行っているが、少なくとも通常動作時のＬＲレベルよりも高いレベルまで高抵抗化を行えば、不良メモリセルと同一行、又は同一列に存在する他のメモリセルの動作は阻害されない。
　以上により、ダイオード破壊によって生じた過剰低抵抗不良メモリセルを高抵抗化することができる。これにより、該不良メモリセルに流れる電流が減少するため、不良メモリセルと同一行、及び同一列に存在する他のメモリセルの動作は阻害されなくなる。
　上記のように第２の高抵抗状態にされた不良メモリセルのアドレスは別途記録され、以降のメモリ動作において当該不良メモリセルのアドレスは選択されないよう、メモリ装置の周辺回路で制御される。この一例については、以下の第２の実施の形態で説明する。
　（第２の実施の形態）
　次に、第２の実施の形態では、第１の実施の形態で説明した半導体記憶装置（メモリセルアレイ）１０を有する不揮発性記憶装置について説明する。
　図７に、メモリセル１１を複数個含む不揮発性記憶装置（以下、単に「メモリ装置」とも呼ぶ）２００の概略構成図を示す。
　図８Ａ及び図８Ｂは、負荷抵抗１２１の一例を示す図である。
　図９は、過剰低抵抗状態の不良ビットの高抵抗化書き込み処理のフローチャートである。
　図７に示すメモリ装置２００は、ワード線１０１とビット線１１９とが立体的に交差する点にメモリセル１１を介在させたクロスポイント型である。また、メモリ装置２００は、第１の実施の形態で説明した構造のメモリセル１１が複数個（例えば、２５６個）配置されたメモリセルアレイ１０を備える。
　メモリ装置２００は、メモリ本体部２０１を含む。このメモリ本体部２０１は、メモリセルアレイ１０と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、ビット線１１９の電位を増幅するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７と、可変負荷抵抗回路２１１とを具備している。また、メモリ装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
　メモリセルアレイ１０は、第１の実施の形態で説明した不揮発性記憶素子がメモリセル１１としてマトリクス状に整列されたものである。そして、メモリセルアレイ１０は半導体基板の上に互いに平行に形成された複数のワード線１０１（ＷＬ０、ＷＬ１、ＷＬ２、・・・）と、これらの複数のワード線１０１の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線１０１に立体交差するように形成された複数のビット線１１９（ＢＬ０、ＢＬ１、ＢＬ２、・・・）とを備えている。
　また、これらの複数のワード線１０１と複数のビット線１１９との立体交差点に対応してマトリクス状に設けられた複数のメモリセル１１（Ｍ００、Ｍ０１、Ｍ０２、・・・、Ｍ１０、Ｍ１１、Ｍ１２、・・・、Ｍ２０、Ｍ２１、Ｍ２２、・・・）が設けられている。
　ここで、メモリセル１１は、第１の実施の形態に係る不揮発性記憶素子（メモリセル１１）に相当し、半導体基板の上に酸素不足型タンタル酸化物を含む抵抗変化層で構成される抵抗変化素子１０５が形成され、その抵抗変化素子１０５に直列に双方向ダイオード（ここでは、ＭＳＭダイオード１１２）が接続された構成になっている。
　アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて、行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセル１１のうち、選択される特定のメモリセル１１のアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
　制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
　行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線１０１のうちのいずれかを選択し、その選択されたワード線１０１に対して、所定の電圧を印加する。
　また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線１１９のうちのいずれかを選択し、その選択されたビット線１１９に対して、書き込み用電圧又は読み出し用電圧を印加する。これらの行選択回路／ドライバ２０３及び列選択回路／ドライバ２０４は、メモリセルアレイ１０から少なくとも一つのメモリセル１１を選択する選択回路を構成している。
　書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線１０１に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線１１９に対して書き込み用電圧の印加を指示する信号を出力する。
　さらに、書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、可変負荷抵抗回路２１１に対して、選択されたワード線１０１に対して第１の抵抗値の負荷抵抗１２１を接続することを指示する信号を出力する。
　可変負荷抵抗回路２１１は、図８Ａや図８Ｂに例示するような、抵抗値を変更可能な負荷抵抗１２１を含む。この可変負荷抵抗回路２１１は、選択されたワード線１０１に負荷抵抗１２１を接続する。また、可変負荷抵抗回路２１１は、負荷抵抗１２１の抵抗値を、例えば、第１の抵抗値と、当該第１の抵抗値より小さい第２の抵抗値と、当該第２の抵抗値より小さい第３の抵抗値との間で、多段階で切り替えるようにしてもよい。
　例えば、図８Ａに示すように、負荷抵抗１２１は、トランジスタ１３０を用いて構成することができる。この場合、可変負荷抵抗回路２１１は、トランジスタ１３０のゲート電圧を変更することにより、トランジスタ１３０のオン抵抗を変更する。これにより、可変負荷抵抗回路２１１は、負荷抵抗１２１の抵抗値を変更する。
　また、図８Ｂに示すように、負荷抵抗１２１は、並列に接続されたトランジスタ１３１と、抵抗１３２とを備えて構成してもよい。この場合、可変負荷抵抗回路２１１は、トランジスタ１３１のオン及びオフを切り替えることにより、負荷抵抗１２１の抵抗値を変更する。
　また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となるビット線１１９の電位を増幅する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。つまり、センスアンプ２０６は、選択回路（行選択回路／ドライバ２０３及び列選択回路／ドライバ２０４）で選択されたメモリセル１１に含まれる抵抗変化素子１０５が高抵抗状態及び低抵抗状態のいずれであるかを判別する。
　したがって、ＭＳＭダイオード１１２と抵抗変化素子１０５とが直列に接続されたメモリセル１１において、書き込みのときにはＭＳＭダイオード１１２は高い印加電圧が印加されたＯＮ状態となる。これにより、効率よく抵抗変化素子１０５に大きい電圧が印加されるので、メモリセル１１に対して安定した書き込みが行える。
　また、読み出しのときにはＭＳＭダイオード１１２は、書き込みの印加電圧より低い印加電圧が印加される。これにより、抵抗変化素子１０５には比較的小さい電圧しか印加されないことにより、効率よく書き込みディスターブを防止することができる。また、ＭＳＭダイオード１１２により、ノイズ及びクロストークが抵抗変化素子１０５に影響することを効率よく阻止することができるので、メモリセル１１の誤動作の発生を防止することができる。
　このように、本実施の形態におけるメモリ装置２００は本発明の第１の実施の形態で示したメモリセル１１を用いて構成される。
　本実施の形態におけるメモリ装置２００は、さらに第２の高抵抗状態にした過剰低抵抗セルのアドレスを記録する過剰低抵抗セルアドレス記録部と、少なくとも１つの予備のメモリセルを備え（図示せず）、制御回路２０９は、第２の高抵抗状態にした過剰低抵抗セルのアドレスを過剰低抵抗セルアドレス記録部に記録し、以降のメモリ動作時において前記過剰低抵抗セルのアドレスが指定された場合、予備のメモリセルのアドレスにアクセスするよう制御する機能を備えていてもよい。
　以下、メモリ装置２００の動作を説明する。図９は、メモリ装置２００による、過剰低抵抗状態のメモリセル１１（以下、過剰低抵抗セル）に対する高抵抗化書き込み処理のフローチャートである。
　なお、通常の書き込み処理及び読み出し処理時には、制御回路２０９は、負荷抵抗１２１の抵抗値を第１の抵抗値にする。また、制御回路２０９は、通常の書き込み処理時には、メモリセル１１と第１の抵抗値の負荷抵抗１２１とで構成される直列回路に電圧パルスを印加することにより、抵抗変化素子１０５をＬＲ状態とＨＲ状態との間で可逆的に遷移させる。
　まず、制御回路２０９は、不良ビットである過剰低抵抗セルを検出する（Ｓ１０１）。
　例えば、メモリセル１１が過剰低抵抗セルかどうかを判定する場合、制御回路２０９は、メモリセル１１に第１の抵抗値の負荷抵抗１２１が接続された状態の抵抗値を測定する。
　次に、制御回路２０９は、上記で測定した抵抗値が、ＬＲレベルよりも所定の値以上低いかどうかを判定する。例えば、制御回路２０９は、上記で測定した抵抗値が、ＬＲレベル×７０％以下なら過剰低抵抗セルと判定する。
　また、上記ステップＳ１０１は、例えば、通常の書き込み処理時のベリファイ動作時に行われる。また、上記ステップＳ１０１は、具体的には、制御回路２０９がセンスアンプ２０６を制御することにより行なわれる。
　処理対象のメモリセル１１が過剰低抵抗セルではない場合（Ｓ１０２でＮｏ）、制御回路２０９は、処理対象のメモリセル１１が正常である判断して処理を終了する。
　一方、処理対象のメモリセル１１が過剰低抵抗セルであると判定された場合（Ｓ１０２でＹｅｓ）、制御回路２０９は、可変負荷抵抗回路２１１を制御することにより、メモリセル１１に接続された負荷抵抗１２１の抵抗値を第１の抵抗値から当該第１の抵抗値より小さい第２の抵抗値に切り替える（Ｓ１０３）。例えば、第１の抵抗値は５０００Ωであり、第２の抵抗値は１０００Ωである。これは前述したように実効的に抵抗変化素子１０５に印加される電圧を増やすためである。
　続けて、制御回路２０９は、過剰低抵抗セルと、第２の抵抗値の負荷抵抗１２１とで構成される直列回路に電圧パルスを印加することにより、過剰低抵抗セルをＬＲ状態より抵抗値が高い第２の高抵抗状態にする。
　具体的には、制御回路２０９は、書き込み回路２０５を制御することにより、メモリセル１１と第２の抵抗値の負荷抵抗１２１とで構成される直列回路の両端に、第２の高抵抗化書き込み電圧パルス、例えば＋６～１０Ｖ、パルス幅５００ｎｓを印加する（Ｓ１０４）。
　次に、制御回路２０９は、センスアンプ２０６を制御することにより、ステップＳ１０４により、過剰低抵抗セルが第２の高抵抗状態になったか否かを判定する（Ｓ１０５）。例えば、上記パルス印加後のメモリセル１１の抵抗値が、ＬＲレベルよりも高いかどうかを判定する。
　上記パルス印加後のメモリセル１１の抵抗値が、ＬＲレベルよりも小さい場合（Ｓ１０６でＮｏ）、制御回路２０９は、可変負荷抵抗回路２１１を制御することにより、負荷抵抗１２１の抵抗値を更に小さい第３の抵抗値に切り替える（Ｓ１０９）。そして、制御回路２０９は、書き込み回路２０５を制御することにより、過剰低抵抗セルと、第３の抵抗値の負荷抵抗１２１とで構成される直列回路に電圧パルスを印加することにより、過剰低抵抗セルを第２の高抵抗状態にする処理（Ｓ１０４）を繰り返す。例えば、第３の抵抗値は１００Ωである。
　一方、上記パルス印加後のメモリセル１１の抵抗値が、ＬＲレベルよりも大きい場合（Ｓ１０６でＹｅｓ）、つまり、過剰低抵抗セルが第２の高抵抗状態になった場合、制御回路２０９は、可変負荷抵抗回路２１１を制御することにより、負荷抵抗１２１を再び第１の抵抗値（５０００Ω）に戻す（Ｓ１０７）。
　なお、上記ステップＳ１０５における高抵抗化書き込み処理後の判定レベルは、ＨＲレベル（ＨＲ状態の抵抗値）以上、又はＨＲレベルより＋１桁以上など、更に高抵抗な値に設定してもよい。言い換えると、上記第２の高抵抗状態の抵抗値は、ＨＲレベルより高くてもよいし、ＨＲレベルより１桁以上高くてもよい。このようにすることにより不良のメモリセルによるリーク電流が減少し、読み出し動作のマージン向上及び書き込みディスターブの減少等の効果がある。
　また、制御回路２０９は、上記のようにして高抵抗化されたメモリセル１１を不良ビットとして判定する。また、制御回路２０９は、当該不良ビットを特定する情報を冗長回路（図示せず）に記憶し、当該不良ビットを正常なメモリセルと置き換える（Ｓ１０８）。
　以上より、本発明の第２の実施の形態に係る不揮発性記憶装置２００は、ダイオード１１２が実質的に短絡状態になることにより不良が発生したメモリセル１１（過剰低抵抗セル）を検出する。さらに、不揮発性記憶装置２００は、検出された過剰低抵抗セルに対して、負荷抵抗１２１の抵抗値を、通常動作時に用いられる第１の抵抗値より低い第２の抵抗値に減少させたうえで電圧パルスを印加することにより、当該メモリセルの高抵抗化を行う。
　これにより、高抵抗化のために過剰低抵抗セルに印加される電圧のほとんどは、負荷抵抗１２１ではなく、抵抗変化素子１０５に印加されるため、抵抗変化素子１０５を高抵抗化することができる。よって、過剰低抵抗セルは過剰低抵抗状態から脱することができる。
　これにより、不良のメモリセル１１と同一行、又は同一列の他のメモリセルに書き込み及び読み出しを行う場合、メモリセル１１にも電圧は印加されるが、当該メモリセル１１に過剰なリーク電流は流れないので、他のメモリセルを通常動作させることができる。よって、不揮発性記憶装置２００の性能を向上させることができる。
　このように、本発明の第２の実施の形態に係る不揮発性記憶装置２００は、あるメモリセル１１で不良が発生した場合でも、不良のメモリセル１１と同じ行又は同じ列の他のメモリセル１１に対して書込み、又は読み出しが行えなくなることを有効に防止することができる。
　以上、本発明の実施の形態に係る不揮発性記憶装置及びその駆動方法について説明したが、本発明は、この実施の形態に限定されるものではない。
　例えば、上記説明では、メモリセル１１が、第１の高抵抗状態に対応する第１の論理値と、第１の低抵抗状態に対応する第２の論理値との、２値のみのデータを記憶する場合を例に説明したが、メモリセル１１は３値以上のデータを記憶してもよい。この場合、抵抗変化素子１０５は、複数の論理値の各々に対応した複数の抵抗状態を有する。そして、上述した過剰低抵抗状態（第２の低抵抗状態）とは、この複数の抵抗状態の抵抗値のうち、最も低い抵抗値よりも、抵抗値が低い状態である。
　なお、上記実施の形態に係る不揮発性記憶装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、本発明の実施の形態に係る不揮発性記憶装置の機能の一部又は全てを、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
　さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　また、上記各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
　また、上記実施の形態に係る不揮発性記憶装置及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。
　また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
　更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明は、不揮発性記憶装置及びその駆動方法に適用できる。また、本発明は、不揮発性記憶装置を用いる、デジタル家電、メモリカード、携帯型電話機、及びパーソナルコンピュータなどの種々の電子機器に有用である。
　１０　メモリセルアレイ（半導体記憶装置）
　１１、２８０　メモリセル（不揮発性記憶素子）
　２１、２２　ＩＶカーブ
　１００　基板
　１０１、２２０　ワード線（第１の配線）
　１０２　第１の層間絶縁層
　１０３　第１のコンタクトプラグ
　１０５、２６０　抵抗変化素子
　１０６　下部電極
　１０７　抵抗変化層
　１０８　上部電極
　１０９　第２の層間絶縁層
　１１０　第２のコンタクトプラグ
　１１２、２７０　ダイオード
　１１３　下部電極
　１１４　半導体層
　１１５　上部電極
　１１６　第３の層間絶縁層
　１１７　第３のコンタクトプラグ
　１１８　第４のコンタクトプラグ
　１１９、２１０　ビット線（第２の配線）
　１２０　引き出し配線
　１２１　負荷抵抗
　１３０、１３１　トランジスタ
　１３２　抵抗
　２００　　不揮発性記憶装置（メモリ装置）
　２０１　　メモリ本体部
　２０３　　行選択回路／ドライバ
　２０４　　列選択回路／ドライバ
　２０５　　書き込み回路
　２０６　　センスアンプ
　２０７　　データ入出力回路
　２０８　　アドレス入力回路
　２０９　　制御回路
　２１１　　可変負荷抵抗回路

Claims (10)

  1. 　非線形の電流－電圧特性を有するダイオードと、当該ダイオードに直列に接続されている抵抗変化素子とを含む複数のメモリセルと、
    　前記複数のメモリセルに直列に接続される可変負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、
    　前記メモリセルと第１の抵抗値の前記可変負荷抵抗とで構成される直列回路に、第１の低抵抗化電気パルスを印加することにより、前記抵抗変化素子を第１の高抵抗状態から第１の低抵抗状態に変化させ、第１の高抵抗化電気パルスを印加することにより、前記抵抗変化素子を前記第１の低抵抗状態から前記第１の高抵抗状態に変化させて前記第１の低抵抗状態と第１の高抵抗状態との間を可逆的に遷移させ、
    　前記複数のメモリセルのうち、前記第１の低抵抗状態より抵抗値が低い第２の低抵抗状態の抵抗変化素子を含む過剰低抵抗セルを検出する検出ステップと、
    　前記可変負荷抵抗の抵抗値を、前記第１の抵抗値から、前記第１の抵抗値より低い第２の抵抗値に変更する第１可変抵抗値変更ステップと、
    　前記過剰低抵抗セルと、前記第２の抵抗値の前記可変負荷抵抗とで構成される直列回路に第２の高抵抗化電気パルスを印加することにより、前記過剰低抵抗セルに含まれる前記抵抗変化素子を、前記第２の低抵抗状態から、前記第１の低抵抗状態より抵抗値が高い第２の高抵抗状態にする第２の高抵抗化書き込みステップとを含む
    　不揮発性記憶装置の駆動方法。
  2. 　前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態より高い
    　請求項１に記載の不揮発性記憶装置の駆動方法。
  3. 　前記第２の高抵抗化書き込みステップは、
    　前記過剰低抵抗セルと、前記第２の抵抗値の前記可変負荷抵抗とで構成される直列回路に前記第２の高抵抗化電気パルスを印加する第１印加ステップと、
    　前記第１印加ステップ後に、前記過剰低抵抗セルの抵抗値を読み出すステップと、
    　前記読み出しステップにより前記過剰低抵抗セルに含まれる前記抵抗変化素子が前記第２の高抵抗状態になったか否かを判定する判定ステップと、
    　前記判定ステップにおいて前記過剰低抵抗セルが前記第２の高抵抗状態になっていないと判定された場合、前記可変負荷抵抗の抵抗値を前記第２の抵抗値より低い第３の抵抗値にする第２可変抵抗値変更ステップと、
    　前記過剰低抵抗素子と、前記第３の抵抗値の前記可変負荷抵抗とで構成される直列回路に第２の高抵抗化電気パルスを印加することにより、前記過剰低抵抗素子を前記第２の高抵抗状態にする第２印加ステップとを含み、
    　前記判定ステップにおいて前記過剰低抵抗セルに含まれる前記抵抗変化素子が前記第２の高抵抗状態になるまで前記各ステップが繰り返される
    　請求項１又は２に記載の不揮発性記憶装置の駆動方法。
  4. 　前記可変負荷抵抗は、トランジスタを含み、
    　前記第１可変抵抗値変更ステップでは、前記トランジスタのゲート電圧を変化させることにより、前記可変負荷抵抗の抵抗値をより低い抵抗値に変化させる
    　請求項１～３のいずれか１項に記載の不揮発性記憶装置の駆動方法。
  5. 　前記不揮発性記憶装置の駆動方法は、さらに、
    　前記第２の高抵抗化書き込みステップの後、前記可変負荷抵抗の抵抗値を、前記第１の抵抗値よりも低い抵抗値から前記第１の抵抗値に変更する第２可変抵抗値変更ステップを含む
    　請求項１～４のいずれか１項に記載の不揮発性記憶装置の駆動方法。
  6. 　前記メモリセルは、前記第１の高抵抗状態に対応する第１の論理値と、前記第１の低抵抗状態に対応する第２の論理値との、２値のみのデータを記憶する
    　請求項１～５のいずれか１項に記載の不揮発性記憶装置の駆動方法。
  7. 　基板の主面に平行に、第１の方向に所定の間隔で配置された複数の第１の配線と、
    　前記基板の主面に平行にかつ前記第１の配線と立体交差するように、第２の方向に所定の間隔で配置された複数の第２の配線と、
    　前記複数の第１の配線と、前記複数の第２の配線との交差点に配置され、非線形の電流－電圧特性を有するダイオードと、当該ダイオードに直列に接続されている抵抗変化素子とを含む２端子の複数のメモリセルの各端子がそれぞれ前記複数の第１の配線と前記複数の第２の配線に接続されたメモリセルアレイと、
    　前記メモリセルアレイに含まれる前記メモリセルを選択し所定の書き込み及び読み出し電圧を前記選択されたメモリセルに印加するための行選択回路／ドライバ及び列選択回路／ドライバと、
    　前記選択されたメモリセルの抵抗値を読み出すためのセンスアンプと、
    　前記メモリセルアレイに直列に接続される可変負荷抵抗回路と、を備える不揮発性記憶装置であって、
    　前記選択されたメモリセルに含まれる前記抵抗変化素子は、前記選択されたメモリセルと第１の抵抗値の前記可変負荷抵抗とで構成される直列回路に、第１の高抵抗化電気パルスが印加されることにより、第１の低抵抗状態から第１の高抵抗状態に変化し、第１の低抵抗化電気パルスが印加されることにより、前記第１の高抵抗状態から前記第１の低抵抗状態に可逆的に変化し、
    　前記不揮発性記憶装置は、
    　前記複数のメモリセルのうち、前記第１の低抵抗状態より抵抗値が低い第２の低抵抗状態の抵抗変化素子を含む過剰低抵抗セルを検出し、
    　前記可変負荷抵抗の抵抗値を、前記第１の抵抗値から、前記第１の抵抗値より低い第２の抵抗値に変更し、
    　前記過剰低抵抗セルと、前記第２の抵抗値の前記可変負荷抵抗とで構成される直列回路に第２の高抵抗化電気パルスを印加することにより、前記過剰低抵抗セルに含まれる前記抵抗変化素子を、前記第１の低抵抗状態より抵抗値が高い第２の高抵抗状態にする制御回路をさらに備える
    　不揮発性記憶装置。
  8. 　前記不揮発性記憶装置は、第２の高抵抗状態にした過剰低抵抗セルのアドレスを記録する記録部と、少なくとも１つの予備のメモリセルとをさらに備え、
    　前記制御回路は、第２の高抵抗状態にした過剰低抵抗セルのアドレスを記録し、以降のメモリ動作時において前記過剰低抵抗セルのアドレスが指定された場合、予備のメモリセルのアドレスにアクセスするよう制御する機能を備える
    　請求項６に記載の不揮発性記憶装置。
  9. 　前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態より高い
    　請求項７又は８に記載の不揮発性記憶装置の駆動方法。
  10. 　前記制御回路は、過剰低抵抗セルを第２の高抵抗状態にした後、前記可変負荷抵抗回路の抵抗値を前記第１の抵抗値に戻すよう前記可変負荷抵抗回路を制御する
    　請求項７～９のいずれか１項に記載の不揮発性記憶装置。
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