JP4781431B2 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

不揮発性半導体記憶装置及びその書き込み方法 Download PDF

Info

Publication number
JP4781431B2
JP4781431B2 JP2008515411A JP2008515411A JP4781431B2 JP 4781431 B2 JP4781431 B2 JP 4781431B2 JP 2008515411 A JP2008515411 A JP 2008515411A JP 2008515411 A JP2008515411 A JP 2008515411A JP 4781431 B2 JP4781431 B2 JP 4781431B2
Authority
JP
Japan
Prior art keywords
voltage
resistance
memory element
transistor
resistance memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008515411A
Other languages
English (en)
Other versions
JPWO2007132525A1 (ja
Inventor
正樹 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPWO2007132525A1 publication Critical patent/JPWO2007132525A1/ja
Application granted granted Critical
Publication of JP4781431B2 publication Critical patent/JP4781431B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

本発明は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその書き込み方法に関する。
近年、新たなメモリ素子として、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化メモリ）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲｅＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲｅＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
図１１に、抵抗記憶素子の電気特性を示す。図１１に示すように、高抵抗状態にある抵抗記憶素子に電圧を徐々に印加していくと、電圧がある値（セット電圧Ｖｓｅｔ）を超えたところで急激に抵抗値が減少し、抵抗記憶素子は低抵抗状態に遷移する。この動作を、一般に「セット」と呼ぶ。一方、低抵抗状態にある抵抗記憶素子に電圧を徐々に印加していくと、電圧がある値（リセット電圧Ｖｒｅｓｅｔ）を超えたところで急激に抵抗値が増加し、抵抗記憶素子は高抵抗状態に遷移する。この動作を、一般に「リセット」と呼ぶ。
これら動作により、抵抗記憶素子に単純に電圧を印加するだけで、抵抗記憶素子の抵抗状態を制御することができる。データの読み出しは、リセットを起こさない程度の電圧を印加したときに素子に流れる電流値を測定することにより可能である。
特開２００５−０２５９１４号公報 I. G. Baek et al., "Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses", Tech. Digest IEDM 2004, p.587
しかしながら、抵抗記憶素子に単純に電圧を印加して低抵抗状態から高抵抗状態に抵抗状態をリセットする手法では、低抵抗状態から高抵抗状態への抵抗状態の変化に伴う抵抗値の増大により、リセット直後の抵抗記憶素子には、リセット電圧を超える過大な電圧が印加されてしまう。この電圧がセット電圧よりも高いと、抵抗記憶素子は高抵抗状態から再び低抵抗状態に遷移してしまい、正常な書き込み動作を行うことができない。
また、抵抗記憶素子を高抵抗状態から低抵抗状態にセットする場合には、高抵抗状態から低抵抗状態への抵抗状態の変化に伴う抵抗値の急激な減少により、抵抗記憶素子には過大な電流が流れてしまう。このため、セットの動作にあたっては、選択トランジスタや抵抗記憶素子等の破壊を防止するために、電流制限を行うことが不可欠である。
本発明の目的は、正常な書き込み動作及びセット動作の際の電流制限を容易に実現しうる不揮発性半導体記憶装置の構造及びその書き込み方法を提供することにある。
本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第１のトランジスタと、ソース端子が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとを有する不揮発性半導体記憶装置の書き込み方法であって、前記第２のトランジスタを介して前記抵抗記憶素子に書き込み電圧を印加して前記低抵抗状態から前記高抵抗状態に切り換える際に、前記第２のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電圧と前記第２のトランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に制御することを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第１のトランジスタと、ソース端子が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタと、前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際に、前記第１のトランジスタのチャネル抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ前記抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、前記第１のトランジスタのゲート端子に印加する電圧を制御し、前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際に、前記第２のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電圧と前記第２のトランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に制御する制御回路とを有することを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第１のトランジスタと、ソース端子が抵抗記憶素子の他方の端部に接続された第２のトランジスタとを有する不揮発性半導体記憶装置を構成し、第２のトランジスタを介して抵抗記憶素子に書き込み電圧を印加して高抵抗状態から低抵抗状態に切り換える際に、第１のトランジスタのチャネル抵抗が、抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、第１のトランジスタのゲート端子に印加する駆動電圧を制御するので、抵抗記憶素子が低抵抗状態に切り換わった直後に書き込み電圧の殆どを第１のトランジスタに印加することができる。これにより、素子に流れる電流を制限することができる。
また、第２のトランジスタを介して抵抗記憶素子に書き込み電圧を印加して低抵抗状態から高抵抗状態に切り換える際に、第２のトランジスタのゲート端子に印加する電圧を、抵抗記憶素子のリセット電圧と第２のトランジスタの閾値電圧との合計以上、抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、抵抗記憶素子に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御するので、抵抗記憶素子が高抵抗状態に切り換わった直後に抵抗記憶素子に印加される電圧をセット電圧未満に抑えることができる。これにより、抵抗記憶素子が再セットされるのを防止することができる。
また、上記第２のトランジスタとしては、ビット線を選択するコラムセレクタを適用することができる。したがって、メモリセルの基本構成の変更や集積度の低下をもたらすことなく、上記効果を奏することができる。
本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法（セット動作）を示す回路図である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法（リセット動作）を示す回路図である。 本発明の第２実施形態による不揮発性半導体記憶装置の書き込み方法（セット動作）を示す回路図である。 本発明の第２実施形態による不揮発性半導体記憶装置の書き込み方法（リセット動作）を示す回路図である。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す平面図である。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。 本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。 抵抗記憶素子の電気特性を示すグラフである。
符号の説明
１０…メモリセル
１２…選択トランジスタ
１４…抵抗記憶素子
１６…コラムセレクタ
１８…Ｐ型トランジスタ
２０…Ｎ型トランジスタ
２２…電流源
２４…センスアンプ
２６…書き込み回路
３０…シリコン基板
３２…素子分離舞う
３４…ゲート電極
３６，３８…ソース／ドレイン領域
４０，５４，６８…層間絶縁膜
４２，４４，５６，７０…コンタクトホール
４６，４８，５８，７２…コンタクトプラグ
５０…グラウンド線
５２…中継配線
６０…下部電極
６２…抵抗記憶層
６４…上部電極
６６…抵抗記憶素子
７４…ビット線
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出しについて図１乃至図３を用いて説明する。
図１は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図２及び図３は本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。
はじめに、本実施形態による不揮発性半導体記憶装置の回路構成について図１を用いて説明する。
本実施形態による不揮発性半導体記憶装置は、１つの選択トランジスタ（第１のトランジスタ）１２と１つの抵抗記憶素子１４とからなるメモリセル１０が、行方向（図面横方向）及び列方向（図面縦方向）に沿ってマトリクス状に配置されたものである。各メモリセル１０は、選択トランジスタ１２のドレイン端子に、抵抗記憶素子１４の一方の端子を接続して構成されている。
行方向に並ぶメモリセル１０には、これらメモリセル１０に含まれる選択トランジスタ１２のゲート端子を共通接続するワード線ＷＬと、選択トランジスタ１２のソース端子を共通接続するグラウンド線ＧＮＤとが設けられている。グラウンド線ＧＮＤは、基準電位（Ｖｓｓ）に接続されている。ワード線ＷＬ及びグランド線ＧＮＤは、メモリセル１０の各行毎に設けられている。図１では、これら複数のワード線ＷＬ及びグラウンド線ＧＮＤを、ＷＬ１，ＷＬ２，ＷＬ３…、ＧＮＤ１，ＧＮＤ２…と表している。
列方向に並ぶメモリセル１０には、抵抗記憶素子１４の端子のうち選択トランジスタ１２が接続された側とは反対側の端子を共通接続するビット線ＢＬが設けられている。ビット線ＢＬは、メモリセル１０の各列毎に設けられている。図１では、これら複数のビット線ＢＬを、ＢＬ１，ＢＬ２，ＢＬ３と表している。
各ビット線ＢＬの一端には、Ｎ型トランジスタよりなるコラムセレクタ（第２のトランジスタ）１６がそれぞれ設けられている。ビット線ＢＬには、コラムセレクタ１６のソース端子が接続されている。コラムセレクタ１６のドレイン端子は、他のコラムセレクタ１６のドレイン端子と共通接続され、Ｐ型トランジスタ１８を介して電源線（Ｖｄｄ）に接続されている。コラムセレクタ１６のドレイン端子は、また、Ｎ型トランジスタ２０を介して電流源２２及びセンスアンプ２４に接続されている。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図２及び図３を用いて説明する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図２を用いて説明する。ここでは、図１において、ワード線ＷＬ１及びビット線ＢＬ１に接続された右上のメモリセル１０に書き込みを行うものとする。
まず、ワード線ＷＬ１に所定の駆動電圧を印加し、選択トランジスタ１２をオン状態にする。このとき、ワード線ＷＬ１に印加する駆動電圧Ｖｗｌは、選択トランジスタ１２のチャネル抵抗Ｒｔｒが、抵抗記憶素子１４が高抵抗状態のときの抵抗値Ｒｈｉｇｈに対して十分に小さく、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒｌｏｗに対して十分に大きくなるように、設定する。駆動電圧Ｖｗｌは、例えば、電源電圧をＶｄｄとして、Ｖｗｌ＜Ｖｄｄに設定することができる。
また、非選択のワード線ＷＬ２，ＷＬ３等には、例えば０Ｖを印加し、選択トランジスタ１２をオフ状態にする。
次いで、コラムセレクタ１６のゲート端子に所定の駆動電圧を印加し、コラムセレクタ１６をオン状態にする。コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のセット電圧Ｖｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｓｅｔ＋Ｖｔｈ）以上の駆動電圧Ｖｓｅｌを印加する。これにより、書き込み回路２６とビット線ＢＬ１とが接続され、ビット線ＢＬ１が選択される。なお、書き込み回路２６は、図１に示すＰ型トランジスタ１８を含む書き込み電圧印加用の駆動回路である。
なお、駆動電圧Ｖｓｅｌは、例えば、電源電圧Ｖｄｄをコラムセレクタ１６の閾値電圧Ｖｔｈ分だけ昇圧した電圧（Ｖｄｄ＋Ｖｔｈ）に設定することができる。コラムセレクタ１６のゲート端子に印加する駆動電圧ＶｓｅｌをＶｄｄ＋Ｖｔｈに設定しているのは、電源電圧Ｖｄｄが低い世代（例えば、Ｖｄｄ≦１．８Ｖ）の不揮発性半導体記憶装置を考慮したものである。すなわち、図２に示す回路においてコラムセレクタ１６のゲート端子に印加する駆動電圧ＶｓｅｌをＶｄｄに設定した場合、ビット線ＢＬ１の電圧ＶｂｌがＶｄｄ−Ｖｔｈとなり、抵抗記憶素子１４にセット電圧Ｖｓｅｔ以上の電圧を印加できない場合が想定されるからである。コラムセレクタ１６のゲート端子に印加する駆動電圧Ｖｓｅｌを昇圧しなくても抵抗記憶素子１４にセット電圧Ｖｓｅｔ以上の電圧を印加できるような場合（例えば、電源電圧Ｖｄｄが５Ｖの、５Ｖ系のトランジスタで回路が構成されている場合）には、コラムセレクタ１６のゲート端子に昇圧した電圧を必ずしも印加する必要はない。
次いで、書き込み回路２６から、抵抗記憶素子１４のセット電圧Ｖｓｅｔ以上の書き込みパルス電圧を出力する。このとき、コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のセット電圧Ｖｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｓｅｔ＋Ｖｔｈ）以上の駆動電圧Ｖｓｅｌが印加されているため、ビット線ＢＬ１の電圧ＶｂｌはＶｓｅｌ−Ｖｔｈにクランプされる。
なお、書き込み回路２６から出力する書き込みパルス電圧は、例えば、電源電圧Ｖｄｄに設定することができる。この場合、駆動電圧ＶｓｅｌをＶｄｄ＋Ｖｔｈに設定する上記の例では、ビット線ＢＬ１の電圧Ｖｂｌは電源電圧Ｖｄｄにクランプされる。
これにより、抵抗記憶素子１４及び選択トランジスタ１２には、ビット線ＢＬ１の電圧Ｖｂｌが、抵抗記憶素子１４の抵抗値及び選択トランジスタ１２のチャネル抵抗Ｒｔｒに応じた比率で分配されて印加される。
このとき、選択トランジスタ１２のチャネル抵抗Ｒｔｒは、抵抗記憶素子１４が高抵抗状態のときの抵抗値Ｒｈｉｇｈに対して十分に小さくなるように制御されているため、ビット線ＢＬ１の電圧Ｖｂｌの殆どが高抵抗状態の抵抗記憶素子１４に印加される。また、ビット線ＢＬ１の電圧Ｖｂｌは抵抗記憶素子１４のセット電圧Ｖｓｅｔ以上の値に設定されているため、抵抗記憶素子１４は高抵抗状態から低抵抗状態にセットされる。
セット動作の際の選択トランジスタ１２のチャネル抵抗Ｒｔｒを高めに制御しておくことにより、抵抗記憶素子１４が高抵抗状態から低抵抗状態にセットした直後に、ビット線ＢＬ１の電圧Ｖｂｌの電圧の殆どが選択トランジスタ１２に印加されることとなり、抵抗記憶素子１４及び選択トランジスタ１２を流れる電流は、選択トランジスタ１２の素子抵抗によって制限される。すなわち、選択トランジスタ１２を、電流制限素子として用いることができる。
この後、コラムセレクタ１６及び選択トランジスタ１４を順次オフ状態に戻し、セットの動作を完了する。
以上の書き込み方法を検証するため、０．１８μｍテクノロジを用いた不揮発性半導体記憶装置に関してＳＰＩＣＥシミュレーションを行った。このシミュレーションでは、抵抗記憶素子１４の高抵抗状態の抵抗値Ｒｈｉｇｈを８０ｋΩ、低抵抗状態の抵抗値Ｒｌｏｗを４ｋΩ、セット電圧Ｖｓｅｔを１．５Ｖ、リセット電圧Ｖｒｅｓｅｔを０．５Ｖ、電源電圧Ｖｄｄを１．８Ｖとした。また、コラムセレクタ１６のゲート端子には電源電圧Ｖｄｄを閾値電圧Ｖｔｈ分だけ昇圧した２．５Ｖを印加し、選択トランジスタ１２のゲート端子には電源電圧Ｖｄｄよりも低い１．０Ｖを印加した。また、コラムセレクタ１６のゲート幅を３μｍ、選択トランジスタ１２のゲート幅を０．３６μｍとした。
この結果、セット前の状態において、ノード２の電圧は１．６４Ｖ、ノード１の電圧は０．０８Ｖとなり、抵抗記憶素子１４にはセット電圧を上回る１．５６Ｖが印加され、正常にセット動作が行われることが判った。
また、セット後の状態においては、ノード２の電圧は１．５６Ｖ、ノード１の電圧は１．３１Ｖとなり、抵抗記憶素子１４にはリセット電圧よりも低い０．２５Ｖが印加され、セットした状態を維持できることが判った。
また、選択トランジスタ１２のゲート端子に１．０Ｖを印加したときのチャネル抵抗は約２１ｋΩであり、セット後に抵抗記憶素子１４及び選択トランジスタ１２に流れる電流は６２．５μＡに制限できることが判った。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図３を用いて説明する。ここでは、図１において、ワード線ＷＬ１及びビット線ＢＬ１に接続された右上のメモリセル１０に書き込みを行うものとする。
まず、ワード線ＷＬ１に所定の駆動電圧を印加し、選択トランジスタ１２をオン状態にする。ワード線ＷＬ１に印加する駆動電圧Ｖｗｌは、選択トランジスタ１２のチャネル抵抗Ｒｔｒが、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒｌｏｗに対して十分に小さい値になるように、設定する。駆動電圧Ｖｗｌは、例えば、電源電圧Ｖｄｄに設定することができる。
また、非選択のワード線ＷＬ２，ＷＬ３等には、例えば０Ｖを印加し、選択トランジスタ１２をオフ状態にする。
次いで、コラムセレクタ１６のゲート端子に所定の駆動電圧を印加し、コラムセレクタ１６をオン状態にする。コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のリセット電圧Ｖｒｅｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｒｅｓｅｔ＋Ｖｔｈ）以上であり、且つ、抵抗記憶素子１４のセット電圧Ｖｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｓｅｔ＋Ｖｔｈ）未満の駆動電圧Ｖｓｅｌ（Ｖｓｅｔ＋Ｖｔｈ＞Ｖｓｅｌ≧Ｖｒｅｓｅｔ＋Ｖｔｈ）を印加する。これにより、書き込み回路２６とビット線ＢＬ１とが接続され、ビット線ＢＬ１が選択される。
なお、駆動電圧Ｖｓｅｌは、例えば、電源電圧Ｖｄｄに設定することができる。
次いで、書き込み回路２６から、抵抗記憶素子１４のリセット電圧Ｖｒｅｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｒｅｓｅｔ＋Ｖｔｈ）以上の書き込みパルス電圧を出力する。このとき、コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のリセット電圧Ｖｒｅｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｒｅｓｅｔ＋Ｖｔｈ）以上であり、且つ、抵抗記憶素子１４のセット電圧Ｖｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｓｅｔ＋Ｖｔｈ）未満の駆動電圧Ｖｓｅｌが印加されているため、ビット線ＢＬ１の電圧Ｖｂｌは、Ｖｓｅｌ−Ｖｔｈ（Ｖｓｅｔ＞Ｖｂｌ≧Ｖｒｅｓｅｔ）にクランプされる。
なお、書き込みパルス電圧は、例えば、電源電圧Ｖｄｄに設定することができる。この場合、駆動電圧Ｖｓｅｌを電源電圧Ｖｄｄに設定する上記の例では、ビット線ＢＬ１の電圧Ｖｂｌは、Ｖｄｄ−Ｖｔｈにクランプされる。
これにより、抵抗記憶素子１４及び選択トランジスタ１２には、ビット線ＢＬ１の電圧Ｖｂｌ（Ｖｓｅｔ＞Ｖｂｌ≧Ｖｒｅｓｅｔ）が、抵抗記憶素子１４の抵抗値及び選択トランジスタ１２のチャネル抵抗Ｒｔｒに応じた比率で分配されて印加される。
このとき、選択トランジスタ１２のチャネル抵抗Ｒｔｒは、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒｌｏｗに対して十分に小さくなるように制御されているため、ビット線ＢＬ１の電圧Ｖｂｌの殆どが低抵抗状態の抵抗記憶素子１４に印加される。また、ビット線ＢＬ１の電圧Ｖｂｌは抵抗記憶素子１４のリセット電圧Ｖ ｒｅｓｅｔ以上の値に設定されているため、抵抗記憶素子１４は低抵抗状態から高抵抗状態にリセットされる。
抵抗記憶素子１４が高抵抗状態にリセットされた直後、抵抗記憶素子１４に印加される電圧が増加することが懸念される。しかしながら、ビット線ＢＬ１の電圧ＶｂｌはＶｓｅｌ−Ｖｔｈ（Ｖｓｅｔ＞Ｖｂｌ≧Ｖｒｅｓｅｔ）にクランプされているため、抵抗記憶素子１４に印加される電圧がセット電圧Ｖｓｅｔを超えることはなく、抵抗記憶素子１４が再セットされることはない。
なお、駆動電圧Ｖｓｅｌ及び書き込みパルス電圧を電源電圧Ｖｄｄに設定する上記の例では、ビット線ＢＬ１の電圧ＶｂｌはＶｄｄ−Ｖｔｈにクランプされることになるが、この電圧は通常は抵抗記憶素子１４のセット電圧Ｖｓｅｔよりも低くなるため、再セットが生じるなどの問題はない。ビット線ＢＬ１の電圧Ｖｂｌ（＝Ｖｄｄ−Ｖｔｈ）が抵抗記憶素子１４のセット電圧Ｖｓｅｔよりも高くなる場合には、セット動作の場合と同様、ワード線ＷＬ１に印加する駆動電圧Ｖｗｌを低く設定し、選択トランジスタ１２のチャネル抵抗を増加すればよい。これにより、選択トランジスタ１２に分圧される電圧を増やし、抵抗記憶素子１４に印加される電圧がセット電圧Ｖｓｅｔ以下になるように制御することができる。このときにワード線ＷＬ１に印加する駆動電圧Ｖｗｌは、抵抗記憶素子１４に印加される電圧がＶｒｅｓｅｔ以上、Ｖｓｅｔ未満になるように、適宜制御する。
この後、コラムセレクタ１６及び選択トランジスタ１２を順次オフ状態に戻し、リセットの動作を完了する。
以上の書き込み方法を検証するため、０．１８μｍテクノロジを用いた不揮発性半導体記憶装置に関してＳＰＩＣＥシミュレーションを行った。このシミュレーションでは、抵抗記憶素子１４の高抵抗状態の抵抗値Ｒｈｉｇｈを８０ｋΩ、低抵抗状態の抵抗値Ｒｌｏｗを４ｋΩ、セット電圧Ｖｓｅｔを１．５Ｖ、リセット電圧Ｖｒｅｓｅｔを０．５Ｖ、電源電圧Ｖｄｄを１．８Ｖとした。また、コラムセレクタ１６のゲート幅を３μｍ、選択トランジスタ１２のゲート幅を０．３６μｍとした。
この結果、リセット前の状態において、ノード２の電圧は０．９９Ｖ、ノード１の電圧は０．４３Ｖとなり、抵抗記憶素子１４にはリセット電圧を上回る０．５６Ｖが印加され、正常にリセット動作が行われることが判った。
また、リセット後の状態においては、ノード２の電圧は１．０８Ｖ、ノード１の電圧は０．０３Ｖとなり、抵抗記憶素子１４にはセット電圧よりも低い１．０５Ｖが印加され、リセットした状態を維持できることが判った。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図１を用いて説明する。ここでは、図１において、ワード線ＷＬ１及びビット線ＢＬ１に接続された右上のメモリセル１０に記憶された情報を読み出すものとする。
まず、Ｎ型トランジスタ２０及びビット線ＢＬ１に接続されるコラムセレクタ１６をオンにし、ビット線ＢＬ１をプリチャージする。
次いで、ワード線ＷＬ１に所定の駆動電圧（Ｖｄｄ）を印加し、選択トランジスタ１２をオンにする。
これにより、電流源２２から供給される読み出し電流は、Ｎ型トランジスタ２０、コラムセレクタ１６、抵抗記憶素子１４及び選択トランジスタ１２を介してグラウンド線ＧＮＤ１に向かって流れる。これに伴い、ビット線ＢＬ１には、抵抗記憶素子１４の抵抗状態に応じた電圧Ｖｒｅａｄが出力される。
次いで、センスアンプ２４により、ビット線ＢＬ１の電圧Ｖｒｅａｄとリファレンス電圧Ｖｒｅｆとを比較し、その大小関係に基づいて抵抗記憶素子１４が低抵抗状態であるのか高抵抗状態であるのかを判定する。
こうして、メモリセル１０に記録された記憶情報の読み出しを行うことができる。
コラムセレクタ１６をソースフォロア動作させてビット線ＢＬの電位を所定の値にクランプすることによりリセット動作の際の再書き込みを防止する本発明の上記方式は、読み出し動作との整合性が優れており、読み出しも容易である。
抵抗変化を利用した他のメモリとしてはＰＲＡＭ（相変化メモリ）やＭＲＡＭ（磁気抵抗メモリ）等がある。これらメモリのメモリセルは、選択トランジスタ（Ｔｒ）とメモリ素子（Ｒ）とからなる１Ｔ−１Ｒセルが一般的であり、その接続は選択トランジスタがグラウンド側、メモリ素子がビット線ＢＬ側になっている。この回路は、いわゆるソース接地回路であり選択トランジスタは定電流源として働くため、電流読み出しが容易である。
一方、仮に選択トランジスタとメモリ素子とを逆に接続した場合、読み出し電流を流すことにより選択トランジスタのソース電位が上がり、ゲート−ソース間電圧（Ｖｇｓ）が小さくなって素子抵抗が非常に大きくなるため、メモリ素子の抵抗変化を読み出しにくくなる。このため、選択トランジスタを書き込み動作の際にビット線ＢＬの電圧をクランプするためのクランプトランジスタとして用いるのは好ましくない。
また、書き込み動作の際にビット線ＢＬの電圧をクランプするためのトランジスタとしてコラムセレクタ１６を用いることは、不揮発性半導体記憶装置の集積度を維持するうえでも有効である。ビット線ＢＬの電圧をクランプするためには、クランプトランジスタのゲート幅をある程度大きくすることが好ましい。また、セット動作の際には、書き込み回路２６−コラムセレクタ１６−ビット線ＢＬ−選択トランジスタ１２−抵抗記憶素子１４から構成される経路において、抵抗記憶素子１４にセット電圧Ｖｓｅｔが印加されるようにコラムセレクタ１６のゲート電圧を閾値電圧Ｖｔｈ分の昇圧を行っているが、コラムセレクタ１６のオン抵抗を下げるためにも、コラムセレクタ１６のゲート幅をある程度大きくする方が好ましい。コラムセレクタ１６は、ビット線ＢＬ毎に設置されるものであるから、レイアウト上の余裕があり、トランジスタのゲート幅を容易に大きくすることが可能であり、不揮発性半導体記憶装置の集積度に与える影響も小さい。
本実施形態による不揮発性半導体記憶装置の読み出し方法では、読み出し回路として電流源２２を設け、この電流源２２から供給される読み出し電流を流すビット線ＢＬをコラムセレクタ１６によって選択する構成としている。このため、書き込み動作の際にビット線ＢＬの電圧をクランプするためのクランプトランジスタとして、コラムセレクタ１６を利用することができる。但し、書き込み動作の際にビット線ＢＬの電圧をクランプするためのクランプトランジスタは、必ずしもコラムセレクタ１６である必要はない。書き込み動作の際にビット線ＢＬの電圧をクランプするためのトランジスタを、別個独立して各ビット線ＢＬに設けるようにしてもよい。
このように、本実施形態によれば、抵抗記憶素子と、ドレイン端子が抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された選択トランジスタと、ソース端子が抵抗記憶素子の他方の端部に接続されたクランプトランジスタとを有する不揮発性半導体記憶装置を構成し、クランプトランジスタを介して抵抗記憶素子に書き込み電圧を印加して高抵抗状態から低抵抗状態に切り換える際に、選択トランジスタのチャネル抵抗が、抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、選択トランジスタのゲート端子に印加する駆動電圧を制御するので、抵抗記憶素子が低抵抗状態に切り換わった直後に書き込み電圧の殆どを選択トランジスタに印加することができる。これにより、素子に流れる電流を制限することができる。
また、クランプトランジスタを介して抵抗記憶素子に書き込み電圧を印加して低抵抗状態から高抵抗状態に切り換える際に、クランプトランジスタのゲート端子に印加する電圧を、抵抗記憶素子のリセット電圧とクランプトランジスタの閾値電圧との合計以上、抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、抵抗記憶素子に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御するので、抵抗記憶素子が高抵抗状態に切り換わった直後に抵抗記憶素子に印加される電圧をセット電圧未満に抑えることができる。これにより、抵抗記憶素子が再セットされるのを防止することができる。
また、上記クランプトランジスタとしては、ビット線を選択するコラムセレクタを適用することができる。したがって、メモリセルの基本構成の変更や集積度の低下をもたらすことなく、上記効果を奏することができる。
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置の書き込み方法について図４及び図５を用いて説明する。なお、図１に示す第１実施形態による不揮発性半導体記憶装置と同様の構成には同一の符号を付し説明を省略し或いは簡潔にする。
図４及び図５は本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。
本実施形態では、図１に示す第１実施形態による不揮発性半導体記憶装置の他の書き込み方法について示す。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、基本的には第１実施形態の場合と同様である。本実施形態による不揮発性半導体記憶装置の書き込み方法が第１実施形態の場合と異なる点は、書き込み電圧を定電圧とし、選択トランジスタのゲート端子に印加する駆動電圧をパルス電圧とする点である。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図４を用いて説明する。ここでは、図１において、ワード線ＷＬ１及びビット線ＢＬ１に接続された右上のメモリセル１０に書き込みを行うものとする。
まず、書き込み回路２６から書き込み電圧を印加する。書き込み電圧は、抵抗記憶素子１４のセット電圧Ｖｓｅｔ以上の電圧とする。書き込み電圧は、例えば電源電圧Ｖｄｄに設定することができる。
次いで、コラムセレクタ１６のゲート端子に所定の駆動電圧Ｖｓｅｌを印加し、コラムセレクタ１６をオン状態にする。コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のセット電圧Ｖｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｓｅｔ＋Ｖｔｈ）以上の駆動電圧Ｖｓｅｌを印加する。これにより、書き込み回路２６とビット線ＢＬ１とが接続され、ビット線ＢＬ１の電圧ＶｂｌはＶｓｅｌ−Ｖｔｈにクランプされる。
なお、駆動電圧Ｖｓｅｌは、例えば、電源電圧Ｖｄｄをコラムセレクタ１６の閾値電圧Ｖｔｈ分だけ昇圧した電圧（Ｖｄｄ＋Ｖｔｈ）に設定することができる。この場合、ビット線ＢＬ１の電圧Ｖｂｌは電源電圧Ｖｄｄにクランプされる。電源電圧Ｖｄｄを昇圧しなくても抵抗記憶素子１４にセット電圧Ｖｓｅｔ以上の電圧を印加できるような場合には、第１実施形態の場合と同様、コラムセレクタ１６のゲート端子に昇圧した電圧を必ずしも印加する必要はない。
次いで、ワード線ＷＬ１に所定の駆動電圧（パルス電圧）を印加し、選択トランジスタ１２をオン状態にする。このとき、ワード線ＷＬ１に印加する駆動電圧Ｖｗｌは、選択トランジスタ１２のチャネル抵抗Ｒｔｒが、抵抗記憶素子１４が高抵抗状態のときの抵抗値Ｒｈｉｇｈに対して十分に小さく、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒｌｏｗに対して十分に大きくなるように、設定する。駆動電圧Ｖｗｌは、例えば、電源電圧をＶｄｄとして、Ｖｗｌ＜Ｖｄｄに設定することができる。
また、非選択のワード線ＷＬ２，ＷＬ３等には０Ｖを印加し、選択トランジスタ１２をオフ状態にする。
これにより、抵抗記憶素子１４及び選択トランジスタ１２には、ビット線ＢＬ１の電圧Ｖｂｌが、抵抗記憶素子１４の抵抗値及び選択トランジスタ１２のチャネル抵抗Ｒｔｒに応じた比率で分配されて印加される。
このとき、選択トランジスタ１２のチャネル抵抗Ｒｔｒは、抵抗記憶素子１４が高抵抗状態のときの抵抗値Ｒｈｉｇｈに対して十分に小さくなるように制御されているため、ビット線ＢＬ１の電圧Ｖｂｌの殆どが高抵抗状態の抵抗記憶素子１４に印加される。また、ビット線ＢＬ１の電圧Ｖｂｌは抵抗記憶素子１４のセット電圧Ｖｓｅｔ以上の値に設定されているため、抵抗記憶素子１４は高抵抗状態から低抵抗状態にセットされる。
セット動作の際の選択トランジスタ１２のチャネル抵抗Ｒｔｒを高めに制御しておくことにより、抵抗記憶素子１４が高抵抗状態から低抵抗状態にセットした直後に、ビット線ＢＬ１の電圧Ｖｂｌの電圧の殆どが選択トランジスタ１２に印加されることとなり、抵抗記憶素子１４及び選択トランジスタ１２を流れる電流は、選択トランジスタ１２の素子抵抗によって制限される。すなわち、選択トランジスタ１２を、電流制限素子として用いることができる。
この後、コラムセレクタ１６をオフ状態に戻し、書き込み回路２６からの書き込み電圧の印加を停止し、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図５を用いて説明する。ここでは、図１において、ワード線ＷＬ１及びビット線ＢＬ１に接続された右上のメモリセル１０に書き込みを行うものとする。
まず、書き込み回路２６から書き込み電圧を印加する。書き込み電圧は、抵抗記憶素子１４のリセット電圧Ｖｒｅｓｅｔ以上の電圧とする。書き込み電圧は、例えば電源電圧Ｖｄｄに設定することができる。
次いで、コラムセレクタ１６のゲート端子に所定の駆動電圧を印加し、コラムセレクタ１６をオン状態にする。コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のリセット電圧Ｖｒｅｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｒｅｓｅｔ＋Ｖｔｈ）以上であり、且つ、抵抗記憶素子１４のセット電圧Ｖｓｅｔとコラムセレクタ１６の閾値電圧Ｖｔｈとの合計電圧（Ｖｓｅｔ＋Ｖｔｈ）未満の駆動電圧Ｖｓｅｌ（Ｖｓｅｔ＋Ｖｔｈ＞Ｖｓｅｌ≧Ｖｒｅｓｅｔ＋Ｖｔｈ）を印加する。これにより、書き込み回路２６とビット線ＢＬ１とが接続され、ビット線ＢＬ１の電圧Ｖｂｌは、Ｖｓｅｌ−Ｖｔｈ（Ｖｓｅｔ＞Ｖｂｌ≧Ｖｒｅｓｅｔ）にクランプされる。
なお、駆動電圧Ｖｓｅｌは、例えば電源電圧Ｖｄｄに設定することができる。この場合、ビット線ＢＬ１の電圧Ｖｂｌは電源電圧Ｖｄｄ−Ｖｔｈにクランプされる。
次いで、ワード線ＷＬ１に所定の駆動電圧（パルス電圧）を印加し、選択トランジスタ１２をオン状態にする。ワード線ＷＬ１に印加する駆動電圧Ｖｗｌは、選択トランジスタ１２のチャネル抵抗Ｒｔｒが、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒｌｏｗに対して十分に小さい値になるように、設定する。駆動電圧Ｖｗｌは、例えば電源電圧Ｖｄｄ設定することができる。
また、非選択のワード線ＷＬ２，ＷＬ３等には０Ｖを印加し、選択トランジスタ１２をオフ状態にする。
これにより、抵抗記憶素子１４及び選択トランジスタ１２には、ビット線ＢＬ１の電圧Ｖｂｌ（Ｖｓｅｔ＞Ｖｂｌ≧Ｖｒｅｓｅｔ）が、抵抗記憶素子１４の抵抗値及び選択トランジスタ１２のチャネル抵抗Ｒｔｒに応じた比率で分配されて印加される。
このとき、選択トランジスタ１２のチャネル抵抗Ｒｔｒは、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒｌｏｗに対して十分に小さくなるように制御されているため、ビット線ＢＬ１の電圧Ｖｂｌの殆どが低抵抗状態の抵抗記憶素子１４に印加される。また、ビット線ＢＬ１の電圧Ｖｂｌは抵抗記憶素子１４のリセット電圧Ｖｓｅｔ以上の値に設定されているため、抵抗記憶素子１４は低抵抗状態から高抵抗状態にリセットされる。
抵抗記憶素子１４が高抵抗状態にリセットされた直後、抵抗記憶素子１４に印加される電圧が増加することが懸念される。しかしながら、ビット線ＢＬ１の電圧ＶｂｌはＶｓｅｌ−Ｖｔｈ（Ｖｓｅｔ＞Ｖｂｌ≧Ｖｒｅｓｅｔ）にクランプされているため、抵抗記憶素子１４に印加される電圧がセット電圧Ｖｓｅｔを超えることはなく、抵抗記憶素子１４が再セットされることはない。
この後、コラムセレクタ１６をオフ状態に戻し、書き込み回路２６からの書き込み電圧の印加を停止し、リセットの動作を完了する。
このように、本実施形態によれば、抵抗記憶素子と、ドレイン端子が抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された選択トランジスタと、ソース端子が抵抗記憶素子の他方の端部に接続されたクランプトランジスタとを有する不揮発性半導体記憶装置を構成し、クランプトランジスタを介して抵抗記憶素子に書き込み電圧を印加して高抵抗状態から低抵抗状態に切り換える際に、選択トランジスタのチャネル抵抗が、抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、選択トランジスタのゲート端子に印加する駆動電圧を制御するので、抵抗記憶素子が低抵抗状態に切り換わった直後に書き込み電圧の殆どを選択トランジスタに印加することができる。これにより、素子に流れる電流を制限することができる。
また、クランプトランジスタを介して抵抗記憶素子に書き込み電圧を印加して低抵抗状態から高抵抗状態に切り換える際に、クランプトランジスタのゲート端子に印加する電圧を、抵抗記憶素子のリセット電圧とクランプトランジスタの閾値電圧との合計以上、抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、抵抗記憶素子に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御するので、抵抗記憶素子が高抵抗状態に切り換わった直後に抵抗記憶素子に印加される電圧をセット電圧未満に抑えることができる。これにより、抵抗記憶素子が再セットされるのを防止することができる。
また、上記クランプトランジスタとしては、ビット線を選択するコラムセレクタを適用することができる。したがって、メモリセルの基本構成の変更や集積度の低下をもたらすことなく、上記効果を奏することができる。
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置及びその製造方法について図６乃至図１０を用いて説明する。なお、図１に示す第１実施形態による不揮発性半導体記憶装置と同様の構成には同一の符号を付し説明を省略し或いは簡潔にする。
図６は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図７は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図８乃至図１０は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
本実施形態では、図１に示す回路構成を実現する不揮発性半導体記憶装置の具体的な構造の一例及びその製造方法について説明する。
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図６及び図７を用いて説明する。なお、図７は図６のＡ−Ａ′線断面図である。
シリコン基板３０上には、素子領域を画定する素子分離膜３２が形成されている。それぞれの素子領域は、Ｘ方向に長い矩形形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。
素子分離膜３２が形成されたシリコン基板３０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各素子領域に、それぞれ２本ずつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域３６，３８が形成されている。これにより、各素子領域には、ワード線ＷＬを兼ねるゲート電極３４とソース／ドレイン領域３６，３８とを有する選択トランジスタが、それぞれ２つずつ形成されている。一の素子領域に形成された２つの選択トランジスタは、ソース／ドレイン領域３６を共用している。
選択トランジスタ１２が形成されたシリコン基板３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０には、ソース／ドレイン領域３６に接続されたコンタクトプラグ４６と、ソース／ドレイン領域３８に接続されたコンタクトプラグ４８とが埋め込まれている。
層間絶縁膜４０上には、コンタクトプラグ４６を介してソース／ドレイン領域３６（ソース端子）に電気的に接続されたグラウンド線５０と、コンタクトプラグ４８を介してソース／ドレイン領域３８（ドレイン端子）に電気的に接続された中継配線５２とが形成されている。グラウンド線５０（ＧＮＤ）は、図７に示すように、Ｙ方向に延在して形成されている。
グラウンド線５０及び中継配線５２が形成された層間絶縁膜４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、中継配線５２に接続されたコンタクトプラグ５８が埋め込まれている。
コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子６６が形成されている。抵抗記憶素子６６は、コンタクトプラグ５８、中継配線５２及びコンタクトプラグ４８を介してソース／ドレイン領域３８に電気的に接続された下部電極６０と、下部電極６０上に形成された抵抗記憶材料よりなる抵抗記憶層６２と、抵抗記憶層６２上に形成された上部電極６４とを有している。
抵抗記憶素子６６が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、抵抗記憶素子６６の上部電極６４に接続されたコンタクトプラグ７２が埋め込まれている。
コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上には、コンタクトプラグ７２を介して抵抗記憶素子６６の上部電極６４に電気的に接続されたビット線７４が形成されている。ビット線７４（ＢＬ）は、図７に示すように、Ｘ方向に延在して形成されている。
こうして、図１に示すメモリセルアレイを構成する不揮発性半導体記憶装置が形成されている。
次に、本実施形態による不揮発性半導体装置の製造方法について図８乃至図１０を用いて説明する。
まず、シリコン基板３０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜３２を形成する。
次いで、シリコン基板３０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極３４及びソース／ドレイン領域３６，３８を有する選択トランジスタを形成する（図８（ａ））。
次いで、選択トランジスタが形成されたシリコン基板３０上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜４０を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４０に、ソース／ドレイン領域３６，３８に達するコンタクトホール４２，４４を形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール４２，４４内に、ソース／ドレイン領域３６，３８に電気的に接続されたコンタクトプラグ４６，４８を形成する（図８（ｂ））。
次いで、コンタクトプラグ４６，４８が埋め込まれた層間絶縁膜４０上に例えばＣＶＤ法により導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ４６を介してソース／ドレイン領域３６に電気的に接続されたグラウンド線５０と、コンタクトプラグ４８を介してソース／ドレイン領域３８に電気的に接続された中継配線５２とを形成する（図８（ｃ））。
次いで、グラウンド線５０及び中継配線５２が形成された層間絶縁膜４０上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜５４を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４に、中継配線５２に達するコンタクトホール５６を形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール５６内に、中継配線５２、コンタクトプラグ４８を介してソース／ドレイン領域３８に電気的に接続されたコンタクトプラグ５８を形成する（図９（ａ））。
次いで、コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばスパッタ法により、例えばプラチナ膜を堆積する。
次いで、プラチナ膜上に、例えばレーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等によりＴｉＯｘ膜を堆積し、ＴｉＯｘ膜を形成する。
次いで、ＴｉＯｘ膜上に、例えばスパッタ法により、例えばプラチナ膜を堆積する。
次いで、フォトリソグラフィ及びドライエッチングにより、プラチナ膜／ＴｉＯｘ膜／プラチナ膜よりなる積層膜をパターニングする。こうして、プラチナ膜よりなりコンタクトプラグ５８、中継配線５２及びコンタクトプラグ４８を介してソース／ドレイン領域３８に電気的に接続された下部電極６０と、下部電極６０上に形成されたＴｉＯｘ膜よりなる抵抗記憶層６２と、抵抗記憶層６２上に形成されたプラチナ膜よりなる上部電極６４とを有する抵抗記憶素子６６を形成する（図９（ｂ））。
なお、抵抗記憶層６２を構成する抵抗記憶材料としては、ＴｉＯｘのほか、例えば、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＳｉＯｘ等を適用することができる。また、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＴｉＯ３、ＹＢａ２Ｃｕ３Ｏｙ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料を適用することもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構造としてもよい。
また、下部電極６０及び上部電極６４を構成する電極材料としては、プラチナのほか、例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等を適用することができる。下部電極６０を構成する電極材料と上部電極６４を構成する電極材料とは、同じでも異なってもよい。
次いで、抵抗記憶素子６６が形成された層間絶縁膜５４上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜６８を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６８に、抵抗記憶素子６６の上部電極６４に達するコンタクトホール７０を形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール７０内に、抵抗記憶素子６６の上部電極６４に接続されたコンタクトプラグ７２を形成する（図１０（ａ））。
次いで、コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ７２を介して抵抗記憶素子６６の上部電極６４に電気的に接続されたビット線７４を形成する（図１０（ｂ））。
この後、必要に応じて更に上層の配線層等を形成し、不揮発性半導体装置を完成する。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、ビット線の電圧をクランプするトランジスタとしてビット線選択用のコラムセレクタを利用したが、ビット線の電圧をクランプするトランジスタはこれに限定されるものではない。ビット線の電圧をクランプするトランジスタには、書き込み回路とビット線との間に設けられた他のトランジスタを利用してもよいし、書き込み回路とビット線との間に新たに設けてもよい。
また、上記実施形態では、抵抗記憶層６２がＴｉＯｘよりなる抵抗記憶素子６６を用いたが、抵抗記憶素子６６の抵抗記憶層６２はこれに限定されるものではない。本願発明に適用可能な抵抗記憶材料としては、ＴｉＯｘ、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＳｉＯｘ等が挙げられる。或いは、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＴｉＯ３、ＹＢａ２Ｃｕ３Ｏｙ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料を用いることもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構造としてもよい。
また、上記実施形態では、上部電極６０及び下部電極６４をプラチナにより構成したが、電極の構成材料はこれに限定されるものではない。本願発明に適用可能な電極材料としては、例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等が挙げられる。
また、第３実施形態による不揮発性半導体記憶装置の構造は、図１に示す回路構成を実現する一例を示したものであり、不揮発性半導体記憶装置の構造はこれに限定されるものではない。
本発明による不揮発性半導体記憶装置及びその書き込み方法は、メモリセルの基本構成の変更や集積度の低下をもたらすことなく、セット動作の際の電流制限及びリセット動作の際の再セット防止を容易に実現するものである。したがって、本発明による不揮発性半導体記憶装置及びその書き込み方法は、高集積且つ高性能の不揮発性半導体記憶装置の信頼性を向上するうえで極めて有用である。

Claims (3)

  1. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第１のトランジスタと、ソース端子が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとを有する不揮発性半導体記憶装置の書き込み方法であって、
    前記第２のトランジスタを介して前記抵抗記憶素子に書き込み電圧を印加して前記低抵抗状態から前記高抵抗状態に切り換える際に、前記第２のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電圧と前記第２のトランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に制御する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  2. 請求項１記載の不揮発性半導体記憶装置の書き込み方法において、
    前記第２のトランジスタのドレイン端子に印加する前記書き込み電圧を、前記抵抗記憶素子のリセット電圧と前記閾値電圧との合計以上の値に設定する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  3. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
    ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第１のトランジスタと、
    ソース端子が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタと、
    前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際に、前記第１のトランジスタのチャネル抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ前記抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、前記第１のトランジスタのゲート端子に印加する電圧を制御し、前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際に、前記第２のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電圧と前記第２のトランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に制御する制御回路と
    を有することを特徴とする不揮発性半導体記憶装置。
JP2008515411A 2006-05-16 2006-05-16 不揮発性半導体記憶装置及びその書き込み方法 Expired - Fee Related JP4781431B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/309743 WO2007132525A1 (ja) 2006-05-16 2006-05-16 不揮発性半導体記憶装置及びその書き込み方法

Publications (2)

Publication Number Publication Date
JPWO2007132525A1 JPWO2007132525A1 (ja) 2009-09-17
JP4781431B2 true JP4781431B2 (ja) 2011-09-28

Family

ID=38693628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008515411A Expired - Fee Related JP4781431B2 (ja) 2006-05-16 2006-05-16 不揮発性半導体記憶装置及びその書き込み方法

Country Status (3)

Country Link
US (1) US8411484B2 (ja)
JP (1) JP4781431B2 (ja)
WO (1) WO2007132525A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655440B1 (ko) * 2005-08-30 2006-12-08 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
JP4823316B2 (ja) * 2006-09-05 2011-11-24 富士通株式会社 不揮発性半導体記憶装置の書き込み方法
CN101636792B (zh) * 2007-03-13 2013-03-13 松下电器产业株式会社 电阻变化型存储器件
KR100967681B1 (ko) 2008-02-20 2010-07-07 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
JPWO2009157479A1 (ja) * 2008-06-26 2011-12-15 日本電気株式会社 スイッチング素子およびスイッチング素子の製造方法
JP2010212661A (ja) * 2009-02-13 2010-09-24 Fujitsu Ltd 磁気ランダムアクセスメモリ
JP4856202B2 (ja) * 2009-03-12 2012-01-18 株式会社東芝 半導体記憶装置
CN102714210B (zh) 2010-11-19 2015-08-12 松下电器产业株式会社 非易失性存储元件以及非易失性存储元件的制造方法
GB2502568A (en) 2012-05-31 2013-12-04 Ibm Memory apparatus with gated phase-change memory cells
GB2502569A (en) 2012-05-31 2013-12-04 Ibm Programming of gated phase-change memory cells
JP2014010876A (ja) 2012-07-02 2014-01-20 Toshiba Corp 半導体記憶装置
KR102127486B1 (ko) * 2013-04-01 2020-06-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9373399B2 (en) 2013-07-22 2016-06-21 Micron Technology, Inc. Resistance variable element methods and apparatuses
TWI581264B (zh) * 2014-05-07 2017-05-01 旺宏電子股份有限公司 電阻式記憶體及其操作方法
US9443588B2 (en) * 2014-10-27 2016-09-13 Industrial Technology Research Institute Resistive memory system, driver circuit thereof and method for setting resistance thereof
TWI646531B (zh) * 2014-10-27 2019-01-01 財團法人工業技術研究院 電阻式記憶體系統、其驅動電路及其阻抗設置方法
CN107210064B (zh) * 2015-06-02 2020-02-14 华为技术有限公司 一种信号处理电路
US9536827B1 (en) * 2016-02-26 2017-01-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structures
US11024355B1 (en) * 2020-01-31 2021-06-01 International Business Machines Corporation MRAM bit line write control with source follower

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005216387A (ja) * 2004-01-29 2005-08-11 Sony Corp 記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4249992B2 (ja) 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP4113493B2 (ja) 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005216387A (ja) * 2004-01-29 2005-08-11 Sony Corp 記憶装置

Also Published As

Publication number Publication date
US20090059651A1 (en) 2009-03-05
WO2007132525A1 (ja) 2007-11-22
JPWO2007132525A1 (ja) 2009-09-17
US8411484B2 (en) 2013-04-02

Similar Documents

Publication Publication Date Title
JP4781431B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP4823316B2 (ja) 不揮発性半導体記憶装置の書き込み方法
JP4894859B2 (ja) 不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法
JP4684297B2 (ja) 不揮発性半導体記憶装置の書き込み方法
JP5157448B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
JP4662990B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP4894757B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
JP5056847B2 (ja) 不揮発性半導体記憶装置及びその読み出し方法
US8467229B2 (en) Variable resistance nonvolatile memory device
JPWO2007023569A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2008065953A (ja) 不揮発性半導体記憶装置及びその読み出し方法
US20040256697A1 (en) [resistance random access memory and method for fabricating the same]
JPWO2006137111A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
US9601692B1 (en) Hetero-switching layer in a RRAM device and method
JP2007258533A (ja) 半導体記憶装置及びその駆動方法
JP5108672B2 (ja) 不揮発性メモリセル、不揮発性半導体記憶装置及びその駆動方法
JP6556435B2 (ja) 半導体集積回路
JP2014063549A (ja) 半導体記憶装置
JP5062176B2 (ja) 半導体記憶装置、半導体記憶装置の製造方法、半導体記憶装置の書き込み方法及び半導体記憶装置の読み出し方法
WO2008050398A1 (fr) Mémoire à changement de résistance
KR20080040734A (ko) 불휘발성 반도체 기억 장치 및 그 기입 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110601

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110705

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees