JP6556435B2 - 半導体集積回路 - Google Patents

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Description

実施形態は、半導体集積回路に関する。
近年、次世代の不揮発性半導体メモリとして、抵抗変化膜をメモリセルとして使用する抵抗変化メモリが注目されている。抵抗変化メモリは、ＮＡＮＤフラッシュメモリよりも動作速度が速く、かつ、三次元による大容量化が可能であることから、小型携帯機器などの低消費電力が望まれるシステムのワークメモリとしての適用が検討されている。
抵抗変化メモリは、一般的には、書き換え可能メモリ（Rewritable memory）として使用されるため、抵抗変化メモリのメモリセルとしての抵抗変化膜は、低抵抗状態と高抵抗状態との間を可逆的に変化可能であることが必要である。
国際公開第２０１０／１４０２９６号 米国特許出願公開第２０１１／０１０３１３２号明細書 米国特許出願公開第２０１０／０１９９０２８号明細書 米国特許出願公開第２００９／０１３４９１０号明細書 米国特許出願公開第２００７／０１４６０１２号明細書 特開２０１０−１８２４０４号公報 特開２００８−１８１６３３号公報
実施形態は、抵抗変化膜をワンタイムプログラムメモリ（ヒューズ又はアンチヒューズ）として使用可能な技術を提案する。
実施形態によれば、半導体集積回路は、第１及び第２の電極と、前記第１及び第２の電極間に接続され、第１及び第２の抵抗状態間を可逆的に変化可能な抵抗変化膜と、前記第１及び第２の電極間の電位差を制御する制御回路と、を備え、前記第１の抵抗状態は、前記第２の抵抗状態よりも抵抗値が大きく、前記制御回路は、前記第１の電極に第１の電位を印加し、前記第２の電極に前記第１の電位よりも小さい第２の電位を印加することにより、前記抵抗変化膜を前記第１の抵抗状態に可逆的に変化させ、前記第１の電極に第３の電位を印加し、前記第２の電極に前記第３の電位よりも小さい第４の電位を印加することにより、前記抵抗変化膜を前記第２の抵抗状態に可逆的に変化させ、前記第１の電極に第５の電位を印加し、前記第２の電極に前記第５の電位よりも大きい第６の電位を印加することにより、前記抵抗変化膜を前記第１の抵抗状態に不可逆的に固定させる。
抵抗変化膜を含む半導体集積回路の例を示す図。 可逆的セットの例を示す図。 可逆的セットの電圧−電流曲線を示す図。 可逆的リセットの例を示す図。 可逆的リセットの電圧−電流曲線を示す図。 不可逆的セットの例を示す図。 不可逆的セットの電圧−電流曲線を示す図。 不可逆的リセットの例を示す図。 不可逆的リセットの電圧−電流曲線を示す図。 クロスポイント型抵抗変化メモリへの適用例を示す図。 メモリセルが抵抗変化膜のみを備える例を示す図。 メモリセルが抵抗変化膜とダイオードを備える例を示す図。 メモリセルアレイのデバイス構造の例を示す図。 メモリセルの例を示す図。 メモリセルの例を示す図。 書き込み動作の第１の例を示す図。 書き込み動作の第２の例を示す図。 書き込み動作の第３の例を示す図。 プログラマブルスイッチへの適用例を示す図。 ２つの抵抗変化膜の向きの第１の例を示す図。 ２つの抵抗変化膜の向きの第２の例を示す図。 書き込み動作の例を示す図。 書き込み動作の例を示す図。 書き込み動作の例を示す図。 読み出し動作の例を示す図。 リダンダンシイ回路への適用例を示す図。 ワード線側のリダンダンシイ回路の例を示す図。 書き込み動作の例を示す図。 ビット線側のリダンダンシイ回路の例を示す図。 書き込み動作の例を示す図。
以下、図面を参照しながら実施例を説明する。
１． 第１の実施例
図１は、第１の実施例に係わる半導体集積回路を示している。
この半導体集積回路は、第１の電極１１と、第２の電極１２と、第１及び第２の電極１１，１２間に接続され、第１及び第２の抵抗状態間を可逆的に変化可能な抵抗変化膜ＲＥと、第１及び第２の電極１１，１２間に電位差を印加するためのドライバ１３と、第１及び第２の電極１１，１２間の電位差を制御する制御回路１４と、を備える。
この実施例では、第１及び第２の電極１１，１２の上下関係は、特に限定されない。例えば、第２の電極１２が第１の電極１１の上部に存在していてもよいし、第１の電極１１が第２の電極１２の上部に存在していてもよい。
また、第１及び第２の電極１１，１２、及び、抵抗変化膜ＲＥは、それぞれ、単層構造であってもよいし、複数層を備える多層構造であってもよい。
さらに、第１及び第２の電極１１，１２、及び、抵抗変化膜ＲＥを備える抵抗変化素子に、ダイオードを直列接続してもよい。
第１及び第２の電極１１，１２は、Ni, Pt, Au, Ag, Ru, Ir, Co, Ti, Al, Rh, Nb, Wなどの金属、不純物がドープされたポリシリコンなどの導電性半導体、又は、これら金属と導電性半導体のシリサイドを備える。また、第１及び第２の電極１１，１２は、TiAlN, SrRuO3, RuN, TiN, TaN, LaNiOx, PtIrOx, PtRhOx, TaAlN, InSnOxなどの化合物を備えていてもよい。
抵抗変化膜ＲＥは、HfOx, SiOx, TaOx, ZnO, TiO2, NiO, WOxなどの金属酸化物を備える。抵抗変化膜ＲＥは、少なくとも２つの抵抗状態を可逆的に変化可能である。但し、以下では、説明を簡略化するため、抵抗変化膜ＲＥは、２つの抵抗状態を可逆的に変化可能であるものと仮定する。
ここで、抵抗変化膜ＲＥの２つの抵抗状態のうちの１つを、低抵抗状態（Low Resistive State: LRS）と称し、他の１つを、高抵抗状態（High Resistive State: HRS）と称する。また、高抵抗状態をリセット状態とし、低抵抗状態をセット状態とする。抵抗変化膜ＲＥは、初期状態として、リセット状態を有しているものとする。
制御回路１４は、セット／リセット時（書き込み／消去時）に、ドライバ１３を介して、第１及び第２の電極１１，１２間に印加する電位差を制御する。
セットとは、抵抗変化膜ＲＥを、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させる動作のことである。リセットとは、抵抗変化膜ＲＥを、低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化させる動作のことである。セット電圧は、抵抗変化膜ＲＥをセット状態にするために必要な電位差のことであり、リセット電圧は、抵抗変化膜ＲＥをリセット状態にするために必要な電位差のことである。
本実施例は、セット／リセット電圧は、同一極性であることを前提とする。このようなセット／リセット電圧を用いたセット／リセット動作は、モノポーラ動作と称される。
制御回路１４は、セット／リセット時に、以下の４つの動作を制御する。
・ 可逆的セット（“０”−書き込み）
例えば、抵抗変化膜ＲＥの低抵抗状態を“０”状態と仮定したとき、可逆的セットは、“０”−書き込みを意味する。ここでの可逆的とは、セット動作を行った後に、再び、抵抗変化膜ＲＥをリセット状態に戻すことができることを意味する。
図２は、可逆的セットの抵抗変化膜ＲＥの状態を示している。図３は、可逆的セットの電圧−電流曲線を示している。
可逆的セットでは、制御回路１４は、第１の電極１１に電位Ｖ１を印加し、第２の電極１２に電位Ｖ１よりも小さい電位Ｖ２を印加する。２つの電位Ｖ１，Ｖ２の電位差の最大値は、Ｖset（＝Ｖ１−Ｖ２）である。
抵抗変化膜ＲＥに電位差Ｖsetを与える前において、抵抗変化膜ＲＥは、高抵抗状態HRSを有している。このため、抵抗変化膜ＲＥに電位差を与え始めた時点では、抵抗変化膜ＲＥに流れる電流は、小さい。しかし、この後、抵抗変化膜ＲＥに電位差Ｖsetを与えると、抵抗変化膜ＲＥは、低抵抗状態LRSに変化する。
従って、抵抗変化膜ＲＥに電位差Ｖsetを与えた後においては、抵抗変化膜ＲＥに流れる電流は、抵抗変化膜ＲＥに電位差Ｖsetを与える前よりも大きくなる。
・ 可逆的リセット（“１”−書き込み）
例えば、抵抗変化膜ＲＥの高抵抗状態を“１”状態と仮定したとき、可逆的リセットは、“１”−書き込みを意味する。ここでの可逆的とは、リセット動作を行った後に、再び、抵抗変化膜ＲＥをセット状態に戻すことができることを意味する。
図４は、可逆的リセットの抵抗変化膜ＲＥの状態を示している。図５は、可逆的リセットの電圧−電流曲線を示している。
可逆的リセットでは、制御回路１４は、第１の電極１１に電位Ｖ１を印加し、第２の電極１２に電位Ｖ１よりも小さい電位Ｖ２を印加する。２つの電位Ｖ１，Ｖ２の電位差の最大値は、Ｖreset（＝Ｖ１−Ｖ２）である。Ｖresetは、例えば、上述のＶsetよりも小さい。
抵抗変化膜ＲＥに電位差Ｖresetを与える前において、抵抗変化膜ＲＥは、低抵抗状態LRSを有している。このため、抵抗変化膜ＲＥに電位差を与え始めた時点では、抵抗変化膜ＲＥに流れる電流は、大きい。しかし、この後、抵抗変化膜ＲＥに電位差Ｖresetを与えると、抵抗変化膜ＲＥは、高抵抗状態HRSに変化する。
従って、抵抗変化膜ＲＥに電位差Ｖresetを与えた後においては、抵抗変化膜ＲＥに流れる電流は、抵抗変化膜ＲＥに電位差Ｖresetを与える前よりも小さくなる。
・ 不可逆的セット（“０”−固定）
例えば、抵抗変化膜ＲＥの低抵抗状態を“０”状態と仮定したとき、不可逆的セットは、“０”−固定（ワンタイムプログラム）を意味する。ここでの不可逆的とは、セット動作を行った後に、再び、抵抗変化膜ＲＥをリセット状態に戻すことができないことを意味する。
図６は、不可逆的セットの抵抗変化膜ＲＥの状態を示している。図７は、不可逆的セットの電圧−電流曲線を示している。
不可逆的セットでは、制御回路１４は、第１の電極１１に電位Ｖ１を印加し、第２の電極１２に電位Ｖ１よりも小さい電位Ｖ２を印加する。２つの電位Ｖ１，Ｖ２の電位差の最大値は、Ｖantifuse（＝Ｖ１−Ｖ２）である。Ｖantifuseは、例えば、上述のＶset及びＶresetのいずれよりも大きい。
抵抗変化膜ＲＥに電位差Ｖantifuseを与える前において、抵抗変化膜ＲＥは、高抵抗状態HRS又は低抵抗状態LRSを有している。ここでは、抵抗変化膜ＲＥに電位差Ｖantifuseを与える前において、抵抗変化膜ＲＥが低抵抗状態LRSを有している場合について説明する。
この場合、抵抗変化膜ＲＥに電位差を与え始めた時点では、抵抗変化膜ＲＥに流れる電流は、大きい。しかし、この後、抵抗変化膜ＲＥに与える電位差がＶresetになると、抵抗変化膜ＲＥは、高抵抗状態HRSに変化する。このため、抵抗変化膜ＲＥに流れる電流は、小さくなる。
さらに、この後、抵抗変化膜ＲＥに与える電位差がＶantifuseになると、抵抗変化膜ＲＥは、低抵抗状態LRSに固定される。このため、抵抗変化膜ＲＥに電位差Ｖantifuseを与えた後においては、抵抗変化膜ＲＥに流れる電流は、抵抗変化膜ＲＥに電位差Ｖantifuseを与える前よりも大きくなる。
・ 不可逆的リセット（“１”−固定）
例えば、抵抗変化膜ＲＥの高抵抗状態を“１”状態と仮定したとき、不可逆的リセットは、“１”−固定（ワンタイムプログラム）を意味する。ここでの不可逆的とは、リセット動作を行った後に、再び、抵抗変化膜ＲＥをセット状態に戻すことができないことを意味する。
図８は、不可逆的リセットの抵抗変化膜ＲＥの状態を示している。図９は、不可逆的リセットの電圧−電流曲線を示している。
不可逆的リセットでは、制御回路１４は、第１の電極１１に電位Ｖ１を印加し、第２の電極１２に電位Ｖ１よりも大きい電位Ｖ２を印加する。２つの電位Ｖ１，Ｖ２の電位差の最大値は、Ｖfuse（＝Ｖ２−Ｖ１）である。ここで、Ｖfuseの極性は、Ｖset、Ｖreset、及び、Ｖantifuseの極性とは異なる。
また、Ｖfuseの絶対値｜Ｖfuse｜は、例えば、上述のＶset及びＶresetの絶対値｜Ｖset｜及び｜Ｖreset｜のいずれよりも大きい。
抵抗変化膜ＲＥに電位差Ｖfuseを与える前において、抵抗変化膜ＲＥは、高抵抗状態HRS又は低抵抗状態LRSを有している。ここでは、抵抗変化膜ＲＥに電位差Ｖfuseを与える前において、抵抗変化膜ＲＥが低抵抗状態LRSを有している場合について説明する。
この場合、抵抗変化膜ＲＥに電位差を与え始めた時点では、抵抗変化膜ＲＥに流れる電流は、大きい。しかし、この後、抵抗変化膜ＲＥに与える電位差がＶfuseになると、抵抗変化膜ＲＥは、高抵抗状態HRSに変化する。このため、抵抗変化膜ＲＥに電位差Ｖfuseを与えた後においては、抵抗変化膜ＲＥに流れる電流は、抵抗変化膜ＲＥに電位差Ｖfuseを与える前よりも小さくなる。
ところで、上述の４つの動作を行うに当たっては、抵抗変化膜ＲＥが酸化ハフニウムであるときは、第１の電極１１は、ニッケルであり、第２の電極１２は、窒化チタンであるのが望ましい。また、抵抗変化膜ＲＥが酸化シリコンであるときは、第１の電極１１は、窒化チタンであり、第２の電極１２は、チタンであるのが望ましい。
２． 第２の実施例
図１０は、第２の実施例に係わる半導体集積回路を示している。
この半導体集積回路は、いわゆるクロスポイント型抵抗変化メモリ、例えば、ＲｅＲＡＭに関する。
この半導体集積回路は、第１の方向に延びる複数のワード線ＷＬ０〜ＷＬ３と、第１の方向に交差する第２の方向に延びる複数のビット線ＢＬ０〜ＢＬ３と、複数のワード線ＷＬ０〜ＷＬ３及び複数のビット線ＢＬ０〜ＢＬ３間にそれぞれ接続される複数のメモリセルＭＣと、複数のワード線ＷＬ０〜ＷＬ３を駆動する第１のドライバ１３Ａと、複数のビット線ＢＬ０〜ＢＬ３を駆動する第２のドライバ１３Ｂと、を備える。
メモリセルアレイ２０内の複数のメモリセルＭＣの各々は、少なくとも、上述の第１の実施例（図１を参照）で説明した、第１の電極１１、抵抗変化膜ＲＥ、及び、第２の電極１２を備える。但し、第１の電極１１を、ワード線ＷＬｉ及びビット線ＢＬｊのうちの一方とし、第２の電極１２を、ワード線ＷＬｉ及びビット線ＢＬｊのうちの他方としてもよい。但し、ｉ及びｊは、０，１，２，３，…である。
そして、メモリセルアレイ２０内の複数のメモリセルＭＣの各々の抵抗状態を変えるとき、制御回路１４は、第１及び第２のドライバ１３Ａ，１３Ｂを介して、複数のメモリセルＭＣの各々内の第１及び第２の電極１１，１２（図１を参照）間の電位差を制御する。
これにより、メモリセルアレイ２０内の複数のメモリセルＭＣの各々の抵抗状態を、上述の第１の実施例で説明した、４通り（可逆的セット、可逆的リセット、不可逆的セット、及び、不可逆的リセット）のうちの１つに変化させることができる。
図１１及び図１２は、図１０の複数のメモリセルＭＣの例を示している。
図１１の例は、複数のメモリセルＭＣの各々が、抵抗変化素子のみを備える例である。この例では、後述するように、上述の第１の実施例で説明した、４通り（可逆的セット、可逆的リセット、不可逆的セット、及び、不可逆的リセット）の全てを実行することができる。
図１２の例は、複数のメモリセルＭＣの各々が、直列接続される抵抗変化素子とダイオードを備える例である。この例では、後述するように、上述の第１の実施例で説明した、４通り（可逆的セット、可逆的リセット、不可逆的セット、及び、不可逆的リセット）のうち、同一極性の電位差で行うことができる３つ（可逆的セット、可逆的リセット、及び、不可逆的セット）を実行することができる。
図１３は、図１０のメモリセルアレイ２０のデバイス構造の例を示している。
複数のワード線ＷＬ０〜ＷＬ３は、ライン＆スペースパターンを有し、半導体基板１５の上面に平行な第１の方向に延びる。複数のビット線ＢＬ０〜ＢＬ３は、ライン＆スペースパターンを有し、半導体基板１５の上面に平行な第２の方向に延びる。第１及び第２の方向は、互いに交差する方向である。
この例では、複数のワード線ＷＬ０〜ＷＬ３が、複数のビット線ＢＬ０〜ＢＬ３上に配置されるが、これに代えて、複数のビット線ＢＬ０〜ＢＬ３が、複数のワード線ＷＬ０〜ＷＬ３上に配置されてもよい。
図１４及び図１５は、図１３の複数のメモリセルＭＣの例を示している。
図１４の例は、図１１の例に対応する。
即ち、複数のメモリセルＭＣの各々は、抵抗変化膜ＲＥのみを備える。
この例では、同図（ａ）に示すように、ビット線ＢＬｊ（ｊ＝０，１，２，３，…）を、図１の第１及び第２の電極１１，１２のうちの一方とし、ワード線ＷＬｉ（ｉ＝０，１，２，３，…）を、図１の第１及び第２の電極１１，１２のうちの他方としてもよい。
また、同図（ｂ）に示すように、抵抗変化膜ＲＥとビット線ＢＬｊ（ｊ＝０，１，２，３，…）との間に、図１の第１及び第２の電極１１，１２のうちの一方を設け、抵抗変化膜ＲＥとワード線ＷＬｉ（ｉ＝０，１，２，３，…）との間に、図１の第１及び第２の電極１１，１２のうちの他方を設けてもよい。
図１５の例は、図１２の例に対応する。
即ち、複数のメモリセルＭＣの各々は、抵抗変化素子及びダイオードを備える。この例では、抵抗変化素子がダイオード上に配置されるが、これに代えて、ダイオードが抵抗変化素子上に配置されてもよい。
ダイオードは、Ｐ型シリコンとＮ型シリコンの積層、大きな仕事関数を持つ金属とＮ型シリコンの積層、小さな仕事関数を持つ金属とＰ型シリコンの積層、絶縁体を２つの金属で挟み込んだ構造など、を採用することができる。
この例では、ダイオードは、絶縁膜Ｄとそれを挟む２つの電極Ｅ１，Ｅ２で構成される。電極Ｅ１は、ビット線ＢＬｊ（ｊ＝０，１，２，３，…）側に設けられる。また、抵抗変化膜ＲＥと電極Ｅ２との間に、図１の第１及び第２の電極１１，１２のうちの一方を設け、抵抗変化膜ＲＥとワード線ＷＬｉ（ｉ＝０，１，２，３，…）との間に、図１の第１及び第２の電極１１，１２のうちの他方を設ける。但し、この構成は、一例である。
図１６は、図１１のメモリセルアレイを用いたときのセット／リセット動作の例を示している。
ここでのセット／リセット動作とは、可逆的セット／リセット動作、及び、不可逆的セット／リセット動作の４種類を意味する。
選択されたメモリセルＭＣ-selが、ワード線ＷＬ２及びビット線ＢＬ２間に接続されるとき、制御回路１４は、第１のドライバ１３Ａを用いて、ワード線ＷＬ２を、Ｖselに設定し、それ以外のワード線ＷＬ０，ＷＬ１，ＷＬ３を、Ｖsel／２に設定する。また、制御回路１４は、第２のドライバ１３Ｂを用いて、ビット線ＢＬ２を、０Ｖ（接地電位）に設定し、それ以外のビット線ＢＬ０，ＢＬ１，ＢＬ３を、Ｖsel／２に設定する。
この時、選択されたメモリセルＭＣ-selには、電位差Ｖselが印加される。従って、選択されたメモリセルＭＣ-selの抵抗状態は、セット状態（低抵抗状態LRS）、又は、リセット状態（高抵抗状態HRS）に変化する。
また、選択されたメモリセルＭＣ-sel以外の複数の非選択のメモリセルのうち、ワード線ＷＬ２又はビット線ＢＬ２に接続される複数の非選択のメモリセルには、電位差Ｖsel／２が印加される。従って、これらの複数の非選択のメモリセルの抵抗状態は、変化しない。但し、Ｖsel／２は、セット電圧Ｖset及びリセット電圧Ｖresetよりも小さいことが必要である。
また、選択されたメモリセルＭＣ-sel以外の複数の非選択のメモリセルのうち、ワード線ＷＬ０，ＷＬ１，ＷＬ３及びビット線ＢＬ０，ＢＬ１，ＢＬ３間に接続される複数の非選択のメモリセルには、電位差が印加されない。従って、これらの複数の非選択のメモリセルの抵抗状態も、変化しない。
Ｖselは、セット／リセット動作を、可逆的に行うか、又は、不可逆的に行うか、によって異なる。可逆的にセット／リセット動作を行うときは、Ｖselは、Ｖset又はＶresetに設定される。また、不可逆的にセット／リセット動作を行うときは、Ｖselは、Ｖantifuse又はＶfuseに設定される。
本例では、Ｖset、Ｖreset、及び、Ｖantifuseは、同一極性の電位（例えば、正電位）であるのに対し、Ｖfuseは、Ｖset、Ｖreset、及び、Ｖantifuseとは逆極性の電位（例えば、負電位）である。
但し、負電位としてのＶfuseを生成したくないときは、図１７に示すような電位関係にすることも可能である。
図１７の例では、ビット線ＢＬ２が、Ｖsel（＝Ｖfuse）に設定され、ワード線ＷＬ２が、０Ｖ（接地電位）に設定される。それ以外については、図１６の例と同じである。この場合、Ｖfuseを正電位にしても、選択されたメモリセルＭＣ-selには、可逆的セット／リセット動作、及び、不可逆的セット動作とは、逆極性の電位差を印加することができる。
図１８は、図１２のメモリセルアレイを用いたときのセット／リセット動作の例を示している。
ここでのセット／リセット動作とは、可逆的セット／リセット動作、及び、不可逆的セット動作の３種類を意味する。
選択されたメモリセルＭＣ-selが、ワード線ＷＬ２及びビット線ＢＬ２間に接続されるとき、制御回路１４は、第１のドライバ１３Ａを用いて、ワード線ＷＬ２を、Ｖselに設定し、それ以外のワード線ＷＬ０，ＷＬ１，ＷＬ３を、Ｖsel／２に設定する。また、制御回路１４は、第２のドライバ１３Ｂを用いて、ビット線ＢＬ２を、０Ｖ（接地電位）に設定し、それ以外のビット線ＢＬ０，ＢＬ１，ＢＬ３を、Ｖsel／２に設定する。
この時、選択されたメモリセルＭＣ-selには、電位差Ｖselが印加される。従って、選択されたメモリセルＭＣ-selの抵抗状態は、セット状態（低抵抗状態LRS）、又は、リセット状態（高抵抗状態HRS）に変化する。
また、選択されたメモリセルＭＣ-sel以外の複数の非選択のメモリセルのうち、ワード線ＷＬ２又はビット線ＢＬ２に接続される複数の非選択のメモリセルには、電位差Ｖsel／２が印加される。従って、これらの複数の非選択のメモリセルの抵抗状態は、変化しない。但し、Ｖsel／２は、セット電圧Ｖset及びリセット電圧Ｖresetよりも小さいことが必要である。
また、選択されたメモリセルＭＣ-sel以外の複数の非選択のメモリセルのうち、ワード線ＷＬ０，ＷＬ１，ＷＬ３及びビット線ＢＬ０，ＢＬ１，ＢＬ３間に接続される複数の非選択のメモリセルには、電位差が印加されない。従って、これらの複数の非選択のメモリセルの抵抗状態も、変化しない。
Ｖselは、セット／リセット動作を、可逆的に行うか、又は、不可逆的に行うか、によって異なる。可逆的にセット／リセット動作を行うときは、Ｖselは、Ｖset又はＶresetに設定される。また、不可逆的にセット動作を行うときは、Ｖselは、Ｖantifuseに設定される。
本例では、不可逆的にリセット動作を行うことができない。
なぜなら、不可逆的にリセット動作を行うためには、選択されたメモリセルＭＣ-selに、可逆的セット／リセット動作、及び、不可逆的セット動作とは、逆極性の電位差を印加する必要があるからである。しかし、本例では、クロスポイント型に特有のいわゆる回り込み電流（sneak current）を防止するために、メモリセルダイオードを付加している。即ち、選択されたメモリセルＭＣ-selに流れる電流の向きが一方向に限定される。
従って、上述のように、本例では、不可逆的にリセット動作を行うことができない。
３． 第３の実施例
図１９は、第３の実施例に係わる半導体集積回路を示している。
この半導体集積回路は、プログラマブルスイッチに関する。
プログラマブルスイッチは、例えば、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array: FPGA）に代表される再構成可能な論理回路（Reconfigurable logic circuit）に使用される。また、プログラマブルスイッチは、例えば、コンフィギュレーションメモリ（Configuration memory）に記憶されたデータに基づき、パストランジスタのオン／オフを決定する。
この半導体集積回路は、第１、第２、第３、及び、第４のノードＮ１，Ｎ２，Ｎ３，Ｎ４と、第１及び第２のノードＮ１，Ｎ２間に接続される第１のメモリセルＭＣ−Ｌと、第１及び第３のノードＮ１，Ｎ３間に接続される第２のメモリセルＭＣ−Ｒと、第１の制御端子（ゲート）を有し、第１及び第４のノードＮ１，Ｎ４間の接続／非接続を決める第１のスイッチ素子ＷＴと、第１のノードＮ１に接続される第２の制御端子（ゲート）を有する第２のスイッチ素子ＰＴと、第１の制御端子に接続される第１のドライバ１３Ａと、第２、第３、及び、第４のノードＮ２，Ｎ３，Ｎ４に接続される第２のドライバ１３Ｂと、を備える。なお、第４のノードＮ４は、第２のドライバ１３Ｂではなく、第１のドライバ１３Ａに接続されていてもよい。
コンフィグレーションメモリとしての第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒの各々は、上述の第１の実施例（図１を参照）で説明した、第１の電極１１、抵抗変化膜ＲＥ、及び、第２の電極１２を備える。第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒの向きは、特に限定されないが、後述するセット／リセット動作を簡易に行うことを考慮すると、第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒは、互いに対称的に配置されるのが望ましい。
例えば、図２０に示すように、第１のメモリセルＭＣ−Ｌ内の第２の電極１２、及び、第２のメモリセルＭＣ−Ｒ内の第２の電極１２は、共に、第１のノードＮ１に接続され、第１のメモリセルＭＣ−Ｌ内の第１の電極１１は、第２のノードＮ２に接続され、第２のメモリセルＭＣ−Ｒ内の第１の電極１１は、第３のノードＮ３に接続される、のが望まし
い。
また、例えば、図２１に示すように、第１のメモリセルＭＣ−Ｌ内の第１の電極１１、及び、第２のメモリセルＭＣ−Ｒ内の第１の電極１１は、共に、第１のノードＮ１に接続され、第１のメモリセルＭＣ−Ｌ内の第２の電極１２は、第２のノードＮ２に接続され、第２のメモリセルＭＣ−Ｒ内の第２の電極１２は、第３のノードＮ３に接続される、のが望ましい。
第１のスイッチ素子ＷＴは、例えば、Ｎチャネル型ＦＥＴであり、書き込みトランジスタとして機能する。第１のスイッチ素子ＷＴの第１の制御端子（ゲート）は、ワード線ＷＬを介して、第１のドライバ１３Ａに接続される。第２のスイッチ素子ＰＴは、例えば、Ｎチャネル型ＦＥＴであり、コンフィグレーションデータに応じて、オン／オフが決定されるパストランジスタとして機能する。
そして、コンフィグレーションデータは、第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒの各々の抵抗状態を、上述の第１の実施例で説明した、４通り（可逆的セット、可逆的リセット、不可逆的セット、及び、不可逆的リセット）のうちの１つに変化させることにより、第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒ内に記憶される。
コンフィグレーションメモリでは、第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒにはコンフィグレーションデータとしての相補データが記憶される。即ち、第１のメモリセルＭＣ−Ｌの内の抵抗変化膜ＲＥは、第２のメモリセルＭＣ−Ｒの内の抵抗変化膜ＲＥの抵抗状態とは異なる抵抗状態を有する。
図２２Ａは、図１９乃至図２１のプログラマブルスイッチのセット／リセット動作の例を示している。
ここでのセット／リセット動作とは、可逆的セット／リセット動作、及び、不可逆的セット／リセット動作の４種類を意味する。
コンフィグレーションメモリに、例えば、“０”を記憶させるときは、可逆的セット／リセット動作、又は、不可逆的セット／リセット動作により、第１のメモリセルＲＥ−Ｌ内の抵抗変化膜ＲＥをセット状態（低抵抗状態）にし、第２のメモリセルＲＥ−Ｒ内の抵抗変化膜ＲＥをリセット状態（高抵抗状態）にする。
第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒに対するセット／リセット動作は、可逆的、又は、不可逆的のいずれでも行うことができる。
第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒに対するセット／リセット動作は、同時に行ってもよいし、別々に行ってもよい。後者の場合、例えば、まず、図２２Ｂに示すように、第１のメモリセルＭＣ−Ｌのセット／リセット動作を行う。この後、図２２Ｃに示すように、第２のメモリセルＭＣ−Ｒのセット／リセット動作を行う。
なお、第１のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥの抵抗状態を不可逆的に固定するときは、第２のメモリセルＭＣ−Ｒの抵抗変化膜ＲＥの抵抗状態も不可逆的に固定するのが望ましい。
そして、例えば、コンフィグレーションメモリに“０”を記憶させるときは、制御回路１４は、第１及び第２のドライバ１３Ａ，１３Ｂを介して、第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒの各々内の第１及び第２の電極１１，１２間の電位差を制御する。
例えば、ワード線ＷＬは、Ｖonに設定される。Ｖonは、書き込みトランジスタとしての第１のスイッチ素子ＷＴをオンにする電位である。
また、ビット線ＢＬ１は、０Ｖ（接地電位）に設定され、ビット線ＢＬ２は、Ｖsel（＝Ｖset又はＶantifuse）に設定され、ビット線ＢＬ３は、Ｖsel（＝Ｖreset又はＶfuse）に設定される。
この時、第１のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥには、電位差Ｖsel（＝Ｖset又はＶantifuse）が印加される。従って、第１のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥの抵抗状態は、セット状態（低抵抗状態）に変化する。
また、第２のメモリセルＭＣ−Ｒ内の抵抗変化膜ＲＥには、電位差Ｖsel（＝Ｖreset又はＶfuse）が印加される。従って、第２のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥの抵抗状態は、リセット状態（高抵抗状態）に変化する。
一方、コンフィグレーションメモリに、例えば、“１”を記憶させるときも、上述の“０”を記憶させるときと同様に、可逆的セット／リセット動作、又は、不可逆的セット／リセット動作を行い、第１のメモリセルＲＥ−Ｌ内の抵抗変化膜ＲＥをリセット状態（高抵抗状態）にし、第２のメモリセルＲＥ−Ｒ内の抵抗変化膜ＲＥをセット状態（低抵抗状態）にする。
例えば、ワード線ＷＬは、Ｖonに設定され、ビット線ＢＬ１は、０Ｖ（接地電位）に設定され、ビット線ＢＬ２は、Ｖsel（＝Ｖreset又はＶfuse）に設定され、ビット線ＢＬ３は、Ｖsel（＝Ｖset又はＶantifuse）に設定される。
この時、第１のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥには、電位差Ｖsel（＝Ｖreset又はＶfuse）が印加される。従って、第１のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥの抵抗状態は、リセット状態（高抵抗状態）に変化する。
また、第２のメモリセルＭＣ−Ｒ内の抵抗変化膜ＲＥには、電位差Ｖsel（＝Ｖset又はＶantifuse）が印加される。従って、第２のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥの抵抗状態は、セット状態（低抵抗状態）に変化する。
本例では、Ｖset、Ｖreset、及び、Ｖantifuseは、同一極性の電位（例えば、正電位）であるのに対し、Ｖfuseは、Ｖset、Ｖreset、及び、Ｖantifuseとは逆極性の電位（例えば、負電位）である。
なお、上述のセット／リセット動作では、ノードＮ１、即ち、パストランジスタとしての第２のスイッチ素子ＰＴの第２の制御端子（ゲート）に、０Ｖ（接地電位）が印加される。これは、コンフィグレーションデータの書き込み時に、第２のスイッチ素子ＰＴに高電圧が印加されることを防止する効果がある。即ち、第２のスイッチ素子ＰＴの破壊が防止できるため、高信頼性のプログラマブルスイッチを実現できる。
図２３は、図１９乃至図２１のプログラマブルスイッチのデータ読み出し動作の例を示している。
ここでのデータ読み出し動作とは、コンフィグレーションメモリとしての第１及び第２のメモリセルＭＣ−Ｌ，ＭＣ−Ｒに記憶されたデータを読み出し、そのデータに基づいて第２のスイッチ素子ＰＴをオン／オフさせることを意味する。
コンフィグレーションデータの読み出し時には、制御回路１４は、第１及び第２のドライバ１３Ａ，１３Ｂを介して、例えば、ワード線ＷＬを、Ｖoffに設定する。Ｖoffは、書き込みトランジスタとしての第１のスイッチ素子ＷＴをオフにする電位である。また、制御回路１４は、ビット線ＢＬ１をフローティング状態に設定し、ビット線ＢＬ２を低電位（例えば、接地電位）Ｖssに設定し、ビット線ＢＬ３を高電位（例えば、電源電位）Ｖddに設定する。
そして、例えば、コンフィグレーションメモリに“０”が記憶されているときは、第１のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥの抵抗状態は、セット状態（低抵抗状態）であり、第２のメモリセルＭＣ−Ｒ内の抵抗変化膜ＲＥの抵抗状態は、リセット状態（高抵抗状態）である。
従って、ノードＮ１、即ち、パストランジスタとしての第２のスイッチ素子ＰＴの第２の制御端子（ゲート）には、ビット線ＢＬ２の電位、即ち、低電位Ｖssが読み出される。これが、“０”−読み出しである。この時、第２のスイッチ素子（Ｎチャネル型ＦＥＴ）ＰＴは、オフ状態になる。
一方、例えば、コンフィグレーションメモリに“１”が記憶されているときは、第１のメモリセルＭＣ−Ｌ内の抵抗変化膜ＲＥの抵抗状態は、リセット状態（高抵抗状態）であり、第２のメモリセルＭＣ−Ｒ内の抵抗変化膜ＲＥの抵抗状態は、セット状態（低抵抗状態）である。
従って、ノードＮ１、即ち、パストランジスタとしての第２のスイッチ素子ＰＴの第２の制御端子（ゲート）には、ビット線ＢＬ３の電位、即ち、高電位Ｖddが読み出される。これが、“１”−読み出しである。この時、第２のスイッチ素子（Ｎチャネル型ＦＥＴ）ＰＴは、オン状態になる。
４． 第４の実施例
図２４は、第４の実施例に係わる半導体集積回路を示している。
この半導体集積回路は、抵抗変化メモリ、例えば、ＲｅＲＡＭの冗長回路（リダンダンシイ回路）に関する。
抵抗変化メモリは、それ以外のストレージメモリと同様に、大容量化に伴い、メモリセルアレイ内に不良ビットが発生し易くなる、という問題を抱えている。この問題を解決する手段として、冗長回路が知られている。不良ビットは、例えば、ロウ単位又はカラム単位で、良ビットに置き換えられる。このため、不良ロウ又は不良カラムは、不良アドレスデータとしてＲＯＭ（ヒューズ又はアンチヒューズ）に記憶される。
本実施例は、このＲＯＭとして、不可逆的にセット／リセット可能な抵抗変化膜を使用する点に特徴を有する。
この半導体集積回路は、不良アドレスデータを記憶するＲＯＭ（記憶部）４０と、ＲＯＭ４０に接続されるドライバ１３と、メモリセルアレイ２０と、入力アドレスデータが不良アドレスデータに一致しないとき、入力アドレスデータに基づいて、メモリセルアレイ２０内のメモリセルを選択するメインデコーダ（ドライバを含む）２１と、冗長メモリセルアレイ３０と、入力アドレスデータが不良アドレスデータに一致するとき、入力アドレスデータに基づいて、冗長メモリセルアレイ３０内のメモリセルを選択するサブデコーダ（ドライバを含む）３１と、を備える。
メモリセルアレイ２０及び冗長メモリセルアレイ３０は、例えば、上述の第２の実施例（図１０〜図１５を参照）で説明した、メモリセルアレイ２０を備える。また、メモリセルアレイ２０、冗長メモリセルアレイ３０、及び、ＲＯＭ４０内の複数のメモリセルの各々は、少なくとも、上述の第１の実施例（図１を参照）で説明した、第１の電極１１、抵抗変化膜ＲＥ、及び、第２の電極１２を備える。
但し、メモリセルアレイ２０及び冗長メモリセルアレイ３０内の複数のメモリセルの各々については、第１の電極１１を、ワード線ＷＬｉ及びビット線ＢＬｊのうちの一方とし、第２の電極１２を、ワード線ＷＬｉ及びビット線ＢＬｊのうちの他方としてもよい。但し、ｉ及びｊは、０，１，２，３，…である（図１０〜図１５を参照）。
そして、メモリセルアレイ２０、冗長メモリセルアレイ３０、及び、ＲＯＭ４０内の複数のメモリセルの各々の抵抗状態を変えるとき、制御回路１４は、メインデコーダ２１、サブデコーダ３１、及び、ドライバ１３を介して、複数のメモリセルの各々内の第１及び第２の電極１１，１２（図１を参照）間の電位差を制御する。
これにより、メモリセルアレイ２０、冗長メモリセルアレイ３０、及び、ＲＯＭ４０内の複数のメモリセルの各々の抵抗状態を、上述の第１の実施例で説明した、４通り（可逆的セット、可逆的リセット、不可逆的セット、及び、不可逆的リセット）のうちの１つに変化させることができる。
但し、ＲＯＭ４０内の複数のメモリセルの各々の抵抗状態を変化させるときは、上述の第１の実施例で説明した、４通り（可逆的セット、可逆的リセット、不可逆的セット、及び、不可逆的リセット）のうち、不可逆的セット／リセットにより、その抵抗状態を固定するのが望ましい。
図２５は、不良ロウを切断する回路例を示している。
この半導体集積回路は、図１１の半導体集積回路を、図２４のメモリセルアレイ２０及びメインデコーダ２１に適用したものである。
同図において、図１１及び図２４と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。
本回路例は、図１１の半導体集積回路に、さらに、複数のワード線ＷＬ０〜ＷＬ３及び第１のドライバ２１（１３Ａ）間に接続される複数のリダンダンシイセル５０と、複数のワード線ＷＬ０〜ＷＬ３と複数のリダンダンシイセル５０との接続点に接続される第３のドライバ１３Ｃと、が付加される。
複数のリダンダンシイセル５０の各々は、少なくとも、上述の第１の実施例（図１を参照）で説明した、第１の電極１１、抵抗変化膜ＲＥ、及び、第２の電極１２を備える。
そして、複数のリダンダンシイセル５０の各々の抵抗状態を変えるとき、制御回路１４は、第１及び第３のドライバ２１（１３Ａ），１３Ｃを介して、複数のリダンダンシイセル５０の各々内の第１及び第２の電極１１，１２（図１を参照）間の電位差を制御する。
例えば、図２６に示すように、ワード線ＷＬ２に不良セルが接続され、ワード線ＷＬ２に対応するロウを不良ロウとする場合、制御回路１４は、第３のドライバ１３Ｃにより、複数のリダンダンシイセル５０のワード線ＷＬ０〜ＷＬ３側の一端をＶselに設定する。
また、制御回路１４は、第１のドライバ２１（１３Ａ）により、ワード線ＷＬ０，ＷＬ１，ＷＬ３に接続される複数のリダンダンシイセル５０の第１のドライバ２１（１３Ａ）側の一端をＶsel又はＶsel／２に設定する。また、抵抗変化膜ＲＥの破壊を防止するため、制御回路１４は、第２のドライバ２１（１３Ｂ）により、ビット線ＢＬ０〜ＢＬ３をＶsel又はＶsel／２に設定する。
さらに、制御回路１４は、第１のドライバ２１（１３Ａ）により、ワード線ＷＬ２に接続される１つのリダンダンシイセル（Ｘで示す）５０の第１のドライバ２１（１３Ａ）側の一端を０Ｖ（接地電位）に設定する。
この時、例えば、ワード線ＷＬ２に接続される１つのリダンダンシイセル（Ｘで示す）５０のみが不可逆的にリセットされ、リセット状態（高抵抗状態）、即ち、オフ状態に固定される。それ以外のワード線ＷＬ０，ＷＬ１，ＷＬ３に接続される複数のリダンダンシイセル５０については、初期状態、例えば、セット状態（低抵抗状態）、即ち、オン状態が維持される。
なお、不可逆的セットにより、ワード線ＷＬ０，ＷＬ１，ＷＬ３に接続される複数のリダンダンシイセル５０を、セット状態（低抵抗状態）、即ち、オン状態に固定してもよい。
図２７は、不良カラムを切断する回路例を示している。
この半導体集積回路も、図１１の半導体集積回路を、図２４のメモリセルアレイ２０及びメインデコーダ２１に適用したものである。
同図において、図１１及び図２４と同じ要素には、同じ符号を付すことにより、その詳細な説明を省略する。
本回路例は、図１１の半導体集積回路に、さらに、複数のビット線ＢＬ０〜ＢＬ３及び第２のドライバ２１（１３Ｂ）間に接続される複数のリダンダンシイセル５０と、複数のビット線ＢＬ０〜ＢＬ３と複数のリダンダンシイセル５０との接続点に接続される第３のドライバ１３Ｃと、が付加される。
複数のリダンダンシイセル５０の各々は、少なくとも、上述の第１の実施例（図１を参照）で説明した、第１の電極１１、抵抗変化膜ＲＥ、及び、第２の電極１２を備える。
そして、複数のリダンダンシイセル５０の各々の抵抗状態を変えるとき、制御回路１４は、第２及び第３のドライバ２１（１３Ｂ），１３Ｃを介して、複数のリダンダンシイセル５０の各々内の第１及び第２の電極１１，１２（図１を参照）間の電位差を制御する。
例えば、図２８に示すように、ビット線ＢＬ２に不良セルが接続され、ビット線ＢＬ２に対応するカラムを不良カラムとする場合、制御回路１４は、第３のドライバ１３Ｃにより、複数のリダンダンシイセル５０のビット線ＢＬ０〜ＢＬ３側の一端をＶselに設定する。
また、制御回路１４は、第２のドライバ２１（１３Ｂ）により、ビット線ＢＬ０，ＢＬ１，ＢＬ３に接続される複数のリダンダンシイセル５０の第２のドライバ２１（１３Ｂ）側の一端をＶsel又はＶsel／２に設定する。また、抵抗変化膜ＲＥの破壊を防止するため、制御回路１４は、第１のドライバ２１（１３Ａ）により、ワード線ＷＬ０〜ＷＬ３をＶsel又はＶsel／２に設定する。
さらに、制御回路１４は、第２のドライバ２１（１３Ｂ）により、ビット線ＢＬ２に接続される１つのリダンダンシイセル（Ｘで示す）５０の第２のドライバ２１（１３Ｂ）側の一端を０Ｖ（接地電位）に設定する。
この時、例えば、ビット線ＢＬ２に接続される１つのリダンダンシイセル（Ｘで示す）５０のみが不可逆的にリセットされ、リセット状態（高抵抗状態）、即ち、オフ状態に固定される。それ以外のビット線ＢＬ０，ＢＬ１，ＢＬ３に接続される複数のリダンダンシイセル５０については、初期状態、例えば、セット状態（低抵抗状態）、即ち、オン状態が維持される。
なお、不可逆的セットにより、ビット線ＢＬ０，ＢＬ１，ＢＬ３に接続される複数のリダンダンシイセル５０を、セット状態（低抵抗状態）、即ち、オン状態に固定してもよい。
（むすび）
以上、実施形態によれば、抵抗変化膜をワンタイムプログラムメモリ（ヒューズ又はアンチヒューズ）として使用することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１： 第１の電極、 １２： 第２の電極、 １３： ドライバ、 １３Ａ： 第１のドライバ、 １３Ｂ： 第２のドライバ、 １３Ｃ： 第３のドライバ、 １４： 制御回路、 １５： 半導体基板、 ２０： メモリセルアレイ、 ２１： メインデコーダ、 ３０： リダンダンシイセルアレイ、 ３１： サブデコーダ、 ４０： ＲＯＭ、 ＲＥ： 抵抗変化膜、 Ｄ： ダイオードの絶縁膜、 ＭＣ： メモリセル、 ＷＴ： 書き込みトランジスタ、 ＰＴ： パストランジスタ

Claims (17)

  1. 第１及び第２の電極と、前記第１及び第２の電極間に接続され、第１及び第２の抵抗状態間を可逆的に変化可能な抵抗変化膜と、前記第１及び第２の電極間の電位差を制御する制御回路と、を具備し、
    前記第１の抵抗状態は、前記第２の抵抗状態よりも抵抗値が大きく、
    前記制御回路は、
    前記第１の電極に第１の電位を印加し、前記第２の電極に前記第１の電位よりも小さい第２の電位を印加することにより、前記抵抗変化膜を前記第１の抵抗状態に可逆的に変化させ、
    前記第１の電極に第３の電位を印加し、前記第２の電極に前記第３の電位よりも小さい第４の電位を印加することにより、前記抵抗変化膜を前記第２の抵抗状態に可逆的に変化させ、
    前記第１の電極に第５の電位を印加し、前記第２の電極に前記第５の電位よりも大きい第６の電位を印加することにより、前記抵抗変化膜を前記第１の抵抗状態に不可逆的に固定させる、
    半導体集積回路。
  2. 第１及び第２の電極と、前記第１及び第２の電極間に接続され、第１及び第２の抵抗状態間を可逆的に変化可能な抵抗変化膜と、前記第１及び第２の電極間の電位差を制御する制御回路と、を具備し、
    前記第１の抵抗状態は、前記第２の抵抗状態よりも抵抗値が大きく、
    前記制御回路は、
    前記第１の電極に第１の電位を印加し、前記第２の電極に前記第１の電位よりも小さい第２の電位を印加することにより、前記抵抗変化膜を前記第１の抵抗状態に可逆的に変化させ、
    前記第１の電極に第３の電位を印加し、前記第２の電極に前記第３の電位よりも小さい第４の電位を印加することにより、前記抵抗変化膜を前記第２の抵抗状態に可逆的に変化させ、
    前記第１の電極に第５の電位を印加し、前記第２の電極に前記第５の電位よりも小さい第６の電位を印加することにより、前記抵抗変化膜を前記第２の抵抗状態に不可逆的に固定させ、
    前記第１の電極に第７の電位を印加し、前記第２の電極に前記第７の電位よりも大きい第８の電位を印加することにより、前記抵抗変化膜を前記第１の抵抗状態に不可逆的に固定させる、
    半導体集積回路。
  3. 前記第３及び第４の電位の電位差は、前記第１及び第２の電位の電位差よりも大きい、請求項１又は２に記載の半導体集積回路。
  4. 前記第５及び第６の電位の電位差の絶対値は、前記第１及び第２の電位の電位差の絶対値よりも大きい、請求項１乃至３のいずれか１項に記載の半導体集積回路。
  5. 前記第５及び第６の電位の電位差の絶対値は、前記第３及び第４の電位の電位差の絶対値よりも大きい、請求項１乃至４のいずれか１項に記載の半導体集積回路。
  6. 前記第１の電極は、ニッケルであり、前記第２の電極は、窒化チタンであり、前記抵抗変化膜は、酸化ハフニウムである、請求項１乃至５のいずれか１項に記載の半導体集積回路。
  7. 前記第１の電極は、窒化チタンであり、前記第２の電極は、チタンであり、前記抵抗変化膜は、酸化シリコンである、請求項１乃至５のいずれか１項に記載の半導体集積回路。
  8. 第１の方向に延びる複数のワード線と、前記第１の方向に交差する第２の方向に延びる複数のビット線と、前記複数のワード線及び前記複数のビット線間にそれぞれ接続される複数のメモリセルと、前記複数のワード線を駆動する第１のドライバと、前記複数のビット線を駆動する第２のドライバと、をさらに具備し、
    前記複数のメモリセルの各々は、前記第１の電極、前記抵抗変化膜、及び、前記第２の電極を備え、
    前記複数のメモリセルの各々の抵抗状態を変えるとき、前記制御回路は、前記第１及び第２のドライバを介して、前記複数のメモリセルの各々内の前記第１及び第２の電極間の電位差を制御する、
    請求項１乃至７のいずれか１項に記載の半導体集積回路。
  9. 第１、第２、第３、及び、第４のノードと、前記第１及び第２のノード間に接続される第１のメモリセルと、前記第１及び第３のノード間に接続される第２のメモリセルと、第１の制御端子を有し、前記第１及び第４のノード間の接続／非接続を決める第１のスイッチ素子と、前記第１のノードに接続される第２の制御端子を有する第２のスイッチ素子と、前記第１の制御端子に接続される第１のドライバと、前記第２、第３及び第４のノードに接続される第２のドライバと、をさらに具備し、
    前記第１及び第２のメモリセルの各々は、前記第１の電極、前記抵抗変化膜、及び、前記第２の電極を備え、
    前記第１及び第２のメモリセルの各々の抵抗状態を変えるとき、前記制御回路は、前記第１及び第２のドライバを介して、前記第１及び第２のメモリセルの各々内の前記第１及び第２の電極間の電位差を制御する、
    請求項１乃至７のいずれか１項に記載の半導体集積回路。
  10. 前記第１のメモリセル内の前記第１の電極、及び、前記第２のメモリセル内の前記第１の電極は、共に、前記第１のノードに接続され、前記第１のメモリセル内の前記第２の電極は、前記第２のノードに接続され、前記第２のメモリセル内の前記第２の電極は、前記第３のノードに接続される、
    請求項９に記載の半導体集積回路。
  11. 前記第１のメモリセル内の前記第２の電極、及び、前記第２のメモリセル内の前記第２の電極は、共に、前記第１のノードに接続され、前記第１のメモリセル内の前記第１の電極は、前記第２のノードに接続され、前記第２のメモリセル内の前記第１の電極は、前記第３のノードに接続される、
    請求項９に記載の半導体集積回路。
  12. 前記第１のメモリセル内の前記抵抗変化膜は、前記第２のメモリセル内の前記抵抗変化膜の抵抗状態とは異なる抵抗状態を有する、
    請求項９乃至１１のいずれか１項に記載の半導体集積回路。
  13. 前記第１のメモリセル内の前記抵抗変化膜の抵抗状態が不可逆的に固定されるとき、前記第２のメモリセル内の前記抵抗変化膜の抵抗状態も不可逆的に固定される、
    請求項１２に記載の半導体集積回路。
  14. 第１のメモリセルを有し、不良アドレスデータを記憶する記憶部と、前記記憶部に接続されるドライバと、第２のメモリセルを有する第１のメモリセルアレイと、入力アドレスデータが前記不良アドレスデータに一致しないとき、前記入力アドレスデータに基づいて、前記第２のメモリセルを選択する第１のデコーダと、第３のメモリセルを有する第２のメモリセルアレイと、前記入力アドレスデータが前記不良アドレスデータに一致するとき、前記入力アドレスデータに基づいて、前記第３のメモリセルを選択する第２のデコーダと、をさらに具備し、
    前記第１、第２、及び、第３のメモリセルの各々は、前記第１の電極、前記抵抗変化膜、及び、前記第２の電極を備え、
    前記第１のメモリセルの抵抗状態を変えるとき、前記制御回路は、前記ドライバを介して、前記第１のメモリセル内の前記第１及び第２の電極間の電位差を制御する、
    請求項１乃至７のいずれか１項に記載の半導体集積回路。
  15. 前記不良アドレスデータは、前記第１のメモリセル内の前記抵抗変化膜の抵抗状態を不可逆的に固定することにより、前記記憶部内に記憶される、
    請求項１４に記載の半導体集積回路。
  16. 第１の方向に延びる複数のワード線と、前記第１の方向に交差する第２の方向に延びる複数のビット線と、前記複数のワード線及び前記複数のビット線間にそれぞれ接続される複数のメモリセルと、前記複数のワード線を駆動する第１のドライバと、前記複数のビット線を駆動する第２のドライバと、前記複数のワード線及び前記第１のドライバ間にそれぞれ接続される複数のリダンダンシイセルと、前記複数のワード線と前記複数のリダンダンシイセルとの接続点に接続される第３のドライバと、をさらに具備し、
    前記複数のメモリセル及び前記複数のリダンダンシイセルの各々は、前記第１の電極、前記抵抗変化膜、及び、前記第２の電極を備え、
    前記複数のリダンダンシイセルの各々の抵抗状態を変えるとき、前記制御回路は、前記第１及び第３のドライバを介して、前記複数のリダンダンシイセルの各々内の前記第１及び第２の電極間の電位差を制御する、
    請求項１乃至７のいずれか１項に記載の半導体集積回路。
  17. 第１の方向に延びる複数のワード線と、前記第１の方向に交差する第２の方向に延びる複数のビット線と、前記複数のワード線及び前記複数のビット線間にそれぞれ接続される複数のメモリセルと、前記複数のワード線を駆動する第１のドライバと、前記複数のビット線を駆動する第２のドライバと、前記複数のビット線及び前記第２のドライバ間にそれぞれ接続される複数のリダンダンシイセルと、前記複数のビット線と前記複数のリダンダンシイセルとの接続点に接続される第３のドライバと、をさらに具備し、
    前記複数のメモリセル及び前記複数のリダンダンシイセルの各々は、前記第１の電極、前記抵抗変化膜、及び、前記第２の電極を備え、
    前記複数のリダンダンシイセルの各々の抵抗状態を変えるとき、前記制御回路は、前記第２及び第３のドライバを介して、前記複数のリダンダンシイセルの各々内の前記第１及び第２の電極間の電位差を制御する、
    請求項１乃至７のいずれか１項に記載の半導体集積回路。
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