JP6961556B2 - 半導体集積回路 - Google Patents
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Description
第1実施形態による半導体集積回路を図4に示す。この第1実施形態の半導体集積回路は、例えばFPGAに用いられ、配線1331,1332と、配線1351、1352と、アレイ状に配列されたOTPメモリ素子(以下、メモリ素子とも云う)1011,1012,1021,1022と、を備えている。配線1351、1352はそれぞれ、配線1331,1332と交差する。配線133ij(i,j=1,2)と配線135ijとの交差領域にメモリ素子10ijが配置されている。メモリ素子10ij(i,j=1,2)は第1端子および第2端子の2端子構造を有し、第1端子が対応する配線133jに接続され、第2端子が対応する配線135iに接続される。
次に、図5に示す一実施例の半導体集積回路において、1つのメモリ素子への書き込みを図6および図7を参照して説明する。この書き込みは、まず、1つのメモリ素子に行方向からの書き込み、すなわち2端子構造のトランジスタのゲート端子からソース端子およびドレイン端子に向かって書き込みを行い、続いて、上記1つのメモリ素子に列方向からの書き込み、すなわち2端子構造のトランジスタのソース端子およびドレイン端子からゲート端子に向かって書き込みを行う。
まず、1つのメモリ素子に行方向からの書き込みを行う場合の一例について図6を参照して説明する。この図6は、丸印で囲まれたメモリ素子1012に書き込みを行う時の各種信号に印加される電圧を示している。
次に、メモリ素子1012に列方向からの書き込みを行う場合の一例について図7を参照して説明する。この図7は、丸印で囲まれたメモリ素子1012に書き込みを行う時の各種信号に印加される電圧を示している。
次に、第1実施形態の一実施例による半導体集積回路の通常動作について図8を参照して説明する。図8は、メモリ素子1012に書き込みが行われ、その他のメモリ素子には書き込みが行われない場合の、通常動作時における各種信号に印加される電圧を示す。
第2実施形態による半導体集積回路を図13に示す。この第2実施形態の半導体集積回路は、例えばFPGAに用いられ、配線1331,1332と、配線1351、1352と、アレイ状に配列されたOTPメモリ素子(以下、メモリ素子とも云う)1011,1012,1021,1022と、を備えている。配線1351、1352はそれぞれ、配線1331,1332と交差する。配線133ij(i,j=1,2)と配線135ijとの交差領域にメモリ素子10ijが配置されている。メモリ素子10ij(i,j=1,2)は第1端子および第2端子の2端子構造を有し、第1端子が対応する配線133jに接続され、第2端子が対応する配線135iに接続される。
次に、図14に示す一実施例の半導体集積回路において、1つのメモリ素子への書き込みを図15および図16を参照して説明する。この書き込みは、まず、1つのメモリ素子に行方向からの書き込み、すなわち2端子構造のトランジスタのゲート端子からソース端子およびドレイン端子に向かって書き込みを行い、続いて、上記1つのメモリ素子に列方向からの書き込み、すなわち2端子構造のトランジスタのソース端子およびドレイン端子からゲート端子に向かって書き込みを行う。
まず、1つのメモリ素子に行方向からの書き込みを行う場合の一例について図15を参照して説明する。この図15は、丸印で囲まれたメモリ素子1012に書き込みを行う時の各種信号に印加される電圧を示している。
Vpprg>Vbd>Vnprg、
Vnprg+Vdd>Vbd
を満す。例えば、Vpprg=5V〜5.6V、Vbd=4.7V、Vnprg=3.8V〜4.4V、Vdd=1.2Vである。なお、上記数値は、プロセス世代により、変化する。
次に、メモリ素子1012に列方向からの書き込みを行う場合の一例について図16を参照して説明する。この図16は、丸印で囲まれたメモリ素子1012に書き込みを行う時の各種信号に印加される電圧を示している。
次に、第2実施形態の一実施例による半導体集積回路の通常動作について図17を参照して説明する。図17は、メモリ素子1012に書き込みが行われ、その他のメモリ素子には書き込みが行われない場合の、通常動作時における各種信号に印加される電圧を示す。
Claims (11)
- 第1乃至第5配線と、
前記第1配線に接続された第1端子および前記第2配線に接続された第2端子を有する第1OTPメモリ素子と、
ソース端子およびドレイン端子の一方が前記第1配線に接続され、他方が前記第3配線に接続され、ゲート端子に第1制御信号を受ける第1pチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第1配線に接続され、他方が前記第4配線に接続され、ゲート端子が第2制御信号を受ける第1nチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第2配線に接続され、他方が前記第3配線に接続され、ゲート端子に第3制御信号を受ける第2pチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第2配線に接続され、他方が第5配線に接続され、ゲート端子に第4制御信号を受ける第2nチャネルトランジスタと、
前記第1制御信号および前記第4制御信号に基づいて前記第1pチャネルトランジスタおよび前記第2nチャネルトランジスタをオン状態にするとともに、前記第2制御信号および前記第3制御信号に基づいて前記第1nチャネルトランジスタおよび前記第2pチャネルトランジスタをオフ状態にし、前記第3配線に印加する電位を前記第5配線に印加する電位よりも高くして前記第3配線と前記第5配線との間に書き込み電圧を印加し、前記第1OTPメモリ素子に書き込みを行い、かつ
前記第2制御信号および前記第3制御信号に基づいて前記第1nチャネルトランジスタおよび前記第2pチャネルトランジスタをオン状態にするとともに、前記第1制御信号および前記第4制御信号に基づいて前記第1pチャネルトランジスタおよび前記第2nチャネルトランジスタをオフ状態にし、前記第3配線に印加する電位を前記第4配線に印加する電位よりも高くして前記第3配線と前記第4配線との間に書き込み電圧を印加し、前記第1OTPメモリ素子に書き込みを行うドライバと、
を備えた半導体集積回路。 - 第1乃至第5配線と、
前記第1配線に接続された第1端子および前記第2配線に接続された第2端子を有する第1OTPメモリ素子と、
ソース端子およびドレイン端子の一方が前記第1配線に接続され、他方が前記第3配線に接続され、ゲート端子に第1制御信号を受ける第1pチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第1配線に接続され、他方が前記第4配線に接続され、ゲート端子が第2制御信号を受ける第1nチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第2配線に接続され、他方が前記第3配線に接続され、ゲート端子に第3制御信号を受ける第2pチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第2配線に接続され、他方が第5配線に接続され、ゲート端子に第4制御信号を受ける第2nチャネルトランジスタと、
第6配線および第7配線と、
前記第6配線に接続された第3端子および前記第2配線に接続された第4端子を有する第2OTPメモリ素子と、
ソース端子およびドレイン端子の一方が前記第6配線に接続され、他方が前記第3配線に接続され、ゲート端子に第5制御信号を受ける第3pチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第6配線に接続され、他方が前記第7配線に接続され、ゲート端子が第2制御信号を受ける第3nチャネルトランジスタと、
前記ドライバは、前記第2OTPメモリ素子に書き込みを行うとき、
前記第5制御信号および前記第4制御信号に基づいて前記第3pチャネルトランジスタおよび前記第2nチャネルトランジスタをオン状態にするとともに、前記第2制御信号および前記第3制御信号に基づいて前記第3nチャネルトランジスタおよび前記第2pチャネルトランジスタをオフ状態にし、前記第3配線に印加する電位を前記第5配線に印加する電位よりも高くして前記第3配線と前記第5配線との間に書き込み電圧を印加し、かつ
前記第2制御信号および前記第3制御信号に基づいて前記第3nチャネルトランジスタおよび前記第2pチャネルトランジスタをオン状態にするとともに、前記第5制御信号および前記第4制御信号に基づいて前記第3pチャネルトランジスタおよび前記第2nチャネルトランジスタをオフ状態にし、前記第3配線に印加する電位を前記第7配線に印加する電位よりも高くして前記第3配線と前記第7配線との間に書き込み電圧を印加する半導体集積回路。 - 第1入力端子と、第2入力端子と、前記第5配線に接続された第1出力端子と、を有し、イネーブル信号に応じて前記第1および第2入力端子の一方を前記第1出力端子に電気的に接続する選択回路を更に備えた請求項1または2記載の半導体集積回路。
- 前記第1OTPメモリ素子はMOSトランジスタであって、前記第1端子が前記MOSトランジスタのゲート端子でありかつ前記第2端子が電気的に接続されたソース端子およびドレイン端子であるか、または前記第1端子が前記MOSトランジスタの電気的に接続された前記ソース端子および前記ドレイン端子でありかつ前記第2端子が前記ゲート端子である請求項1乃至3のいずれかに記載の半導体集積回路。
- 前記第2OTPメモリ素子はMOSトランジスタであって、前記第3端子が前記MOSトランジスタのゲート端子でありかつ前記第4端子が電気的に接続されたソース端子およびドレイン端子であるか、または前記第3端子が前記MOSトランジスタの電気的に接続された前記ソース端子および前記ドレイン端子でありかつ前記第4端子が前記ゲート端子である請求項2乃至4のいずれかに記載の半導体集積回路。
- 第1乃至第4配線と、
前記第1配線に接続された第1端子および前記第2配線に接続された第2端子を有する第1OTPメモリ素子と、
ソース端子およびドレイン端子の一方が前記第1配線に接続され、他方が前記第3配線に接続され、ゲート端子に第1制御信号を受ける第1pチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第1配線に接続され、他方が前記第4配線に接続され、ゲート端子が第2制御信号を受ける第1nチャネルトランジスタと、
前記第1制御信号に基づいて前記第1pチャネルトランジスタをオン状態にするとともに、前記第2制御信号に基づいて前記第1nチャネルトランジスタオフ状態にし、前記第3配線に印加する電位を前記第2配線に印加する電位よりも高くして前記第3配線と前記第2配線との間に書き込み電圧を印加し、前記第1OTPメモリ素子に書き込みを行い、かつ
前記第2制御信号に基づいて前記第1nチャネルトランジスタをオン状態にするとともに、前記第1制御信号に基づいて前記第1pチャネルトランジスタをオフ状態にし、前記第4配線に印加する電位を前記第2配線に印加する電位よりも低くして前記第4配線と前記第2配線との間に書き込み電圧を印加し、前記第1OTPメモリ素子に書き込みを行うドライバと、
を備えた半導体集積回路。 - 第1入力端子と、第2入力端子と、前記第2配線に電気的に接続された第1出力端子と、を有し、イネーブル信号に応じて前記第1および第2入力端子の一方を前記第1出力端子に電気的に接続する選択回路を更に備えた請求項6記載の半導体集積回路。
- 前記第1OTPメモリ素子はMOSトランジスタであって、前記第1端子が前記MOSトランジスタのゲート端子でありかつ前記第2端子が電気的に接続されたソース端子およびドレイン端子であるか、または前記第1端子が前記MOSトランジスタの電気的に接続された前記ソース端子および前記ドレイン端子でありかつ前記第2端子が前記ゲート端子である請求項6または7記載の半導体集積回路。
- 第5配線と、
前記第5配線に接続された第3端子および前記第2配線に接続された第4端子を有する第2OTPメモリ素子と、
ソース端子およびドレイン端子の一方が前記第5配線に接続され、他方が前記第3配線に接続され、ゲート端子に第3制御信号を受ける第2pチャネルトランジスタと、
ソース端子およびドレイン端子の一方が前記第5配線に接続され、他方が前記第4配線に接続され、ゲート端子が第4制御信号を受ける第2nチャネルトランジスタと、
を更に備えた請求項6乃至8のいずれかに記載の半導体集積回路。 - 前記ドライバは、前記第2OTPメモリ素子に書き込みを行うとき、
前記第3制御信号に基づいて前記第2pチャネルトランジスタをオン状態にするとともに、前記第4制御信号に基づいて前記第2nチャネルトランジスタオフ状態にし、前記第3配線に印加する電位を前記第2配線に印加する電位よりも高くして前記第3配線と前記第2配線との間に書き込み電圧を印加し、前記第2OTPメモリ素子に書き込みを行い、かつ
前記第4制御信号に基づいて前記第2nチャネルトランジスタをオン状態にするとともに、前記第3制御信号に基づいて前記第2pチャネルトランジスタをオフ状態にし、前記第4配線に印加する電位を前記第2配線に印加する電位よりも低くして前記第4配線と前記第2配線との間に書き込み電圧を印加する請求項9記載の半導体集積回路。 - 前記第2OTPメモリ素子はMOSトランジスタであって、前記第3端子が前記MOSトランジスタのゲート端子でありかつ前記第4端子が電気的に接続されたソース端子およびドレイン端子であるか、または前記第3端子が前記MOSトランジスタの電気的に接続された前記ソース端子および前記ドレイン端子でありかつ前記第4端子が前記ゲート端子である請求項9または10記載の半導体集積回路。
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