JP2015142175A - プログラマブル論理回路および不揮発性fpga - Google Patents

プログラマブル論理回路および不揮発性fpga Download PDF

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麻里 松本
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Abstract

【課題】高速動作を行うことが可能なプログラマブル論理回路および不揮発性FPGAを提供する。【解決手段】本実施形態のプログラマブル論理回路は、ソース、ドレイン、およびゲートを有する第1トランジスタと、第1および第2端子を有し前記第1端子が前記第1トランジスタの前記ソースおよびドレインの一方に接続される第1プログラマブル素子と、を備えたセルと、前記第1トランジスタの前記ソースおよびドレインの他方が接続される第1配線と、前記第1プログラマブル素子の前記第2端子が接続される第2配線と、前記第1トランジスタの前記ゲートが接続される第3配線と、ソース、ドレイン、およびゲートを有し前記ソースおよびドレインの一方が前記第2配線に接続される第1カットオフトランジスタと、入力端子を有し前記入力端子が前記第1カットオフトランジスタの前記ソースおよびドレインの他方に接続される第1CMOSインバータと、を備えている。【選択図】図2

Description

本発明の実施形態は、プログラマブル論理回路および不揮発性FPGAに関する。
近年、フィールドプログラマブルゲートアレイ(以下、FPGA(Field Programmable Gate Array)ともいう)に代表されるようなリコンフィギャラブルな集積回路装置が注目されている。FPGAは、論理ブロックで基本的な論理情報を実現し、論理ブロック間の接続をスイッチブロックで切り換える。これによって、FPGAは、利用者が任意の論理機能を実現することができる。論理ブロックの論理情報や接続を切り換えるスイッチブロックのデータはコンフィグレーションメモリ(Configuration Memory)に格納され、このデータに基づいて任意の論理機能が実現される。
コンフィグレーションメモリの情報を不揮発性にすることで不揮発性FPGAが実現される。不揮発性FPGAの一種として、プログラマブル素子のひとつである、アンチフューズデバイスを用いたものがある。これは、論理ブロック間を接続するスイッチブロックを、アンチフューズデバイスそのものに置き換えたものである。ただし、アンチフューズデバイスの書き込みには高電圧が必要になる。このため、従来のアンチフューズFPGAでは、高電圧が印加される配線を高速動作可能な低電圧駆動CMOS回路において直接に増幅することができず、FPGA動作速度が遅くなってしまうという課題があった。また、アンチフューズデバイスを用いた不揮発FPGAは、一箇所のスイッチにメモリを多数配置して、用途に応じて読み出すメモリを変えるような、メモリ多重アーキテクチャを用いることができないという課題もあった。
特開2013−37736号公報 特開2012−203954号公報
本実施形態は、高速動作を行うことが可能なプログラマブル論理回路および不揮発性FPGAを提供する。
本実施形態によるプログラマブル論理回路は、ソース、ドレイン、およびゲートを有する第1トランジスタと、第1および第2端子を有し前記第1端子が前記第1トランジスタの前記ソースおよびドレインの一方に接続される第1プログラマブル素子と、を備えたセルと、前記第1トランジスタの前記ソースおよびドレインの他方が接続される第1配線と、前記第1プログラマブル素子の前記第2端子が接続される第2配線と、前記第1トランジスタの前記ゲートが接続される第3配線と、ソース、ドレイン、およびゲートを有し前記ソースおよびドレインの一方が前記第2配線に接続される第1カットオフトランジスタと、入力端子を有し前記入力端子が前記第1カットオフトランジスタの前記ソースおよびドレインの他方に接続される第1CMOSインバータと、を備えている。
FPGAの構成を示すブロック図。 第1実施形態によるプログラマブル論理回路の第1例を示す回路図。 第1実施形態によるプログラマブル論理回路の第2例を示す回路図。 第2例のプログラマブル論理回路の書き込み動作を説明する図。 第2例のプログラマブル論理回路の書き込み動作を説明する図。 第1実施形態によるプログラマブル論理回路の第3例を示す回路図。 第2例のプログラマブル論理回路の読み出し動作を説明する図。 第1実施形態によるプログラマブル論理回路の第4例を示す回路図。 図9(a)乃至9(c)は、プログラマブル素子の例を示す断面図。 第2実施形態によるプログラマブル論理回路を示す回路図。 第2実施形態によるプログラマブル論理回路の書き込み動作を説明する図。 第2実施形態によるプログラマブル論理回路の書き込み動作を説明する図。 第2実施形態のプログラマブル論理回路を用いたマルチコンテキストFPGAのFPGA動作を説明する図。 図14(a)、14(b)はそれぞれ、第3実施形態のプログラマブル論理回路の第1例および第2例を示す回路図。 図15(a)、15(b)はそれぞれ、第4実施形態のプログラマブル論理回路の第1例および第2例を示す回路図。 第5実施形態のプログラマブル論理回路に用いられるプログラマブル素子の一例を示す断面図。
図面を参照して実施形態について説明する。
(第1実施形態)
まず、第1実施形態によるプログラマブル論理回路について説明する前に、一般的なFPGAの構成について説明する。図1に示すように、一般に、FPGA100は、アレイ状に配置された複数の基本ブロック110を有している。各基本ブロック110は、隣接する基本ブロック110と配線で接続される。各基本ブロック110は、論理ブロック120と、スイッチブロック130と、を備えている。論理ブロック120は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブルを用いて行う。各スイッチブロック130は、隣接する基本ブロック110に接続される配線の接続/非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック130は、このスイッチブロック130が含まれる基本ブロック110に属する論理ブロック120との接続も行う。論理ブロック120およびスイッチブロック130はともにプログラマブル論理回路、すなわちコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
第1実施形態によるプログラマブル論理回路の第1例について図2を参照して説明する。この第1例のプログラマブル論理回路140は、FPGAのスイッチブロック130に用いられる。この第1例のプログラマブル論理回路140は、少なくとも1本のソース線SLと、少なくとも1本のワード線WLと、ソース線SLと交差する少なくとも1本のビット線BLと、少なくとも1個のセル10と、ソース線SLを駆動するCMOSインバータ20と、ビット線BLに接続されるカットオフトランジスタ32と、このカットオフトランジスタ32を介してビット線に接続されるCMOSインバータ34と、を備えている。なお、ソース線SLをCMOSインバータ20以外のもので駆動できる場合は、CMOSインバータ20は無くともよい。
セル10は、ソース線SLとビット線BLとの交差領域に設けられ、選択トランジスタ12と、プログラマブル素子14と、を備えている。選択トランジスタ12は、ゲートがワード線(選択信号線)WLに接続され、ソースおよびドレインの一方がソース線SLに接続される。プログラマブル素子14は、一端が選択トランジスタ12のソースおよびドレインの他方に接続され、他端がビット線BLに接続される。
この第1実施形態においては、1つのプログラマブル素子14に対して、1つの選択トランジスタ12が直列に配置される。プログラマブル素子14に書き込み行う場合またはセル10がFPGA動作を行う場合には、選択トランジスタ12のゲートには、選択トランジスタ12がONとなる電圧が与えられる。例えば、選択トランジスタ12がNチャネルMOSトランジスタであれば、典型的には電源電圧Vddが用いられる。図2では、選択トランジスタ12とカットオフトランジスタ32がNチャネルMOSトランジスタして記述されているが、PチャネルMOSトランジスタであってもよい。
プログラマブル素子14への書き込みには、通常、論理動作で用いる電源電圧Vddよりも高いプログラマブル電圧Vppが用いられる。しかし、CMOSインバータ20、34、選択トランジスタ12、カットオフトランジスタ32は、電源電圧Vddで動作する通常のトランジスタを用いることが好ましい。通常のトランジスタではなく、プログラマブル電圧Vppで動作するトランジスタは高耐圧のトランジスタとなり、動作が遅くなるうえに回路面積等が増大する。このように、電源電圧Vddで動作する通常のトランジスタを用いることにより、回路面積を増加させることなく、プログラマブル素子14を用いたFPGAを実現することができる。
本実施形態のプログラマブル論理回路の第2例を図3に示す。この第2例のプログラマブル論理回路140は、図2に示すセル10を、2×2のアレイ状に配置した構成を有し、FPGAのスイッチブロック130、および論理ブロック120の両方に用いることができる。すなわち、この第2例のプログラマブル論理回路140は、2本のソース線SL、SLと、2本のワード線WL、WLと、各ソース線SL、SLと交差する2本のビット線BL、BLと、4個のセル10ij、(i,j=1、2)と、ソース線SL(j=1、2)を駆動するCMOSインバータ20と、ビット線BL(i=1,2)に接続されるカットオフトランジスタ32と、このカットオフトランジスタ32を介してビット線BLに接続されるCMOSインバータ34と、を備えている。このように、複数のセルをアレイ状に配置する場合には、同一行(i(i=1、2)行)のセル10i1、10i2、でワード線WLおよびビット線BLを共有するとともに、同一行(i(i=1,2)行)のカットオフトランジスタ32、CMOSインバータ34でビット線BLを共有する。また同一列(j=1、2)のセル101j、102jでソース線SLおよびCMOSインバータ20を共有する。このような構成を有することにより、回路面積を縮小することが可能となる。
次に、図4および図5を参照して、アレイ状に配置されたセル10ij(i,j=1、2)の書込み動作を説明する。図4では2×2のアレイであるが、2×3のアレイや、3×3のアレイ、もっと多いセルを備えたアレイあっても、同様の動作が可能である。また、図4および図5では、選択トランジスタやカットオフトランジスタがNチャネルMOSトランジスタであるとして説明するが、各々がPチャネルMOSトランジスタを用いた場合は、適宜電圧Vddと電圧Vssを置き換えることで同様の動作が可能である。
図4は、すべてのセル10ij(i,j=1、2)のプログラマブル素子14がフレッシュな状態にあり、この状態からセル1011のプログラマブル素子14に書込みを行う動作を説明する図である。この場合、セル1011内の選択トランジスタ12が接続されるワード線WLに、トランジスタがONする電圧Vddを印加する。セル1011内のプログラマブル素子14が接続されるビット線BLにプログラム電圧Vpp、セル1011内の選択トランジスタ12が接続されるソース線SLに規準電位Vss(通常はグラウンド電位)を与える。そのほかの配線および端子、例えばワード線WL、ビット線BL、ソース線SL、およびカットオフトランジスタ32および32のゲートにはすべて電圧Vddを与える。この場合、セル1011のプログラマブル素子14にVpp−Vssの電圧が印加され、プログラマブル素子14は破壊され導通する。すなわち、セル1011内のプログラマブル素子14は書き込まれたことになる。
このとき、他のセル1012、1021、1022内のプログラマブル素子14には書き込みが行われない。例えば、セル1012においては、選択トランジスタ12のゲートに電圧Vddが印加され、ソースに電圧Vddが印加されているため、選択トランジスタ12がOFFしている。そのため、プログラマブル素子14の片方の端子には電圧Vppが印加されるものの、プログラマブル素子14の両端には電圧Vpp−Vssが印加されず、破壊されることはない。セル1021においては、プログラマブル素子14の両端には、電圧Vdd−Vssしか印加されず、破壊されない。セル1022では、選択トランジスタ12のゲートとソースに、ともに電圧Vddが印加されているため、選択トランジスタ12がOFFしている。セル1011、セル1012のビット線BLに接続されるカットオフトランジスタ32においては、ドレイン端に電圧Vppが印加されているが、ゲートに電圧Vddが印加されている。カットオフトランジスタ32の閾値電圧をVth_cとすると、CMOSインバータ34と接続しているソース端の電位がVdd−Vth_cになった段階で、カットオフトランジスタ32がOFFし、CMOSインバータ34の入力にVppが印加されることを防ぐ。これによりCMOSインバータ34の破壊も防ぐことができる。
なお、プログラム電圧Vppはプログラマブル素子14を破壊でき得る電圧であれば良いが、入力回路に用いるI/O電圧Vioをプログラム電圧Vppの代わりに用いると、新たな電源回路などを追加する必要がないため、回路面積を増大させることがない。
プログラム電圧Vppの上限は、カットオフトランジスタ32、32に印加される電圧差Vpp−Vddで、カットオフトランジスタ32、32が破壊されないように設定される。ゲート絶縁膜の破壊は時間に依存するが、あるプログラム時間のときゲート絶縁膜が破壊される電界をEbk、ゲート絶縁膜の膜厚をToxとすると、
Figure 2015142175
を満たす必要がある。すなわち
Vpp<Ebk×Tox+Vdd
となる必要がある。数十μsecでプログラムするのに必要な電界Ebkは、大まかには15MV/cm程度である。したがって、プログラム電圧Vppは、
Vpp<1.5×10×Tox+Vdd
を満たす必要がある。プログラム電圧Vppは電圧Vddより大きい電圧であるので、
Vdd<Vpp<1.5×10×Tox+Vdd
となる。例えば、Tox=5nm、Vdd=1.8Vであれば、
1.8V<Vpp<9.3V
となる。すなわち、プログラマブル電圧Vppは、プログラマブル素子14に書き込みを行うことができ、かつトランジスタのゲート絶縁膜が破壊されない電圧として選択することができる。このため、プログラマブル電圧Vppが印加される配線をCMOS回路で直接に増幅することが可能となり、FPGAとして高速動作を行うことができる。
図5は、セル1011が書き込まれた後、セル1012のプログラマブル素子14に書き込みを行う際の動作を説明する図である。このとき、セル1011、セル1012が接続されるビット線BLにはプログラム電圧Vppを印加するとともにワード線WLには電圧Vddを印加し、セル1012が接続されるソース線SLには電圧Vssを印加する。他のセル1021が接続されるワード線WL、ソース線SL、ビット線BLには電圧Vddを印加する。セル1011においては、プログラマブル素子14は既に導通状態になっているが、選択トランジスタ12のゲートとソースに、ともに電圧Vddが印加されているため、セル1011の選択トランジスタ12がOFFしており、ほかのセル1012、1021、1022への回り込みを防ぐ。セル1012のプログラマブル素子14の両端には電圧差Vpp−Vssが印加され、破壊される。これにより、セル1012のプログラマブル素子14に書き込みが行われる。なお、セル1021、セル1022、ビット線BL、BLのCMOSインバータ34、34が保護される仕組みは、図4で説明した場合と同様である。
第1実施形態のプログラマブル論理回路の第3例を図6に示す。この第3例のプログラマブル論理回路140Aは、FPGAのスイッチブロック130、および論理ブロック120の両方に用いることができる。この第3例のプログラマブル論理回路140Aは、図3に示す第2例のプログラマブル論理回路140において、ソース線SL、SLに接続されるCMOSインバータ20、20の出力に、カットオフトランジスタ22、22をそれぞれ設けた構成を有している。
図4、図5で説明したように、ソース線SL、SLには基本的に高電圧Vppは印加されない。しかし、例えば図4において、セル1011のプログラマブル素子14が破壊された直後には、ソース線SLにプログラム電圧Vppが回りこむことが考えられる。実際は破壊されたプログマブル素子14、選択トランジスタ12、およびCMOSインバータ20のNチャネルMOSトランジスタもしくはPチャネルMOSトランジスタの抵抗の分圧でソース線SLの電位が決まるため、それほど高電位にならないことが考えられる。しかし、破壊後のプログラマブル素子の抵抗や、トランジスタの抵抗ばらつきなどで、ソース線に高電圧が回り込むことが予想される場合には、ソース線SL、SLに接続されるCMOSインバータ20、20の破壊を防ぐためにカットオフトランジスタ22、22を挿入する。カットオフトランジスタ22、22のゲートには、ほかの素子と同様に動作時には電圧Vddを印加する。これにより、確実にソース線SL、SLに接続されるCMOSインバータ20、20の破壊を防ぐことができる。
図3に示す第2例のプログラマブル論理回路140の読み出し動作について図7を参照して説明する。選択トランジスタ12およびカットオフトランジスタ32、32がともにON状態にして用いる。選択トランジスタ12、およびカットオフトランジスタ32、32がNチャネルMOSトランジスタの場合、ゲート電圧として電圧Vddを印加しても良いが、この場合、FPGAの動作信号が閾値電圧分だけ減少し、動作速度が減少する。そのため、電圧Vddよりも高めの読み出し電圧Vreadを用いると、動作速度を減少させることなくFPGAに用いることができるため、好ましい。選択トランジスタ12の閾値電圧をVth_s、カットオフトランジスタ32、32の閾値電圧をVth_cとして、Vth_s=Vth_cであれば、Vreadは、
Vread>Vdd+Vth_c=Vdd+Vth_s
とする。Vth_sかVth_cが異なる場合は高い方の電圧に合わせる。例えば、Vth_s>Vth_cであれば、
Vread>Vdd+Vth_s
とする。
第1実施形態のプログラマブル論理回路の第4例を図8に示す。この第4例のプログラマブル論理回路140Bは、FPGAの論理ブロック120に用いられる。この第4例のプログラマブル論理回路140Bは、図2に示すセル10を、2×2のアレイ状に配置した構成を有している。すなわち、この第4例のプログラマブル論理回路140Bは、2本のソース線SL、SLと、2本のワード線WL、WLと、各ソース線SL、SLと交差する2本のビット線BL、BLと、4個のセル10ij、(i,j=1、2)と、ソース線SL(j=1、2)を駆動するCMOSインバータ20と、ビット線BL(i=1、2)に接続されるカットオフトランジスタ32と、を備えている。
この第4例のプログラマブル論理回路140Bにおいては、例えば、各ビット線BL(i=1、2)にプログラマブル素子14を2つ用い、片方のプログラマブル素子14をプログラムするようにし、2つのソース線SL、SLの一方に電圧Vdd、もう一方に電圧Vssを与えることで、プログラマブル素子10の状態に応じてビット線BL、BLの出力にVddもしくはVssを出力することができる。その後は、通常の論理回路のように、電圧Vddおよび電圧Vssを用いて演算を行えばよい。
図9(a)乃至9(c)はプログラマブル素子10の例について示す断面図である。図9(a)は、プログラマブル素子14としてMOSトランジスタを用い、MOSトランジスタのゲート絶縁膜を破壊することによって書き込みを行う第1例を示す断面図である。この第1例のプログラマブル素子14は、半導体層40に離間して設けられたソース42aおよびドレイン42bと、ソース42aとドレイン42bとの間の半導体層40上に設けられかつ一部分がソース42aおよびドレイン42bとオーバーラップするゲート絶縁膜44と、ゲート絶縁膜44上に設けられたゲート46とを備えている。ゲート46にプログラム電圧Vppを印加し、ソース42aに電圧Vssを印加し、ゲート46とソース42aのオーバーラップしている領域でゲート絶縁膜44を破壊する。このときドレイン42bをフローティング状態にして、ソース端のみを破壊することができる。この場合、配線数が最も少ないため、回路面積を小さくすることができる。使わないドレイン端はSTI(Shallow Trench Isolation)にしてしまってもよい。
なお、ソース42aとドレイン42bを共有化して、どちらか、もしくは両方とゲート絶縁膜44とのオーバーラップ領域の絶縁膜を破壊することもできる。このようにすると、破壊される位置が2つになり、破壊確率が上がるため、書込みまでの時間が短縮される。
また、ソース42a、ドレイン42b、半導体層40の端子を共有化することもできる。この場合は、配線数は増えてしまうものの、書込み時間は大幅に短縮される。トランジスタはNチャネルMOSトランジスタでもPチャネルMOSトランジスタでも良い。ただし、本実施形態のFPGAにおいては、破壊された伝導パスをFPGA信号が通過する。そのため、ゲート46と半導体層40の端子を導通させる場合には、隣の素子と電気的に分離させるために、半導体層40を分離する必要があるため、半導体層40の端子は非導通であることが望ましい。
図9(b)は、プログラマブル素子14としてpn接合を用い、pn接合に大きな逆バイアスを印加して、pn接合を破壊することによって書き込みを行う第2例を示す断面図である。この第2例のプログラマブル素子14は、半導体層50に設けられたnウェル52と、このnウェル52に設けられたpウェル54とを備え、nウェル52にプログラム電圧Vppを印加し、pウェル54に電圧Vssを印加する。なお同様に、pウェル54にnウェル52を設けるようにしてpn接合を形成することも可能である。
図9(c)は、プログラマブル素子14としてポリシリコンから形成されたpn接合を用い、pn接合に大きな逆バイアスを印加して、pn接合を破壊することによって書き込みを行う第3例を示す断面図である。この第3例のプログラマブル素子14は半導体層60上に絶縁膜62を設け、この絶縁膜62上にポリシリコンからなるn層64およびp層66を設けた構成を有している。これらのn層64およびp層66は、MOSトランジスタのポリシリコンからなるゲートにn型不純物およびp型不純物を導入することにより形成することができる。pn接合の接合領域でシリサイドをつけないことにより、pn接合を実現できる。pn接合を形成した後は、大きな逆バイアス電圧を印加して、破壊することができる。ポリシリコンを用いてpn接合を形成する場合は、半導体層にウェルを形成するpn接合に比べて小さく作ることができる。
以上説明したように、第1実施形態によれば、プログラマブル電圧Vppとして、プログラマブル素子に書き込みを行うことができかつトランジスタのゲート絶縁膜が破壊されない電圧として選択することができ、これにより、プログラマブル電圧Vppが印加される配線をCMOS回路で直接に増幅することが可能となり、高速動作を行うことができる。
(第2実施形態)
第2実施形態によるプログラマブル論理回路を図10に示す。この第2実施形態のプログラマブル論理回路140Cは、図3に示すプログラマブル論理回路140において、セル1011〜1022を10A11〜10A22に置き換えた構成を有している。各セル10Aij(i,j=1、2)は、4個の選択トランジスタ12a、12b、12c、12dと、2個のプログラマブル素子14a、14bと、を備えている。各セル10Aij(i,j=1、2)において、選択トランジスタ12a、12bおよびプログラマブル素子14aは直列に接続され、選択トランジスタ12c、12dおよびプログラマブル素子14bは直列に接続される。すなわち、各セル10Aij(i,j=1、2)において、選択トランジスタ12aのソースおよびドレインの一方はソース線SLに接続され、選択トランジスタ12aのソースおよびドレインの他方は選択トランジスタ12bのソースおよびドレインの一方に接続され、選択トランジスタ12bのソースおよびドレインの他方はプログラマブル素子14aの一方の端子に接続され、プログマブル素子14aの他方の端子はビット線BLに接続される。また、各セル10Aij(i,j=1、2)において、選択トランジスタ12cのソースおよびドレインの一方はソース線SLに接続され、選択トランジスタ12cのソースおよびドレインの他方は選択トランジスタ12dのソースおよびドレインの一方に接続され、選択トランジスタ12dのソースおよびドレインの他方はプログラマブル素子14bの一方の端子に接続され、プログマブル素子14bの他方の端子はビット線BLに接続される。
セル10A1j(j=1、2)の選択トランジスタ12aのゲートはワード線WL1に接続され、セル10A1j(j=1、2)の選択トランジスタ12bのゲートはワード線WL2に接続される。また、セル10A1j(j=1、2)の選択トランジスタ12cのゲートはワード線WL3に接続され、セル10A1j(j=1、2)の選択トランジスタ12dのゲートはワード線WL4に接続される。セル10A2j(j=1、2)の選択トランジスタ12aのゲートはワード線WL1に接続され、セル10A2j(j=1、2)の選択トランジスタ12bのゲートはワード線WL2に接続される。また、セル10A2j(j=1、2)の選択トランジスタ12cのゲートはワード線WL3に接続され、セル10A2j(j=1、2)の選択トランジスタ12dのゲートはワード線WL4に接続される。
このように構成したことにより、セル内のプログラマブル素子を切り替えることで、ある論理機能を有する回路から別の論理機能を有する回路に瞬時に切り替えることが可能なマルチコンテキストFPGAを実現することができる。ここでは、各セル10Aij(i,j=1、2)内に2つのプログラマブル素子14a、14bを設けた例を示した。2個より多くのプログラマブル素子を並列に接続することで、より多数の回路情報を書き込むことができるマルチコンテキストFPGAを実現することができる。また、回路情報の切り替えは、ダイナミックに行うこともできる。マルチコンテキスト化することで、実効的にFPGAの集積度を向上させることができる。
次に、第2実施形態におけるプログラマブル素子に書き込みを行う際の動作について、図11を参照して説明する。ここでは、セル10A11のプログラマブル素子14aを破壊する場合について説明する。プログラマブル素子14aが接続されるビット線BLに書き込み電圧Vppを印加し、プログラマブル素子14aが接続される2つの選択トランジスタ12a、12bのゲートはともに電圧Vddを印加し、ソース線SLには電圧Vssを印加する。同じセル10A11内のプログラマブル素子14bに接続される選択トランジスタ12cのゲートには電圧Vssを印加し、選択トランジスタ12dのゲートには電圧Vddを印加する。特に、ソース線SLに接続される選択トランジスタ12cに電圧Vssを印加する。そして、ワード線WL1、WL2、WL3、WL4、ビット線BL、ソース線SLには電圧Vddを印加する。また、カットオフトランジスタ32、32のゲートには電圧Vddを印加する。このような電圧を印加することにより、プログラマブル素子14aの両端には電圧差Vpp−Vssが印加され、プログラマブル素子14aが破壊される。プログラマブル素子14bは、2つの選択トランジスタ12c、12dによりソース線SLの電圧が遮断されるため、破壊されない。その他のセル10A12、10A21、10A22内それぞれのプログラマブル素子14a、14bと、CMOSインバータ34、34と、が破壊されない理由は、第1実施形態と同様であるので説明を省略する。
次に、セル10A11のプログラマブル素子14aが破壊された後、セル10A11のプログラマブル素子14bに書き込む場合の動作について図12を参照して説明する。この場合は、ビット線BLに書き込み電圧Vppを印加し、ワード線WL1に電圧Vssを印加し、ワード線WL2、WL3、WL4、WL1、WL2、WL3、WL4、ビット線BL、およびソース線SLにそれぞれ電圧Vddを印加する。なお、カットオフトランジスタ32、32のゲートには電圧Vddを印加する。このとき、セル10A11のプログラマブル素子14bの両端には電圧Vpp−Vssが印加されるため、破壊される。また、セル10A11のプログラマブル素子14aの片方の端子には書き込み電圧Vppが印加される。しかし、プログラマブル素子14aは既に破壊されているため、書き込み電圧Vppは選択トランジスタ12bのドレイン端に与えられる。このとき、選択トランジスタ12bのゲートには電圧Vddが印加されており、選択トランジスタ12bのゲートとドレインとの間には電圧Vpp−Vddが印加される。このため、この選択トランジスタ12bは破壊されない。また、選択トランジスタ12bの閾値電圧をVthcとすると、次の選択トランジスタ12aのドレイン端には電圧Vdd−Vthcが印加される。しかし、ゲートには電圧Vssが印加されており、選択トランジスタ12aのゲートとドレインとの間に印加される電圧はVdd−Vthc−Vssとなり、こちらも破壊されない。その他のセル10A12、10A21、10A22内の素子とCMOSインバータ34、34が破壊されない理由は、第1実施形態と同様である。これにより、不必要な素子が破壊されることなく、プログラマブル素子を用いたマルチコンテキストFPGAを実現することができる。
FPGAの集積度を上げる手法として、マルチコンテキスFPGAがある。マルチコンテキストFPGAとは、1つのFPGA回路に対して複数のコンフィグレーションメモリ(プログラマブル論理回路)を備え、読み出時にコンフィグレーションメモリを切り替えることで、瞬時に別の回路構成に切り替えることが可能なFPGA構成である。例えば、コンフィグレーションメモリの切り替えをアプリケーションごとに行うことで、複数のFPGAチップを実効的に1チップで実現することが可能になる。また、コンフィグレーションメモリの切り替えをダイナミックに行うことで、ダイナミックリコンフィグレーション動作が可能になり、FPGAを小面積に使うことが可能になる。
次に、図10に示す第2実施形態のプログラマブル論理回路を用いたマルチコンテキストFPGAのFPGA動作について図13を参照して説明する。選択コンテキスト16を担うプログラマブル素子14aに接続される選択トランジスタ12a、12bのゲートにそれぞれ電圧Vreadを印加してONにする。Vreadは、第1実施形態と同様に、電源電圧Vddでも良いし、選択トランジスタやカットオフトランジスタの閾値電圧だけVddよりも大きい電圧でも良い。非選択コンテキストを担うプログラマブル素子14bに接続される選択トランジスタ12c、12dは、片方の選択トランジスタ、例えば選択トランジスタ12cのゲートに電圧Vssを印加してOFFにし、もう片方の選択トランジスタ、例えば選択トランジスタ12dのゲートに印加する電圧はVssでも良いしVddでもよい。これにより、選択コンテキスト16を担うプログラマブル素子14aをFPGA動作の信号が通過するため、プログラマブル素子14aに書き込まれた情報に従った回路動作が行われる。選択コンテキストの切り替えは、選択トランジスタのゲート電圧を入れ替えることで瞬時に行うことができる。これにより、実効的にFPGAの集積度を向上させることができる。
以上説明したように、第2実施形態によれば、第1実施形態と同様に、プログラマブル電圧Vppとして、プログラマブル素子に書き込みを行うことができかつトランジスタのゲート絶縁膜が破壊されない電圧として選択することができ、これにより、プログラマブル電圧Vppが印加される配線をCMOS回路で直接に増幅することが可能となり、高速動作を行うことができる。
(第3実施形態)
次に、第3実施形態によるプログラマブル論理回路について図14(a)、14(b)を参照して説明する。第3実施形態のプログラマブル論理回路は、図2に示す第1実施形態の第1例のプログラマブル論理回路において、プログラマブル素子14として、ゲート絶縁膜を破壊するタイプのMOSトランジスタを用いた構成を有している。図14(a)、14(b)は、第3実施形態のプログラマブル論理回路の第1例および第2例を示す回路図である。図14(a)に示す第1例のプログラマブル論理回路は、MOSトランジスタ15aのゲートをビット線BLに、ソースおよびドレインの一方を選択トランジスタ12のソースまたはドレインに、もう一方の端子はどこにも接続されない構成を有している。図14(b)に示す第2例のプログラマブル論理回路は、MOSトランジスタ15bのゲートをビット線BLに、ソースおよびドレインを共通に選択トランジスタ12のソースまたはドレインに接続した構成を有している。プログラマブル素子14は基本的に2端子素子であり、どちらの端子をどちらの配線に接続しても良い。ただし、MOSトランジスタのゲート絶縁膜を破壊する際には、ゲートに高電位のプログラム電圧を与える方が好ましい。逆にソースおよびドレインの少なくとも一方に高電位のプログラム電圧を与えると、ソースおよびドレインの半導体層との接合がゲート絶縁膜よりも先に破壊される恐れがあるためである。
以上説明したように、第3実施形態によれば、第1実施形態と同様に、プログラマブル電圧Vppとして、プログラマブル素子に書き込みを行うことができかつトランジスタのゲート絶縁膜が破壊されない電圧として選択することができ、これにより、プログラマブル電圧Vppが印加される配線をCMOS回路で直接に増幅することが可能となり、高速動作を行うことができる。
(第4実施形態)
第4実施形態によるプログラマブル論理回路について図15(a)、15(b)を参照して説明する。図15(a)、15(b)は第4実施形態のプログラマブル論理回路の第1例および第2例を示す回路図である。
一般に、ワード線に接続される選択トランジスタは、プログラムするセルの選択、非選択を制御する役割を担うが、ある一区切りのセルのうち、一つのプログラム素子がプログラムされることが分かっている場合には、その一区切りの中においては選択トランジスタを用いない構成も可能である。これらはFPGAのスイッチブロック130に用いられる。
第4実施形態の第1例のプログラマブル論理回路は、図3に示す第1実施形態の第2例によるプログラマブル論理回路の各セルにおいて、選択トランジスタ12を削除した構成を有している。すなわち、カットオフトランジスタ32、32がそれぞれ出力側のCMOSインバータ34、34の前に配置された構成を有している。
また、第4実施形態の第2例のプログラマブル論理回路は、図6に示す第1実施形態の第3例によるプログラマブル論理回路において、選択トランジスタ12を削除した構成を有している。すなわち、カットオフトランジスタ32、32がそれぞれ出力側のCMOSインバータ34、34の前段に配置されるとともに、カットオフトランジスタ22、22がそれぞれ入力側のCMOSインバータ20、20の後段に配置された構成を有している。
上記一区切りの単位を、一行の複数のセルを単位とすること、または一列の複数のセルを単位することもできる。特に、プログラムする際に、高電位側のプログラム電圧Vppを、一区切りの中で1つのプログラマブル素子14に加えられるようにすれば、上記一区切りの他のプログラマブル素子のプログラムの際にリーク電流が増大することも、回りこみ電流を気にする必要がない。例えば、あるビット線、例えばビット線BLにプログラム電圧Vppが印加される場合に、このビット線BLを共有する複数のプログラマブル素子14のうち1つのプログラマブル素子14がプログラムされるという制約があれば、選択トランジスタを用いないで、第4実施形態の第1例または第2例のように構成してもよい。
以上説明したように、第4実施形態によれば、第1実施形態と同様に、プログラマブル電圧Vppとして、プログラマブル素子に書き込みを行うことができかつトランジスタのゲート絶縁膜が破壊されない電圧として選択することができ、これにより、プログラマブル電圧Vppが印加される配線をCMOS回路で直接に増幅することが可能となり、高速動作を行うことができる。
(第5実施形態)
第5実施形態によるプログラマブル論理回路について図16を参照して説明する。この5実施形態のプログラマブル論理回路は、第1実施形態、第2実施形態、または第4実施形態のプログラマブル論理回路において、プログラマブル素子14として、図16に示すプログラムマブル素子14Aを用いた構成を有している。
図16に示すプログラマブル素子14Aは、1層または多層からなる下部電極17、1層または多層からなる抵抗変化膜18、1層または多層からなるおよび下部電極19がこの順序で積層された構造を備えた抵抗変化型の不揮発性メモリである。上部電極19と下部電極17との間に印加する電圧の大きさや方向、および印加時間に応じて、抵抗変化膜18の抵抗値が高抵抗、低抵抗、もしくはその中間の抵抗と、変化させることができる。通常、抵抗変化型メモリでは、絶縁膜を抵抗変化可能な状態にするために、抵抗変化膜に高い電圧を与えて膜中に欠陥(フィラメント)を導入する必要がある。このときの初期電圧(フォーミング電圧)をVppとすれば、欠陥を導入する動作はプログラマブル素子14のプログラム動作と同様となる。このため、第1実施形態、 第2実施形態、または第4実施形態のプログラマブル論理回路のプログラマブル素子に、抵抗変化型メモリを用いることができる。プログラマブル素子14に抵抗変化型メモリを用いることで、欠陥の導入後は不揮発性のメモリとなるため、FPGAを何度も書き換え可能にできるという利点がある。
以上説明したように、第5実施形態によれば、第1実施形態と同様に、プログラマブル電圧Vppとして、プログラマブル素子に書き込みを行うことができかつトランジスタのゲート絶縁膜が破壊されない電圧として選択することができ、これにより、プログラマブル電圧Vppが印加される配線をCMOS回路で直接に増幅することが可能となり、高速動作を行うことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10、1011〜1022、10A11〜10A22 セル
12 選択トランジスタ
14 プログラマブル素子
14A プログラマブル素子(抵抗変化型メモリ)
15a、15b プログラマブル素子(MOSトランジスタ)
16 選択コンテキスト
20、20、20 CMOSインバータ
22、22 カットオフトランジスタ
32、32、32 カットオフトランジスタ
34、34、34 CMOSインバータ
100 FPGA
110 基本ブロック
120 論理ブロック
130 スイッチブロック
140、140A、140B。140C プログラマブル論理回路

Claims (12)

  1. ソース、ドレイン、およびゲートを有する第1トランジスタと、第1および第2端子を有し前記第1端子が前記第1トランジスタの前記ソースおよびドレインの一方に接続される第1プログラマブル素子と、を備えたセルと、
    前記第1トランジスタの前記ソースおよびドレインの他方が接続される第1配線と、
    前記第1プログラマブル素子の前記第2端子が接続される第2配線と、
    前記第1トランジスタの前記ゲートが接続される第3配線と、
    ソース、ドレイン、およびゲートを有し前記ソースおよびドレインの一方が前記第2配線に接続される第1カットオフトランジスタと、
    入力端子を有し前記入力端子が前記第1カットオフトランジスタの前記ソースおよびドレインの他方に接続される第1CMOSインバータと、
    を備えたプログラマブル論理回路。
  2. マトリクス状に配列された複数のセルであって、各セルはソース、ドレイン、およびゲートを有する第1トランジスタと、第1および第2端子を有し前記第1端子が前記第1トランジスタの前記ソースおよびドレインの一方に接続される第1プログラマブル素子と、を備える、複数のセルと、
    前記複数のセルの各列に対応して設けられる複数の第1配線であって、各第1配線は対応する列におけるセルの前記第1トランジスタの前記ソースおよびドレインの他方が接続される、複数の第1配線と、
    前記複数のセルの各行に対応して設けられる複数の第2配線であって、各第2配線は対応する行におけるセルの前記第1プログラマブル素子の前記第2端子が接続される、複数の第2配線と、
    前記複数のセルの各行に対応して設けられる複数の第3配線であって、各第3配線は対応する行におけるセルの前記第1トランジスタの前記ゲートが接続される、複数の第3配線と、
    前記複数の第2配線のそれぞれに対応して設けられる複数の第1カットオフトランジスタであって、各第1カットオフトランジスタのソースおよびドレインの一方が、対応する前記第2配線に接続される、複数の第1カットオフトランジスタと、
    前記複数の第1カットオフトランジスタに対応して設けられる複数の第1CMOSインバータであって、各第1CMOSインバータの入力端子が、対応する前記第1カットオフトランジスタの前記ソースおよびドレインの他方に接続される、複数の第1CMOSインバータと、
    を備えたプログラマブル論理回路。
  3. マトリクス状に配列された複数のセルであって、各セルは、第1乃至第4トランジスタと、第1および第2プログラマブル素子と、を備え、前記第1トランジスタのソースおよびドレインの一方に前記第2トランジスタのソースおよびドレインの一方が接続され、前記第2トランジスタのソースおよびドレインの他方に前記第1プログラマブル素子の第1端子が接続され、前記第3トランジスタのソースおよびドレインの一方に前記第4トランジスタのソースおよびドレインの一方が接続され、前記第4トランジスタのソースおよびドレインの他方に前記第2プログラマブル素子の第1端子が接続される、複数のセルと、
    前記複数のセルの各列に対応して設けられる複数の第1配線であって、各第1配線は、対応する列におけるセルの前記第1および第2トランジスタのそれぞれの前記ソースおよびドレインの他方が接続される、複数の第1配線と、
    前記複数のセルの各行に対応して設けられる複数の第2配線であって、各第2配線は対応する行におけるセルの前記第1および第2プログラマブル素子のそれぞれの前記第2端子が接続される、複数の第2配線と、
    前記複数のセルの各行に対応して設けられる複数の第3配線であって、各第3配線は対応する行におけるセルの前記第1トランジスタのゲートが接続される、複数の第3配線と、
    前記複数のセルの各行に対応して設けられる複数の第4配線であって、各第4配線は対応する行におけるセルの前記第2トランジスタのゲートが接続される、複数の第4配線と、
    前記複数のセルの各行に対応して設けられる複数の第5配線であって、各第5配線は対応する行におけるセルの前記第3トランジスタのゲートが接続される、複数の第5配線と、
    前記複数のセルの各行に対応して設けられる複数の第6配線であって、各第6配線は対応する行におけるセルの前記第4トランジスタのゲートが接続される、複数の第6配線と、
    前記複数の第2配線のそれぞれに対応して設けられる複数の第1カットオフトランジスタであって、各第1カットオフトランジスタのソースおよびドレインの一方が、対応する前記第2配線に接続される、複数の第1カットオフトランジスタと、
    前記複数の第1カットオフトランジスタに対応して設けられる複数の第1CMOSインバータであって、各第1CMOSインバータの入力端子が、対応する前記第1カットオフトランジスタの前記ソースおよびドレインの他方に接続される、複数の第1CMOSインバータと、
    を備えたプログラマブル論理回路。
  4. マトリクス状に配列された複数のセルであって、各セルは第1および第2端子を有する第1プログラマブル素子を備える、複数のセルと、
    前記複数のセルの各列に対応して設けられる複数の第1配線であって、各第1配線は対応する列におけるセルの前記第1プログラマブル素子の前記第1端子が接続される、複数の第1配線と、
    前記複数のセルの各行に対応して設けられる複数の第2配線であって、各第2配線は対応する行におけるセルの前記第1プログラマブル素子の前記第2端子が接続される、複数の第2配線と、
    前記複数の第2配線のそれぞれに対応して設けられる複数の第1カットオフトランジスタであって、各第1カットオフトランジスタのソースおよびドレインの一方が、対応する前記第2配線に接続される、複数の第1カットオフトランジスタと、
    前記複数の第1カットオフトランジスタに対応して設けられる複数の第1CMOSインバータであって、各第1CMOSインバータの入力端子が、対応する前記第1カットオフトランジスタの前記ソースおよびドレインの他方に接続される、複数の第1CMOSインバータと、
    を備えたプログラマブル論理回路。
  5. 前記プログマブル素子に書き込みが行われるとき、前記第1カットオフトランジスタのゲートに駆動電圧Vddが印加される請求項1乃至4のいずれかに記載のプログラマブル論理回路。
  6. 前記プログラマブル素子に書き込みを行う電圧Vppは、前記第1カットオフトランジスタのゲート絶縁膜の厚さをToxとすると、
    Vdd<Vpp<1.5×10×Tox+Vdd
    の範囲にある請求項5記載のプログラマブル論理回路。
  7. 前記プログラマブル素子は、MOSトランジスタであって、前記第1および第2端子の一方は前記MOSトランジスタのゲートであり、前記第1および第2端子の他方は前記MOSトランジスタのソースおよびドレインの少なくとも一方である請求項1乃至6のいずれかに記載のプログラマブル論理回路。
  8. 前記プログラマブル素子は、pn接合である請求項1乃至6のいずれかに記載のプログラマブル論理回路。
  9. 前記プログラマブル素子は、第1および第2電極と、前記第1電極と前記第2電極との間に設けられた抵抗変化層とを備えた抵抗変化型メモリである請求項1乃至6のいずれかに記載のプログラマブル論理回路。
  10. 前記第1配線を駆動する第2CMOSインバータを更に備えている請求項1乃至9のいずれかに記載のプログラマブル論理回路。
  11. 前記第2CMOSインバータの出力段に設けられた第2カットオフトランジスタを更に備えている請求項10記載のプログラマブル論理回路。
  12. アレイ状に配置された複数の基本ブロックを備え、各基本ブロックは隣接する基本ブロックと配線で接続されかつ、論理演算を行う論理ブロックと、隣接する基本ブロックに接続される配線の被接続または非接続を制御するとともに前記論理ブロックとの接続を制御するスイッチブロックと、を備え、前記論理ブロックおよび前記スイッチブロックの少なくともいずれかは、請求項1乃至11のいずれかに記載のプログラマブル論理回路を備えている不揮発性FPGA。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425801B2 (en) 2014-04-25 2016-08-23 Kabushiki Kaisha Toshiba Programmable logic circuit and nonvolatile FPGA
US9620203B2 (en) 2014-09-17 2017-04-11 Kabushiki Kaisha Toshiba Nonvolatile memory integrated circuit with built-in redundancy
US9871525B2 (en) 2016-03-10 2018-01-16 Kabushiki Kaisha Toshiba Semiconductor device
US9948305B2 (en) 2016-08-30 2018-04-17 Kabushiki Kaisha Toshiba Integrated circuit and electronic apparatus
US9960772B2 (en) 2016-09-09 2018-05-01 Kabushiki Kaisha Toshiba Semiconductor device including logical blocks, wiring groups, and switch circuits
JP2018513569A (ja) * 2015-03-12 2018-05-24 マイクロセミ エスオーシー コーポレーション コンパクトなReRAMベースのFPGA
US10879902B2 (en) 2017-03-17 2020-12-29 Nec Corporation Reconfigurable circuit using nonvolatile resistive switches

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015142175A (ja) * 2014-01-27 2015-08-03 株式会社東芝 プログラマブル論理回路および不揮発性fpga
WO2017064744A1 (en) * 2015-10-16 2017-04-20 Nec Corporation Reconfigurable circuit
JP6961556B2 (ja) 2018-09-12 2021-11-05 株式会社東芝 半導体集積回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758745B1 (en) 1986-09-19 1994-11-15 Actel Corp User programmable integrated circuit interconnect architecture and test method
EP0525939A3 (en) 1991-07-31 1993-07-07 Actel Corporation Methods for protecting outputs of low-voltage circuits from high programming voltages
JP3373632B2 (ja) * 1993-03-31 2003-02-04 株式会社東芝 不揮発性半導体記憶装置
US5537056A (en) 1994-09-30 1996-07-16 Actel Corporation Antifuse-based FPGA architecture without high-voltage isolation transistors
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP2003115537A (ja) 2001-10-04 2003-04-18 Toshiba Corp アンチヒューズ素子、半導体装置及び半導体装置のプログラミング方法
US6765427B1 (en) 2002-08-08 2004-07-20 Actel Corporation Method and apparatus for bootstrapping a programmable antifuse circuit
JP5073292B2 (ja) 2004-01-23 2012-11-14 アギア システムズ インコーポレーテッド ホット・キャリアでプログラムされるワン・タイム・プログラマブル(otp)メモリのための方法および装置
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US8305790B2 (en) * 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
KR20120071246A (ko) 2010-12-22 2012-07-02 한국전자통신연구원 Fpga의 스위치 장치
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
JP2012203954A (ja) 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP5686698B2 (ja) 2011-08-05 2015-03-18 ルネサスエレクトロニクス株式会社 半導体装置
US9007090B2 (en) 2012-05-01 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method of driving semiconductor device
JP2014032723A (ja) * 2012-08-03 2014-02-20 Toshiba Corp プログラマブル一致判定機能を備えた回路、それを備えたlut回路、それを備えたmux回路、それを備えたfpga装置、およびデータ書込方法
JP2015018590A (ja) 2013-07-11 2015-01-29 株式会社東芝 再構成可能な回路およびそのプログラム方法
JP2015142175A (ja) * 2014-01-27 2015-08-03 株式会社東芝 プログラマブル論理回路および不揮発性fpga

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425801B2 (en) 2014-04-25 2016-08-23 Kabushiki Kaisha Toshiba Programmable logic circuit and nonvolatile FPGA
US9620203B2 (en) 2014-09-17 2017-04-11 Kabushiki Kaisha Toshiba Nonvolatile memory integrated circuit with built-in redundancy
JP2018513569A (ja) * 2015-03-12 2018-05-24 マイクロセミ エスオーシー コーポレーション コンパクトなReRAMベースのFPGA
US9871525B2 (en) 2016-03-10 2018-01-16 Kabushiki Kaisha Toshiba Semiconductor device
US9948305B2 (en) 2016-08-30 2018-04-17 Kabushiki Kaisha Toshiba Integrated circuit and electronic apparatus
US9960772B2 (en) 2016-09-09 2018-05-01 Kabushiki Kaisha Toshiba Semiconductor device including logical blocks, wiring groups, and switch circuits
US10879902B2 (en) 2017-03-17 2020-12-29 Nec Corporation Reconfigurable circuit using nonvolatile resistive switches

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