CN110036484B - 电阻式随机存取存储器单元 - Google Patents

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Abstract

本发明提供了一种电阻式随机存取存储器单元，该电阻式随机存取存储器单元包括三个电阻式随机存取存储器装置(102，104，106)，每个电阻式随机存取存储器装置均具有离子源层(156，166，186)和固体电解质层(154，164，188)。第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置串联连接，使得两个离子源层或两个固体电解质层均彼此相邻。第三电阻式随机存取存储器装置与第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置串联连接。

Description

电阻式随机存取存储器单元
背景技术
本发明涉及现场可编程门阵列(FPGA)技术。更具体地讲，本发明涉及用于FPGA装置的可编程元件，具体地讲，涉及由各个ReRAM装置形成的由电阻式随机存取存储器(ReRAM)配置的可编程元件。
FPGA集成电路是多功能的，但体积很大，因此具有成本敏感性并且消耗相当大的功率。使得区域效率一直是它们的主要目标。
已经提出了用于在FPGA装置中制造多路复用器的ReRAMs。ReRAM装置是一种包括离子源层和固体电解质层的两端装置。为了对ReRAM装置编程，放置在所述装置的两个端子上的电压电位使得来自离子源层的金属离子迁移到固体电解质层中，以在整个装置上形成导电路径。通过在装置的两个端子上施加电压电位来擦除ReRAM装置，电压电位的极性与用于编程装置的电位的极性相反。这导致金属离子从固体电解质层迁移回到离子源层中，以消除在整个装置上的导电路径。大多数提议提出使用一对背对背取向的ReRAM装置(其中两个ReRAM装置的离子源层或固体电解质层连接在一起)，使得该装置始终处于反向偏压状态，以避免在逻辑切换期间干扰(ReRAM存储器装置无意编程到其导通状态)。
图1A为由一对ReRAM装置12和ReRAM装置14形成的现有技术的ReRAM存储器单元10的示意图，该对ReRAM装置布置成背对背配置。具有倾斜端的ReRAM装置12和14中的每一者的端子是该装置的离子源端子。编程晶体管16的漏极耦合到ReRAM装置12和14的离子源端的共同节点18。编程晶体管16的源极耦合到Y解码线20，并且其栅极耦合到X解码线22。
在正常电路操作期间，存储器单元10的第一端部24与该电路的第一电路节点连接，该电路使用了存储器单元10；另外存储器单元10的第二端部26与该电路的第二电路节点连接，该电路使用了存储器单元10。当擦除ReRAM装置12和14时，第一节点24与第二节点26保持未连接，并且当编程RERAM装置12和14时，第一节点24通过存储器单元10连接到第二节点26。如本领域的普通技术人员将会理解的，第一节点24和第二节点26可以是集成电路中的任何节点，集成电路中的ReRAM单元10将彼此可编程地连接。非限制性实例包括时钟或静态逻辑功能电路的输入和输出，或集成电路的电路布线架构中的互连导体，该集成电路具有用户可编程的连接。
单独编程RERAM装置以编程存储器单元10。将第一编程电位放置在Y解码线20上，将第二编程电位放置在ReRAM单元10的第一端部24和第二端部26上，并且通过将适当的电压从X解码线20施加到其栅极来打开编程晶体管16。单独擦除RERAM装置以擦除存储器单元10。将第一擦除电位放置在Y解码线20上，将第二擦除电位放置在ReRAM单元10的第一端部24和第二端部26上，并且通过将适当的电压从X解码线20施加到其栅极来打开编程晶体管16。可如上同时编程和擦除ReRAM单元12和14，或通过控制递送至ReRAM单元10的第一端部24和第二端部26以及X解码线22和Y解码线20的电压电位来单独地编程和擦除。电阻式随机存取存储器装置使用特定材料形成并且具有特定几何形状，用于为该电阻式随机存取存储器装置提供适当的电压电平、极性和时序下的程序和擦除电压的电路设计很好地在本领域的普通技术人员的水平内。
图1B为图1A中的存储器单元10的具体实施的例示性实施方案的横截面图。半导体基板或阱30包括扩散区32和34，该扩散区分别作为图1中的晶体管16的漏极和源极。源极34连接到图1中的Y解码线20。多晶硅线36形成图1A中的晶体管16的栅极，并且还可作为X解码线22(如图1中所示)以编程存储器单元10。
触点38将晶体管16的漏极区32连接到第一金属互连线的区段40，其中图1A中的ReRAM装置12和14将在金属互连线上形成。触点42将金属互连线的区段40连接到ReRAM装置12的固体电解质层44(在图1B中以虚线示出)。ReRAM装置12的离子源46通过触点48连接到第二金属互连线的区段50。类似地，触点52将第一金属互连线的区段40连接到ReRAM装置14的固体电解质层54(在图1B中以虚线示出)。第一ReRAM装置14的离子源56通过触点58连接到第二金属互连线的区段60。本领域的普通技术人员将会知道，第一金属互连线和第二金属互连线的名称是为了方便而使用的。
现在参见图2，其示出了使用如上所述的现有技术的ReRAM单元的现有技术的一对4∶1多路复用器70的典型顶视图。第二金属互连线的区段72、74、76和78形成多路复用器的输入1、输入2、输入3和输入4。第二金属互连线的区段80和82形成多路复用器的输出1和输出2。第一金属互连线的区段84、86、88和90形成图1B中示出的每个ReRAM单元的第一金属线段40，这些区段用于将多路复用器的输入1、输入2、输入3和输入4连接到第一多路复用器的输出1；并且第一金属互连线的区段92、94、96和98形成图1B中示出的每个ReRAM单元的第一金属线段40，这些区段用于将多路复用器的输入1、输入2、输入3和输入4连接到第二多路复用器的输出2。
虚线中的小正方形表示用于图2的多路复用器70中的每个ReRAM单元的ReRAM装置12和14。为了将输入连接到输出，必须对所选择的多路复用器输入/输出对中的ReRAM装置12和14进行编程以建立连接。对于第一多路复用器，对ReRAM装置12-1-1和14-1-1进行编程以将输入1连接到输出1；对ReRAM装置12-1-2和14-1-2进行编程以将输入2连接到输出1；对ReRAM装置12-1-3和14-1-3进行编程以将输入3连接到输出1；并且对ReRAM装置12-1-4和14-1-4进行编程以将输入4连接到输出1。对于第二多路复用器，对ReRAM装置12-2-1和14-2-1进行编程以将输入1连接到输出2；对ReRAM装置12-2-2和14-2-2进行编程以将输入2连接到输出2；对ReRAM装置12-2-3和14-2-3进行编程以将输入3连接到输出2；并且对ReRAM装置12-2-4和14-2-4进行编程以将输入4连接到输出2。位线22a和22b用于打开编程晶体管(未示出)，以分别编程第一多路复用器和第二多路复用器的ReRAM单元。
当使用由一对背对背取向的ReRAM装置形成的ReRAM存储器单元时出现的主要问题是，该存储器单元的可能故障，这是由于一旦其中一个ReRAM装置被编程时，就会短路或无法关断。当其中一个装置处于导通状态时，在FPGA装置的正常使用期间，通过干扰正在工作的擦除的ReRAM装置到其编程状态，干扰最终可能导致擦除的ReRAM存储器单元失效，在擦除的ReRAM存储器单元中两个ReRAM装置应该切换到其擦除状态，这样的概率对于包含这些存储器单元的集成电路产生了显著的耐久性问题，特别是诸如但不限于电路中的多路复用器和查找表(LUTs)，在该电路中，不可预测的逻辑电平电压将出现在ReRAM单元的一端，该ReRAM单元设置在未选择的电路路径中。
在图2所示的示例性现有技术多路复用器电路中，假定输入1通过编程由ReRAM装置14-1-1和12-1-1形成的ReRAM存储器单元可编程地连接到输出1，并且还假定输入1承载与逻辑0状态相关联的接地电位。如果还假定连接输入2到电路节点，该电路节点承载表示逻辑1状态的VDD电位，如果ReRAM装置14-1-2或者ReRAM装置12-1-2短路或未能擦除，会出现电位装置干扰的问题，因为VDD的整个逻辑电位会在ReRAM装置14-1-2或ReRAM装置12-1-2中被擦除的一者上存在。
具体实施方式
根据本发明，第三ReRAM装置与两个背对背的ReRAM装置串联连接。第三装置作为备用元件以防三个装置中的一者未能擦除(变为开路)。剩余的两个功能ReRAM装置仍然能够提供该功能。第三装置的取向不重要，因为逻辑电压太低(～0.8V)，以致于将其在任何两个ReRAM装置上分流都会降低每个装置的应力降低到0.4V，即低于该值时应力会威胁到编程装置的完整性。
根据本发明的一个方面，电阻式随机存取存储器单元包括三个电阻式随机存取存储器装置，每个电阻式随机存取存储器装置均具有离子源层和固体电解质层。第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置串联连接，使得两个离子源层或两个固体电解质层均彼此相邻。第三电阻式随机存取存储器装置与第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置串联连接。
根据本发明的另一方面，本发明的ReRAM单元连接在第一电路节点和第二电路节点之间，并且可用于将第一电路节点可编程地连接到第二电路节点。
根据本发明的其他方面，公开了用于形成包括本发明的电阻式随机存取存储器装置的集成电路的方法。
本发明的显著优点是，采用由三个ReRAM装置串联连接形成的ReRAM单元来配置可编程电路，因为它是干扰现象所引起的耐久问题的良好解决方案，由一对背对背ReRAM装置配置的ReRAM存储器单元易受干扰现象的影响，并且与使用其他可编程装置技术的现有解决方案相此，仍然代表密度的重大改进。
附图说明
下面将参考实施方案和附图更详细地解释本发明，附图中示出：
图1A为由一对ReRAM装置形成的现有技术的ReRAM存储器单元的示意图，该对ReRAM装置布置成背对背配置；
图1B为图1A中的存储器单元的具体实施的例示性实施方案的横截面图；
图2为使用现有技术的ReRAM单元的现有技术的一对4∶1多路复用器的典型顶视图；
图3A为根据本发明的一个方面的例示性ReRAM存储器单元的示意图；
图3B为图1A中的存储器单元的具体实施的例示性实施方案的横截面图；
图4是示出用于编程多路复用器中的ReRAM装置的示例性方案的示意图，该多路复用器根据本发明的ReRAM存储器单元配置；
图5为根据本发明的一个方面的多路复用器的例示性布局的顶视图；并且
图6是示出例示性4个输入的LUT的示意图，该示意图可使用根据本发明的ReRAM单元实施。
具体实施方式
本领域普通技术人员将认识到，本发明的以下描述仅是示例性的而非以任何方式进行限制。本发明的其他实施方案将易于向本领域技术人员提出。
首先参考图3A和图3B，ReRAM单元100包括以背对背配置串联连接的ReRAM装置102和ReRAM装置104，其离子源端部连接在一起。第三ReRAM装置106与ReRAM装置102和104的组合串联连接。图3A中所示的具体实施方案具有与ReRAM装置104的固体电解质端部接触的ReRAM装置102的固体电解质端部，并且ReRAM装置104的离子源连接到第三ReRAM装置106的离子源端部，但第三ReRAM装置106的取向不重要，因为逻辑电压太低(～0.8V)，逻辑电压所在的电路在正常使用期间可运行，导致ReRAM装置之一无法运行，将剩余的功能性的ReRAM装置102、104和106的任意两个上的逻辑电压分压，使得任一装置上的电压应力降低到0.4V。
ReRAM装置102、104和106的串联串连接到导体108。导体108可以是集成电路中的任何电路节点，该导体可编程地连接到该集成电路中的另一电路节点。在图3A的非限制性实例中，显示导体108与缓冲器的输入相关联，该缓冲器与集成电路上的另一种装置相关联，例如多路复用器或其他电路，但本领域的普通技术人员将会知道，导体108可以是集成电路中的任何导体，希望使用本发明的ReRAM单元进行可编程连接。非限制性实例包括可编程或硬连线时钟或静态逻辑功能电路的输入和输出，集成电路中的硬连线专用功能电路的输入和输出，或集成电路的电路布线架构中的互连导体，该互连导体采用集成电路上可编程电路或硬连线电路之间的用户可编程连接。
第一编程晶体管110的漏极连接到导体112，该导体表示任何导体，诸如可编程布线资源，或FPGA中的一些电路元件的输出节点，或将连接到电路节点的其他集成电路，电路节点由使用ReRAM单元100的导体108表示。ReRAM装置102的离子源端部连接到导体112。第一编程晶体管110的源极连接到编程电压节点114，并且其栅极连接到字线116。
第二编程晶体管118的漏极连接到ReRAM装置102和104的公共固体电解质端部，其源连接到位线节点120处的编程电压，并且其栅极连接到字线122。第三编程晶体管124的漏极连接到ReRAM装置104的离子源端部和ReRAM装置106的离子源端部，其源连接到编程电压位线节点126，并且其栅极连接到字线128。第四编程晶体管130的漏极连接到ReRAM装置106的固体电解质端部与输入缓冲器108的栅极之间的公共连接，其源连接到位线节点132处的编程电压，并且其栅极连接到字线134。字线122、128和134可彼此共同连接，并且由，例如，单个多晶硅栅极材料条带配置。
现在参见图3B，横截面图示出了图2A的存储器单元100的具体实施的例示性实施方案。半导体基板或阱140包括扩散区142和144，该扩散区分别用作图3A的第二编程晶体管118的源极和漏极(在虚线3B内的图118中示出)。多晶硅线146形成图3A的晶体管118的栅极，并且还可用作如上所述的用于对存储器单元100进行编程的公共位线。源142连接到图3A的位线120。
触点148将晶体管118的漏极区域144连接到第一金属互连线的区段150，图3A的ReRAM装置102和104将在区段上形成。触点152将第一金属互连线的区段150连接到ReRAM装置102的固体电解质层154(示于图3B的虚线102内)。第一ReRAM装置102的离子源层156通过触点158连接到第二金属互连线的区段160。类似地，触点162将第一金属互连线的区段150连接到第二ReRAM装置104的固体电解质层164。第二ReRAM装置104的离子源层166通过触点168连接到第二金属互连线的区段170。本领域的普通技术人员将会知道，名称第一金属互连线和第二金属互连线是为了方便而使用的。
扩散区172和扩散区174分别用作图3A的晶体管124的源极和漏极(在虚线124内的图3B中示出)。多晶硅线176形成图3A的晶体管124的栅极，还可用作如上的用于对存储器单元100进行编程的公共位线。第三编程晶体管124的源极172连接到图3A的位线126。
第三编程晶体管124的漏极174通过触点178连接到第一金属互连线的区段180。触点182将第一金属互连线的区段180连接到第二金属互连线的区段170。触点184将第二金属互连线的区段170连接到第三ReRAM装置106的离子源层186。ReRAM装置106的固体电解质层188通过触点190连接到第一金属互连层的区段192。触点194将第一金属互连层的区段192连接到扩散区196，该扩散区充当第四编程晶体管130的漏极。第四编程晶体管130的源极198连接到图3A的位线132。多晶硅线200形成图3A的晶体管130的栅极，并且还可用作如上所述的用于对存储器单元100进行编程的公共位线134。
在图3B所示的具体实施例中，第一金属互连层(表示图3A中的导体108)的区段192通过触点202连接到栅极204，该栅极与诸如缓冲器的装置相关联，该装置如图3A中的非限制性实例所示。
图3A的编程晶体管110未示出在图3B的横截面图中，但本领域的普通技术人员将会知道，第二金属互连层的区段160可用作图3A中的导体112，其表示FPGA中的电路元件的输出节点，电路元件将连接到使用ReRAM单元100的另一电路节点。
通过对图3B的检查，用于制造本发明的ReRAM单元的方法对于集成电路设计人员而言是显而易见的。基本上，在集成电路中形成可编程连接的方法涉及形成第一金属互连层，该第一金属互连层至少具有彼此电绝缘的第一区段和第二区段；形成第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置，该第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置位于第一金属互连层的第一区段之上并与之电接触，第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置中的每一者均具有离子源层和固体电解质层，使得两个离子源层均与第一金属互连层的第一区段相邻；形成第三电阻式随机存取存储器装置，该第三电阻式随机存取存储器装置具有离子源层和固体电解质层并且位于第一金属互连层的第二区段之上并与其电接触，使得离子源层与第一金属互连层的第二区段相邻；在第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置之上形成第二金属互连层，该第二金属互连层至少具有彼此电绝缘的第一区段和第二区段，第二金属互连层的第一区段与第一电阻式随机存取存储器装置电接触，使得第一电阻式随机存取存储器装置的固体电解质层与第二金属互连层的第一区段相邻，第二金属互连层的第二区段与第二电阻式随机存取存储器装置和第三电阻式随机存取存储器装置电接触，使得第二电阻式随机存取存储器装置和第三电阻式随机存取存储器装置的固体电解质层与第二金属互连层的第二区段相邻。在另选实施方案中，各个ReRAM装置的离子源层和固体电解质层的位置可如本文所提出的颠倒。
最初，ReRAM存储器单元100中的所有ReRAM装置102、104和106将处于擦除(即，非导电)状态。优选首先编程ReRAM装置104和ReRAM装置106。通过在位线120和位线126之间施加编程电位(例如，约4V)，并且通过向字线122和字线128施加适当的电压来接通第二编程晶体管118和第三编程晶体管124，来编程ReRAM装置104。类似地，通过在位线126和位线132之间施加编程电位(例如，约4V)，并且通过向字线128和字线134施加适当的电压来接通第三编程晶体管124和第四编程晶体管130，来编程ReRAM装置106。可通过在位线114和位线120之间施加编程电位，并通过将适当电压施加到字线116和字线122来接通第一编程晶体管110和第二编程晶体管118来将其施加到ReRAM装置102，从而对ReRAM装置102进行编程。以与编程ReRAM装置102、104和106相同的方式来进行这些装置的擦除，不同的是编程电位的极性相反。电阻式随机存取存储器装置使用特定材料形成并且具有特定几何形状，用于为该电阻式随机存取存储器装置提供适当的电压电平、极性和时序下的程序和擦除电压的电路设计很好地在本领域的普通技术人员的水平内。
现在参见图4，示意图示出了电路220，该电路表示用于编程根据本发明的由ReRAM存储器单元配置的多路复用器中的ReRAM装置的示例性方案。本领域的普通技术人员将会知道，其他方案也是有可能的。
电路220包括4∶1多路复用器，该多路复用器具有如下输入：输入1(在附图标号222处指示)，输入2(在附图标号224处指示)，在附图标号(226)处指示的输入3和输入4(在附图标号228处指示)。多路复用器的输出在缓冲器232的输出处的附图标号230处指示。
通过编程在虚线234内指示并且包括ReRAM装置236、238和240的ReRAM存储器单元，参考标号222处的输入1可连接到输出缓冲器232的输入。通过编程在虚线242内指示并且包括ReRAM装置244、246和248的ReRAM存储器单元，参考标号224处的输入2可连接到输出缓冲器232的输入。通过编程在虚线250内指示并且包括ReRAM装置252、254和256的ReRAM存储器单元，参考标号226处的输入3可连接到输出缓冲器232的输入。通过编程在虚线260内指示并且包括ReRAM装置262、264和266的ReRAM存储器单元，参考标号228处的输入4可连接到输出缓冲器232的输入。在每种情况下，三个ReRAM装置分别对应图3A中所示的ReRAM装置102、104和106。相似地，晶体管(例如，268、270和272)对应于图3A中指示的第二编程晶体管、第三编程晶体管和第四编程晶体管，即晶体管272为图3A的第四编程晶体管，晶体管在图4中的四个ReRAM存储器单元234、242、250和260之间共享。晶体管296、298、300和302对应于图3A中指示的第一编程晶体管110，分别用于图4中指示的多路复用器输入222、224、226和228中的每一者。
在图4所示的实施方案中，字线286由晶体管268和晶体管270共享，字线288由晶体管274和晶体管276共享，字线290由晶体管278和晶体管280共享，并且字线292由晶体管282和晶体管284共享。如前，这不是必需的，但显著地简化了集成电路的金属线布局。分别显示分别用于第一编程晶体管296、298、300和302的字线304、306、308和310，以及公共第四编程晶体管272的源极处的MuxIn位线312。通过附图3A和附图3B中的讨论本领域的普通技术人员可以很容易地理解图4所示的电路配置的ReRAM存储器单元的编程和擦除过程。
现在参见图5，其示出了根据本发明的一个方面的多路复用器的例示性布局的顶视图。为了提供图5所示布局的理解，图5中已包括图4的横截面图中的附图标号，以示出从第二金属层的区段160处的多路复用器的第一输入到多路复用器的第一输入的ReRAM单元的第四编程晶体管的多晶硅栅极200的路径。本领域的普通技术人员将会知道，图5的顶视图中的所有特征不一定与图4的横截面图的对应特征横向对齐。
路径从第二金属互连器层的区段160通过ReRAM装置102(未示出的触点152和158)前进至第一金属互连层的区段150。从那里，路径通过ReRAM装置104(未示出触点162和168)前进至第二金属互连层的区段170。显示第一金属互连层的区段150通过触点148连接到第二编程晶体管118的漏极扩散144。将ReRAM装置106设置在第二金属互连器层的区段170和第一金属互连层的区段192之间(未示出触点186和190)。触点194将第一金属互连层的区段192连接到第四编程晶体管130的漏极扩散196。多晶硅线200形成第四编程晶体管130的栅极。显示第四编程晶体管的源极扩散198通过触点连接到由第二金属互连导体的区段形成的MuxIn位线312(示于图4中)。
现在参见图6，其示意图示出了可使用根据本发明的ReRAM单元来实现的四个输入的例示性LUT 320。LUT 320具有输入A(由附图标号322标识)，输入B(由附图标号324标识)，输入C(由附图标号326标识)和输入D(由附图标号328标识)。输入A、B、C和D的补充分别由反相器330、332、334和336生成。
LUT 320使用多组四个CMOS通道形成，第一组CMOS通道被示出在虚线338内。每组中的每个通道由一对n沟道晶体管和p沟道晶体管形成，如由并联连接的n沟道晶体管340和p沟道晶体管342所示。根据四个输入A、B、C和D的状态，每组四个通道可耦合在输入线和LUT的输出之间。
唯一地连接每个组的通道中的n沟道晶体管和p沟道晶体管的栅极到输入A、B、C和D以及它们的互补，以对十六分之一的状态布置进行解码。显示对输入(0000)、(0001)、(1110)和(1111)进行解码的CMOS通道组中的一组。因此，当输入A、B、C和D的状态均为0时，仅第一组342通道中的所有四个通道被接通，从而将输入线344连接到输出线346。输入线344分别使用ReRAM存储器单元352或ReRAM存储器单元354可编程地连接到线路348上的VDD或线路350上的GND。根据上述讨论，其他通道组(包括图6中未示出的通道组)的操作对于本领域的普通技术人员而言是直观而显而易见的，例如，通过编程一对ReRAM单元358和ReRAM单元360中的一者，一对ReRAM单元364和ReRAM单元366中的一者，以及一对ReRAM单元370和ReRAM单元372中的一者，当适当激活输入A、B、C和D寻址的通道组时，VDD或地线中的一者会从输入线356、362和368传递到输出线346。
通过对图6的检查，本领域的普通技术人员将会知道，未编程的ReRAM单元352或ReRAM单元354中的一者将具有在其上的整个VDD电压。由于这种情况，使用本文所公开的ReRAM存储器单元是有利的，因为即使存储器单元中的三个ReRAM存储器装置中的一者处于其编程状态，工作电压VDD的应力在其他两个ReRAM存储器装置之间共享。这降低了每个ReRAM装置上的干扰电压，从而降低了ReRAM存储器单元的故障率。
虽然已经示出和描述了本发明的实施方案和应用，但是对于本领域技术人员来说显而易见的是，在不脱离本文的发明构思的情况下，可以进行此上述更多的修改。因此，除了所附权利要求的实质之外，本发明不受限制。

Claims (19)

1.一种电阻式随机存取存储器单元，包括：
第一电阻式随机存取存储器装置，所述第一电阻式随机存取存储器装置具有离子源层和固体电解质层；
第二电阻式随机存取存储器装置，所述第二电阻式随机存取存储器装置具有离子源层和固体电解质层并且与所述第一电阻式随机存取存储器装置串联连接，使得两个离子源层或两个固体电解质层彼此相邻；和
第三电阻式随机存取存储器装置，所述第三电阻式随机存取存储器装置具有离子源层和固体电解质层并且与所述第一电阻式随机存取存储器装置和所述第二电阻式随机存取存储器装置串联连接；
其中，所述第一电阻式随机存取存储器装置、所述第二电阻式随机存取存储器装置和所述第三电阻式随机存取存储器装置被包括在单个电阻式随机存取存储器单元中。
2.根据权利要求1所述的电阻式随机存取存储器单元，其中所述第二电阻式随机存取存储器装置与所述第一电阻式随机存取存储器装置串联连接，使得两个离子源层彼此相邻。
3.根据权利要求1所述的电阻式随机存取存储器单元，其中所述第二电阻式随机存取存储器装置与所述第一电阻式随机存取存储器装置串联连接，使得两个固体电解质层彼此相邻。
4.根据权利要求1所述的电阻式随机存取存储器单元，其中所述第一电阻式随机存取存储器装置，所述第二电阻式随机存取存储器装置和所述第三电阻式随机存取存储器装置均形成在同一对相邻金属互连层的区段之间。
5.一种集成电路中的可编程电路配置，包括：
第一电路节点；
第二电路节点；
电阻式随机存取存储器单元，所述电阻式随机存取存储器单元连接在所述第一电路节点和所述第二电路节点之间，所述电阻式随机存取存储器单元包括：
第一电阻式随机存取存储器装置，所述第一电阻式随机存取存储器装置具有离子源层和固体电解质层；
第二电阻式随机存取存储器装置，所述第二电阻式随机存取存储器装置具有离子源层和固体电解质层并且与所述第一电阻式随机存取存储器装置串联连接，使得两个离子源层或两个固体电解质层彼此相邻；和
第三电阻式随机存取存储器装置，所述第三电阻式随机存取存储器装置具有离子源层和固体电解质层并且与所述第一电阻式随机存取存储器装置和所述第二电阻式随机存取存储器装置串联连接；
其中所述第一电阻式随机存取存储器装置、所述第二电阻式随机存取存储器装置和所述第三电阻式随机存取存储器装置被包括在单个电阻式随机存取存储器单元中。
6.根据权利要求5所述的可编程电路配置，其中所述第二电阻式随机存取存储器装置与所述第一电阻式随机存取存储器装置串联连接，使得两个离子源层彼此相邻。
7.根据权利要求5所述的可编程电路配置，其中所述第二电阻式随机存取存储器装置与所述第一电阻式随机存取存储器装置串联连接，使得两个固体电解质层彼此相邻。
8.根据权利要求5所述的可编程电路配置，其中所述第一电阻式随机存取存储器装置，所述第二电阻式随机存取存储器装置和所述第三电阻式随机存取存储器装置均形成在同一对相邻金属互连层的区段之间。
9.根据权利要求5所述的可编程电路配置，其中所述第一电路节点是可编程集成电路中的互连导体。
10.根据权利要求9所述的可编程电路配置，其中所述第二电路节点是可编程集成电路中的互连导体。
11.根据权利要求5所述的可编程电路配置，其中：
所述第一电路节点是多路复用器的输入节点；并且
所述第二电路节点是所述多路复用器的输出。
12.根据权利要求5所述的可编程电路配置，其中：
所述第一电路节点是承载表示逻辑电平的恒定电压的电路节点；并且
所述第二电路节点是查找表的可寻址节点。
13.根据权利要求5所述的可编程电路配置，其中：
所述第一电路节点是所述集成电路中的功能电路的输出节点；并且
所述第二电路节点是所述集成电路中的互连导体。
14.一种用于在集成电路中形成可编程连接的方法，包括：
形成第一金属互连层，所述第一金属互连层至少具有彼此电绝缘的第一区段和第二区段；
形成第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置，所述第一电阻式随机存取存储器装置和所述第二电阻式随机存取存储器装置位于所述第一金属互连层的所述第一区段上并与其电接触，所述第一电阻式随机存取存储器装置和所述第二电阻式随机存取存储器装置中的每一者均具有离子源层和固体电解质层，使得两个固体电解质层与所述第一金属互连层的所述第一区段相邻；
形成第三电阻式随机存取存储器装置，所述第三电阻式随机存取存储器装置具有离子源层和固体电解质层并且位于所述第一金属互连层的所述第二区段上并与其电接触，使得所述固体电解质层与所述第一金属互连层的所述第二区段相邻；以及
在所述第一电阻式随机存取存储器装置和所述第二电阻式随机存取存储器装置上形成第二金属互连层，所述第二金属互连层至少具有彼此互相电绝缘的第一区段和第二区段，所述第二金属互连层的所述第一区段与所述第一电阻式随机存取存储器装置电接触，使得所述第一电阻式随机存取存储器装置的所述离子源层与所述第二金属互连层的所述第一区段相邻，所述第二金属互连层的所述第二区段与所述第二电阻式随机存取存储器装置和所述第三电阻式随机存取存储器装置电接触，使得所述第二电阻式随机存取存储器装置和所述第三电阻式随机存取存储器装置的所述离子源层与所述第二金属互连层的所述第二区段相邻。
15.根据权利要求14所述的方法，其中形成第一金属互连层还包括形成与所述第一区段和所述第二区段电绝缘的第三区段，所述集成电路还包括：
在所述集成电路中形成第一编程晶体管，所述第一编程晶体管具有电连接到所述第二金属互连层的所述第一区段的漏极；
在所述集成电路中形成第二编程晶体管，所述第二编程晶体管具有电连接到所述第一金属互连层的所述第一区段的漏极；
在所述集成电路中形成第三编程晶体管，所述第三编程晶体管具有电连接到所述第二金属互连层的所述第二区段的漏极；以及
在所述集成电路中形成第四编程晶体管，所述第四编程晶体管具有电连接到所述第一金属互连层的所述第二区段的漏极。
16.根据权利要求14所述的方法，还包括：
形成第一布线互连导体，所述第一布线互连导体电连接到所述第二金属互连层的所述第一区段；以及
形成第二布线互连导体，所述第二布线互连导体电连接到所述第一金属互连层的所述第二区段。
17.一种用于在集成电路中形成可编程连接的方法，包括：
形成第一金属互连层，所述第一金属互连层至少具有彼此电绝缘的第一区段和第二区段；
形成第一电阻式随机存取存储器装置和第二电阻式随机存取存储器装置，所述第一电阻式随机存取存储器装置和所述第二电阻式随机存取存储器装置位于所述第一金属互连层的所述第一区段上并与其电接触，所述第一电阻式随机存取存储器装置和所述第二电阻式随机存取存储器装置中的每一者均具有离子源层和固体电解质层，使得两个离子源层与所述第一金属互连层的所述第一区段相邻；
形成第三电阻式随机存取存储器装置，所述第三电阻式随机存取存储器装置具有离子源层和固体电解质层并且位于所述第一金属互连层的所述第二区段上并与其电接触，使得所述离子源层与所述第一金属互连层的所述第二区段相邻；以及
在所述第一电阻式随机存取存储器装置和所述第二电阻式随机存取存储器装置上形成第二金属互连层，所述第二金属互连层至少具有彼此互相电绝缘的第一区段和第二区段，所述第二金属互连层的所述第一区段与所述第一电阻式随机存取存储器装置电接触，使得所述第一电阻式随机存取存储器装置的所述固体电解质层与所述第二金属互连层的所述第一区段相邻，所述第二金属互连层的所述第二区段与所述第二电阻式随机存取存储器装置和所述第三电阻式随机存取存储器装置电接触，使得所述第二电阻式随机存取存储器装置和所述第三电阻式随机存取存储器装置的所述固体电解质层与所述第二金属互连层的所述第二区段相邻。
18.根据权利要求17所述的方法，其中形成第一金属互连层还包括形成与所述第一区段和所述第二区段电绝缘的第三区段，所述集成电路还包括：
在所述集成电路中形成第一编程晶体管，所述第一编程晶体管具有电连接到所述第二金属互连层的所述第一区段的漏极；
在所述集成电路中形成第二编程晶体管，所述第二编程晶体管具有电连接到所述第一金属互连层的所述第一区段的漏极；
在所述集成电路中形成第三编程晶体管，所述第三编程晶体管具有电连接到所述第二金属互连层的所述第二区段的漏极；以及
在所述集成电路中形成第四编程晶体管，所述第四编程晶体管具有电连接到所述第一金属互连层的所述第二区段的漏极。
19.根据权利要求17所述的方法，还包括：
形成第一布线互连导体，所述第一布线互连导体电连接到所述第二金属互连层的所述第一区段；以及
形成第二布线互连导体，所述第二布线互连导体电连接到所述第一金属互连层的所述第二区段。
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