JP5686698B2 - 半導体装置 - Google Patents
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Description
本発明の実施の形態において、「ユニットセル」という概念が導入される。単一のユニットセルは、1ビットのデータの記憶に用いられる。ユニットセルに記録される1ビットデータは、以下、セルデータと参照される。
図5は、本実施の形態に係るユニットセル10を用いた半導体装置(半導体記憶装置)の構成の一例を示している。半導体装置は、セルアレイARRと制御回路100を備えている。
第1の使用例では、データ“0”が記録されている「0状態素子(未書き込み状態素子)」と、データ“1”が記録されている「1状態素子(書き込み状態素子)」とが、単一のユニットセル10内に混在している。つまり、単一のユニットセル10中のn個のアンチヒューズ素子AF−1〜AF−nは、少なくとも1個の0状態素子と、少なくとも1個の1状態素子とを含んでいる。有効素子40は当然、0状態素子あるいは1状態素子のいずれかである。セルデータが“0”の場合、有効素子40は0状態素子であり、セルデータが“1”の場合、有効素子40は1状態素子である。
選択ユニットセル10sにセルデータを書き込む際、制御回路100は、有効素子40がセルデータに応じた状態になり、且つ、0状態素子と1状態素子とが当該選択ユニットセル10sにおいて混在するように、データ書き込みを制御する。図7に示されるフローチャートを参照して、第1の使用例におけるデータ書き込み方法を説明する。
まず、制御回路100は、選択ユニットセル10s内のn個のアンチヒューズ素子AF−1〜AF−nのうちどれを有効素子40とするかを決定する。具体的には、制御回路100は、番号1〜nのうちのいずれかを「有効番号e」として決定し、アンチヒューズ素子AF−eを有効素子40とする。例えば、制御回路100は、選択ユニットセル10sのアドレス情報(選択ワード線WLsの番号X、選択ビット線BLsの番号Y)を用いた演算を実施し、それにより有効番号eを算出する。番号X、Yの他に、別の場所に記録したコードZあるいは外部から与えるコードZを、演算に組み込んでもよい。このようにして、制御回路100は、ユニットセル10毎に、有効番号eすなわち有効素子40を決定することができる。
次に、制御回路100は、データ“1”を書き込む対象である「書き込み対象素子」を、n個のアンチヒューズ素子AF−1〜AF−nの中から決定する。書き込み対象素子は1つであってもよいし、複数であってもよい。但し、選択ユニットセル10s内に0状態素子と1状態素子とが混在しなければならないので、書き込み対象素子の数は(n−1)以下である。書き込み対象素子以外のアンチヒューズ素子AFは、非書き込み対象素子である。
制御回路100は、書き込み対象素子に対して上述のデータ書き込み処理を実施し、書き込み対象素子の各々を書き込み状態(1状態)にする。このようにして、有効素子40がセルデータに応じた状態になり、且つ、0状態素子と1状態素子とが選択ユニットセル10sにおいて混在するようになる。尚、書き込み対象素子が複数の場合、良好な書き込み状態を実現するために、同時書き込みを行わずに、複数の書き込み対象素子に対して1つずつ順番に書き込みを行うことが好適である。
選択ユニットセル10sからセルデータを読み出す際の動作は、次の通りである。まず、制御回路100は、上述のデータ書き込み動作の場合と同様に、有効番号eすなわち有効素子40を決定する。
以上に説明されたように、第1の使用例によれば、選択ユニットセル10sからのデータ読み出し時、0状態素子と1状態素子の両方が選択される。従って、有効素子40が0状態素子か1状態素子か、すなわち、セルデータが“0”か“1”かは、外部から判別し難くなる。
第2の使用例では、有効素子40の数が2以上である。その一方で、0状態素子と1状態素子がユニットセル10内で混在している必要は必ずしもない。
選択ユニットセル10sにセルデータを書き込む際、制御回路100は、2以上の有効素子40の各々がセルデータに応じた状態になるように、データ書き込みを制御する。図10に示されるフローチャートを参照して、第2の使用例におけるデータ書き込み方法を説明する。
まず、制御回路100は、選択ユニットセル10s内のn個のアンチヒューズ素子AF−1〜AF−nの中から、2以上の有効素子40を決定する。有効番号eの決定方法は、第1の使用例の場合と同様である。
選択ユニットセル10sに記録されるセルデータが“1”の場合、制御回路100は、有効素子40に対して上述のデータ書き込み処理を実施し、有効素子40の各々を書き込み状態(1状態)にする。尚、良好な書き込み状態を実現するために、同時書き込みを行わずに、複数の有効素子40に対して1つずつ順番に書き込みを行うことが好適である。
一方、選択ユニットセル10sに記録されるセルデータが“0”の場合、制御回路100は、有効素子40以外のアンチヒューズ素子AFに対して上述のデータ書き込み処理を実施する。この場合、有効素子40の各々は、未書き込み状態(0状態)のままである。
選択ユニットセル10sからセルデータを読み出す際の動作は、次の通りである。まず、制御回路100は、上述のデータ書き込み動作の場合と同様に、2以上の有効番号eすなわち2以上の有効素子40を決定する。そして、制御回路100は、それら2以上の有効素子を“同時”に選択素子として選択する。
図12を参照して、第2の使用例による効果を説明する。図12において、横軸は、データ読み出し時に選択ビット線BLsと選択ソース線SLsとの間に印加される読み出し電圧を表し、縦軸は、電流値を表す。Icell[1]は、セルデータが“1”である場合に選択ユニットセル10s(選択ビット線BLs)を流れるセル電流である。Icell_Thは、センスアンプにおいてデータ“0”、“1”を識別するために最低限必要なセル電流Icell[1]のレベルである。Isubは、データ読み出し時に、単一の1状態素子のPウェル1を流れる基板電流である。Isub_Thは、特許文献5(US特許第5,940,545)に記載されている解析技術によって検出可能な最低発光強度に対応する基板電流である。つまり、基板電流IsubがIsub_Thを超えると、発光強度が検出可能なレベルに達し、記憶データが判明してしまう可能性がある。
図14は、既出の図4で示されたユニットセル10の平面レイアウトの一例を示している。ワード線WL及びサブワード線SWL−1〜SWL−4は、X方向に平行に形成されている。ビット線BL及びソース線SLは、Y方向に平行に形成されている。
図19は、本実施の形態に係るメモリセルアレイの更に他の構成例を示している。図19に示される例では、X方向に隣り合うユニットセル10−A、10−B間で、1本のソース線SLが共有されている。これにより、メモリセルアレイのレイアウト面積が削減される。
2 ゲート絶縁膜
3 ゲート電極
10 ユニットセル
20 セル選択トランジスタ
21 ゲート電極(ゲートポリシリコン)
22 ソース/ドレイン拡散層
23 ソース/ドレイン拡散層
30 記憶ユニット
31 抵抗変化型記憶素子
32 素子選択トランジスタ
34 ゲート電極(ゲートポリシリコン)
35 ソース/ドレイン拡散層
36 ソース/ドレイン拡散層
40 有効素子
51 ゲート電極(ゲートポリシリコン)
52 ヒューズ拡散層
100 制御回路
AF アンチヒューズ素子
N1 第1ノード(共通ノード)
N2 第2ノード
BL ビット線
SL ソース線
WL ワード線
SWL サブワード線
T1 第1端子
T2 第2端子
ARR セルアレイ
Claims (12)
- 1ビットのセルデータを記憶するユニットセルと、
制御回路と
を備え、
前記ユニットセルは、n個(nは2以上の整数)の抵抗変化型記憶素子を備え、
前記n個の抵抗変化型記憶素子のうち少なくとも1つが、前記セルデータが記録される有効素子であり、
前記セルデータの読み出し時、前記制御回路は、少なくとも前記有効素子を選択し、前記有効素子に記録されているデータを前記セルデータとして読み出し、
前記n個の抵抗変化型記憶素子は、データ0が記録されている0状態素子と、データ1が記録されている1状態素子の両方を含んでおり、
前記有効素子は、前記0状態素子と前記1状態素子のうち前記セルデータに応じたいずれか一方であり、
前記セルデータの読み出し時、前記制御回路は、前記n個の抵抗変化型記憶素子に含まれる複数の読み出し対象素子を順番に選択し、
前記複数の読み出し対象素子は、前記有効素子を含み、且つ、前記0状態素子と前記1状態素子の両方を含んでいる
半導体装置。 - 請求項1に記載の半導体装置であって、
前記複数の読み出し対象素子は、前記n個の抵抗変化型記憶素子の全てである
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記n個の抵抗変化型記憶素子の各々は、MOS型のアンチヒューズ素子である
半導体装置。 - 1ビットのセルデータを記憶するユニットセルと、
ワード線と、
ビット線と、
ソース線と
を備え、
前記ユニットセルは、
ゲートが前記ワード線に接続され、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方が第1ノードに接続された第1トランジスタと、
前記第1ノードと前記ソース線との間に並列に接続されたn組(nは2以上の整数)の記憶ユニットと
を備え、
前記n組の記憶ユニットの各々は、
第1端子と第2端子とを備え、前記第1端子が前記第1ノードに接続され、前記第2端子が第2ノードに接続された抵抗変化型記憶素子と、
ゲートがサブワード線に接続され、ソース及びドレインの一方が前記第2ノードに接続され、ソース及びドレインの他方が前記ソース線に接続された第2トランジスタと
を備える
半導体装置。 - 請求項4に記載の半導体装置であって、
前記n組の記憶ユニットは、
前記抵抗変化型記憶素子にデータ0が記録されている0状態ユニットと、
前記抵抗変化型記憶素子にデータ1が記録されている1状態ユニットと
を含んでいる
半導体装置。 - 請求項4又は5に記載の半導体装置であって、
前記抵抗変化型記憶素子は、MOS型のアンチヒューズ素子であり、
前記アンチヒューズ素子のゲート電極が、前記第1端子及び前記第2端子の一方であり、
前記アンチヒューズ素子の拡散層が、前記第1端子及び前記第2端子の他方である
半導体装置。 - 請求項6に記載の半導体装置であって、
前記アンチヒューズ素子の前記ゲート電極が、前記第1端子であり、
前記ゲート電極は、前記n個の記憶ユニット間で共通である
半導体装置。 - 請求項6又は7に記載の半導体装置であって、
前記アンチヒューズ素子の前記拡散層が、前記第2端子であり、且つ、前記第2トランジスタの前記ソース及びドレインの一方と共通である
半導体装置。 - 請求項4乃至8のいずれか一項に記載の半導体装置であって、
前記第1トランジスタのゲート電極は、隣り合うユニットセル間で共通である
半導体装置。 - 請求項4乃至9のいずれか一項に記載の半導体装置であって、
前記第2ノードは、分岐することなく、前記第2トランジスタの前記ソース及びドレインの一方と前記第2端子との間だけを電気的に接続する
半導体装置。 - 請求項4に記載の半導体装置であって、
前記ワード線と、前記ビット線と、前記ソース線と、前記サブワード線とに接続された制御回路を更に具備し、
前記ユニットセルは、1ビットのセルデータを記憶し、
前記n個の抵抗変化型記憶素子のうち少なくとも1つが、前記セルデータが記録される有効素子であり、
前記有効素子の数は2以上であり、
前記セルデータの読み出し時、前記制御回路は、前記2以上の有効素子を同時に選択するように前記ワード線と前記サブワード線を駆動し、前記2以上の有効素子のそれぞれを流れる素子電流の和に基づいて前記セルデータの判定を行う
半導体装置。 - 請求項5に記載の半導体装置であって、
前記ワード線と、前記ビット線と、前記ソース線と、前記サブワード線とに接続された制御回路を更に具備し、
前記ユニットセルは、1ビットのセルデータを記憶し、
前記n個の抵抗変化型記憶素子のうち少なくとも1つが、前記セルデータが記録される有効素子であり、
前記セルデータの読み出し時、前記制御回路は、前記n個の抵抗変化型記憶素子に含まれる複数の読み出し対象素子を順番に選択するように前記ワード線と前記サブワード線を駆動し、
前記複数の読み出し対象素子は、前記有効素子を含み、且つ、前記0状態ユニットと前記1状態ユニットの両方を含んでいる
半導体装置。
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