JP2007133930A - 記憶装置のベリファイ方法 - Google Patents
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Abstract
【解決手段】メモリセルを複数有する記憶装置に対してベリファイ動作を行う際に、情報を記録するべき所定のメモリセル5のアドレス配線12に所定の電圧を印加するプリチャージ過程を、メモリセル5に情報を記録する記録過程において、アドレス配線12にこのプリチャージ過程の所定の電圧を印加することにより同時に行って、その後にアドレス配線12の電位を検出する検出過程を行う。
【選択図】図3
Description
特に、携帯電話装置を含む、携帯用の端末装置には、メモリとしてフラッシュメモリが多く用いられている。
書き込み動作においては、選択して書き込みを行うセル(選択セル)に対応するコントロールゲート線、図10Aの場合はコントロールゲート線7にのみ、他のゲート線の電位(7V)とは異なる書き込み電位(選択ゲート線1と同じ20V)が印加され、書き込み信号によってスイッチがオンになることにより、このコントロールゲート線7に接続された選択セルに書き込みが行われる。
なお、選択ゲート線2には0Vが印加されて、ゲートがオフ状態となっている。
ベリファイ動作においては、選択してベリファイを行う選択セルに対応するコントロールゲート線、図10Bの場合はコントロールゲート線7にのみ、他のゲート線の電位(5V)とは異なるベリファイ用の電位Vverify(〜0V)が印加され、プリチャージ信号により第1のスイッチがオンになることにより、電源からビット線にプリチャージが行われる(以下、プリチャージ過程とする。)。その後、第1のスイッチがオフになり、センス信号により第2のスイッチがオンになることにより、選択セルの状態に対応した信号がセンスアンプにおいて検出される(以下、検出過程とする。)。
その後、センス信号がオンになり検出過程が行われるが、書き込みが成功している場合には、徐々にビット線電位が下がっていくのに対して、書き込みが失敗している場合には、ビット線電位が急降下する。これにより、書き込みが成功しているか、失敗しているかを確認することができる。
この可変抵抗素子の膜構成は、例えば、図12Aの断面図に示すように、2つの電極101,102の間に導体膜103と絶縁体膜104を持つ膜構成になっている。導体膜103から絶縁体膜104に向かって電流Iが流れるように電圧をかけると、可変抵抗素子105が低抵抗に変化してデータが書き込まれ、絶縁体膜104から導体膜103に向かって電流が流れるように電圧をかけると、可変抵抗素子105が高抵抗に変化してデータが消去される。
この可変抵抗素子105の回路シンボルを図12Bに示す。図12Bに示す回路シンボルにおいて、矢印の向きが上向きであることが、図12Aの電流Iの向きが上向きであることに対応している。
また、抵抗変化によるデータ書き込み速度を例えば5ナノ秒程度と速くすることができ、また低電圧(例えば1V程度)かつ低電流(例えば20μA程度)で動作させることができるという利点を有する。
図13A及び図13Bに示すように、メモリセルはそれぞれ可変抵抗素子105に置き換えられているため、図10A及び図10Bにあったコントロールゲート線は不要となる。
図13Aに示す書き込み動作に関わる等価回路では、ビット線BLに対してスイッチS111を介して選択セルの可変抵抗素子105に書き込み電圧Vwriteを印加するための電源が接続されている。また、選択トランジスタTrとそのゲートに接続される選択ワード線WLが設けられている。
図13Bに示すベリファイ動作に関わる等価回路(読み出し動作の場合も同様の回路が使用される)では、プリチャージ過程においてスイッチS112を介してビット線BLに読み出し電圧Vreadが印加される構成となっている。
その他の回路部品は、図10A及び図10Bの等価回路とほぼ同様となっている。
そして、書き込みが成功しているときには、可変抵抗素子105が低抵抗になっているため、スイッチS112に印加されるプリチャージ信号がオフになると、可変抵抗素子105の抵抗値と読み出し負荷Rの抵抗値との比に対応した、読み出し電圧Vreadよりも低い一定電位に変化する。
一方、書き込みが失敗しているときには、可変抵抗素子105が充分低抵抗になっていないため、抵抗値が高く読み出し負荷Rよりも充分高い抵抗値となっており、スイッチS112に印加されるプリチャージ信号がオフになっても、電位があまり下がらない。
即ち、この可変抵抗素子105を使用した場合には、書き込みの成功/失敗とビット線電位の変化との関係が図11とは逆になっている。
従って、この可変抵抗素子105を使用したメモリにおいても、フラッシュメモリで行われている従来手法と同様のベリファイ動作を行うと、トータルの書き込み時間が長くなるという欠点がある。
また、回路構成を簡略化することが可能になるため、記憶装置の小型化やさらなる集積化を図ることが可能になる。
この可変抵抗素子5は、2つの電極1,2の間に導体膜3と絶縁体膜4を持つ膜構成になっている。即ち、図11Aに示した可変抵抗素子105と同様の膜構成である。
また、この可変抵抗素子5の回路シンボルを図1Bに示す。図1Bに示す回路シンボルにおいて、矢印の向きが上向きであることが、図1Aの電流Iの向きが上向きであることに対応している。
また、絶縁体膜4の材料としては、例えば、アモルファスGd2O3や、SiO2等の絶縁体が挙げられる。
従って、電極1,2間に、絶縁体膜4側の電極2が低電位になるように電圧を加えると、金属元素のイオンが電極2に引き寄せられて、絶縁体膜4内に入っていく。そして、イオンが電極2まで到達すると、上下の電極1,2間が導通して抵抗値が下がることになる。このようにして、可変抵抗素子5へのデータ(情報)の書き込みが行われる。
一方、電極1,2間に、導体膜3側の電極1が低電位になるように電圧を加えると、金属元素がイオン化して電極1に引き寄せられて、絶縁体膜4から抜けていくため、上下の電極1,2間の絶縁性が増して、抵抗値が上がることになる。このようにして、可変抵抗素子5に対してデータ(情報)の消去が行われる。
実際には、絶縁体膜4中の金属元素のイオンの量によって、絶縁体膜4の抵抗値が変化しているので、絶縁体膜4を情報が記憶・保持される記憶層とみなすことができる。
図2に示すように、選択セルの可変抵抗素子5に対してビット線12(BL)と選択トランジスタTrが接続され、選択トランジスタTrのゲートに選択ワード線11(WL)が接続されている。
ビット線12(BL)の可変抵抗素子5とは反対側には、2つのスイッチS1,S2と読み出し負荷Rとが接続されている。スイッチS1及び読み出し負荷Rには、電圧を印加するための電源を切り替えるためのスイッチSvが接続されている。このスイッチSvによって、ビット線12(BL)に印加される電圧が、書き込み電圧Vwrite、消去電圧Verase、読み出し電圧Vreadのいずれかに切り替えられる。
スイッチS2には、センスアンプ13が接続されている。
そして、基準電位を供給する電源として、3つの電源が設けられており、それぞれ、書き込み用基準電位Vref−write、消去用基準電位Vref−erase、読み出し用基準電位Vref−readを供給する。
図3Aに示すように、書き込み信号によりスイッチS1がオン・オフされ、センス信号によりスイッチS2がオン・オフされる。また、スイッチS3は、書き込み用の基準電圧Vref−writeを供給する電源に接続されている。
本実施の形態では、ベリファイ動作を行うためにビット線12(BL)に電圧を印加する所謂プリチャージ過程を、書き込み過程で行っている。即ち、プリチャージ過程を書き込み過程と兼用して同時に行っている。これにより、書き込み過程の後にセンス信号をオンにして検出過程を行うことで、ベリファイ動作を実行することができる。
従って、書き込み動作が書き込み過程と検出過程とから構成されることになり、書き込み過程と、書き込み過程の後にプリチャージ過程及び検出過程を行うベリファイ動作とからなる従来の書き込み動作と比較して、書き込み動作のトータルの時間を短縮することができる。
なお、書き込みの成功/失敗の状態によるビット線12(BL)の電位の変化は、図14と同様になっている。
そして、書き込み用の基準電位Vref−writeを、予めこれらの電位の間に設定しておけば、センスアンプ13において、書き込みの成功/失敗に応じた出力が得られるので、書き込みが正しく行われているかを確認することができる。
図4Aに示すように、消去信号によりスイッチS1がオン・オフされ、センス信号によりスイッチS2がオン・オフされる。また、スイッチS3は、消去用の基準電圧Vref−eraseを供給する電源に接続されている。
本実施の形態では、ベリファイ動作を行うためにビット線12(BL)に電圧を印加する所謂プリチャージ過程を、消去のためにビット線12(BL)に消去電圧Veraseを印加する消去過程で行っている。即ち、プリチャージ過程を消去過程と兼用して同時に行っている。これにより、消去過程の後にセンス信号をオンにして検出過程を行うことで、ベリファイ動作を実行することができる。
従って、消去動作が消去過程と検出過程とから構成されることになり、消去過程と、消去過程の後にプリチャージ過程及び検出過程を行うベリファイ動作とからなる消去動作を行った場合と比較して、消去動作のトータルの時間を短縮することができる。
即ち、Vcommonから消去過程で消去電圧Veraseに下げた後、消去が成功している場合には、可変抵抗素子5が高抵抗に変化しているため、消去信号をオフにしても電位があまり変化しない。消去が失敗している場合には、可変抵抗素子5が充分に高抵抗になっておらず、抵抗値が低い状態であるため、読み出し負荷Rの抵抗値との比に対応した一定電位に上昇する。
そして、消去用の基準電位Vref−eraseを、予めこれらの電位の間に設定しておけば、センスアンプ13において、消去の成功/失敗に応じた出力が得られるので、消去が正しく行われているかを確認することができる。
図5Aに示すように、読み出し動作では、プリチャージ信号によりスイッチS1がオン・オフされ、センス信号によりスイッチS2がオン・オフされる。また、スイッチS3は、読み出し用の基準電圧Vref−readを供給する電源に接続されている。
本実施の形態では、読み出し動作を、ビット線12(BL)をプリチャージする過程と、ビット線12(BL)の電位をセンスする過程とから、構成する。
ビット線12(BL)をプリチャージする過程では、図5Bに示すように、プリチャージ信号がオンになることにより、ビット線12(BL)に読み出し電圧Vreadがプリチャージ用の電圧として供給される。
ビット線12(BL)の電位をセンスする過程では、図5Bに示すように、センス信号がオンになることにより、可変抵抗素子5の抵抗値の状態(低抵抗/高抵抗)によって決まる、メモリセルに記録された情報の内容が、読み出される。
情報の内容が“1”のときには、可変抵抗素子5の抵抗値が低抵抗であるため、可変抵抗素子5の抵抗値と読み出し負荷Rの抵抗値との比に対応する一定の電位に変化する。
情報の内容が“0”のときには、可変抵抗素子5の抵抗値が高抵抗であるため、プリチャージ信号がオフになっても、電位の変化が小さい。
そして、読み出し用の基準電位Vref−readを、予めこれらの電位の間に設定しておけば、センスアンプ13において、メモリセルに記録された情報の内容(“1”/“0”)に応じた出力が得られる。これにより、メモリセルに記録された情報を読み出すことができる。
|Vread−Vcommon|<|Vwrite−Vcommon| (1)
かつ、
|Vread−Vcommon|<|Verase−Vcommon| (2)
を満たすように設定する必要がある。
従って、高速に動作する記憶装置を実現することができる。
これにより、記憶装置の小型化やさらなる集積化を図ることが可能になる。
これにより、センスアンプやその前段のスイッチを、読み出し動作用とベリファイ動作用とで別々に設けてそれぞれに基準電位用の電源を接続した構成と比較して、回路構成を簡略化することが可能になる。
図8Aに示す等価回路では、スイッチS1,S2及び読み出し負荷Rとビット線12(BL)との間に、トランジスタから成るクランプ回路14が設けられている。クランプ回路14のトランジスタのゲートには、スイッチS11を介して共通電位Vcommonが接続され、スイッチS12を介してクランプ用の電圧Vclampとクランプ回路(トランジスタ)14のソース・ゲート電圧Vgsとの和の電圧を供給する電源が接続されている。
そして、スイッチS11には、スイッチS1をオン・オフする書き込み信号が同時に供給される構成となっており、書き込み信号によってスイッチS11がオン・オフされる。
また、スイッチS12には、スイッチS2をオン・オフするセンス信号が同時に供給される構成となっており、センス信号によってスイッチS12がオン・オフされる。
その他の部分は、図3Aに示した等価回路とほぼ同じ構成である。
図8Aの等価回路における負荷電位Vloadの、書き込み動作における電位変化を、図8Bに示す。
書き込み過程兼プリチャージ過程では、書き込み信号がオンになることにより、スイッチS1及びスイッチS11がオンになる。これにより、クランプ回路(トランジスタ)14のゲートにはVddが供給されるためクランプ回路14はスイッチS1とビット線とを短絡するスイッチとして動作する。このとき、ビット線12(BL)の電位及び負荷電位Vloadは、書き込み電圧Vwriteとなる。
検出過程では、センス信号がオンになることにより、スイッチS2及びスイッチS12がオンになる。これにより、クランプ回路(トランジスタ)14のゲートには、クランプ用の電圧Vclampとクランプ回路(トランジスタ)14のソース・ゲート電圧Vgsとの和の電圧Vclamp+Vgsが供給されるため、クランプ回路14が動作して、ビット線12(BL)の電位がクランプ用の電圧Vclampに変化する。また、負荷電位Vloadは、図3Bのビット線電位と同様に変化する。
従って、高速に動作する記憶装置を実現することができる。また、記憶装置の小型化やさらなる集積化を図ることが可能になる。
図9Aに示す等価回路では、スイッチS1,S2及び読み出し負荷Rとビット線12(BL)との間に、トランジスタから成るクランプ回路14が設けられている。クランプ回路14のトランジスタのゲートには、スイッチS21を介して書き込み電圧Vwriteとクランプ回路(トランジスタ)14のソース・ゲート電圧Vgsとの和の電圧を供給する電源が接続されている。スイッチS1にはプリチャージの電圧Vpを供給する電源が接続されている。
そして、スイッチS1には、書き込み信号の代わりにプリチャージ信号が供給される構成となっている。
スイッチS21には、書き込み信号が供給される構成となっており、書き込み信号によってスイッチS21がオン・オフされる。
その他の部分は、図3Aに示した等価回路とほぼ同じ構成である。
図9Aの等価回路における負荷電位Vloadの、書き込み動作における電位変化を、図9Bに示す。
書き込み過程兼プリチャージ過程では、書き込み信号及びプリチャージ信号がオンになることにより、スイッチS1及びスイッチS21がオンになる。これにより、クランプ回路(トランジスタ)14のゲートには書き込み電圧Vwriteとクランプ回路(トランジスタ)14のソース・ゲート電圧Vgsとの和が供給されるため、クランプ回路14が動作して、ビット線12(BL)の電位は書き込み電圧Vwriteとなる。また、負荷電位Vloadは、プリチャージ電圧Vpとなる。
検出過程では、プリチャージ信号がオフになり、センス信号がオンになる。書き込み信号はオンのままである。これにより、スイッチS2及びスイッチS21がオンになるため、クランプ回路(トランジスタ)14は動作したままで、ビット線12(BL)の電位は書き込み電圧Vwriteとなる。一方、負荷電位Vloadは、書き込みの成功/失敗の状態に対応して、図8Bの負荷電位Vloadと同様に変化する。
即ち、プリチャージ過程は書き込み過程と同時に行われており、検出過程は書き込み過程と同時ではなく、書き込み過程終了後に行われている。
従って、高速に動作する記憶装置を実現することができる。また、記憶装置の小型化やさらなる集積化を図ることが可能になる。
本発明は、メモリセルに対応するアドレス配線(ビット線等)に電圧を印加して情報の記録を行う記憶装置全般に適用することが可能である。
その他の構成の可変抵抗素子であっても、本発明を適用することが可能である。
Claims (7)
- メモリセルを複数有する記憶装置に対して、情報を記録するべき所定の前記メモリセルにおいて情報の記録が正しく実行されたことを確認するベリファイ動作を行う方法であって、
アドレス配線を選択することにより選択された、情報を記録するべき所定のメモリセルにおいて、前記アドレス配線に対して直接又は間接に所定の電圧を印加するプリチャージ過程と、前記アドレス配線の電位を直接又は間接に検出する検出過程とから、前記ベリファイ動作が構成され、
前記メモリセルに情報を記録する記録過程において、前記アドレス配線に対して直接又は間接に前記所定の電圧を印加することにより、前記記録過程と前記プリチャージ過程とを同時に行う
ことを特徴とする記憶装置のベリファイ方法。 - 前記アドレス配線の電位を検出するために、基準電位との比較結果を出力する構成のセンスアンプが設けられ、前記センスアンプを、記録された情報を読み出す読み出し動作と前記ベリファイ動作とにおいて兼用し、かつ前記読み出し動作と前記ベリファイ動作とで前記基準電位を切り替えることを特徴とする請求項1に記載の記憶装置のベリファイ方法。
- 抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する不揮発性の可変抵抗素子により前記メモリセルが構成されていることを特徴とする請求項1に記載の記憶装置のベリファイ方法。
- 前記メモリセルが、前記可変抵抗素子と選択トランジスタとによって構成されていることを特徴とする請求項3に記載の記憶装置のベリファイ方法。
- 前記メモリセルが、前記可変抵抗素子と前記選択トランジスタとの直列回路で構成され、前記選択トランジスタのゲートにアドレス配線が接続されていることを特徴とする請求項4に記載の記憶装置のベリファイ方法。
- 前記可変抵抗素子が、2つの電極の間に、絶縁体から成る記憶層を有し、前記記憶層に接する層内に、或いは、前記記憶層内に、イオン化が容易な金属元素が含有されている構成であることを特徴とする請求項3に記載の記憶装置のベリファイ方法。
- 前記金属元素が、Cu,Ag,Znから選ばれる1つ以上の元素であることを特徴とする請求項6に記載の記憶装置のベリファイ方法。
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Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009259336A (ja) * | 2008-04-16 | 2009-11-05 | Spansion Llc | 半導体装置及びその制御方法 |
JP2010198702A (ja) * | 2009-02-26 | 2010-09-09 | Sony Corp | 抵抗変化型メモリデバイスおよびその動作方法 |
CN101872643A (zh) * | 2009-04-22 | 2010-10-27 | 索尼公司 | 可变电阻存储器器件及其操作方法 |
JP2010250920A (ja) * | 2009-04-14 | 2010-11-04 | Hynix Semiconductor Inc | 不揮発性半導体メモリ回路 |
JP2010267361A (ja) * | 2009-05-15 | 2010-11-25 | Hynix Semiconductor Inc | 相変化メモリ装置 |
JP2011034638A (ja) * | 2009-08-03 | 2011-02-17 | Sony Corp | 半導体メモリデバイスおよびその動作方法 |
JP2011034604A (ja) * | 2009-07-29 | 2011-02-17 | Sony Corp | 抵抗変化型メモリデバイスおよびその動作方法 |
JP2011187145A (ja) * | 2010-03-11 | 2011-09-22 | Sony Corp | 不揮発性記憶装置及びデータ書き込み方法 |
JP2011198439A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 半導体記憶装置およびその制御方法 |
CN102270505A (zh) * | 2011-06-24 | 2011-12-07 | 北京时代全芯科技有限公司 | 相变存储单元及相变存储器 |
CN102637454A (zh) * | 2011-02-15 | 2012-08-15 | 索尼公司 | 存储设备和用于操作该存储设备的操作方法 |
CN103035289A (zh) * | 2011-10-07 | 2013-04-10 | 夏普株式会社 | 半导体存储装置及半导体装置 |
JP2013084341A (ja) * | 2013-02-08 | 2013-05-09 | Spansion Llc | 半導体装置及びその制御方法 |
JP2014053522A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 記憶装置 |
US9286977B2 (en) | 2013-08-29 | 2016-03-15 | Micron Technology, Inc. | Semiconductor device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005267837A (ja) * | 2004-02-20 | 2005-09-29 | Renesas Technology Corp | 半導体装置 |
-
2005
- 2005-11-08 JP JP2005323875A patent/JP4867297B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005267837A (ja) * | 2004-02-20 | 2005-09-29 | Renesas Technology Corp | 半導体装置 |
Cited By (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009259336A (ja) * | 2008-04-16 | 2009-11-05 | Spansion Llc | 半導体装置及びその制御方法 |
JP2010198702A (ja) * | 2009-02-26 | 2010-09-09 | Sony Corp | 抵抗変化型メモリデバイスおよびその動作方法 |
US8335117B2 (en) | 2009-02-26 | 2012-12-18 | Sony Corporation | Memory device with inhibit control sections |
JP2010250920A (ja) * | 2009-04-14 | 2010-11-04 | Hynix Semiconductor Inc | 不揮発性半導体メモリ回路 |
CN101872643A (zh) * | 2009-04-22 | 2010-10-27 | 索尼公司 | 可变电阻存储器器件及其操作方法 |
JP2010257506A (ja) * | 2009-04-22 | 2010-11-11 | Sony Corp | 抵抗変化型メモリデバイスおよびその動作方法 |
CN101872643B (zh) * | 2009-04-22 | 2013-02-27 | 索尼公司 | 可变电阻存储器器件及其操作方法 |
US8223530B2 (en) | 2009-04-22 | 2012-07-17 | Sony Corporation | Variable-resistance memory device and its operation method |
JP2010267361A (ja) * | 2009-05-15 | 2010-11-25 | Hynix Semiconductor Inc | 相変化メモリ装置 |
US8077497B2 (en) | 2009-07-29 | 2011-12-13 | Sony Corporation | Resistive memory device and operating method thereof |
JP2011034604A (ja) * | 2009-07-29 | 2011-02-17 | Sony Corp | 抵抗変化型メモリデバイスおよびその動作方法 |
US8238138B2 (en) | 2009-08-03 | 2012-08-07 | Sony Corporation | Semiconductor memory device and its operation method |
CN101989454A (zh) * | 2009-08-03 | 2011-03-23 | 索尼公司 | 半导体存储器件及其操作方法 |
CN101989454B (zh) * | 2009-08-03 | 2013-12-18 | 索尼公司 | 半导体存储器件及其操作方法 |
JP2011034638A (ja) * | 2009-08-03 | 2011-02-17 | Sony Corp | 半導体メモリデバイスおよびその動作方法 |
JP2011187145A (ja) * | 2010-03-11 | 2011-09-22 | Sony Corp | 不揮発性記憶装置及びデータ書き込み方法 |
JP2011198439A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 半導体記憶装置およびその制御方法 |
EP2490223A2 (en) | 2011-02-15 | 2012-08-22 | Sony Corporation | Storage apparatus and operation method for operating the same |
US8570787B2 (en) | 2011-02-15 | 2013-10-29 | Sony Corporation | Storage apparatus and operation method for operating the same |
JP2012169011A (ja) * | 2011-02-15 | 2012-09-06 | Sony Corp | 記憶装置およびその動作方法 |
US8842463B2 (en) | 2011-02-15 | 2014-09-23 | Sony Corporation | Storage apparatus and operation method for operating the same |
CN102637454A (zh) * | 2011-02-15 | 2012-08-15 | 索尼公司 | 存储设备和用于操作该存储设备的操作方法 |
CN102270505A (zh) * | 2011-06-24 | 2011-12-07 | 北京时代全芯科技有限公司 | 相变存储单元及相变存储器 |
US9042156B2 (en) | 2011-10-07 | 2015-05-26 | Sharp Kabushiki Kaisha | Semiconductor memory device and semiconductor device |
JP2013084324A (ja) * | 2011-10-07 | 2013-05-09 | Sharp Corp | 半導体記憶装置及び半導体装置 |
CN103035289A (zh) * | 2011-10-07 | 2013-04-10 | 夏普株式会社 | 半导体存储装置及半导体装置 |
TWI493550B (zh) * | 2011-10-07 | 2015-07-21 | 夏普股份有限公司 | 半導體記憶裝置及半導體裝置 |
CN103035289B (zh) * | 2011-10-07 | 2015-11-18 | 夏普株式会社 | 半导体存储装置及半导体装置 |
JP2014053522A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 記憶装置 |
JP2013084341A (ja) * | 2013-02-08 | 2013-05-09 | Spansion Llc | 半導体装置及びその制御方法 |
US9286977B2 (en) | 2013-08-29 | 2016-03-15 | Micron Technology, Inc. | Semiconductor device |
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