TWI443670B - 電阻改變式記憶體胞架構及其操作方法 - Google Patents

電阻改變式記憶體胞架構及其操作方法 Download PDF

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Description

電阻改變式記憶體胞架構及其操作方法
本發明大致上係關於記憶體裝置之領域，且詳言之，係關於與電阻改變式非揮發性(non-volatile)記憶體有關之裝置、架構與方法。
快閃記憶體與其他形式之電子記憶體裝置係由可個別儲存和提供資料存取之記憶體胞所構成。第一代類型記憶體胞儲存被稱為位元之單一二進位資料片(binary piece of information)，該位元具有兩個可能的狀態其中之一。一般組構成多個記憶胞單元例如包含8個記憶體胞之位元組(bytes)與可包含16個或更多個此種記憶體胞(通常由多個8個記憶體胞配置成)之字元(word)。這種記憶體裝置架構藉由寫入特定組之記憶體胞(有時稱之為程式化記憶體胞，於此部分該資料可在讀取運作中被讀出)來執行資料儲存。除了程式化(有時被稱為寫入)與讀取運作以外，在記憶體裝置中之記憶體胞群可被抹除(erased)，其中在群裡的每一個記憶體胞被設定至已知的初始狀態(例如，狀態"1")。
典型的單一記憶體胞包含一種適合用以儲存位元資料之半導體結構。例如，很多習知的記憶體胞包括一種可保存二進位資料片之金屬氧化半導體(MOS)裝置。該抹除、程式化與讀取運作通常藉由將適當的電壓施加於該金屬氧化半導體(MOS)裝置之特定端子來實現。在抹除或程 式化運作中提供電壓藉以產生電荷儲存於該單元記憶胞或從該單元記憶胞中移除。在讀取運作中，施加適當電壓用以產生電流流入該記憶體胞，其中這些電流的數量代表儲存於記憶體胞中資料之數值。為了確定儲存於記憶胞中之資料，該記憶體裝置包括用以感測所得記憶體胞電流(resulting cell current)之適當電路，該電流被供應於該裝置之資料匯流排端子用以藉由該記憶體裝置所採用系統中之其他裝置來存取資料。
快閃記憶體是一種不需要電源就可以修改或保存其內容之非揮發性記憶體。習知的單一位元快閃記憶體被組構成一種記憶體胞結構，其中資料之單一位元被儲存於每一個快閃記憶體胞中。這種快閃記憶胞之每一記憶胞均包含一種在基板或摻雜井(doped well)中具有源極、汲極與通道之電晶體結構，而閘極儲存結構(gate storage structure)也覆置於該通道上。該閘極儲存結構可包含形成於摻雜井表面之介電層(dielectric layers)。該介電層通常是一種多層絕緣體例如具有兩氧化層夾住一氮化層之氧化物-氮化物-氧化物層(oxide-nitride-oxide layer)。
已出現之新一代非揮發性記憶體稱為電阻改變式記憶體，其中採用一種可變電阻來確定記憶胞之狀態。這種電阻改變式記憶體裝置具有一些優點可以減少記憶胞之尺寸，因而能改善記憶胞的密度，因此降低記憶體成本。
一個電阻改變式單元記憶胞記憶胞之範例的先前技術顯示於先前技術之第1圖的參考數字10。於第1圖中， 該單元記憶胞10包含耦合於位元線14與選擇電晶體16間之一種電阻改變式記憶體元件12。該選擇電晶體16具有耦合於字元線20之閘極端18，且該選擇電晶體16被耦合於該記憶體元件12與例如接地的共同源極電位22之間。第1圖先前技術之單元記憶胞10被配置於某個稱為NOR形陣列架構上。在該NOR形架構中，複數個單元記憶胞10如圖示被耦合於沿著單一位元線14上，且耦接於地。另外，提供複數個位元線或行，而諸字元線20或列延長實質垂直於該等位元線。延長的字元線20耦合於不同位元線之各自的單元記憶胞。於前述方法中，其中藉由定址單一字元線，而可同時定址複數個記憶胞，那些耦合於定址之字元線上不同位元線之單元記憶胞也被定址。這個同時定址行為有時被稱為頁面模式。
一個電阻改變式單元記憶胞10之範例截面圖顯示於先前技術之第2圖。該單元記憶胞包含具有一個耦合於該字元線20(未顯示)之閘電極18之選擇電晶體16。該電晶體16具有源極與汲極區，其中該源極區24耦合於共同源極電位22，且該汲極26耦合於通過導電接點(conductive contact)28之該電阻改變式記憶體元件12。該電阻改變式記憶體元件12接著耦合於通過另一導電接點30之覆蓋位元線14。前述之布線相當緊密且有益地提供一種相當高密度之非揮發性記憶體架構。
於非揮發性記憶體技術中提供進一步的改良是大家一直希望達成的。
以下所提出之簡易摘要係為了能提供本發明之一些態樣的基本瞭解。此摘要並不是本發明之廣泛概觀，也不是試圖去定義本發明之重要或關鍵元件，更不是要描述本發明之範疇。相反地，此摘要之主要目的係以簡易之形式顯示本發明之一些概念作為後面提出之更詳細說明的序言。
根據本發明之一態樣，揭露一種電阻改變式記憶體單元記憶胞，且包括可操作關聯於感測位元線之電流控制組件。該單元記憶胞進一步包括耦合於該電流控制組件與字元線間之電阻改變式記憶體元件。
根據本發明之另一態樣，提供一種電阻改變式記憶體，包括一種耦合於感測位元線之電流控制組件，與一種耦合於該電流控制組件與字元線間之電阻改變式記憶體元件。該記憶體進一步包括耦合於該感測位元線之讀取感測電路，且該感測位元線被配置以確定電阻改變式記憶體元件之狀態。再進一步，該記憶體包括可操作耦合於該電流控制組件之控制端之控制電路。該控制電路被配置用以當該電流控制組件把一狀態寫入該電阻改變式記憶體元件時，將複數個不同控制信號其中之一提供予該電流控制組件。該電流控制組件對該電阻改變式記憶體元件提供局部電流控制且因此能提供獨立於位元線電容之可靠的程式化動作。
根據本發明之再另一態樣，提供一種電阻改變式記憶 體陣列架構包括一種電阻改變式單元記憶胞記憶胞之陣列。每一個單元記憶胞包括電流控制組件與可操作耦合於該電流控制組件之電阻改變式記憶體元件。該陣列被配置成行與列，其中單元記憶胞至少二相鄰的行耦合於共同感測位元線。控制線個別關聯於各行，且耦合於沿著個別行之每一單元記憶胞之每一電流控制組件之控制端子。字元線個別關聯於每一列，且耦合於沿著個別列之每一單元記憶胞之電阻改變式記憶體元件。
於本發明之一態樣中，該陣列架構進一步包括可操作關聯於給定共同感測位元線之感測電路。該感測電路被配置以確定單元記憶胞之資料狀態，該單元記憶胞沿著藉由評估連結該單元記憶胞之電流耦合於共同感測位元線之兩行其中之一行。該陣列架構，於本發明之一態樣中，也包括控制電路，該控制電路配置以獨立地提供控制信號予耦合於該共同感測位元線之兩相鄰行之控制線。於本發明之一態樣中，該控制信號根據資料值被程式化入個別電阻改變式記憶體元件。
根據本發明之又另一態樣，提供一種讀取電阻改變式單元記憶胞記憶胞之方法。該方法包括供應該單元記憶胞之字元線一字元線電壓，且供應該單元記憶胞之控制線一控制線讀取電壓。該單元記憶胞之電阻狀態會接著被感測。於本發明進一步之具體實施例中，該單元記憶胞包括一種耦合於電阻改變式記憶體元件之電流控制組件。該電阻改變式記憶體元件耦合於該字元線，且該電流控制組件 之控制端耦合於該控制線。進一步，該電流控制組件耦合於該電阻改變式記憶體元件與感測位元線之間。於此情形，感測包括在感測位元線上評估連結於該單元記憶胞之電流。
根據本發明之又另一態樣，提供一種可程式化電阻切換記憶體單元記憶胞之方法，該記憶體單元記憶胞包含供應字元線電壓予該單元記憶胞之字元線，並且在該單元記憶胞之感測位元線上提供預定之電位。進一步，該方法包括在該單元記憶胞之控制線上提供控制線程式電壓，其中該控制線電壓指示在單元記憶胞中程式化電流大小。
於本發明進一步之具體實施例中，該單元記憶胞包括一種耦合於電阻改變式記憶體元件之電流控制組件，其中該電阻改變式記憶體元件耦合於該字元線，且該電流控制組件之控制端耦合於該控制線。進一步，該電流控制組件耦合於該電阻改變式記憶體元件與感測位元線之間。
根據本發明另一具體實施例，揭露一種基於二極體(diode-based)電阻改變式單元記憶胞。該記憶體單元記憶胞包括一種耦合於感測位元線之電阻改變式記憶體元件以及耦合於該電阻改變式記憶體元件之二極體。在一個具體實施例中，複數個這種單元記憶胞被組織形成共同使用電流控制組件之單元記憶胞群。藉由共用該電流控制組件，每一個單元記憶胞佔用較少的面積，因此使得記憶體陣列之核心區域較緊密。每一個單元記憶胞包含二極體，該二極體用以防止來自群中被選擇之單元記憶胞之電流去妨礙 群內非選定單元記憶胞內之資料。
於本發明之一個具體實施例中，該基於二極體電阻改變式單元記憶胞包括一種含有串聯連接之記憶體元件與耦合於個別位元線與局部電流匯流排之間之二極體之單元記憶胞。關聯於單元記憶胞群之其他單元記憶胞亦耦合於個別位元線與局部電流匯流排之間。共用電流控制組件耦合於局部電流匯流排與字元線之間。該電流控制組件於讀取運作期間被啟動用以允許電流從已選定之單元記憶胞經由該電流控制組件流動，其中該電流強度是該已選定之單元記憶胞之資料狀態的函數。於寫入運作期間，該電流控制組件選擇性地限制電流導入單元記憶胞群中已選定之單元記憶胞，其中該限制運作係為是否該寫入為抹除運作或程式化運作之函數。該電流限制組件進一步根據理想之資料狀態於寫入函數包括程式化運作時提供複數個不同之電流限制值，其中每一個電流限制值與特定資料狀態有關。
以下的說明與附加的圖式將以詳細方式說明本發明之態樣與實行方式。這些態樣與實行方式僅僅代表本發明操作方式所採用原理之一些不同的方法。
本發明之一個或更多個實施方式將透過參考附加圖式來詳細說明，其中同樣的參考數字於整個說明書中用來參照同樣的元件。本發明係針對一種電阻改變式記憶體架構與有關於該電阻改變式記憶體架構之定址方法。
為了較完全地了解本發明之各種態樣，由本發明之發 明人所發現或了解之先前技術與一些關於先前技術限制之較全面的討論將會於以下描述。
參考第3圖，顯示一位元線14，其中顯示複數個單元胞之其中一個被耦合於該位元線14。另外，電流限制電路40被耦合於該位元線用以執行該電阻改變式元件之程式化，其詳細描述討論如下。另外，每一個位元線14均具有其所關聯之寄生電容，且顯示於第3圖之參考數字42。操作該電流限制電路40用以限制流入該位元線14之電流量，以便致能該電阻改變式元件被程式化成對應於不同資料狀態之複數個不同的電阻位準之其中之一。
如先前技術第4圖之第一圖形50所強調，為了將資料寫入資料元件，第3圖之位元線14被拉至特定寫入電壓(V WR )且與該單元胞10關聯的該字元線20藉由上升而被觸發，由此導通該選擇電晶體16。因為該選擇電晶體16藉由字元線電壓被完全導通，因此該電晶體無法執行限制流向該電阻改變式元件12之電流的任務。結果，第3圖之電流限制電路40被用以將該位元線電流I BL 限制到根據被寫入的資料狀態之複數個不同數值52的其中之一。舉例來說，於圖形50中，顯示了3個不同的程式化電流，其中該電流量透過該電阻改變式元件12用於固定該元件之狀態。第4個狀態也可存在於此範例中，其中該電流限制電路40為了抹除該記憶體胞(無顯示)而於操作時並不限制電流。
雖然不欲限制於任何特定的操作理論，但是在金屬- 絕緣體-金屬(metal-insulator-metal)電阻改變式元件之電阻改變裝置中，該二元金屬氧化絕緣體材料之切換動作似乎適用於空間電荷限制傳輸(space-charge-limited-conduction, SCLC)模式。於該模式中，對一種具有未填滿之深層井(deep-level traps)之固體材料，與該深層井填滿時相比，通過其中之電流相當小。當該深層井於井填滿限制電壓下被填滿時該電流會增加，而該井填滿限制電壓為未填滿井密度之函數。所以，可以用狀態變化來概述材料的電阻的不同，該未填滿深井的存在增加該電阻值，當該電阻值漸漸減少或當深井填滿而漸漸增加時，最終在深井填滿限制電壓時達到限制值。
接替上述關於先前技術第3圖與第4圖的討論，藉由將電流限制在不同的寫入狀態，不同數量之井會在電阻改變式元件12中被填滿，因此產生與理想資料狀態有關之特定電阻狀態。
然而，仍參考第4圖，在圖形50之理想運作不會一般或重覆地於第3圖先前技術之NOR型架構配置中發生。本發明之發明人確認由於第3圖之位元線電容42而產生於50之性能偏差。由於位元線電容42，在某些情況下替代藉由該電流限制電路40被適當限制之電流，該位元線電容大到足以產生超量(overshoot)電流，如第4圖之圖形60所示。雖然該電流最後會下降至適當的限制值52，但是由該位元線電容所造成之超量電流62仍會在必要的電流方案中造成損失，因此導致在將資料寫入不同記憶體胞時 可能產生錯誤。
在某些範例中，該電流限制電路40之位置距離該有關單元記憶胞10相當遠導致該位元線電容產生問題。發明者考慮之一種解決方法係在程式化可靠度上減少該位元線電容之效果，在該NOR架構單元胞10內使用選擇電晶體16作為電流限制裝置。藉由定義，每一個記憶體元件12因此自己擁有局部電流限制電流且因而消除了位元線電容於程式化期間任何的負面影響。
這種解決方案顯示於第5圖之先前技術中。然而，這種解決方案於NOR型架構中會產生於執行程式化時嚴重的限制。能了解到，第5圖之架構會妨礙頁面模式之程序化功能，其中數個單元記憶胞沿著給定之字元線20以同時的方式進行程式化。舉例來說，若記憶胞70與72沿著WL2 同時進行程式化，但被寫入記憶胞之資料並不相同，故無法進行運作。這種問題會發生係因為如果用於各記憶胞之個別選擇電晶體74與76被啟動用以將電流限制到不同的電流值，則該字元線電壓於此兩記憶胞並不相同，因此，該等記憶胞無法同時經由共同字元線WL2 進行耦合，而此動作在NOR架構系必要步驟。這就是所了解的有助於本發明架構的發展之該先前技術的缺點。
參考第6圖，根據本發明之一個具體實施例提供電阻改變式單元胞100。該單元胞100包括電流控制組件102耦合於電阻改變式元件104。與習知的單元記憶胞相比，本發明之單元記憶胞100具有耦合於字元線106而不是耦 合於感測位元線108之電阻改變式記憶體元件104。再者，相較於習知的單元記憶胞，該電流控制組件102之控制端110經由控制線111而不是經由字元線106耦合於控制電路112，且另一端點113耦合於該位元線108。字元線驅動器電路116可操作地耦合於該字元線106，而讀取感測器電路114可操作地耦合於該位元線108。
如第6圖所示，本發明之單元記憶胞100在NOR型架構之記憶體陣列中並不與其他的單元記憶胞耦合或配置。因此，在第6圖之配置100中，該電流控制組件102非常靠近電阻改變式元件104，且因而該位元線電容將不會對該記憶體元件之程式化造成不利的影響。在本發明之一個具體實施例中，該電流控制組件102包含NMOS電晶體，然而，任何型態之電流控制組件或電路均可被採用且可預期到將會落入本發明之範疇。在另一沒有限制之範例中，該電流控制組件可包括PMOS或雙極(bipolar)裝置，或是任何其他形式的各式開關或電流限制組件或電路。
依據第6圖中本發明之一個示範態樣，該單元記憶胞100之運作模式將會搭配第7圖所提供之圖示來說明。當程式化該電阻改變式元件104時，該控制電路112於線路111上提供朝向該電流控制組件102之控制端110之控制信號。根據該控制信號，可控制通過該控制組件102(與經由該電阻改變式元件104)之電流量。同時，該字元線驅動器電路116於該字元線106上提供程式化電壓(V (WL, pgm))。
當該控制電路112意圖將該電阻改變式元件104程式化為“位準1”狀態時，該控制電路112提供控制信號(V (ctrl, pgml))至該電流控制組件102之控制端110。該控制信號使該電流控制組件進行導電，但將該導電流限制在限制值120，如第7圖所示。因而，將該電阻改變式元件104程式化為“位準1”狀態所需之必要電流被許可經由電流控制組件102傳導，因此而完成所希望之程式化行為。同樣地，若希望以不同位準例如“位準2”或“位準3”來進行程式化，則該控制電路112經由控制線路111提供不同的控制信號至該電流控制組件109之控制端110。於是，該電流控制組件102將電流傳導分別限制在適當位準122或124。
如上所強調的，由於電流控制組件102之鄰近位置相關於被程式化之該電阻改變式元件104，故在程式化期間沒有由於位元線電容之超量電流發生。因此，描述於上之程式化可以可重覆、可靠的方法來實現，其中該個別的目標程式化電流位準120、122、124並不會超量。在任何一個上述之程式化運作中，該位元線108被保持在預先決定之電位，例如在一個具體實施例中之電路接地(circuit ground)。
仍參考第6圖與第7圖，在抹除運作情況，該字元線驅動器電路116於該字元線106上提供抹除電壓(V (WL, erase))以及該控制電路112提供控制信號(V (ctrl, erase))至該電流控制組件102，因此使該電流控制 組件102對經由該電阻改變式元件104之電流沒有提供任何實質的限制。於此情況，電流快速上升，如第7圖中130所例示。然而在某些電流位準，因為升高電流流過造成於該元件104之功率消散所產生之熱，而造成陷捕其中之電荷(trapped charge)被逐出，因此使得深井未填滿且實質改變該電阻改變式材料電阻至關斷狀態(高電阻值)，如於132所示。
第8圖與第9圖揭示提供進一步清楚的了解本發明之不同的實施態樣，以及本發明之各種態樣與先前技術之間的區別。第8圖是具有不同方向的第6圖之單元記憶胞100之另一個例示。根據本發明之一個具體實際例，此方向例示被提供用以協助進一步了解與先前技術之差別，以及幫助了解在陣列中之單元記憶胞如何與其他單元記憶胞進行耦合。第9圖顯示根據本發明一個範例實施例之單元記憶胞100之截面圖。如圖中所示，該字元線106經由接觸器150而與該電阻改變式元件104耦合，該接觸器150之相對端與該選擇電晶體之閘極耦合。當電晶體102之源極156通過接觸器158與該感測位元線108耦合時，該汲極152經由接觸器154耦合於該電阻改變式元件104。進一步，該控制端110耦合於該控制線111(未顯示)。
現在參考第10圖，顯示依據本發明之一個具體實施例之陣列部分200。在該陣列部分200中，不同的記憶體單元記憶胞(MC)100被組織成複數個列與行分別關聯於該字元線106與控制線111。可於第10圖之範例發現，在此 示範實施例中兩個記憶胞相鄰列係共用單一感測位元線108。當第10圖之陣列部分顯示4X4陣列時，應該可以了解此架構可採用任何"nxm"之陣列，且所有的修改預期將會落入本發明之範疇。
如第10圖中所示，一個或多個字元線106可被選擇用以經由列解碼器電路202於該陣列中對被選擇之記憶胞進行定址。同樣地，該等記憶胞可經由感測電路114與具有行解碼器電路206與選擇電晶體208協助之感測控制電路204沿著一個或多個感測位元線108而被讀取。對於寫入運作，該行解碼器206隨著選擇裝置210a至210d與控制電路112進行運作用以產生適當的寫入控制信號至個別之單元記憶胞100。
更具體來說，於讀取運作中已被定址之該單元記憶胞100之字元線106提升至適度的電壓，舉例來說，於一個具體實施例中有0.5V。在一個具體實施例中該字元線電壓大到足夠允許經過該單元記憶胞來傳導，但沒有高到足以在字元線上創造讀取電壓之可能性，若在該字元線上創造讀取電壓則會在耦合於其上之另一非選擇記憶胞上產生讀取干擾。進一步，有讀取控制電壓位於該控制線111上以致於該電晶體102完全地導通。於此方法中流過該單元記憶胞100之電流強度主要歸因於該電阻改變式元件104之電阻狀態。同時，關聯於單元記憶胞100之感測位元線108允許其浮接。於本發明之一個具體實施例中，可利用預先充電電路以將該感測位元線108預先充電至預定之電位， 例如於讀取運作期間被允許浮接前充電至電路接地之電位。於該感測位元線108上之電流其後由讀取感測器或電路114感測，其中該電流量代表電阻改變式元件之狀態。
參考第10圖之陣列架構200，資料可沿著數個感測位元線108以同時發生之方式被讀取。於一個範例中，沿著單一感測位元線108之讀取運作將描述如下，然而，根據本發明可實施沿著數個感測位元線同時讀取之態樣。讀取運作能操作如下。若行220被選擇用來讀取，則該行解碼器206驅動電晶體208用以將該感測位元線108耦合於該感測電路114，且驅動電晶體210a與210b。在上述方法中該控制線111a、111b均耦合於各自該控制電路112之控制線224a、224b。在上述範例中，該控制線224a為高電位，因此沿著行222驅動每一個單元記憶胞100中之電晶體102，而控制線224b保持低電位，因此關斷沿著行222之每一個單元記憶胞100中之電晶體102。在上述方法中，每一個沿著非選定行222之單元記憶胞100與該感測位元線108隔離。該列解碼器電路202於各自的字元線106上進行連續的電壓讀取，使得在行220中之每一單元記憶胞以預定順序進行讀取。在上述範例中，顯示四個沿著具有該感測電路114之行220之記憶胞。或者，相當多的單元記憶胞可與該感測電路114關聯。進一步，數個感測電路114可沿著給定之行而存在，其中該感測位元線可因此沿著行之數個感測電路而被分割，且其中該行解碼器206被配置用以將該等感測電路耦合於控制線與沿著行之感測位 元線。
在第一行220以連續方式讀取後，當沿著行222之單元記憶胞100藉由通過列解碼器202之連續字元線被連續讀取時，該控制電路112切換電壓於該控制信號224a、224b使得該行220與該位元線108隔離。當同時讀取行220與222時，行230與232之讀取也以相似方式產生。在上述方法中，數個單元記憶胞之行可以連續方式被同時讀取。於另一示範實施例中每一行可擁有自己專用之讀取電路。
參考第11圖與第12圖，根據本發明一個具體實施例提供一種用於讀取該電阻改變式記憶體元件104之資料狀態之電路114。該讀取感測器或感測電路114從第10圖之感測控制電路204接收感測致能信號250。當該信號為高位準時該感測電路114關斷，且當該信號為低位準時該感測電路於此範例中被致能。該感測電路114於輸入感測位元線108上接收感測電流(I sense )且經由輸入電流鏡電路252映射該輸入電流至資料存鎖電路254。同時，藉由位於假單元記憶胞258之感測控制電路204接收電壓參考信號256。依據電壓參考信號256之數值，有參考電流(I ref )流向參考電流鏡電路260藉以將該參考電流映射至分別具有輸出節點262和264之該存鎖器254上。依據於存鎖器該映射電流之相對強度，該輸出節點262、264存鎖於相反方向，其中可搜尋關於記憶胞被讀取時之資料狀態之資訊。舉例來說，參考第12圖，若當V ref 等於(V ref 3 )時I sense 大於I ref ，則節點262下降至低位準而節點264被拉升至高位準。若 V ref 然後增加到V ref 2 且節點262被拉升至高位準而節點264下降至低位準，則該被查詢之記憶胞之資料狀態是在“位準3”，如於第12圖之270所示。或者，若節點262保持低位準而節點264保持高位準，則V ref 會再一次增加到V ref 1 且輸出節點262、264會再一次被評估。若該節點切換，則資料狀態為“位準2”，如第12圖之272所示。然而，若該節點262、264再次不切換，則V ref 會再一次增加到V ref 0 ，其中該等輸出節點會再一次被評估。若該輸出節點切換，則資料狀態為“位準1”，如顯示於274。若不發生任何切換動作，則可判定該記憶體元件是在“抹除”狀態。
關於寫入或程式化運作，開始參考第6圖到第8圖。最初，若判定將被寫入單元記憶胞100之資料不是抹除狀態，則該字元線驅動器電路116在關聯於個別單元記憶胞之字元線106上設置程式化電壓(V (WL, pgm))。同時，該感測位元線108耦合於預先決定之電位，例如於一個具體實施例中之電路接地。該控制電路112依據所希望之程式化位準於該控制線111上提供適當控制信號。舉例來說，若所希望之程式化狀態為“位準1”則該控制信號(V (ctrl, pgml))支配該電流控制組件將通過該電阻改變式元件104之程式化電流限制在顯示於第7圖之位準120。或者，若希望不同的程式化位準，則該控制電路112對該電流控制組件102輸出不同且適當的控制信號(例如，V (ctrl, pgm2)、V (ctrl, pgm3))。雖然在第6圖與第8圖之具體實施例中採用電晶體作為該電流控制組件102，但是 應該了解任何此種電流限制組件或電路均可使用且預期會落入本發明之範疇內。
若所希望之程式化位準為“抹除”狀態，則當該感測位元線108再一次保持在預定之電位例如電路接地時，該字元線驅動器116於個別字元線106上(例如第7圖之132)產生抹除字元線電壓(V (WL, erase))。該控制電路112接著對該電流控制組件102提供適當控制電壓(V (ctrl, erase))，其中通過該電阻改變式元件104之電流實質上無限制。參考第7圖之130，當電流快速增加時，因為功率消散產生之熱也增加。據信在某些電流臨界值或限制值，在電阻改變式材料中被先前範圍填滿之深井會變空，導致電阻大量增加，因此使得該電阻改變式元件104在“關斷“或”抹除”狀態。
參考第6圖與第8圖，因為該電流限制組件102極度靠近被程式化之電阻改變式元件104，因此該位元線電容於程式化期間不會產生任何超量電流。結果，該電阻改變式記憶體元件104之程式化動作能以可靠之方式將其程式化為數個不同資料狀態之其中一種狀態。
參考第10圖之架構200，最初該感測電路114藉由該感測控制電路204而禁能，舉例來說，在一個具體實施例中拉升該感測致能信號SE至高位準。於該例示之具體實施例中，該控制電路112提供兩個獨立之控制線224a與224b，該等控制線分別經由關聯於給定感測位元線108之電晶體210a、210b而選擇地耦合於個別行(例如，220與 222)，且該位元線108於程式化運作期間耦合於預定電位例如電路接地。結果，於該例示實施例中，兩組行可以同時之方式被程式化。於其他具體實施例中，提供大量的獨立控制線，因此促使大量的行以同時的方式被程式化。這種同時程式化之能力於先前技術架構之限制中提供重要的優點。
於上述具體實施例中，當行230與232被隔離於行220與222時行220與222以同時之方式被程式化。施行於一個實施例中之非選定行230與232之隔離係藉由行解碼器電路206關斷該電晶體210c與210d，因此隔離了來自於該控制電路112之控制線111c與111d之控制信號224a、224b。該選定之行220與222藉由導通該電晶體210a與210b之行解碼器電路206來選擇，由此將行220與222之控制線111a與111b耦合於該控制電路112之個別控制線224a、224b。
於一個具體實施例中，每一個沿著被選定行之單元記憶胞100以某些預定的方式被連續地程式化，例如，從該行一個端末至另一個端末。舉例來說，再參考第7圖，當在被選定行上其他單元記憶胞之字元線維持於預定電位例如接地以流過其放電電流時，該列解碼器電路202產生程式化電壓(V (WL, pgm)或V (WL, erase))於一個選定之字元線106上(依據單元記憶胞被程式化或被抹除)。該控制電路112接著於個別控制線111上提供特定控制信號用以將於已選定單元記憶胞100中之電阻改變式元件104程式化 至理想狀態。舉例來說，若該資料狀態被程式化為“位準2”，則該控制電路112提供適當控制信號(V (ctrl, pgm2))予該合適的控制線(例如，線224a)，其中該控制信號支配該經由已選定單元記憶胞100傳導之電流量。當用於先前程式化記憶胞之字元線被帶降至該預定電位例如接地時，此製程接著移動至下一個單元記憶胞，其中用於該單元記憶胞之字元線被提升至該適當的位準。
當上述程式化運作隨著被選定行220於預定的順序發生時，其他被選定行222之同時程式化會藉由來自該控制電路112之其他獨立控制線224b而實施。在上述方法中，兩個行被同時程式化，而不是被限制在一次對一行程式化。如上所強調的，在本發明之替代具體實施例中，提供額外的獨立控制線224，用以促進額外數個行之同時程式化，且這些替代實施例預期落入本發明之範疇。
於本發明之另一個具體實施例中，一種藉由該列解碼器電路202與該控制電路112執行之控制例行程序可用來將沿著被程式化至相同位準之選定之行之數個單元記憶胞100同時程式化。舉例來說，若行220是選定之行，且四個例示之單元記憶胞100中之三個將被程式化至相同位準，例如“位準1”，則當該列解碼器電路202提供適當字元線電壓(V (WL, pgm))至在同時方式中關聯於該三個單元記憶胞之字元線時，該控制電路112提供該程式化控制信號(V (ctrl, pgml))。於上述方法中，如果想要的話可以同時將沿著給定行之數個單元記憶胞100程式化。當這個程 式化例行程序對於單一行具有速度之優點時，這種例行程序對使用於數行之同時程式化很可能不是優點，由於該列解碼器電路202將會提升用於其他行之非選定記憶胞之字元線106，且如此會導致，在某些情況，有些程式化之位準會干擾非選定記憶胞。然而，本發明並不排除這種程式化方法。
在該選定行220與222被程式化後，該行解碼器206因關斷該電晶體210a、210b而解除選擇該等行，且藉由導通該電晶體210c、210d選擇下一群之行230與232用以程式化。然後重複上面搭配行220與222所描述之程式化例行程序用以重新選擇行230與232。
現在參考第13圖與第14A至14B圖，提供一種用於讀取個別單元記憶胞之方法340與一種用於讀取第10圖架構中之單元記憶胞之方法350。雖然方法340與350被顯示與描述如下作為一連串之動作與事件，但是應了解本發明並不會受限於這些動作與事件之說明順序。舉例來說，除了本文之例示與/或描述外，某些動作可依據本發明於不同順序發生與/或隨著其他動作或事件同時發生。另外，不是所有的說明步驟均有必要用於實施本發明之方法。此外，本發明之方法可結合本文所說明與描述之裝置與系統來實施，同樣也可結合其他沒有說明之結構來實施。
一開始，於步驟342中執行與被讀取之記憶胞相關聯之感測位元線108之選擇式預充電。於一個具體實施例中，該感測位元線108被預先充電至預定之電位例如於一 個範例中之電路接地。之後，該預先充電位元線被允許浮接。然後開始進行方法340，且於步驟344中與被讀取之單元記憶胞相關聯之字元線106耦合至字元線電壓。於本發明之一個具體實施例中，該字元線電壓係足夠高用以確保適當的傳導，即反應被感測之電阻改變式元件之狀態，以及同時對關聯於該字元線106之其他記憶胞之字元線電壓係足夠低而不會發生干擾。於一個範例中，該字元線讀取電壓大約0.5V。
繼續參考方法340，於步驟346中關聯於該選定之單元記憶胞100之控制線111耦合於控制線讀取電壓。如上述第6圖之討論，舉例來說，該控制線讀取電壓為一種足以驅動該電流控制組件102不去限制於單元記憶胞中之電流的電壓。於一個具體實施例中，該電流控制組件102包括電晶體，且該控制線讀取電壓為一種能夠完全驅動該電晶體之電壓。於步驟348中該單元記憶胞100之電阻改變式元件104之狀態藉由感測經由此處之電流傳導而被感測。於本發明之一個具體實施例中，該電流量係為該電阻改變式元件之狀態之函數以及因此利用於確定該狀態。
現在參考第14A圖，揭露一種用於從第10圖之記憶體架構200讀取資料之方法350。一開始，於步驟352中該感測電路114耦合於個別位元線108。舉例來說，如第10圖中所示，這種耦合方法可藉由經過該行解碼器206驅動該電晶體208來達成。雖然一個具體實施例中，藉由將數個感測電路114耦合於其個別位元線來讀取資料之多個 位元，但是於另一個具體實施例中，資料可以一次感測一位元。於步驟354中該感測位元線被預先充電。於一個具體實施例中可藉由個別感測電路114將位元線耦合至預定的電位例如電路接地來執行該感測位元線之預先充電。
接著，於步驟356與358中兩行(如222)其中之一會與該感測位元線108隔離，同時共用該位元線之其他行(如220)可操作地耦合於該位元線。於一個具體實施例中該步驟係藉由第10圖之控制電路112來執行，其中一控制線224a被帶到高電位，同時其他控制線224b保持低電位。於前述方法中，當被選定行(如220)之電晶體被導通時，沿著非選定行(如222)之單元記憶胞之各電晶體102被關斷。另外，該行解碼器206驅動該電晶體210a、210b使得於該控制線124a、124b上之電壓分別通過該控制線111a、111b。
於步驟360中沿著被選定行之單元記憶胞100一般依據預定程序然後被讀取。於一個具體實施例中，於步驟362依據預定程序之第一選定記憶胞之字元線106接收字元線讀取電壓，以及然後於步驟364執行感測例行程序用以確定該被選定單元記憶胞之狀態。
第14B圖顯示第10圖中根據本發明一個示範實施例，於單元記憶胞100中感測資料狀態之方法之流程圖。然後於步驟366中感測該被選定單元記憶胞之電流。然後於步驟367初始化初始計數值"N"。於本發明一個具體實施例中，對於每一單元記憶胞之"N＋1"個可取得之資 料狀態，該計數值被初始化至"N"。於步驟368中產生初始參考電流，舉例來說，如第11圖與具有V(ref3)之第12圖所示。於步驟370然後該感測電流(I sense )與參考電流(I ref )互相比較且預期之結果被評估以確定適當之運作。於步驟374然後該參考電流改變且該所得參考電流(如I ref 2 )會與I sense 互相比較，並於步驟376評估該比較結果。若於步驟378於該比較電路之輸出端偵測到變化(是(YES))，則會作出資料狀態之決定。若N=2，且步驟378的結果為YES，則該資料狀態就會是“位準3”，例如第12圖所示。
若於該輸出端沒有變化發生(步驟378之否(NO))，則該計數值N於步驟382會減少。如果計數值N非負值(步驟384之NO)，則該方法364返回至步驟374且於步驟374中該參考電流會再一次改變，而步驟376中新的參考電流會與該感測電流I sense 互相比較，且會持續決定該資料狀態。然而，如果於步驟384中N是負值(步驟384之YES)，則決定該單元記憶胞於抹除狀態中進行感測。
回到第14A圖，一旦該選定之單元記憶胞已經被讀取，則於步驟390決定此單元記憶胞是否為選定之行中之最後的單元記憶胞。如果不是(步驟390之NO)，則該方法350進行至步驟392，其中該已感測單元之字元線電壓會減少或往下掉至其初始電壓，且於步驟394根據預定之序列該方法會持續進行至沿著該行之下一個單元記憶胞。然後對該行中次一個單元記憶胞重複作於步驟362之依序偏壓適當的字元線與於步驟364之資料感測例行程序。
當於步驟390中確定於被選定行之所有單元記憶胞已被讀取時(步驟390之YES)，該方法會持續進行至步驟396，其中判定是否共用該位元線108之兩行已被讀取。如果不是(步驟390之NO)，則於步驟398該方法進行至下一行，其中該控制電路112於先前讀取行之控制線224a上減少電壓，以及於下一個被讀取行之控制線224b上增加電壓，因此於步驟400將於此關聯之單元記憶胞耦合於該感測位元線108。該方法接著會進行於節點262與264用以選擇新行之單元記憶胞且於其上讀取資料。進一步，對下一行執行步驟390、392、394直到所有單元記憶胞依據該預定程序已被讀取為止。
如果在步驟396判定該兩行已被讀取(步驟396之YES)，則該讀取方法350會在步驟402結束。
現在參考第15圖，提供一種程式化第6圖之單元記憶胞100之方法，且指定為參考數字450。一開始，於步驟452確認所希望之程式化數值，且於步驟454詢問是否該程式化運作是在抹除運作。如果是(步驟456之YES)，則於步驟456中會於該字元線106上產生字元線抹除電壓(如第7圖中所示之V (WL, erase))，以及於該控制線111上產生適當控制電壓(如V (CTRL, erase))。然而，如果於步驟454中詢問之答案為否定(步驟454之NO)，則於步驟458中會於該字元線106上產生程式化電壓(如V (WL, pgm))，且該感測位元線108於步驟460之一個範例中會耦合於預定的電位例如電路接地。
進一步，於步驟462中詢問關於對該單元記憶胞100之電阻改變式元件104待程式化之位準是否為“位準3”。如果是(步驟462之YES)，則於步驟464中該控制線111會耦合於適當的控制電壓(如第7圖之V (CTRL, pgm3))。如果不是(步驟462之NO)，則於步驟466中會作另一詢問關於該程式化之位準是否為“位準2”。如果是(步驟466之YES)，則於步驟468中該控制線111會耦合於適當控制電壓(如第7圖之V (CTRL, pgm2))。如果不是(步驟466之NO)，則藉由預設定之該所希望之位準為“位準1”，且該控制線111於步驟470中接收適當的控制電壓(如第7圖之V (CTRL, pgml))。
根據本發明另一個具體實施例，揭露一種基於二極體之電阻改變式記憶體架構，其中單元記憶胞群共用位於其局部之電流控制組件，如第17圖之參考數字600所示。顯示於第17圖，複數個單元記憶胞602a至602n耦合成為位於個別位元線604(BL1 到BL n )間之群603，以及局部電流匯流排606。進一步，每一個單元記憶胞包含制動開關記憶體元件(restive-switching memory element)608與二極體610。雖然於一個範例中採用二極體610，但是任何一種單一方向之傳導組件均可使用且這些選擇預期落入本發明之範疇。
仍參考第17圖，有電流控制組件612耦合於該局部電流匯流排606與字元線614之間，且該電流控制組件之控制端耦合於控制線616。如第17圖所示，n個單元記憶 胞602之群共用單一電流控制組件612，因此使得每一個單元記憶胞更能有利地縮小佔用空間。該電流控制組件612相當靠近於群603之單元記憶胞602，因此減少或完全消除於記憶胞程式化運作時位元線電容造成之影響。以下的討論將會進一步了解，該二極體運作以在該群之其中一單元記憶胞602讀取運作期間避免電流於該群603之位元線604間進行傳導。
第18圖是另一個示意圖顯示記憶體單元記憶胞群603包括四個耦合於個別位元線604(BL1 到BL n )與局部電流匯流排606間之單元記憶胞602a至602d。於第18圖之範例中，提供兩個並聯之電流控制組件612a、612b，其中一個範例之此等組件係沿著該局部電流匯流排606間隔開用以減少由任何一個單元記憶胞602與共用字元線614看入的電阻值差異。進一步，列解碼器620運作以對該位元線604適當地偏壓用於分別讀取和寫入(程式化)運作。
第19圖為電阻改變式記憶體陣列架構之部分700之示意圖，其中該單元記憶胞為基於二極體之單元記憶胞。於第19圖之範例所示，複數個字元線614被組構成為行，同時位元線604與該字元線垂直作為列。如圖中所示，位元線被組構於單元記憶胞群603中，其中於此範例，四個單元記憶胞602提供在各群中。然而，可選擇性地在每一群中使用少量或大量的單元記憶胞且這些選擇態樣預期會落入本發明之範疇。
於一個具體實施例中，如第19圖所示，每一個於群 603中之單元記憶胞602耦合於該個別位元線604與局部電流匯流排606間。關聯於每一個群603之局部電流匯流排606藉由電流控制組件612a、612b而被限制於某一邊且選擇性地耦合於經過此處之字元線614。更具體來說，於第一群603中(群1)之四個位元線602a至602d可指定為BL1,1 ;BL2,1 ;BL3,1 與BL4,1 ，其中BLx,y表示第x位元線位於第y單元記憶胞群中。雖然第19圖中所示範例提供予每一單元記憶胞群603兩個電流控制組件612a、612b，但是如第17圖所示也可使用單一電流控制組件，且這些選擇態樣預期會落入本發明之範疇。
第20圖顯示感測電路710耦合於單元記憶胞群603中之選擇之位元線604b之示意圖。根據本發明一個具體實施例，該感測電路710選擇性地耦合於群中之其中一位元線604使得在每一群中一次只讀取其中一單元記憶胞602。或者，舉例來說，因為於每一單元記憶胞之二極體610能夠防止電流從群中其他單元記憶胞干擾於給定位元線中之感測電流(I sense )，則複數個於給定群中之單元記憶胞可隨著專用感測電路同時被讀取。
如第20圖所示，一個或多個電流控制組件612a、612b具有耦合於讀取電位之控制端616a、616b。在一個具體實施例中該讀取電位(V(RD))係高到足以允許所有經過該單元記憶胞之電流(I sense )傳導通過。舉例來說，V(RD)可在當該電流控制組件包括電晶體裝置時作為能完全導通該電晶體之電壓。進一步，該字元線614耦合於預定電位例如電 路接地。
依據適當的偏壓，感測於被選定位元線上之電流(I sense )表現出該電阻改變式元件608之狀態。於本發明之一個具體實施例中，舉例來說，該感測電路710藉由比較該感測電流與複數個參考電流(I ref )而確定該選定之單元記憶胞之資料狀態，結合第12圖描述於上。依據判定該感測電路開關中之存鎖器何時輸出，就可確定該單元記憶胞之資料狀態。舉例來說，V ref 被改變用以產生複數個不同參考電流(I ref )，而該參考電流可藉由電流鏡電路與該感測電流(I sense )作比較。該感測電路710可選擇性地透過將感測致能(SE)信號拉至高位準來致能。
第21圖顯示根據本發明之一態樣之單元記憶胞程式化之示意圖。於第21圖之例示中，於第一群(BL2,1 )中與第二位元線關聯之單元記憶胞將被程式化。一開始，當其他非選定位元線604被允許浮接或耦合於預定的電位例如電路接地時，該字元線614耦合於預定的電位例如電路接地。然後根據該寫入步驟是否為該電阻改變式元件608之程式化或抹除，該選定的單元記憶胞之位元線604耦合於兩個不同電位之其中之一。如第22圖所示，抹除狀態之位元線電壓(V (BL, erase))係小於用於程式化電壓(V (BL, pgm))之位元線電壓，不管欲程式化之位準如何。
一般而言，同時隨著該位元線，該電流控制組件612之控制線616耦合於寫入電壓且該寫入電壓為該記憶胞是否被抹除或程式化之函數。進一步，如第22圖所示，該控 制線電壓進一步有關於特定之理想程式化位準，其中該電壓(V (ctrl, pgmX))操作以限制經由該單元記憶胞傳導之程式化電流(I pgm )之數量。對於不同的程式化控制線電壓，會設定不同的電流限制，因此可促使將記憶胞之程式化調整至所希望之不同資料狀態。
於本發明之一個具體實施例中，兩電流控制組件612a，612b可並聯運作以限制經由已選定單元記憶胞之電流傳導。於此範例中，於控制線上之控制電壓被選擇用以說明兩組並聯電流路徑存在的事實，然而，經由單元記憶胞之電流傳導(I pgm )必須適合於第22圖所設定之相對電流限制值。於本發明另一具體實施例中，只有單一電流控制組件612提供予每一個單元記憶胞群603。進一步，在另一具體實施例中，當群中其他電流控制組件操作以限制所希望之電流時，其中一個電流控制組件可操作以於程式化運作期間將該單元記憶胞群603與相鄰群電性隔離。
於第21圖中能了解到，該群603中之每一個非選定單元記憶胞中之二極體610用以阻擋於已選定單元記憶胞中之程式化或抹除電流傳導以避免干擾非選定單元記憶胞中之資料。進一步，從第19圖與第21圖能了解到，每一個單元記憶胞群603可同時於寫入運作被定址，使得可執行程式化運作。於說明範例中，每一個群中組構四個單元記憶胞，整個陣列部分700可被以四個連續運作來程式化。更概括來說，對每個群中具有"n"個單元記憶胞之架構，程式化可以"n"個連續程式化運作來完成。
現在將揭露定址該基於二極體架構之方法。雖然該方法被說明與描述如下為一連串之動作與事件，但是應了解本發明並不會受限於這些動作與事件之說明順序。舉例來說，除了本文之說明與/或描述外，某些動作可依據本發明於不同順序發生與/或隨著其他動作或事件同時發生。另外，不是所有的說明步驟均有必要用於實施本發明之方法。此外，依照本發明之方法可結合本文所說明與描述之裝置與系統來實施，同樣也可結合其他沒有說明之結構來實施。
現在參考第23圖，提供一種如第17圖所示架構用以於基於二極體單元記憶胞架構中讀取該電阻改變式單元記憶胞之方法，且大抵指示於750。於單元記憶胞群中關聯於已選定單元記憶胞之位元線於步驟752中耦合於感測電路。於本發明之一個具體實施例中，該感測電路包括感測放大器，係配置根據經由此處感測之讀取電流用以確定已選定單元記憶胞之狀態。於一個具體實施例中連結於該單元記憶胞群之非選定位元線於步驟754中耦合於預定電位例如電路接地。或者，非選定位元線可允許其浮接。
仍參考第23圖之方法750，於步驟756關聯於包含選擇之單元記憶胞之該單元記憶胞群之字元線耦合於預定電位例如電路接地。於第17圖中例如線616之控制線接著於步驟758中耦合於讀取電位，其中該讀取電位驅動關聯於包含已選定單元記憶胞的群603之電流控制組件612，且同時不會以人工方式限制經由該單元記憶胞之讀取電流。 換言之，該讀取電位致能一條用於該已選定單元記憶胞之電流路徑以使該選擇之單元記憶胞輔助其感測。
然後於步驟756中感測傳導通過已選定單元記憶胞602之讀取電流，其中該電流強度表示其資料狀態。於一個具體實施例中，該已選定單元記憶胞之資料狀態藉由比較通過已選定記憶胞傳導之感測電流與複數個不同參考電流來決定。該單元記憶胞之資料狀態接著藉由評估不同的比較結果來作決定。
於本發明一個具體實施例中每一個與給定單元記憶胞群603連結之單元記憶胞以連續的方式被讀取，其中每一個單元記憶胞均單獨被讀取。在這種範例中，該感測電路可連續地切換至該群中之單元記憶胞，因此允許共用感測電路。於本發明之另一具體實施例中，每一個於群中之單元記憶胞具有與其相關聯之專用的感測電路，其中每一個於群中之單元記憶胞均同時被讀取。
現在參考第24圖，提供一種如第17圖所示基於二極體架構中對電阻改變式單元記憶胞執行寫入運作之方法770。一開始，於單元記憶胞群603中之非選定位元線於步驟772中每一個耦合於預定電位例如電路接地或允許其浮動。連結於包含該已選定單元記憶胞之單元記憶胞群之字元線614然後於步驟774中耦合於預定電位例如電路接地。於步驟776中作出決定是否待執行之該寫入運作是抹除或程式化運作。如果判定該已選定單元記憶胞602被抹除，則於步驟778中位元線抹除電壓耦合於該已選定單元 記憶胞602之位元線604，且關聯於該已選定單元記憶胞用以在該單元記憶胞群中控制電流之控制線(或諸線)於步驟780中耦合於控制抹除電位。如第22圖所示，舉例來說，當該位元線抹除電位(V (BL, erase))為適度值時，控制抹除電位(V (ctrl, erase))並不對流經該已選定單元記憶胞傳導之電流提供任何實質的限制。
如果該已選定單元記憶胞之程式化動作很理想，則該方法770進行至782，其中該字元線耦合於程式化電壓(V (BL, pgm))以及控制線616耦合於程式化電位(V (ctrl, pgmX))，而該程式化電位為所希望程式化資料位準的函數。舉例來說，如第22圖所示，依據所希望之資料狀態，特定控制線電壓操作以控制電流控制組件612用以將經由該已選定記憶胞傳導之電流限制在適當的電流位準。
雖然本發明已根據一個或多個實施方式來圖示及說明，但在不背離該附加的申請專利範圍的精神及範疇下可對所圖示的範例作替代及/或修改。特別是有關於以上描述的元件或結構(組合件、裝置、電路、系統等)所執行的各種功能，用於說明此種組件的用辭(包括對”機構(means)”之參考)，除非有其他的指示，意指對應於執行該所描述組件之特定功能之任何組件或結構(例如，就是功能性相等)，即使不是結構上相等於在本發明此中所圖示示範的實施方式中執行該功能之所揭露之結構。此外，雖然本發明之特定特徵已根據幾個實施方式中的一個來作揭露，然而此種特徵可與有需要及有利於任何給定或特定應用之其它 實施方式的一個或多個其它特徵來結合。此外，該用辭”含有”、”包含”、”具有”、”擁有”、”帶有”或其變形的範圍係用於說明書與該申請專利中，此種用辭係類似於該用辭”包括”的方式而意指包含整個範圍的。
 ＜工業上應用＞
該架構、裝置及方法係運用於半導體領域中之非揮發記憶體裝置與相關之通訊產品。
10‧‧‧電阻改變式單元記憶胞
12‧‧‧電阻改變式記憶體元件.
14‧‧‧位元線
16‧‧‧選擇電晶體
18‧‧‧閘電極
20‧‧‧字元線
22‧‧‧共同源極電位
24‧‧‧源極區
26‧‧‧汲極區
28‧‧‧導電接點
30‧‧‧導電接點
40‧‧‧電流限制電路
42‧‧‧寄生電容
50‧‧‧第一圖形
52‧‧‧複數個位元線電流I BL 數值
60‧‧‧第二圖形
62‧‧‧超量電流
70‧‧‧記憶胞
72‧‧‧記憶胞
74‧‧‧選擇電晶體
76‧‧‧選擇電晶體
100‧‧‧電阻改變式單元記憶胞
102‧‧‧電流控制組件
104‧‧‧電阻改變式記憶體元件
106‧‧‧字元線
108‧‧‧感測位元線
110‧‧‧控制端
111‧‧‧控制線
111a‧‧‧控制線
111b‧‧‧控制線
111c‧‧‧控制線
111d‧‧‧控制線
112‧‧‧控制電路
113‧‧‧控制端
114‧‧‧讀取感測器電路
116‧‧‧字元線驅動器電路
120‧‧‧電流位準
122‧‧‧電流位準
124‧‧‧電流位準
130‧‧‧電流位準
132‧‧‧電流位準
150‧‧‧接觸器
152‧‧‧汲極
154‧‧‧接觸器
156‧‧‧源極
158‧‧‧接觸器
200‧‧‧陣列部分
202‧‧‧列解碼器電路
204‧‧‧感測控制電路
206‧‧‧行解碼器電路
208‧‧‧電晶體
210a‧‧‧驅動電晶體
210b‧‧‧驅動電晶體
210c‧‧‧電晶體
210d‧‧‧電晶體
220‧‧‧行
222‧‧‧行
224a‧‧‧控制線
224b‧‧‧控制線
230‧‧‧行
232‧‧‧行
250‧‧‧感測致能信號
252‧‧‧輸入電流鏡電路
254‧‧‧資料存鎖電路
256‧‧‧電壓參考信號
258‧‧‧假單元記憶胞
260‧‧‧參考電流鏡電路
262‧‧‧輸出節點
264‧‧‧輸出節點
270‧‧‧位準3
272‧‧‧位準2
274‧‧‧位準1
340‧‧‧讀取個別單元記憶胞之方法
342、344、346、348‧‧‧步驟
350‧‧‧方法
352、354、356、358、360‧‧‧步驟
362、364、390、392、394、396、398、400、402‧‧‧步驟
364‧‧‧方法
366、367、368、370、372、374、376、378、380、382、384、386‧‧‧方法
450‧‧‧方法
452、454、456、457、458、460、462、464、466、468、470‧‧‧步驟
600‧‧‧基於二極體電阻改變式記憶體架構
602a‧‧‧單元記憶胞
602d‧‧‧單元記憶胞
602n‧‧‧單元記憶胞
603‧‧‧單元記憶胞群
604‧‧‧位元線(BL1 到BLn )
604a‧‧‧位元線
604b‧‧‧位元線
604c‧‧‧位元線
604d‧‧‧位元線
606‧‧‧局部電流匯流排
608‧‧‧制動開關記憶體元件(電阻改變式元件)
610‧‧‧二極體
612‧‧‧電流控制組件
612a‧‧‧電流控制組件
612b‧‧‧電流控制組件
614‧‧‧字元線
616‧‧‧控制線
616a‧‧‧控制端
616b‧‧‧控制端
620‧‧‧列解碼器
700‧‧‧電阻改變式記憶體陣列架構之部分
710‧‧‧感測電路
750‧‧‧方法
752、754、756、758、760‧‧‧步驟
770‧‧‧方法
772、774、776、778、780、782、784‧‧‧步驟
第1圖顯示於先前技術中配置於習知NOR型非揮發記憶體陣列架構之電阻改變式單元記憶胞之示意圖；第2圖顯示於先前技術第1圖中配置於NOR型非揮發記憶體陣列架構之電阻改變式單元記憶胞之先前技術之部分截面圖；第3圖顯示於先前技術中配置於習知NOR型非揮發記憶體陣列架構之電阻改變式記憶體之位元線之示意圖；第4圖顯示關聯於第3圖之先前技術電阻改變式陣列架構之不同操作特性之圖示；第5圖顯示在習知NOR形陣列架構中之電阻改變式記憶體之部分陣列示意圖，其顯示該先前技術之限制；第6圖顯示根據本發明之一個具體實施例之電阻改變式記憶體單元記憶胞之結合方塊/示意圖；第7圖顯示根據本發明之具體實施例第6圖之電阻改變式記憶體單元記憶胞之一個或多個運作狀態之電壓/電流關係圖； 第8圖顯示第6圖之電阻改變式記憶體單元記憶胞於另一個方向之示意圖，以便輔助對本發明與先前技術間之各種差異的了解；第9圖顯示根據本發明之具體實施例第6圖與第8圖之電阻改變式記憶體單元記憶胞之部分截面圖；第10圖顯示根據本發明另一具體實施例之電阻改變式記憶體之陣列架構之方塊/示意圖；第11圖顯示根據本發明之一個具體實施例之電阻改變式記憶體用以讀取資料狀態之讀取感測電路之示意圖；第12圖顯示根據本發明之一個具體實施例第11圖之利用讀取感測電路的電阻改變式記憶體，其用於確定資料狀態之讀取狀況圖形；第13圖顯示根據本發明之另一態樣讀取電阻改變式記憶體單元之方法之流程圖；.第14A到14B圖顯示根據本發明之又另一態樣第10圖之電阻改變式記憶體陣列架構中讀取資料之方法的流程圖；第15圖顯示根據本發明之另一態樣程式化電阻改變式記憶體單元記憶胞之方法之流程圖；以及第16圖顯示根據本發明之再另一態樣第10圖之電阻改變式記憶體陣列架構中程式化資料之方法之流程圖；第17圖顯示根據本發明之一個具體實施例之基於二極體電阻改變式單元記憶胞之結合方塊/示意圖；第18圖顯示根據本發明之另一具體實施例，將基於 二極體電阻改變式記憶體單元記憶胞組合於單元記憶胞群中之另一結合方塊/示意圖；第19圖顯示根據本發明另一具體實施例，基於二極體電阻改變式陣列架構顯示複數個單元記憶胞群之示意圖；第20圖顯示根據本發明之態樣，在正被讀取之單元記憶胞群內基於二極體電阻改變式單元記憶胞之示意圖；第21圖顯示根據本發明之態樣，在正被抹除或程式化之單元記憶胞群內基於二極體電阻改變式單元記憶胞之示意圖；第22圖顯示根據本發明之具體實施例，於第20圖與第21圖中基於二極體電阻改變式單元記憶胞之一個或多個運作狀態之電壓/電流關係圖；第23圖顯示根據本發明再另一態樣，於第19圖之基於二極體電阻改變式記憶體陣列架構中讀取資料方法之流程圖；以及第24圖顯示根據本發明另一態樣之寫入基於二極體電阻改變式記憶體單元記憶胞之方法之流程圖。
100‧‧‧電阻改變式單元記憶胞
102‧‧‧電流控制組件
104‧‧‧電阻改變式記憶體元件
106‧‧‧字元線
108‧‧‧感測位元線
110‧‧‧控制端
111‧‧‧控制線
112‧‧‧控制電路
113‧‧‧控制端
114‧‧‧讀取感測電路
116‧‧‧字元線驅動器電路

Claims (7)

  1. 一種電阻改變式記憶體單元胞(100)，包括：電流控制組件(102)，可操作耦合於感測位元線(108)；電阻改變式記憶體元件(104)，串接於該電流控制組件(102)的電流傳導路徑與字元線(106)之間，而該電流傳導路徑的相對端則連接至該感測位元線；以及字元線驅動器，耦合於該字元線(106)且藉由在程式化模式期間針對不同的程式化狀態將字元線程式化電壓施加至該字元線(106)及在抹除模式期間施加抹除電壓而促進將不同的資料狀態寫入該電阻改變式記憶體元件(104)，其中，該字元線程式化電壓不同於該抹除電壓。
  2. 如申請專利範圍第1項之記憶體單元胞，其中，該電流控制組件(102)包括用以接收複數個不同控制信號(V(ctrl,pgm))之控制端(110)，該控制端(110)提供一種電流限制功能，該電流限制功能包括複數個大於2之不同電流位準(120、122、124)，以回應該等不同控制信號(V(ctrl,pgm))。
  3. 一種電阻改變式記憶體，包括：電流控制組件(102)，耦合於感測位元線(108)；電阻改變式記憶體元件(104)，串接於該電流控制組件(102)的電流傳導路徑與字元線(106)之間，而該電流傳導路徑的相對端則連接至該感測位元線； 讀取感測電路(114)，耦合於該位元感測線(108)，且用以決定該電阻改變式記憶體元件(104)之狀態；以及字元線驅動器，耦合於該字元線(106)且藉由在程式化模式期間針對不同的程式化狀態將字元線程式化電壓施加至該字元線(106)及在抹除模式期間施加抹除電壓而促進將不同的資料狀態寫入該電阻改變式記憶體元件(104)，其中，該字元線程式化電壓不同於該抹除電壓。
  4. 如申請專利範圍第3項之記憶體，進一步包括控制電路(112)，可操作耦合於該電流控制組件(102)之控制端(110)，且配置以於該控制端上提供複數個不同控制信號之其中之一以將狀態寫入該電阻改變式記憶體元件(104)。
  5. 一種電阻改變式記憶體陣列架構(200)，包括：配置成行與列之電阻改變式記憶體單元胞(100)陣列，其中，至少有兩個相鄰的行共用感測位元線(108)；個別關聯於各行之控制線(111)，其中，於沿著個別行之每一個單元胞中之電流控制組件(102)耦合於個別控制線；以及各關聯於個別列之複數個字元線(106)，其中，關聯於沿著個別列之每一個單元胞之電阻改變式元件(104)串接於個別字元線與該電流控制組件的電流傳導路徑之間，而該電流傳導路徑的相對端則連接至該感 測位元線；以及字元線驅動器，耦合於該複數個字元線(106)且藉由在程式化模式期間針對不同的程式化狀態將字元線程式化電壓施加至該字元線(106)及在抹除模式期間施加抹除電壓而促進將不同的資料狀態寫入該電阻改變式元件(104)，其中，該字元線程式化電壓不同於該抹除電壓。
  6. 如申請專利範圍第5項之陣列架構，進一步包括感測電路(114)，選擇性耦合於該共用感測位元線(108)且配置以感測有關聯於共用該感測位元線之相鄰行中的單元記憶胞之電阻改變式元件之資料狀態。
  7. 如申請專利範圍第6項之陣列架構，進一步包括控制電路(112)，配置以沿著該控制線(111)提供不同的控制信號予共用該感測位元線之行。
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